KR20130028589A - 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체 - Google Patents

비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체 Download PDF

Info

Publication number
KR20130028589A
KR20130028589A KR1020110092243A KR20110092243A KR20130028589A KR 20130028589 A KR20130028589 A KR 20130028589A KR 1020110092243 A KR1020110092243 A KR 1020110092243A KR 20110092243 A KR20110092243 A KR 20110092243A KR 20130028589 A KR20130028589 A KR 20130028589A
Authority
KR
South Korea
Prior art keywords
word line
read
data
nonvolatile memory
state
Prior art date
Application number
KR1020110092243A
Other languages
English (en)
Other versions
KR101913291B1 (ko
Inventor
이지상
최기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110092243A priority Critical patent/KR101913291B1/ko
Priority to US13/528,886 priority patent/US8811094B2/en
Publication of KR20130028589A publication Critical patent/KR20130028589A/ko
Application granted granted Critical
Publication of KR101913291B1 publication Critical patent/KR101913291B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Abstract

비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체가 개시된다. 본 발명의 비휘발성 메모리 장치의 데이터 판독 방법은 메모리 셀 어레이 내의 제1 워드라인에 대한 데이터 판독 명령을 수신하는 단계, 상기 제1 워드라인에 인접한 제2 워드라인에 저장된 데이터를 판독하는 단계; 및 상기 제2 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 단계를 포함하며, 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많다.

Description

비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체{NON-VOLATILE MEMORY DEVICE, READ METHOD OF DATA IN THE SAME AND RECORDING MEDIUM}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 셀 간의 커플링에 의한 독출 에러를 줄일 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 데이터 판독 방법에 관한 것이다.
대용량의 데이터를 저장하기 위해서 단일 메모리에 2 비트 이상을 저장할 수 있는 멀티-레벨 메모리가 개발되었다. 예를 들어, 낸드 플래시 메모리에서 고용량의 제품이 요구되면서 메모리셀(이하 "셀(cell)"이라 칭함)에 저장하는 비트 수가 증가되고 있다. 셀에 여러 상태의 정보를 저장하기 위해서는 셀의 정보 즉, 셀의 문턱전압(Vth)을 조절하여 원하는 상태로 리드/프로그램하게 된다. 셀에 저장하는 비트수가 증가하면서, 셀의 집적도가 증가하게 되고, 이에 따라, 여러 가지 간섭현상이 발생하게 된다. 특히, 인접 셀간 커플링이 증가하게 된다.
셀간 커플링은 통상적으로 칼럼(Column) 방향의 비트라인 커플링과 로우(Row) 방향의 워드라인 커플링이 존재한다. 이러한 인접셀간 커플링은 리드 에러를 야기하는 원인이 된다. 특히, 소거셀은 프로그램 셀들에 비하여 상대적으로 워드라인 커플링의 영향을 더 많이 받는다. 따라서, 소거셀과 프로그램 셀간을 판별하기 위한 리드 동작시 페일 비트(fail bit)가 발생할 확률이 상대적으로 높을 수 있다.
따라서, 소거셀과 프로그램 셀간을 판별하기 위한 리드 동작시 인접셀간 커플링에 의한 리드 에러를 줄이기 위한 방안이 절실히 필요하다.
따라서, 본 발명이 해결하려는 과제는 비휘발성 메모리 장치에서의 이웃 셀 간의 커플링에 의한 판독 에러를 줄일 수 있는 데이터 독출 방법 및 이를 수행하는 메모리 장치 및 기록매체를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서, 메모리 셀 어레이 내의 제1 워드라인에 대한 데이터 판독 명령을 수신하는 단계; 상기 제1 워드라인에 인접한 제2 워드라인에 저장된 데이터를 판독하는 단계; 및 상기 제2 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 단계를 포함하며, 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많은 비휘발성 메모리 장치의 데이터 판독 방법이 제공된다.
본 발명의 다른 실시예에 따르면, 제1 내지 제N(2이상의 정수) 워드라인들, 복수의 비트라인들, 및 상기 제1 내지 제N 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 제n(n은 1 내지 N-1) 워드라인에 대한 데이터 판독 명령을 수신하는 단계; 상기 제n 워드라인에 인접한 적어도 하나의 워드라인에 저장된 데이터를 판독하는 단계; 상기 적어도 하나의 워드라인에서 판독된 데이터에 따라 미리 정해진 다수의 그룹들 중 어느 그룹에 속하는지 정하는 단계; 및 복수의 판독 전압들 중 상기 정해진 그룹에 따른 판독 전압을 사용하여 소거 상태와 제1 프로그램 상태 사이를 구별하는 단계를 포함하며, 상기 다수의 그룹들은 상기 제n 워드라인에 대한 커플링 정도에 따라 상기 적어도 하나의 워드라인에 저장될 수 있는 데이터의 상태를 분류하여 정해지는 비휘발성 메모리 장치의 데이터 판독 방법이 제공된다.
본 발명의 또 다른 실시예에 따르면, 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서, 메모리 셀 어레이 내의 제1 워드라인에 대한 데이터 판독 명령을 수신하는 단계; 상기 제1 워드라인에 인접한 제2 워드라인의 프로그램 여부를 체크하는 단계; 상기 체크 결과 상기 제2 워드라인이 프로그램된 상태라면, 상기 제2 워드라인에 저장된 데이터를 판독하고, 상기 제2 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 데이터 복구 리드를 수행하는 단계; 및 상기 체크 결과, 상기 제2 워드라인이 프로그램된 상태가 아니라면, 상기 제1 워드라인에 대해 노말 리드를 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법이 제공된다.
본 발명의 또 다른 실시예에 따르면, 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서, 메모리 셀 어레이 내의 제1 비트라인의 데이터를 판독하여 저장하는 단계; 및 상기 제1 비트라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제2 비트라인에 저장된 데이터를 판독하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법이 제공된다.
본 발명의 또 다른 실시예에 따르면 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 메모리 셀 어레이; 및 액세스 회로를 포함한다.
상기 메모리 셀 어레이는 스트링 선택 라인, 접지 선택 라인, 상기 접지 선택 라인과 상기 스트링 선택 라인 사이에 배치되는 제1 내지 제N(2이상의 정수) 워드라인들, 복수의 비트라인들, 및 상기 제1 내지 제N 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 비휘발성 멀티-레벨 메모리 셀들을 포함한다.
상기 액세스 회로는 제n(n은 1이상 N-1 이하의 정수) 워드라인에 대한 데이터 판독을 위하여, 상기 제n 워드라인에 인접한 워드라인에 저장된 데이터를 먼저 판독하고, 상기 인접한 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제n 워드라인에 저장된 데이터를 판독한다.
소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많다.
본 발명의 또 다른 실시예에 따르면 메모리 시스템에 제공된다. 상기 메모리 시스템은 상기 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어할 수 있는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 데이터 판독 방법에 따르면, 이웃 셀 간의 커플링에 의한 판독 에러를 줄일 수 있다. 특히, 소거 셀과 제1 프로그램 상태 사이를 리드시 페일 비트(Fail Bit) 수를 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 구체적으로 나타낸 블록도이다.
도 3은 2차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시 예를 나타낸다.
도 4는 3차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타낸다.
도 5는 비휘발성 메모리 장치에서의 워드라인 커플링을 설명하기 위한 도면이다.
도 6은 (N+1)번째 워드라인 프로그램 후의 N번째 워드라인의 산포를 보다 자세하게 도시한 도면이다.
도 7은 통상의 비휘발성 메모리 장치에서의 데이터 판독 동작의 일 예를 설명하기 위한 도면이다.
도 8은 비휘발성 메모리 장치에서의 데이터 판독 동작의 다른 일 예를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 데이터 복구 리드 방법을 나타내는 흐름도이다.
도 10은 하나의 워드라인에 대해서 제1 페이지와 제2 페이지의 셀 상태를 변화를 나타내는 도면이다.
도 11 및 도 12는 N번째 워드라인(WL(N))의 리드 명령(Command)이 들어온 경우에 리드 동작이 수행되는 순서를 나타낸 도면이다.
도 13은 WL(n+1)의 상태에 따른 WL(n) 의 셀 산포를 나타내는 도면이다.
도 14는 본 발명의 실시예에 따른 시간 순에 따른 WL(n)과 WL(n+1)의 제1 페이지 / 제2 페이지 프로그램 후의 산포를 나타낸다.
도 15는 본 발명의 실시예에 따른 제2 페이지 리드 방법을 설명하기 위한 도면이다.
도 16 및 도 17은 NAND 플래시 메리 장치에서의 워드라인에 따른 프로그램 순서를 설명하기 위한 도면들이다.
도 18은 본 발명의 다른 일 실시예에 따른 데이터 판독 방법의 흐름도이다.
도 19는 본 발명의 일 실시예에 따른 데이터 판독 동작시 워드라인에 인가되는 전압을 나타내는 도면이다.
도 20a 내지 도 20e는 본 발명의 일 실시예에 따른 데이터 판독 동작시 버퍼에 저장되는 값들을 나타내는 표이다.
도 21은 본 발명의 다른 실시예에 따른 데이터 판독 동작시 워드라인에 인가되는 전압을 나타내는 도면이다.
도 22a 내지 도 22g는 본 발명의 다른 일 실시예에 따른 데이터 판독 동작시 버퍼에 저장되는 값들을 나타내는 표이다.
도 23은 본 발명의 또 다른 일 실시예에 따른 데이터 판독 방법의 흐름도이다.
도 24a 및 도 24b는 각각 본 발명의 또 다른 일 실시예에 따른 데이터 판독 방법을 설명하기 위한 도면이다.
도 25는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 26은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 27은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 28은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 29는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 30은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 31은 도 30에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 블록도를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 예에 따른 비휘발성 메모리 시스템의 블록도이다. 도 1을 참조하면, 호스트(10)와 연결되는 메모리 시스템(20)은 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(100)를 포함한다. 메모리 시스템(20)은 비휘발성 메모리를 포함하는 모든 시스템을 의미한다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)(예컨대 플래시(flash) 메모리 장치)의 동작, 예를 들면 프로그램(program) 동작, 리드(read, 판독) 동작 또는 이레이즈(erase, 소거) 동작을 제어하기 위한 어드레스와 명령(예를 들면 프로그램 명령, 리드 명령 또는 이레이즈 명령)을 생성한다. 상기 프로그램 동작과 상기 리드 동작은 페이지(page) 단위로 수행되고, 상기 이레이즈 동작은 블록(block) 단위로 수행된다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)의 동작을 제어하기 위한 명령(CMD)을 비휘발성 메모리 장치(100)로 출력한다.
비휘발성 메모리 장치(100)는 명령(CMD)에 따라 동작을 수행하고 그 결과를 메모리 컨트롤러(200)로 전송한다. 상기 비휘발성 메모리 장치(100)와 상기 메모리 컨트롤러(200)는 버스로 연결되어 있고, 상기 버스를 통해 명령(CMD), 데이터 또는 상태 신호 등이 송수신된다.
메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 각각은 별도의 패키지(package)에 패키징되거나 하나의 패키지에 함께 패키징될 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 구체적으로 나타낸 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(120)와 액세스 회로(122)를 포함한다.
상술한 바와 같이, 프로그램 동작과 리드 동작은 페이지 단위로 수행되고, 이레이즈 동작은 메모리 블록 단위로 수행한다. 따라서, 상기 메모리 블록은 다수의 페이지들의 집합을 의미한다.
컨트롤러(200)와 비휘발성 메모리 장치(100)는 복수의 채널(Channel)들로 연결되며, 각 채널에는 복수 개의 플래시 메모리 소자가 연결되는 구조이다.
메모리 셀 어레이(120)는 각 비트라인에 접속된 각 NAND 메모리 셀 스트링을 포함하고, 상기 각 NAND 메모리 셀 스트링은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다. 각 NAND 메모리 셀 스트링은 도 3에 도시된 바와 같이 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다.
실시예에 따라, 메모리 셀 어레이(120)는 웨이퍼 적층(wafer stack), 칩 적층(chip stack) 또는 셀 적층(셀 stack)을 통하여 도 4에 도시된 바와 같이 3차원적으로 구현될 수 있다.
NAND 메모리 셀 스트링은 비트라인에 접속된 스트링 선택 트랜지스터와 공통소스라인(Common Source Line; CSL)에 접속된 접지 선택 트랜지스터 사이에, 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
상기 스트링 선택 트랜지스터의 게이트는 스트링 선택 라인(string selection line ; SSL)에 접속되고, 다수의 비휘발성 메모리 셀들 각각의 게이트는 다수의 워드라인들 각각에 접속되고, 상기 접지 선택 트랜지스터의 게이트는 접지 선택 라인(ground selection line; GSL)에 접속된다.이때 실시예에 따라 워드라인들의 개수는 다양하게 구현될 수 있다.
각 NAND 메모리 셀 스트링에 포함된 다수의 비휘발성 메모리 셀들 각각 1 비트 또는 그 이상의 비트들을 저장할 수 있는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
따라서 다수의 비휘발성 메모리 셀들 각각은 1비트 또는 그 이상의 비트들을 저장할 수 있는 NAND 플래시 메모리 셀, 예컨대 SLC(Single Level cell) 또는 MLC(Multi-Level cell)로 구현될 수 있다.
액세스 회로(122)는 외부, 예컨대 메모리 컨트롤러(200)로부터 출력된 명령 (또는 명령 세트들(command sets))과 어드레스에 따라 데이터 액세스 동작, 예컨대 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위하여 메모리 셀 어레이(120)를 액세스한다.
액세스 회로(122)는 전압 발생기(130), 로우 디코더(140), 컨트롤 로직(150), 컬럼 디코더(160), 페이지 레지스터 & 감지 증폭기 블록(170), Y 게이팅 회로(180) 및 입출력 블록(190)을 포함한다.
컨트롤 로직(150)에 의해 생성된 제어 코드에 따라 전압 발생기(130)는 데이터 액세스 동작에 필요한 전압을 생성할 수 있다.
제어 코드에 따라 전압 발생기(130)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압(Vpgm)과 프로그램 검증 전압(Vpvfy)을 생성하고, 리드 동작을 수행하기 위하여 필요한 리드 전압(Vrd)들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압(Verase)과 이레이즈 검증 전압(Vevfy)을 생성하고, 각 동작을 수행하기 위하여 필요한 전압을 로우 디코더(140)로 출력한다.
컨트롤 로직(150)은 메모리 컨트롤러(200)로부터 출력된 제어신호(CTL)에 따라 액세스 회로(122)의 전반적인 동작을 제어한다. 예컨대, 컨트롤 로직(150)은 메모리 리드 동작 동안 메모리 리드 상태 정보를 센싱하고, 리드되는 데이터를 메모리 컨트롤러(200)로 출력하도록 제어할 수 있다.
또한 컨트롤 로직(150)은 메모리 컨트롤러(200)로부터 출력된 명령(CMD)에 따라 데이터 레지스터에 저장된 데이터를 리드한 데이터로서 에러 여부를 검사하고 에러가 존재할 경우 에러 정정 하여 호스트(10)로 출력시키기 위해 메모리 컨트롤러(200)로 출력할 수 있다.
컬럼 디코더(160)는 컨트롤 로직(150)의 제어 하에 컬럼 어드레스(YADD)들을 디코딩하여 다수의 선택신호들을 Y 게이팅 회로(180)로 출력한다.
페이지 레지스터 & 감지 증폭기 블록(170)은 다수의 페이지 버퍼(Page Buffer; PB)들을 포함한다. 다수의 페이지 버퍼들(PB) 각각은 다수의 비트라인들 각각에 접속된다.
다수의 페이지 버퍼들(PB) 각각은 컨트롤 로직(150)의 제어에 따라 데이터 리드 동작 동안에는 메모리 셀 어레이(120)에서 리드(read)된 데이터를 임시로 저장하기 위한 드라이버로써 동작할 수 있다. 다수의 페이지 버퍼들(PB) 각각은 상기 리드(read)된 데이터를 임시로 저장할 때 적어도 2단 이상의 버퍼 혹은 래치로 구현될 수 있다. 예컨대, 다수의 페이지 버퍼들(PB) 각각은 4단의 래치들(이하, S, M, L, 및 F 래치라 칭함)로 구현될 수 있다. 이에 대해서는 도 21 내지 도 25을 참조하여 상세히 후술된다. 또한 다수의 페이지 버퍼들(PB) 각각은 컨트롤 로직(150)의 제어에 따라 리드 동작 동안에 다수의 비트라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.
Y 게이팅 회로(180)는 컬럼 디코더(160)로부터 출력된 다수의 선택신호들에 응답하여 페이지 레지스터 & 감지 증폭기 블록(170)과 입출력 블록(190) 사이에서 데이터(data)의 전송을 제어할 수 있다.
입출력 블록(190)은 외부로부터 입력된 데이터(data)를 Y 게이팅 회로(180)로 전송하거나 또는 Y 게이팅 회로(180)로부터 출력된 데이터(data)를 다수의 입출력 핀들(또는 데이터 버스)를 통하여 메모리 컨트롤러(200)로 전송할 수 있다.
도 3은 2차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시 예를 나타낸다.
도 3에 도시된 바와 같이, 메모리 셀 어레이(20)는 다수의 NAND 메모리 셀 스트링들(210-1, 210-2, ..., 210-m; m은 자연수)을 포함한다. 다수의 NAND 메모리 셀 스트링들(210-1, 210-2, ..., 210-m) 각각은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
각 NAND 메모리 셀 스트링(210-1, 210-2, ..., 210-m)은 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다.
NAND 메모리 셀 스트링(210-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(또는, 스트링 선택 트랜지스터(string selection transistor); ST1)와 공통 소스 라인(common source line(CSL))에 접속된 제2선택 트랜지스터(또는, 접지 선택 트랜지스터(ground selection transistor); ST2) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
제1선택 트랜지스터(ST1)의 게이트는 스트링 선택 라인(string selection line(SSL))에 접속되고, 다수의 비휘발성 메모리 셀들(21) 각각의 게이트는 다수의 워드 라인들(WL1~WL64) 각각에 접속되고, 제2선택 트랜지스터(ST2)의 게이트는 접지 선택 라인(ground selection line(GSL))에 접속된다.
각 NAND 메모리 셀 스트링 (210-1, 210-2, ..., 210-m)의 구조는 NAND 메모리 셀 스트링(210-1)의 구조와 실질적으로 동일하다.
따라서 설명의 편의를 위하여, 도 3 내지 도 4에는 64개의 워드 라인들 (WL1~WL64)이 도시되어 있으나, 본 발명의 기술적 사상이 도시된 워드 라인들의 개수에 한정되는 것은 아니다. 워드 라인들의 수, n은 2이상의 정수일 수 있다.
또한, 도시되지는 않았지만, 하나 이상의 더미 워드라인이 더 구비될 수 있다.
각 NAND 메모리 셀 스트링(210-1~210-m)에 포함된 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 플래시(flash) EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
따라서 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리 셀, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다.
도 4는 3차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타낸다.
도 4에 도시된 바와 같이, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 210'-k; k는 자연수)은 3차원적으로 서로 다른 평면에 배치될 수 있다. 이때, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 210'-k)을 액세스할 수 있는 액세스 회로는 공유될 수 있다.
도 4에 도시된 바와 같이, 제1 NAND 메모리 셀 스트링(210'-1)은 제1레이어 (211-1)에 배치될 수 있고, 제2 NAND 메모리 셀 스트링(210'-2)은 제1레이어(211-1)와 서로 다른 제2레이어(211-2)에 배치될 수 있고, 제k NAND 메모리 셀 스트링(210'-k)은 제2레이어(211-2)와 서로 다른 레이어(211-k)에 3차원적으로 배치될 수 있다.
다수의 레이어들(211-1~211-k)은 웨이퍼 적층(stack), 칩 적층, 또는 셀 적층을 통하여 형성될 수 있다. 다수의 레이어들(211-1~211-k)은 TSV(through-silicon via), 펌프(bump) 또는 와이어 본딩(wire bonding)을 통하여 접속될 수 있다. 다수의 레이어들(211-1~211-k) 각각은 다수의 셀 스트링들을 포함한다.
제1레이어(211-1)에 구현되는 제1 NAND 메모리 셀 스트링(210'-1)은 다수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
제2레이어(211-2)에 구현되는 제2 NAND 메모리 셀 스트링(210'-2)은 다수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
제k레이어(211-k)에 구현되는 제k NAND 메모리 셀 스트링(210'-k)은 다수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
도 4에 도시된 바와 같이, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 20'-k)은 다수의 워드 라인들(WL1-WL64), CSL, 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(211-1~211-k)에서 대응되는 위치에 구현된 각 NAND 메모리 셀 스트링은 페이지 버퍼 & 감지 증폭기 블록(170)에 구현된 각 페이지 버퍼(PB)에 접속될 수 있다.
본 명세서에서 사용되는 메모리 셀 어레이(120)는 도 3에 도시된 2차원 메모리 셀 어레이(120)와, 도 4에 도시된 3차원 메모리 셀 어레이(120')를 총괄적으로 의미한다.
도 5는 비휘발성 메모리 장치에서의 워드라인 커플링을 설명하기 위한 도면이다. 워드라인 커플링(wordline coupling)이란 NAND 플래시 셀의 n번째 워드라인(WL(n))을 프로그램 한 후에 인접 워드라인(WL(n-1) 또는 WL(n+1))을 프로그램시 셀 문턱전압(Vth)이 변함에 따라 n번째 워드라인(WL(n))의 문턱전압(Vth)도 같이 변하게 되어서 셀 산포가 넓어지게 되는 현상을 말한다.
도 5를 참조하면, 멀티-레벨 셀(MLC: multi-level cell) 비휘발성 메모리 장치에서 N번째 워드라인(WL(N))의 산포를 N+1번째 워드라인(WL(N+1))의 프로그램 전후에 따라 나타낸 것이다. 도 5에 도시된 바와 같이, (N+1)번째 워드라인(WL(N+1))을 프로그램한 후 N번째 워드라인(WL(N))의 산포가 (N+1)번째 워드라인(WL(N+1))의 프로그램 전의 N번째 워드라인(WL(N))의 산포보다 넓게 된다. 그 이유는 상술한 바와 같이 (N+1)번째 워드라인(WL(N+1))이 프로그램 될 때 N번째 워드라인(WL(N))이 커플링에 의해 문턱전압(Vth)이 오른쪽으로 쉬프트하기 때문이다. 이때, N번째 워드라인(WL(N))의 모든 셀의 문턱전압(Vth)이 변하지 않고 산포의 상위(Upper) 쪽에서만 문턱전압(Vth)이 변하게 되는 이유는 (N+1)번째 워드라인(WL(N+1))이 프로그램 됨에 따라 커플링을 받은 셀과 커플링을 받지 않은 셀이 같이 공존해 있기 때문에 셀 전체의 산포가 쉬프트하지 않고 브로드해지게 된다.
위와 같이, 워드라인간 커플링에 의하여 셀 산포가 변하면, 상태간 마진이 줄어들게 되고, 이에 따라 리드 에러 확률이 높아진다. 워드라인 커플링에 의한 리드 에러를 개선하기 위한 방법으로 데이터 복구 리드가 수행될 수 있다.
도 6은 N+1번째 워드라인(WL(N+1)) 프로그램 후의 N번째 워드라인(WL(N))의 산포를 보다 자세하게 도시한 도면이다. 좀 더 자세하게는, N+1번째 워드라인(WL(N+1))이 프로그램 된 후의 N번째 워드라인(WL(N))의 산포를 워드라인 커플링에 의해 문턱전압(Vth)이 변한 산포와 변하지 않은 산포를 구분하여 나타낸 것이다. 설명의 편의상, 커플링에 의해 문턱전압(Vth)이 변한 산포를 커플링 영향 산포, 커플링에 의해 문턱전압(Vth)이 변하지 않은 산포를 커플링 비영향 산포라 한다.
따라서, 데이터 판독시의 에러를 줄이기 위해서는 두 개의 셀 상태를 구분 짓는 리드를 수행할 때 커플링을 받은 셀과 커플링을 받지 않은 셀을 구분하여 서로 다른 리드 전압으로 리드를 수행하는 것이 필요하다.
도 7은 통상의 비휘발성 메모리 장치에서의 데이터 판독 동작의 일 예를 설명하기 위한 도면이다.
이를 참조하면, 2비트 MLC 메모리 장치의 경우, 셀 상태는 4가지로 구분된다. 이 경우 4개의 상태는 통상적으로 E, P1, P2, P3 라고 표현한다. 도 7은 데이터 복구 리드가 아닌 일반적인 리드를 수행할 때를 나타낸 도면이다. 도 7에서처럼 일반적인 리드의 경우에는 워드라인 커플링을 받은 후의 산포를 기준으로 두 상태간의 간격(마진, 2a)의 절반에 해당하는 전압 레벨(a)에서 리드를 수행하게 된다. 이를 노말 리드라 한다.
도 8은 비휘발성 메모리 장치에서의 데이터 판독 동작의 다른 일 예를 설명하기 위한 도면이다. 이를 데이터 복구 리드라 한다.
도 8(a) 및 8(b)에 도시된 바와 같이, 데이터 복구 리드는 두 상태간을 구분하는 리드를 수행할 때 일반적인 리드의 경우와 다르게 서로 다른 판독 전압(DR1, DR2)을 사용하여 2번의 리드를 수행하게 된다.
이 때 DR1은 커플링을 받지 않은 셀들에 대해서만 리드를 수행하기 위한 판독 전압이다. 경우에 따라 DR1을 이용하여 커플링을 받은 셀에 대해서도 리드를 수행하지만 커플링을 받은 셀들에 대한 리드 수행 결과는 유효한 리드의 결과값으로 활용되지는 않는다. 이 때의 데이터 리드는 커플링을 받지 않은 셀들끼리의 두 상태간 간격(Margin, 2b)의 절반에 해당하는 전압 레벨(b)에서 수행된다. 마찬가지로 DR2는 커플링을 받은 셀들에 대해서만 리드를 수행하기 위한 판독 전압이며 이 때의 데이터 리드는 커플링을 받은 셀들끼리의 두 상태간 간격(마진, 2c)의 절반에 해당하는 전압 레벨(c)에서 수행된다.
이 때 도 7 및 8에 도시된 상태간의 간격(레벨 차이)를 나타낸 a, b, c값은 a <　b=c 또는 a <　b <　c 또는 a <　c <　b 이다. 따라서, 데이터 복구 리드시, 두 상태간의 간격(마진)이 증가하게 되어 리드 에러를 줄일 수 있다.
상술한 데이터 복구 리드를 수행하기 위해서는, N번째 워드라인(WL(N))의 셀들 중 (N+1)번째 워드라인(WL(N+1))에 의해 커플링을 받은 셀과 커플링을 받지 않은 셀을 구분할 필요가 있다. N번째 워드라인(WL(N))에 대한 리드를 수행하라는 명령어(Command)가 들어오면 (N+1)번째 워드라인(WL(N+1))을 먼저 읽어서 N번째 워드라인(WL(N)) 입장에서 셀별로 커플링을 받은 셀과 커플링을 받지 않은 셀의 정보를 미리 저장해 둔다.
도 9는 본 발명의 일 실시예에 따른 데이터 복구 리드 방법을 나타내는 흐름도이다.
N번째 워드라인에 대한 데이터 리드 명령을 수신한다(S110). N번째 워드라인(WL(N))이 마지막 워드라인인지 체크하여(S120), 마지막 워드라인이면 N번째 워드라인(WL(N))에 대하여 노말 리드를 수행한다(S130). 여기서, 마지막 워드라인이란 프로그램 순서에서의 마지막 워드라인을 의미할 수 있다. 일 실시예에서, 도 2에 도시된 비휘발성 메모리 장치에서, WL1에서 시작하여 WLn 방향으로 프로그램이 이루어진다고 가정하면, 마지막 워드라인은 SSL에 인접한 WLn이 될 것이다. SSL과 WLn 사이에 더미 워드라인이 구비되더라도, 마지막 워드라인은 더미 워드라인이 아닌 WLn이 될 것이다. 다른 실시예에서, 도 2에 도시된 비휘발성 메모리 장치에서, WLn에서 시작하여 WL1 방향으로 프로그램이 이루어진다고 가정하면, 마지막 워드라인은 WL1이 될 것이다. GSL과 WL1 사이에 더미 워드라인이 구비되더라도, 마지막 워드라인은 더미 워드라인이 아닌 WL1이 될 것이다.
다시 도 9를 참조하면, N번째 워드라인(WL(N))이 마지막 워드라인이 아니면 인접 워드라인(예컨대, (N+1)번째 워드라인(WL(N+1), 또는 (N-1)번째 워드라인 (WL(N-1)))에 대하여 리드를 수행한다(S140). 본 실시예에서는, (N+1)번째 워드라인(WL(N+1)에 대하여 리드를 수행한다. 인접 워드라인에 대한 데이터 리드는 실제로 리드 대상인 N번째 워드라인(WL(N))에 대한 리드 동작과 다를 수 있다.
인접 워드라인(본 실시예에서는, (N+1)번째 워드라인(WL(N+1))에 대한 리드 동작은 (N+1)번째 워드라인(WL(N+1))의 셀들 중에서 커플링을 준 셀과 커플링을 주지 않은 셀을 구분하기 위함이다. 예컨대, 인접 워드라인에서 판독된 데이터가 미리 정해진 다수의 그룹들 중 어느 그룹에 속하는지 정하기 위함이다. 여기서 다수의 그룹들은 N번째 워드라인(WL(N))에 대한 커플링 정도에 따라 인접 워드라인에 저장될 수 있는 데이터의 상태를 구분한 것을 말한다.
이러한 리드 동작은 비휘발성 메모리 장치가 단일-레벨 셀(SLC) 메모리 장치인지, MLC 메모리 장치 인지 등에 따라 달라질 수 있으며, 또한, 워드라인의 프로그램 순서에 따라 달라질 수 있다.
(N+1)번째 워드라인(WL(N+1))이 프로그램되었는지 체크하여(S150), (N+1)번째 워드라인(WL(N+1))이 프로그램된 상태라면 노말 리드가 아닌 데이터 복구 리드를 수행한다(S160). (N+1)번째 워드라인(WL(N+1))이 프로그램되었는지 체크할 때, LSB와 MSB 중 어느 하나의 프로그램 여부만을 체크할 수도 있고, LSB와 MSB의 프로그램 여부를 모두 체크할 수도 있다.
데이터 복구 리드시, 인접 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 N번째 워드라인(WL(N))에 저장된 데이터를 판독한다. 또한, 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수가 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 더 많다.
S150 단계에서의 체크 결과, (N+1)번째 워드라인(WL(N+1))이 프로그램된 상태가 아니라면 노말 리드가 수행된다(S130).
통상의 2비트 MLC 메모리 장치는 하나의 워드라인에 2개의 페이지가 할당되며, 제1 페이지(LSB Page)를 프로그램 하고, 제2 페이지(MSB page)의 프로그램을 수행하게 된다. 이 때 제1 페이지(LSB)는 두 개의 상태를 가지며 제2 페이지(MSB)는 4개의 상태를 갖게 된다.
도 16 및 도 17은 NAND 플래시 메리 장치에서의 워드라인에 따른 프로그램 순서를 설명하기 위한 도면들이다.
도 16은 올 비트라인(all bitline) 구조를 갖는 NAND 플래시 메리 장치에서의 워드라인에 따른 프로그램 순서를 나타내는 표이다. 도 17은 쉴드(Shield) 비트라인 구조를 갖는 NAND 플래시 메모리 장치에서의 워드라인에 따른 프로그램 순서를 나타내는 표이다. 쉴드(Shield) 비트라인 구조란 워드라인별로 이븐(even) 페이지와 오드(odd) 페이지가 나누어진 구조로서, 이븐 페이지와 오드 페이지를 따로 프로그램하게 된다. 올 비트라인 구조란 워드라인별 이븐(even) 페이지와 오드(odd) 페이지의 구별이 없는 구조이다.
도 10은 하나의 워드라인에 대해서 제1 페이지와 제2 페이지의 셀 상태를 변화를 나타내는 도면이다. 이를 참조하면, 한 워드라인에 대하여 제1 페이지를 프로그램함으로써, 해당 워드라인의 셀들은 각각 두 가지 상태들(E, P0) 중 하나가 된다. 다음으로, 제1 페이지 프로그램된 워드라인에 대하여 제2 페이지를 프로그램함으로써 해당 워드라인의 셀들은 각각 4가지 상태들(E, P1, P2, P3) 중 하나로 된다.
제2 페이지의 E, P1 상태는 제1 페이지의 E 상태로부터 얻어질 수 있고, 제2 페이지의 P2, P3 상태는 제1 페이지의 P0 상태로부터 얻어질 수 있다.
도16, 및 도 17과 같은 순서로 프로그램되고, 도 10과 같은 방법으로 프로그램된다고 가정하면, N번째 워드라인(WL(N))이 프로그램 되고 (N+1)번째 워드라인(WL(N+1))이 프로그램 될 때 N번째 워드라인(WL(N))에서 커플링을 받는 정도는 (N+1)번째 워드라인(WL(N+1))의 셀이 E→E 또는 P0→P2로 변하는 경우보다 E→P1 또는 P0→P3의 변화는 경우가 크다.
따라서, N번째 워드라인(WL(N)) 리드시 (N+1)번째 워드라인(WL(N+1))이 P1 또는 P3 인 경우는 커플링을 받은 것으로 판단 할 수 있으며, E 또는 P2인 경우에는 커플링을 받지 않은 것으로 판단할 수 있다.
설명의 편의상, N번째 워드라인(WL(N))의 셀들 중 커플링을 받지 않은 셀들(예컨대, (N+1)번째 워드라인(WL(N+1))의 셀이 E 또는 P2인 경우)을 제1 그룹 셀, 커플링을 받은 셀들(예컨대, (N+1)번째 워드라인(WL(N+1))의 셀이 P1 또는 P3인 경우)을 제2 그룹 셀로 구분한다.
도 11 및 도 12는 N번째 워드라인(WL(N))의 리드 명령(Command)이 들어온 경우에 리드 동작이 수행되는 순서를 나타낸 도면이다. 도 11은 N번째 워드라인(WL(N))에 대해서 제1 페이지 리드가 수행되는 경우이고, 도 12는 N번째 워드라인(WL(N))에 대해서 제2 페이지 리드가 수행되는 경우를 나타낸다.
도 11을 참조하면, N번째 워드라인(WL(N))의 제1 페이지에 대한 리드 동작의 경우, (N+1)번째 워드라인(WL(N+1))에 대하여 ①②③ 순서로 리드를 수행하여 E/P2, P1/P3를 구분한다. 그런 다음, N번째 워드라인(WL(N))을 리드 할 때는 (N+1)번째 워드라인(WL(N+1))이 E/P2인 셀은 ④에서 리드를 수행하고 (N+1)번째 워드라인(WL(N+1))이 P1/P3인 셀은 ⑤에서 리드를 수행한다.
도 12를 참조하면, N번째 워드라인의 제2 페이지에 대한 리드의 경우, (N+1)번째 워드라인(WL(N+1))에 대하여 ①②③ 순서로 리드를 수행하여 E/P2, P1/P3를 구분한다. 그런 다음, N번째 워드라인(WL(N))을 리드할 때는 (N+1)번째 워드라인(WL(N+1))이 E/P2인 셀은 ④⑥에서 리드를 수행하고 (N+1)번째 워드라인(WL(N+1))이 P1/P3인 셀은 ⑤⑦에서 리드를 수행한다.
도 13은 WL(n+1)의 상태에 따른 WL(n) 의 셀 산포를 나타내는 도면이다.
도 13에 도시된 바와 WL(n)의 셀 산포들 중 P1, P2, P3 상태의 셀 산포는 WL(n+1)의 상태가 E 또는 P2 경우 상호 비슷하고, WL(n+1)의 상태가 P1 또는 P3인 경우, 상호 비슷하다. 즉, (WL(n+1)에 의해 WL(n)이 받은 커플링의 양이 WL(n+1)의 상태가 E 또는 P2 인 경우와 P1 또는 P3인 경우가 각각 비슷하기 때문에, WL(n+1)이 E 또는 P2인 경우의 WL(n)의 해당 셀을 커플링을 받지 않은 셀, 즉 제1 그룹셀로 구분하고, WL(n+1)이 P1 또는 P3인 경우의 WL(n)의 해당 셀을 커플링을 받은 셀, 즉 제1 그룹셀 이라고 구분한다.
그러나 소거 셀 입장에서는 P1, P2, P3로 프로그램된 셀들처럼 (E, P2), (P1, P3)의 순서로 커플링을 받는 게 아닌 E, P1, P2, P3의 순서로 커플링을 많이 받게 된다. 그 이유는 도 16 또는 도 17과 같은 순서로 프로그램을 수행할 경우 WL(n)의 제2 페이지 프로그램 수행 전에 제n 워드라인(WL(n+1))은 제1 페이지 프로그램이 완료된 상태이고, 그 후에 WL(n)의 P1, P2, P3가 만들어지기 때문에 WL(n+1)의 P2 또는 P3가 만들어지면서 WL(n)에 주는 커플링 양은 P0로부터 이동하는 양 만큼이 된다. 따라서 제n 워드라인(WL(n+1))의 P2에 의해 받는 커플링의 양은 작고, P3에 의해 받는 양은 많다.
반면, 제n 워드라인(WL(n))의 소거 셀 입장에서는 WL(n+1)의 제1 페이지를 프로그램하고 WL(n)의 제2 페이지를 수행함으로 인해 얻을 수 있는 P0에 의한 커플링을 무효화(제거)하지 못하기 때문에 E, P1, P2, P3 순서로 커플링을 많이 받게 된다.
도 14는 본 발명의 실시예에 따른 시간 순에 따른 WL(n)과 WL(n+1)의 제1 페이지 / 제2 페이지 프로그램 후의 산포를 나타낸다. 도 14에서 볼 수 있듯이 WL(n+1)의 상태에 따른 소거와 P1사이의 셀 산포는 P1과 P2사이, P2와 P3 사이와는 다르다는 것을 알 수 있다.
도 14(a)는 n번째 워드라인의 제1 페이지 프로그램 후, 및 (n+1) 번째 워드라인이 프로그램되기 전의 셀 산포를 나타낸다. 도 14(b)는 n번째 워드라인의 제1 페이지 프로그램 후, 및 (n+1) 번째 워드라인의 제1 페이지 프로그램 후의 셀 산포를 나타낸다. 이를 참조하면, (n+1) 번째 워드라인의 셀이 E 상태인 경우, n번째 워드라인의 셀 산포는 별 변화가 없지만, (n+1) 번째 워드라인의 셀이 P0 상태인 경우, n번째 워드라인의 셀 산포는 워드라인 커플링에 의하여 우측으로 쉬프트된다.
도 14(c)는 (n+1) 번째 워드라인의 제1 페이지 프로그램 후에 n번째 워드라인의 제2 페이지 프로그램 후의 셀 산포를 나타낸다. 이를 참조하면, (n) 번째 워드라인의 셀이 P1, P2, 또는 P3로 프로그램되면, (n+1)번째 워드라인의 P0 프로그램으로 인하여 받았던 워드라인 커플링은 무효화되나, (n) 번째 워드라인의 셀이 E1 상태인 경우, 워드라인 커플링은 제거되지 않고 남게 된다.
도 14(d)는 (n+1) 번째 워드라인의 제2 페이지 프로그램 후의 셀 산포를 나타낸다.
도 15는 본 발명의 실시예에 따른 제2 페이지 리드 방법을 설명하기 위한 도면이다. 소거 셀과 제1 프로그램 상태 셀(P1) 사이는 WL(n+1)의 상태에 따른 산포의 위치가 모두 다르기 때문에 도 15에서와 같이 4번에 걸쳐서 리드를 수행하고, P1과 P3 사이는 2번에 걸쳐서 리드를 수행한다. 이와 같이, 소거 셀과 제1 프로그램 상태 셀(P1) 사이의 리드 동작은 서로 다른 판독 전압을 이용하여 4번에 걸쳐 이루어짐으로써, 소거 셀과 P1 사이의 마진을 증가하는 효과를 가져온다. 따라서, 리드 에러를 줄일 수 있다.
이 때 4번의 리드는 (N+1)번째 워드라인(WL(N+1))이 소거(E) / P1 / P2 / P3 인 경우 각각에 대해서 리드를 수행하기 때문에 4회가 된다. 이 때, 제1 판독 전압(④) 은 위에서 언급한 판독 전압 결정 방법과 같은 방법으로 (N+1)번째 워드라인(WL(N+1))이 소거 상태인 셀들만의 산포 사이에서 가운데 값이고, 나머지 3개의 판독 전압(⑤,⑥,⑦)도 각각 제1 판독 전압()과 유사하게 (N+1)번째 워드라인(WL(N+1))이 각각 P1, P2, P3인 셀들만의 산포 사이에서 가운데 값이 된다.
프로그램 상태의 경우는 인접 워드라인이 현재 선택된 워드라인보다 이후에 프로그램 되었을 경우에만 산포에 영향을 미치는 반면, 소거 상태의 경우에는 인접 워드라인이 먼저 프로그램 되어있는지 여부와 상관없이 워드라인 커플링에 의해 산포가 영향을 받게 된다. 따라서 본 발명의 다른 실시예에 따르면, WL(N)의 소거 셀과 P1과의 마진을 향상시키기 위한 방법으로 WL(N+1)뿐만 아니라 WL(N-1)에 의해 커플링을 받은 셀을 선별하여 리드를 수행할 수도 있다.
도 18은 본 발명의 다른 일 실시예에 따른 데이터 판독 방법의 흐름도이다. 구체적으로, 도 18은 MSB 판독 방법을 나타낸다. LSB에 대해서는 도 9에 도시된 방법과 동일하게 수행될 수 있다.
이를 참조하면, N번째 워드라인에 대한 데이터 리드 명령을 수신한다(S210). N번째 워드라인이 마지막 워드라인인지 체크하여(S220), 마지막 워드라인이면 (N-1)번째 워드라인을 리드한다(S230).
N번째 워드라인이 마지막 워드라인이 아니면 인접 워드라인(예컨대, (N+1)번째 워드라인에 대하여 리드하고(S240), 다음으로, (N-1) 번째 워드라인을 리드하여(S250), N번째 워드라인의 셀의 커플링 정도를 판별한다.
즉, N번째 워드라인(WL(N)) 리드시 (N+1)번째 워드라인과 (N-1)번째 워드라인에 대해서 먼저 리드를 수행하여 셀 별로 커플링의 정도를 판별한다(S240, S250). 마지막 워드라인의 경우에는 (N-1)번째 워드라인만을 리드하여 셀별로 커플링 정도를 판별한다(S230). 이 때 N번째 워드라인(WL(N)) 리드시 리드 횟수와 커플링의 정도에 따른 그룹은 상태별 커플링을 주는 정도의 차이마다 달라질 수 있다.
(N+1)번째 워드라인(혹은 (N-1)번째 워드라인)에 의한 커플링만을 고려하면 커플링을 주는 Aggressor가 E,P1,P2,P3 순서로 많이 주게 되지만 선택 워드라인(예컨대, WL(N))의 위아래 인접 워드라인(예컨대, WL(N+1) 및 WL(N-1)))을 모두 읽고 그룹을 나눌 때에는 상태간 검증 레벨 차이 정도에 따라 그룹의 수가 달라질 수 있다.
예컨대, 2비트 MLC 메모리 장치의 경우, (N+1)번째 워드라인에 의한 커플링과 (N-1)번째 워드라인에 의한 커플링을 모두 고려하는 경우, 그룹의 수는 최대 16일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 소거 셀은 프로그램 되는 순서와 상관없이 인접 워드라인에 의한 커플링의 영향을 모두 받는다.
도 16 및 17과 같은 순서로 프로그램을 하는 경우에 소거 셀과 프로그램된 셀 사이의 Aggressor(커플링을 준 셀)의 상태에 따른 산포 위치가 다르기 때문에 프로그램된 셀들 사이를 읽을 때와는 서로 다른 판독 전압을 이용하여 더 많은 리드를 수행하여 마진을 향상 시킬 수 있게 된다.
또한, 소거셀은 리드 디스터브에 취약하다. 리드 디스터브란, 리드 수행으로 인하여 해당 셀이 받는 디스터브를 말한다. 따라서, 리드 횟수가 증가할수록 소거셀의 리드 결과 에러가 발생할 확률이 커진다. 이를 보완하기 위하여, 일정 횟수 이상의 리드시 해당 블록의 데이터를 다른 블록에 옮겨서 프로그램할 수 있다.
도 19는 본 발명의 일 실시예에 따른 데이터 판독 동작시 워드라인에 인가되는 전압을 나타내는 도면이고, 도 20a 내지 도 20e는 본 발명의 일 실시예에 따른 데이터 판독 동작시 버퍼에 저장되는 값들을 나타내는 표이다.
도 19 내지 도 20e를 참조하면, WL(n)은 데이터 판독을 위하여 선택되는 워드라인이고, WL(n+1)은 WL(n)의 인접 워드라인을 의미한다. S, M, L, F 각각은 페이지 버퍼에 포함되는 구성요소로서, 래치 소자로 구성될 수 있다.
예컨대, S는 감지 래치(Sensing 래치)일 수 있다.
도 20a를 참조하면 ①단계는 WL(n+1)을 리드하는 단계이다. 이 단계에서, WL(n+1)에는 'RD1', 'RD2', 'RD3' 전압이 순차적으로 인가되고, WL(n)에는 'VREAD' 전압이 인가된다. WL(n+1)의 리드 결과, E, 또는 P2 인 셀(Aggressor가 아닌 셀)은 S 래치=M 래치=1, P1, 또는 P3인 셀(Aggressor 셀)은 S 래치=M 래치=0으로 설정된다.
도 20b를 참조하면 ②단계는 'DR1-1' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M=1인 셀만 L =0 으로 설정된다.
도 20c를 참조하면 ③ 단계는 'DR1-2' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M=0인 셀만 L =0 으로 설정된다.
도 20d를 참조하면 ④ 단계는 'DR3-1' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과: 오프 셀 (S=0)으로 읽힌 셀 중에서 M=1인 셀만 L=1로 설정된다.
도 20d를 참조하면 ⑤ 단계는 'DR3-2' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M=0인 셀만 L=1로 설정된다.
도 21은 본 발명의 다른 실시예에 따른 데이터 판독 동작시 워드라인에 인가되는 전압을 나타내는 도면이고, 도 22a 내지 도 22g는 본 발명의 다른 일 실시예에 따른 데이터 판독 동작시 버퍼에 저장되는 값들을 나타내는 표이다.
도 21 내지 도 22g를 참조하면, WL(n)은 데이터 판독을 위하여 선택되는 워드라인이고, WL(n+1)은 WL(n)의 인접 워드라인을 의미한다. S, M, L, F 각각은 페이지 버퍼에 포함되는 구성요소로서, 래치 소자로 구성될 수 있다. 예컨대, S는 감지 래치(Sensing 래치)일 수 있다.
도 22a를 참조하면 ①단계는 WL(n+1)을 리드하는 단계이다. 이 단계에서, WL(n+1)에는 'RD1', 'RD2', 'RD3' 전압이 순차적으로 인가되고, WL(n)에는 'VREAD' 전압이 인가된다. WL(n+1)의 리드 결과, E인 셀은 M,F 래치=(1,1), P1인 셀은 M,F 래치 =(0,1), P2인 셀은 M,F 래치=(1,0), P3인 셀은 M,F 래치 =(0,0)으로 설정된다.
도 22b를 참조하면 ②단계는 'DR1-1' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M,F=(1,1)인 셀만 L =0 으로 설정된다.
도 22c를 참조하면 ③ 단계는 'DR1-2' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M,F=(0,1)인 셀만 L =0 으로 설정된다.
도 22d를 참조하면 ④ 단계는 'DR1-3' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과: 오프 셀 (S=0)으로 읽힌 셀 중에서 M,F=(1,0)인 셀만 L=0으로 설정된다.
도 22e를 참조하면 ⑤ 단계는 'DR1-4' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M,F=(0,0)인 셀만 L=0으로 설정된다.
도 22f를 참조하면 ⑥ 단계는 'DR3-1' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M=1 인 셀만 L =1로 설정된다.
도 22g를 참조하면 ⑦ 단계는 'DR3-2' 전압으로 WL(n)을 리드하는 단계이다. 이 리드 결과, 오프 셀 (S=0)으로 읽힌 셀 중에서 M=0 인 셀만 L =1로 설정된다.
상술한 실시예들은 인접 워드라인 커플링에 의한 영향을 줄이기 위한 데이터 리드 방법에 관한 실시예들이나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 본 발명의 다른 실시예는 인접 비트라인 커플링에 의한 영향을 줄이기 위한 데이터 판독 방법에도 적용될 수 있다.
도 23은 본 발명의 또 다른 일 실시예에 따른 데이터 판독 방법의 흐름도이다. 도 24a 및 도 24b는 각각 본 발명의 또 다른 일 실시예에 따른 데이터 판독 방법을 설명하기 위한 도면이다.
도 23을 참조하면, 먼저 N번째 워드라인에 대한 데이터 리드 명령을 수신한다(S310). 데이터 리드 명령에 응답하여, N번째 워드라인 중 i번째 비트라인(BLi)에 연결된 메모리셀들의 데이터를 판독하여 저장할 수 있다(S320).
다음으로, i번째 비트라인(BLi)으로부터 판독된 데이터의 상태에 기초하여, j번째 비트라인(BLj)에 저장된 데이터에 대해 데이터 복구 리드를 수행할 수 있다(S330). S330 단계에서는, 예를 들어, i번째 비트라인(BLi)으로부터 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 j번째 비트라인(BLj)에 저장된 데이터를 판독할 수 있다
i번째 비트라인(BLi)과 j번째 비트라인(BLj)은 서로 이웃할 수 있다.
일 실시예에서, 도 23a에 도시된 바와 같이, i번째 비트라인(BLi)과 j번째 비트라인(BLj)은 하나의 페이지 버퍼를 공유하여 순차적으로 판독되는 구조, 즉 쉴드(Shield) 비트라인 구조를 가질 수 있다. 이 경우, i번째 비트라인(BLi)은 이븐(even) 비트라인이고 j번째 비트라인(BLj)은 오드(odd) 비트라인이거나, 그 반대일 수 있다.
이 경우, i번째 비트라인(BLi)으로부터 판독된 데이터는 공유 페이지 버퍼의 하나의 래치 소자(미도시)에 저장되어, j번째 비트라인(BLj)의 데이터 판독시 이용될 수 있다.
다른 일 실시예에서, 도 23b에 도시된 바와 같이, i번째 비트라인(BLi)과 j번째 비트라인(BLj)은 별도의 페이지 버퍼를 사용하여 동시에(혹은 병렬적으로) 판독되는 구조, 즉 올(all) 비트라인 구조를 가질 수 있다. 이 경우, i번째 비트라인(BLi)은 이븐(even) 비트라인이고 j번째 비트라인(BLj)은 오드(odd) 비트라인이거나, 그 반대일 수 있다.
이 경우, i번째 비트라인(BLi)으로부터 판독된 데이터는 해당 페이지 버퍼에 저장되나, j번째 비트라인(BLj)의 데이터 판독시 이용될 수 있도록 j번째 비트라인(BLj)의 페이지 버퍼에 전달될 수 있다.
도 25은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다. 도 2부터 도 25을 참조하면, 메모리 시스템(100)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(100)은 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치 (10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)를 포함한다.
메모리 컨트롤러(150)는 프로세서(110)의 제어에 따라 비휘발성 메모리 장치 (10)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(10)에 프로그램된 데이터는 프로세서(110) 및/또는 메모리 컨트롤러(150)의 제어에 따라 디스플레이(120)를 통하여 디스플레이될 수 있다.
무선 송수신기(130)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(110)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(110)는 무선 송수신기(130)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(150) 또는 디스플레이(120)로 전송할 수 있다. 메모리 컨트롤러(150)는 프로세서(110)에 의하여 처리된 신호를 비휘발성 메모리 장치(10)에 프로그램할 수 있다.
또한, 무선 송수신기(130)는 프로세서(110)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 메모리 컨트롤러(150)로부터 출력된 데이터, 무선 송수신기 (130)로부터 출력된 데이터, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(120)를 통하여 디스플레이될 수 있도록 디스플레이(120)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)는 프로세서(110)의 일부로서 구현될 수 있고 또한 프로세서(110)와 별도의 칩으로 구현될 수 있다.
도 26는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 26에 도시된 메모리 시스템(200)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(200)은 비휘발성 메모리 장치(10)와, 비휘발성 메모리 장치 (10)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(240)를 포함한다.
프로세서(210)는 입력 장치(220)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(10)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(210)는 메모리 시스템(200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(240)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(240)는 프로세서(210)의 일부로서 구현될 수 있고 또한 프로세서(210)와 별도의 칩으로 구현될 수 있다.
도 27는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 27에 도시된 메모리 시스템(300)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템 (300)은 비휘발성 메모리 장치(10), 메모리 컨트롤러(310), 및 카드 인터페이스 (320)를 포함한다.
메모리 컨트롤러(310)는 메모리 장치(10)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(320)는 호스트(330)의 프로토콜에 따라 호스트(330)와 메모리 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(320)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(330)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(300)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(330)의 호스트 인터페이스(350)와 접속될 때, 호스트 인터페이스(350)는 마이크로프로세서(340)의 제어에 따라 카드 인터페이스(320)와 메모리 컨트롤러(310)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
도 28은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 28에 도시된 메모리 시스템(400)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(400)은 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치 (10)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(440)를 포함한다.
메모리 시스템(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(410) 또는 메모리 컨트롤러(440)로 전송된다. 프로세서(410)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (430)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(440)를 통하여 비휘발성 메모리 장치(10)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(10)에 저장된 데이터는 프로세서(410) 또는 메모리 컨트롤러(440)의 제어에 따라 디스플레이(430)를 통하여 디스플레이된다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(440)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별개의 칩으로 구현될 수 있다.
도 29은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 29을 참조하면, 메모리 시스템(500)은 비휘발성 메모리 장치(10), 및 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 CPU(central processing unit; 510)를 포함한다.
메모리 시스템(500)은 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
메모리 시스템(500)에 접속된 호스트(HOST)는 메모리 인터페이스(520)와 호스트 인터페이스(540)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
CPU(510)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (530)은 메모리 인터페이스(520)를 통하여 비휘발성 메모리 장치(10)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(540)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(510)는 버스(501)를 통하여 메모리 인터페이스(520), ECC 블럭(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터 통신을 제어할 수 있다.
메모리 시스템(500)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 30은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 30을 참조하면, 메모리 시스템(600)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(600)은 다수의 메모리 장치들(10), 다수의 메모리 장치들(10) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(610), DRAM과 같은 휘발성 메모리 장치(630), 메모리 컨트롤러(610)와 호스트(640) 사이에서 주고받는 데이터를 휘발성 메모리 장치(630)에 저장하는 것을 제어하는 버퍼 매니저(620)를 포함할 수 있다.
도 31는 도 30에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 실시 예를 나타낸다. 도 30과 도 31를 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 처리 장치(700)는 RAID 컨트롤러(710)와 다수의 메모리 시스템들(600-1~600-n; n는 자연수)을 포함할 수 있다.
다수의 메모리 시스템들(600-1~600-n) 각각은 도 14에 도시된 메모리 시스템 (600)일 수 있다. 다수의 메모리 시스템들(600-1~600-n)은 RAID 어레이를 구성할 수 있다. 데이터 처리 장치(700)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 프로그램 명령에 따라 호스트(HOST)로부터 출력된 프로그램 데이터를 RAID 레벨에 따라 다수의 메모리 시스템들(600-1~600-n) 중에서 적어도 어느 하나의 메모리 시스템로 출력할 수 있다.
리드 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 리드 명령에 따라 다수의 메모리 시스템들(600-1~600-n) 중에서 적어도 어느 하나의 메모리 시스템으로부터 읽혀진 데이터를 호스트(HOST)로 전송할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
호스트: 10
메모리 시스템: 20
비휘발성 메모리 장치: 100
메모리 셀 어레이: 120
액세스 회로: 122
전압 발생기: 130
로우 디코더: 140
컨트롤 로직: 150
컬럼 디코더: 160
페이지 레지스터 & 감지 증폭기 블록: 170
Y 게이팅 회로: 180
입출력 블록:190
메모리 컨트롤러: 200

Claims (28)

  1. 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서,
    메모리 셀 어레이 내의 제1 워드라인에 대한 데이터 판독 명령을 수신하는 단계;
    상기 제1 워드라인에 인접한 제2 워드라인에 저장된 데이터를 판독하는 단계; 및
    상기 제2 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 단계를 포함하며,
    소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많은 비휘발성 메모리 장치의 데이터 판독 방법.
  2. 제1항에 있어서, 상기 비휘발성 메모리셀들 각각은 L(3이상의 정수) 상태수를 가질 수 있는 멀티-레벨 셀이고,
    상기 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 L 인 비휘발성 메모리 장치의 데이터 판독 방법.
  3. 제1항에 있어서, 상기 방법은
    상기 제1 워드라인에 저장된 데이터를 판독하는 단계 이전에, 제3 워드라인에 저장된 데이터를 판독하는 단계를 더 포함하며,
    상기 제1 워드라인에 저장된 데이터를 판독하는 단계는
    상기 제2 워드라인의 판독된 데이터의 상태와 상기 제3 워드라인의 판독된 데이터의 상태의 조합에 의하여 결정되는 그룹에 상응하는 판독 전압을 사용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  4. 제1항에 있어서, 상기 비휘발성 메모리셀들 각각은 2비트 데이터를 저장할 수 있는 멀티-레벨 셀인 비휘발성 메모리 장치의 데이터 판독 방법.
  5. 제4항에 있어서, 상기 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 4이고,
    상기 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 2인 비휘발성 메모리 장치의 데이터 판독 방법.
  6. 제4항에 있어서, 상기 제1 워드라인의 제1 페이지, 상기 제2 워드라인의 제1 페이지, 상기 제1 워드라인의 제2 페이지 및 상기 제2 워드라인의 제2 페이지 순으로 프로그램되는 비휘발성 메모리 장치의 데이터 판독 방법.
  7. 제1 내지 제N(2이상의 정수) 워드라인들, 복수의 비트라인들, 및 상기 제1 내지 제N 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    제n(n은 1 내지 N-1) 워드라인에 대한 데이터 판독 명령을 수신하는 단계;
    상기 제n 워드라인에 인접한 적어도 하나의 워드라인에 저장된 데이터를 판독하는 단계;
    상기 적어도 하나의 워드라인에서 판독된 데이터에 따라 미리 정해진 다수의 그룹들 중 어느 그룹에 속하는지 정하는 단계; 및
    복수의 판독 전압들 중 상기 정해진 그룹에 따른 판독 전압을 사용하여 소거 상태와 제1 프로그램 상태 사이를 구별하는 단계를 포함하며,
    상기 다수의 그룹들은 상기 제n 워드라인에 대한 커플링 정도에 따라 상기 적어도 하나의 워드라인에 저장될 수 있는 데이터의 상태를 분류하여 정해지고,
    상기 소거 상태와 상기 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많은 비휘발성 메모리 장치의 데이터 판독 방법.
  8. 제7항에 있어서, 상기 적어도 하나의 워드라인은 제(n+1) 워드라인을 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  9. 제8항에 있어서, 상기 적어도 하나의 워드라인은 제(n-1) 워드라인을 더 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  10. 제9항에 있어서, 상기 비휘발성 메모리셀들 각각은
    2비트 데이터를 저장할 수 있는 멀티-레벨 셀인 비휘발성 메모리 장치의 데이터 판독 방법.
  11. 제10항에 있어서, 상기 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 16인 비휘발성 메모리 장치의 데이터 판독 방법.
  12. 제7항에 있어서, 상기 비휘발성 메모리셀들 각각은
    3비트 데이터를 저장할 수 있는 멀티-레벨 셀인 비휘발성 메모리 장치의 데이터 판독 방법.
  13. 스트링 선택 라인, 접지 선택 라인, 상기 접지 선택 라인과 상기 스트링 선택 라인 사이에 배치되는 제1 내지 제N(2이상의 정수) 워드라인들, 복수의 비트라인들, 및 상기 제1 내지 제N 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 비휘발성 멀티-레벨 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    제n(n은 1이상 N-1 이하의 정수) 워드라인에 대한 데이터 판독을 위하여, 상기 제n 워드라인에 인접한 워드라인에 저장된 데이터를 먼저 판독하고, 상기 인접한 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제n 워드라인에 저장된 데이터를 판독하는 액세스 회로를 포함하며,
    소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많은 비휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 비휘발성 메모리셀들 각각은 L(3이상의 정수) 상태수를 가질 수 있는 멀티-레벨 셀이고,
    상기 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 L 인 비휘발성 메모리 장치.
  15. 제13항에 있어서, 상기 비휘발성 메모리셀들 각각은 2비트 데이터를 저장할 수 있는 멀티-레벨 셀인 비휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 4이고,
    상기 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 2인 비휘발성 메모리 장치.
  17. 제13항에 있어서, 상기 인접한 워드라인은 제(n+1) 워드라인을 포함하는 비휘발성 메모리 장치.
  18. 제17항에 있어서, 상기 적어도 하나의 워드라인은 제(n-1) 워드라인을 더 포함하는 비휘발성 메모리 장치.
  19. 제13항에 있어서, 상기 액세스 회로는
    상기 메모리셀 어레이로부터 독출된 데이터를 저장하기 위한 페이지 버퍼를 포함하며,
    상기 페이지 버퍼는 적어도 4단의 래치를 포함하는 비휘발성 메모리 장치.
  20. 제19항에 있어서, 상기 적어도 4단의 래치는
    상기 제n 워드라인 또는 상기 인접한 워드라인의 데이터를 감지하여 래치하는 S 래치;
    상기 인접한 워드라인의 판독된 데이터의 상태를 구별하기 위한 M 및 F 래치; 및
    상기 제n 워드라인으로부터 감지되어 상기 S래치에 저장된 값 및 상기 M 및 F 래치에 저장된 값들에 기초하여 초기값으로부터 선택적으로 변경되어 설정되는 L래치를 포함하는 비휘발성 메모리 장치.
  21. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어할 수 있는 메모리 컨트롤러를 포함하며,
    상기 비휘발성 메모리 장치는,
    스트링 선택 라인, 접지 선택 라인, 상기 접지 선택 라인과 상기 스트링 선택 라인 사이에 배치되는 제1 내지 제N(2이상의 정수) 워드라인들, 복수의 비트라인들, 및 상기 제1 내지 제N 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 비휘발성 멀티-레벨 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    제n(n은 1이상 N-1 이하의 정수) 워드라인에 대한 데이터 판독을 위하여, 상기 제n 워드라인에 인접한 워드라인에 저장된 데이터를 먼저 판독하고, 상기 인접한 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제n 워드라인에 저장된 데이터를 판독하는 액세스 회로를 포함하며,
    소거 상태와 제1 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수는 제2 프로그램 상태와 제3 프로그램 상태 사이를 구별하기 위해 사용되는 판독 전압의 수보다 많은 메모리 시스템.
  22. 제21항에 있어서,
    상기 메모리 시스템은 메모리 카드, 메모리 드라이브, 또는 SSD(solid state drive)인 메모리 시스템.
  23. 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서,
    메모리 셀 어레이 내의 제1 워드라인에 대한 데이터 판독 명령을 수신하는 단계;
    상기 제1 워드라인에 인접한 제2 워드라인의 프로그램 여부를 체크하는 단계;
    상기 체크 결과 상기 제2 워드라인이 프로그램된 상태라면, 상기 제2 워드라인에 저장된 데이터를 판독하고, 상기 제2 워드라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제1 워드라인에 저장된 데이터를 판독하는 데이터 복구 리드를 수행하는 단계; 및
    상기 체크 결과, 상기 제2 워드라인이 프로그램된 상태가 아니라면, 상기 제1 워드라인에 대해 노말 리드를 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  24. 제23항에 있어서, 상기 제2 워드라인의 프로그램 여부를 체크하는 단계는
    LSB(Least Significant Bit) 또는 MSB(Most Significant Bit)의 프로그램 여부만을 체크하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  25. 제23항에 있어서, 상기 제2 워드라인의 프로그램 여부를 체크하는 단계는
    LSB(Least Significant Bit)와 MSB(Most Significant Bit)의 프로그램 여부를 모두 체크하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  26. 복수의 워드라인들과 복수의 비트라인들 사이에 연결되는 복수의 멀티-레벨 비휘발성 메모리 셀들에 저장된 데이터를 판독하는 방법에 있어서,
    메모리 셀 어레이 내의 제1 비트라인의 데이터를 판독하여 저장하는 단계; 및
    상기 제1 비트라인의 판독된 데이터의 상태에 따라, 서로 다른 레벨의 판독전압을 이용하여 상기 제2 비트라인에 저장된 데이터를 판독하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 판독 방법.
  27. 제26항에 있어서,
    상기 제1 비트라인과 상기 제2 비트라인은 하나의 페이지 버퍼를 공유하여 순차적으로 판독되는 구조를 가지는 비휘발성 메모리 장치의 데이터 판독 방법.
  28. 제26항에 있어서,
    상기 제1 비트라인과 상기 제2 비트라인은 별도의 페이지 버퍼를 사용하여 병렬적으로 판독되는 구조를 가지는 비휘발성 메모리 장치의 데이터 판독 방법.
KR1020110092243A 2011-09-09 2011-09-09 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체 KR101913291B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110092243A KR101913291B1 (ko) 2011-09-09 2011-09-09 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
US13/528,886 US8811094B2 (en) 2011-09-09 2012-06-21 Non-volatile multi-level memory device and data read method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110092243A KR101913291B1 (ko) 2011-09-09 2011-09-09 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체

Publications (2)

Publication Number Publication Date
KR20130028589A true KR20130028589A (ko) 2013-03-19
KR101913291B1 KR101913291B1 (ko) 2018-12-28

Family

ID=47829740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110092243A KR101913291B1 (ko) 2011-09-09 2011-09-09 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체

Country Status (2)

Country Link
US (1) US8811094B2 (ko)
KR (1) KR101913291B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530515B2 (en) * 2013-03-13 2016-12-27 Sandisk Technologies Llc Determining read voltages for reading memory
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
KR20150117152A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법
KR102178141B1 (ko) 2014-08-01 2020-11-12 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
KR102233074B1 (ko) 2014-10-08 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 신뢰성 검증 방법
US9875803B2 (en) * 2015-09-10 2018-01-23 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory
KR102620820B1 (ko) 2016-09-23 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
KR20180059208A (ko) 2016-11-25 2018-06-04 삼성전자주식회사 리클레임 제어부를 갖는 메모리 콘트롤러 및 그에 따른 동작 제어 방법
JP2019149220A (ja) * 2018-02-27 2019-09-05 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10515700B2 (en) * 2018-02-27 2019-12-24 Toshiba Memory Corporation Semiconductor storage device and memory system
JP2019164865A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 メモリシステム
JP2019168853A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム、その制御方法及びプログラム
TWI681393B (zh) * 2019-01-07 2020-01-01 群聯電子股份有限公司 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
JP2021047936A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 メモリシステムおよびメモリシステムの制御方法
KR20210143612A (ko) * 2020-05-20 2021-11-29 삼성전자주식회사 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
KR20220054493A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US7372730B2 (en) 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
JP2008084485A (ja) 2006-09-28 2008-04-10 Toshiba Corp 不揮発性半導体記憶装置及びデータ読出方法
TWI380311B (en) 2006-12-29 2012-12-21 Sandisk Technologies Inc Systems and methods for margined neighbor reading for non-volatile memory read operations including coupling compensation

Also Published As

Publication number Publication date
KR101913291B1 (ko) 2018-12-28
US8811094B2 (en) 2014-08-19
US20130064013A1 (en) 2013-03-14

Similar Documents

Publication Publication Date Title
KR101913291B1 (ko) 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
US8654580B2 (en) Non-volatile memory devices and systems including the same, and methods of programming non-volatile memory devices
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
KR101927212B1 (ko) 비휘발성 메모리 장치의 프로그래밍 방법
US10606515B2 (en) Memory system managing a command/address sequence and method of operating the same
KR102516547B1 (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
US10755785B2 (en) Memory system and method of operating the same
US20190121727A1 (en) Memory system and method for operating the same
KR102567373B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US10770166B2 (en) Memory device and operating method to determine a defective memory block
US10490238B2 (en) Serializer and memory device including the same
KR20190043860A (ko) 메모리 시스템 및 이의 동작 방법
US10936421B2 (en) Memory system having storage device and memory controller and operating method thereof
US10726935B2 (en) Memory device and operating method thereof
US10803956B2 (en) Memory device, memory system having memory device, and method of operating memory device
US9940030B2 (en) Memory system and method of operating the same
US11127475B2 (en) Memory device controlling operating voltage of select transistor and method of operating the same
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN111341370A (zh) 半导体存储器装置、控制器、存储装置及其操作方法
US20190244674A1 (en) Memory system and method of operating the same
KR102303653B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant