KR20160065468A - 솔리드 스테이트 드라이브의 동작 방법 - Google Patents

솔리드 스테이트 드라이브의 동작 방법 Download PDF

Info

Publication number
KR20160065468A
KR20160065468A KR1020140169453A KR20140169453A KR20160065468A KR 20160065468 A KR20160065468 A KR 20160065468A KR 1020140169453 A KR1020140169453 A KR 1020140169453A KR 20140169453 A KR20140169453 A KR 20140169453A KR 20160065468 A KR20160065468 A KR 20160065468A
Authority
KR
South Korea
Prior art keywords
volatile memory
address
data
controller
fail information
Prior art date
Application number
KR1020140169453A
Other languages
English (en)
Inventor
임선영
김철웅
최종현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140169453A priority Critical patent/KR20160065468A/ko
Priority to US14/956,065 priority patent/US20160154733A1/en
Publication of KR20160065468A publication Critical patent/KR20160065468A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법에서는 컨트롤러가 비휘발성 메모리에 포함되는 페일 정보 영역으로부터 휘발성 메모리에 대한 페일 정보를 독출한다. 컨트롤러가 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 휘발성 메모리의 물리적 어드레스에 매핑한다. 컨트롤러가 어드레스 매핑에 따라 데이터를 휘발성 메모리에 로딩한다. 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법은 페일 정보에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 물리적 어드레스에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.

Description

솔리드 스테이트 드라이브의 동작 방법{METHOD OF OPERATING SOLID STATE DRIVE}
본 발명은 솔리드 스테이트 드라이브에 관한 것으로서, 보다 상세하게는 솔리드 스테이트 드라이브의 동작 방법에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD)가 점차 사용되는 추세이다.
솔리드 스테이트 드라이브에 포함되는 불량 어드레스에 상응하는 불량 셀들에 데이터를 기입하거나 불량 셀 들로부터 데이터를 독출하는 과정에서 오류가 발생한다. 따라서 솔리드 스테이트 드라이브 내의 불량 셀들에 상응하는 불량 어드레스에 액세스(access)를 차단할 필요가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 페일 정보에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 물리적 어드레스에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있는 솔리드 스테이트 드라이브의 동작 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법은 상기 컨트롤러가 상기 비휘발성 메모리에 포함되는 페일 정보 영역으로부터 상기 휘발성 메모리에 대한 페일 정보를 독출하는 단계, 상기 컨트롤러가 상기 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 상기 휘발성 메모리의 물리적 어드레스에 매핑하는 단계 및 상기 컨트롤러가 상기 어드레스 매핑에 따라 상기 데이터를 상기 휘발성 메모리에 로딩하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 페일 정보에 기초하여 생성되는 상기 클린 어드레스 리스트는 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 클린 어드레스 리스트는 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑하는 매핑 테이블을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑할 수 있다.
예시적인 실시예에 있어서, 상기 클린 어드레스 리스트는 상기 컨트롤러의 내부에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 클린 어드레스 리스트는 상기 휘발성 메모리에 저장될 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 복수의 중앙 처리 장치들을 포함할 수 있다. 상기 복수의 중앙 처리 장치들의 각각은 상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑할 수 있다.
예시적인 실시예에 있어서, 상기 페일 정보에 기초하여 생성되는 상기 배드 어드레스 리스트는 상기 휘발성 메모리의 불량 셀들에 상응하는 불량 어드레스들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 배드 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들이 상기 불량 어드레스들에 매핑되는 것을 차단할 수 있다.
예시적인 실시예에 있어서, 상기 배드 어드레스 리스트는 상기 컨트롤러 내부에 배치될 수 있다.
예시적인 실시예에 있어서, 상기 페일 정보는 상기 휘발성 메모리에 대한 테스트 결과에 기초하여 상기 페일 정보 영역에 저장될 수 있다.
예시적인 실시예에 있어서, 상기 테스트 결과는 상기 휘발성 메모리가 패키징 되기 전에 수행되는 테스트에 의해 결정될 수 있다.
예시적인 실시예에 있어서, 상기 솔리드 스테이트 드라이브가 동작하는 동안 수행되는 에러 검사 정정에 대한 결과에 기초하여 상기 상기 페일 정보 영역에 저장된 상기 페일 정보가 갱신될 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 갱신되는 페일 정보에 기초하여 상기 클린 어드레스 리스트 및 상기 배드 어드레스 리스트를 갱신할 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 갱신되는 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑할 수 있다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 갱신되는 배드 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들이 상기 휘발성 메모리의 불량 셀들에 상응하는 불량 어드레스들에 매핑되는 것을 차단할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법은 상기 컨트롤러가 상기 휘발성 메모리에 대한 페일 정보를 상기 비휘발성 메모리에 포함되는 페일 정보 영역에 저장하는 단계, 상기 컨트롤러가 상기 페일 정보 영역으로부터 상기 페일 정보를 독출하는 단계, 상기 컨트롤러가 상기 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 상기 휘발성 메모리의 물리적 어드레스에 매핑하는 단계 및 상기 컨트롤러가 상기 어드레스 매핑에 따라 상기 데이터를 상기 휘발성 메모리에 로딩하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법은 상기 컨트롤러가 상기 비휘발성 메모리에 포함되는 페일 정보 영역으로부터 상기 휘발성 메모리에 대한 페일 정보를 독출하는 단계, 상기 컨트롤러가 상기 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 상기 휘발성 메모리의 물리적 어드레스에 매핑하는 단계, 상기 컨트롤러가 상기 어드레스 매핑에 따라 상기 데이터를 상기 휘발성 메모리에 로딩하는 단계 및 상기 솔리드 스테이트 드라이브가 동작하는 동안 수행되는 에러 검사 정정에 대한 결과에 기초하여 상기 페일 정보 영역에 저장된 상기 페일 정보를 갱신하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 컨트롤러는 상기 배드 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들이 상기 휘발성 메모리의 불량 셀들에 상응하는 불량 어드레스들에 매핑되는 것을 차단할 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법은 페일 정보에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 물리적 어드레스에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 3은 도 2의 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리에 대한 페일 정보에 기초하여 생성되는 클린 어드레스 리스트 및 배드 어드레스 리스트를 설명하기 위한 도면이다.
도 4는 도 1의 솔리드 스테이트 드라이브의 동작 방법에 포함되는 어드레스 매핑을 설명하기 위한 도면이다.
도 5는 클린 어드레스 리스트에 포함되는 매핑 테이블을 설명하기 위한 도면이다.
도 6은 도 2의 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 일 예를 나타내는 블록도이다.
도 7은 도 2의 솔리드 스테이트 드라이브에 포함되는 비휘발성 메모리의 일 예를 나타내는 블록도이다.
도 8은 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 9는 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이다.
도 10은 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 또 다른 예을 나타내는 도면이다.
도 11은 도 2의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 수행하는 어드레스 매핑의 일 예를 나타내는 도면이다.
도 12는 클린 어드레스 리스트가 저장되는 위치의 일 예를 나타내는 도면이다.
도 13은 도 2의 솔리드 스테이트 드라이브의 컨트롤러에 포함되는 중앙 처리 장치가 수행하는 어드레스 매핑의 일 예를 나타내는 도면이다.
도 14는 도 2의 솔리드 스테이트 드라이브의 컨트롤러에 포함되는 중앙 처리 장치가 수행하는 어드레스 매핑의 다른 예를 나타내는 도면이다.
도 15는 도 2의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 불량 어드레스에 액세스를 차단하는 일 동작 예를 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브의 동작 방법을 설명하기 위한 블록도이다.
도 17은 갱신되는 페일 정보에 기초하여 갱신되는 클린 어드레스 리스트 및 배드 어드레스 리스트를 설명하기 위한 도면이다.
도 18은 도 16의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 갱신되는 클린 어드레스 리스트에 기초하여 수행하는 어드레스 매핑의 일 예를 나타내는 도면이다.
도 19는 도 16의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 갱신되는 배드 어드레스 리스트에 기초하여 불량 어드레스에 액세스를 차단하는 일 동작 예를 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이다.
도 21은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이다.
도 22는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이고, 도 2는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이고, 도 3은 도 2의 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리에 대한 페일 정보에 기초하여 생성되는 클린 어드레스 리스트 및 배드 어드레스 리스트를 설명하기 위한 도면이다.
도 1 내지 3을 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함할 수 있다. 솔리드 스테이트 드라이브(10)에 전원이 인가되면, 솔리드 스테이트 드라이브(10)에 포함되는 컨트롤러(100), 비휘발성 메모리(500) 및 휘발성 메모리(300)는 부트 코드에 기초하여 초기화될 수 있다. 예를 들어, 비휘발성 메모리(500)는 플래시(flash) 메모리일 수 있고, 휘발성 메모리(300)는 디램(dram)일 수 있다.
비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함하는 솔리드 스테이트 드라이브(10)의 동작 방법에서는 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출한다(S100). 예를 들어, 페일 정보(FI)는 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 불량 셀들에 대한 정보일 수 있다. 페일 정보(FI)는 페일 정보 영역(510)에 저장될 수 있다. 페일 정보 영역(510)은 솔리드 스테이트 드라이브(10)의 비휘발성 메모리(500)에 포함될 수 있다. 솔리드 스테이트 드라이브(10)에 포함되는 컨트롤러(100), 비휘발성 메모리(500) 및 휘발성 메모리(300)가 부트 코드에 기초하여 초기화된 후, 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출할 수 있다.
컨트롤러(100)가 페일 정보(FI)에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑한다(S110). 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 어드레스들은 제1 내지 제10 물리적 어드레스들(PA1내지 PA10)을 포함할 수 있다. 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 페일 정보(FI)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)에 관한 정보일 수 있다. 페일 정보(FI)에 기초하여 생성되는 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 페일 정보(FI)에 기초하여 생성되는 클린 어드레스 리스트(CAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다. 컨트롤러(100)는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다.
컨트롤러(100)가 어드레스 매핑에 따라 데이터(DATA)를 휘발성 메모리(300)에 로딩한다(S120). 컨트롤러(100)는 클린 어드레스 리스트(CAL)에 기초하여 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 예를 들어, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 클린 어드레스 리스트(CAL)에 상응하는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)에 순차적으로 매핑하고, 데이터(DATA)를 휘발성 메모리(300)에 로딩할 수 있다. 데이터(DATA)는 입력 신호(IS)에 포함될 수도 있고, 비휘발성 메모리(500)로부터 제공될 수도 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)의 동작 방법은 페일 정보(FI)에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브(10) 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 4는 도 1의 솔리드 스테이트 드라이브의 동작 방법에 포함되는 어드레스 매핑을 설명하기 위한 도면이고, 도 5는 클린 어드레스 리스트에 포함되는 매핑 테이블을 설명하기 위한 도면이다.
도 4 및 5를 참조하면, 페일 정보(FI)에 기초하여 생성되는 클린 어드레스 리스트(CAL)는 휘발성 메모리(300)의 정상 셀들에 상응하는 정상 어드레스들을 포함할 수 있다. 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 클린 어드레스 리스트(CAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다. 이 경우, 클린 어드레스 리스트(CAL)에 포함되는 물리적 어드레스들에 상응하는 메모리 셀들은 정상 셀들일 수 있다. 배드 어드레스 리스트(BAL)에 포함되는 물리적 어드레스들에 상응하는 메모리 셀들은 불량 셀들을 포함할 수 있다.
예시적인 실시예에 있어서, 클린 어드레스 리스트(CAL)는 데이터(DATA)의 논리적 어드레스들을 정상 어드레스들에 순차적으로 매핑하는 매핑 테이블을 포함할 수 있다. 컨트롤러(100)가 클린(clean) 어드레스 리스트에 기초하여 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 예를 들어, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제1 물리적 어드레스(PA1)에 매핑할 수 있다. 또한 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제2 물리적 어드레스(PA2)에 매핑할 수 있다. 반면에, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제3 물리적 어드레스(PA3)에 매핑하는 것을 차단할 수 있다. 동일한 방식으로, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 불량 셀에 상응하는 휘발성 메모리(300)의 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제 9 물리적 어드레스에 매핑하는 것을 차단할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 클린 어드레스 리스트(CAL)에 기초하여 데이터(DATA)의 논리적 어드레스들을 정상 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 데이터(DATA)의 논리적 어드레스들은 제1 내지 제7 논리적 어드레스들(LA1 내지 LA7)을 포함할 수 있다. 클린 리스트에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)일 수 있다. 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스들을 정상 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 컨트롤러(100)는 데이터(DATA)의 제1 논리적 어드레스(LA1)를 제1 물리적 어드레스(PA1)에 매핑하고, 데이터(DATA)의 제2 논리적 어드레스(LA2)를 제2 물리적 어드레스(PA2)에 매핑하고, 데이터(DATA)의 제3 논리적 어드레스(LA3)를 제4 물리적 어드레스(PA4)에 매핑하고, 데이터(DATA)의 제4 논리적 어드레스(LA4)를 제6 물리적 어드레스(PA6)에 매핑하고, 데이터(DATA)의 제5 논리적 어드레스(LA5)를 제7 물리적 어드레스(PA7)에 매핑하고, 데이터(DATA)의 제6 논리적 어드레스(LA6)를 제8 물리적 어드레스(PA8)에 매핑하고, 데이터(DATA)의 제7 논리적 어드레스(LA7)를 제10 물리적 어드레스(PA10)에 매핑할 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)의 동작 방법은 페일 정보(FI)에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브(10) 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 6은 도 2의 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 메모리 장치(201)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 13에는 4개의 뱅크들을 포함하는 메모리 장치(201)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(201)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(201)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 버퍼 칩(300)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 버퍼 칩(300)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 수신되는 커맨드(CMD2)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 7은 도 2의 솔리드 스테이트 드라이브에 포함되는 비휘발성 메모리의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 메모리 장치(100)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(110), 페이지 버퍼부(120), 로우 디코더(130), 전압 발생기(140) 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼부(120)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(110)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼부(120)는 플래시 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(120)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다.
로우 디코더(130)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(140)는 제어 회로(150)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(150)는 메모리 셀 어레이(110)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼부(120), 로우 디코더(130) 및 전압 발생기(140)를 제어할 수 있다.
도 8은 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이고, 도 9는 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 다른 예를 나타내는 도면이고, 도 10은 도 7의 비휘발성 메모리에 포함되는 메모리 셀 어레이의 또 다른 예을 나타내는 도면이다.
도 8은 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 9는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 10은 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(110a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 112a) 단위로 소거 동작을 수행할 수 있다.
도 9를 참조하면, 메모리 셀 어레이(110b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 111b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(112b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 10을 참조하면, 메모리 셀 어레이(110c)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 11은 도 2의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 수행하는 어드레스 매핑의 일 예를 나타내는 도면이다.
도 11을 참조하면, 클린 어드레스 리스트(CAL)는 컨트롤러(100)의 내부에 배치될 수 있다. 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 클린 어드레스 리스트(CAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다. 이 경우, 클린 어드레스 리스트(CAL)에 포함되는 물리적 어드레스들에 상응하는 메모리 셀들은 정상 셀들일 수 있다. 배드 어드레스 리스트(BAL)에 포함되는 물리적 어드레스들에 상응하는 메모리 셀들은 불량 셀들을 포함할 수 있다.
예를 들어, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제1 물리적 어드레스(PA1)에 매핑할 수 있다. 또한 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제2 물리적 어드레스(PA2)에 매핑할 수 있다. 반면에, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 제3 물리적 어드레스(PA3)에 매핑하는 것을 차단할 수 있다. 동일한 방식으로, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 불량 셀에 상응하는 휘발성 메모리(300)의 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제 9 물리적 어드레스에 매핑하는 것을 차단할 수 있다.
도 12는 클린 어드레스 리스트가 저장되는 위치의 일 예를 나타내는 도면이다.
도 12를 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함할 수 있다. 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함하는 솔리드 스테이트 드라이브(10)의 동작 방법에서는 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출할 수 있다. 컨트롤러(100)가 페일 정보(FI)에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 컨트롤러(100)가 어드레스 매핑에 따라 데이터(DATA)를 휘발성 메모리(300)에 로딩할 수 있다.
예시적인 실시예에 있어서, 클린 어드레스 리스트(CAL)는 휘발성 메모리(300)에 저장될 수 있다. 예를 들어, 컨트롤러(100)는 페일 정보(FI)에 기초하여 배드 어드레스 리스트(BAL) 및 클린 어드레스 리스트(CAL)를 생성할 수 있다. 컨트롤러(100)는 클린 어드레스 리스트(CAL)를 휘발성 메모리(300)에 저장할 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)의 동작 방법은 페일 정보(FI)에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브(10) 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 13은 도 2의 솔리드 스테이트 드라이브의 컨트롤러에 포함되는 중앙 처리 장치가 수행하는 어드레스 매핑의 일 예를 나타내는 도면이고, 도 14는 도 2의 솔리드 스테이트 드라이브의 컨트롤러에 포함되는 중앙 처리 장치가 수행하는 어드레스 매핑의 다른 예를 나타내는 도면이다.
도 13 및 14를 참조하면, 컨트롤러(100)는 복수의 중앙 처리 장치들을 포함할 수 있다. 복수의 중앙 처리 장치들(110, 130)의 각각은 클린 어드레스 리스트(CAL)에 기초하여 데이터(DATA)의 논리적 어드레스들을 정상 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 복수의 중앙 처리 장치들은 제1 중앙 처리 장치(110) 및 제2 중앙 처리 장치(130)를 포함할 수 있다. 제1 중앙 처리 장치(110)는 데이터(DATA)의 제1 내지 3 논리적 어드레스(LA1내지 LA3)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 제2 중앙 처리 장치(130)는 데이터(DATA)의 제4 내지 7 논리적 어드레스(LA4내지 LA7)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 클린 어드레스 리스트(CAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다.
예를 들어, 제1 중앙 처리 장치(110)는 데이터(DATA)의 논리적 어드레스들을 클린 어드레스 리스트(CAL)에 포함되는 물리적 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 제1 중앙 처리 장치(110)는 데이터(DATA)의 제1 논리적 어드레스(LA1)를 제1 물리적 어드레스(PA1)에 매핑하고, 데이터(DATA)의 제2 논리적 어드레스(LA2)를 제2 물리적 어드레스(PA2)에 매핑하고, 데이터(DATA)의 제3 논리적 어드레스(LA3)를 제4 물리적 어드레스(PA4)에 매핑할 수 있다. 예를 들어, 제2 중앙 처리 장치(130)는 데이터(DATA)의 논리적 어드레스들을 클린 어드레스 리스트(CAL)에 포함되는 물리적 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 제2 중앙 처리 장치(130)는 데이터(DATA)의 제4 논리적 어드레스(LA4)를 제6 물리적 어드레스(PA6)에 매핑하고, 데이터(DATA)의 제5 논리적 어드레스(LA5)를 제7 물리적 어드레스(PA7)에 매핑하고, 데이터(DATA)의 제6 논리적 어드레스(LA6)를 제8 물리적 어드레스(PA8)에 매핑하고, 데이터(DATA)의 제7 논리적 어드레스(LA7)를 제10 물리적 어드레스(PA10)에 매핑할 수 있다.
도 15는 도 2의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 불량 어드레스에 액세스를 차단하는 일 동작 예를 나타내는 도면이다.
도 15를 참조하면, 페일 정보(FI)에 기초하여 생성되는 배드 어드레스 리스트(BAL)는 휘발성 메모리(300)의 불량 셀들에 상응하는 불량 어드레스들을 포함할 수 있다. 배드 어드레스 리스트(BAL)는 컨트롤러(100) 내부에 배치될 수 있다. 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 배드 어드레스 리스트(BAL)에 기초하여 데이터(DATA)의 논리적 어드레스들이 불량 어드레스들에 매핑되는 것을 차단할 수 있다. 예를 들어, 데이터(DATA)의 논리적 어드레스들은 제1 내지 3 논리적 어드레스들(LA1내지 LA4)일 수 있다. 컨트롤러(100)는 데이터(DATA)의 제1 논리적 어드레스(LA1)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다. 또한, 컨트롤러(100)는 데이터(DATA)의 제2 논리적 어드레스(LA2)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다. 또한, 컨트롤러(100)는 데이터(DATA)의 제3 논리적 어드레스(LA3)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다.
예시적인 실시예에 있어서, 페일 정보(FI)는 휘발성 메모리(300)에 대한 테스트 결과에 기초하여 페일 정보 영역(510)에 저장될 수 있다. 예를 들어, 테스트 결과는 휘발성 메모리(300)가 패키징 되기 전에 수행되는 테스트에 의해 결정될 수 있다.
도 16은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브의 동작 방법을 설명하기 위한 블록도이고, 도 17은 갱신되는 페일 정보(FI)에 기초하여 갱신되는 클린 어드레스 리스트 및 배드 어드레스 리스트를 설명하기 위한 도면이다.
도 16 및 17을 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함할 수 있다. 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함하는 솔리드 스테이트 드라이브(10)의 동작 방법에서는 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출할 수 있다. 컨트롤러(100)가 페일 정보(FI)에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 컨트롤러(100)가 어드레스 매핑에 따라 데이터(DATA)를 휘발성 메모리(300)에 로딩할 수 있다.
예시적인 실시예에 있어서, 솔리드 스테이트 드라이브(10)가 동작하는 동안 수행되는 에러 검사 정정(ECC, error check and correction)에 대한 결과(ECCR)에 기초하여 페일 정보 영역(510)에 저장된 페일 정보(FI)가 갱신될 수 있다. 솔리드 스테이트 드라이브(10)가 동작하는 동안 휘발성 메모리(300)에 저장되는 데이터(DATA)에 대한 에러 검사 정정이 수행될 수 있다. 에러 검사 정정에 대한 결과 휘발성 메모리(300)에 포함되는 셀에서 에러가 발생하는 경우, 에러가 발생한 셀에 상응하는 어드레스에 대한 정보는 컨트롤러(100)로 전달될 수 있다. 에러가 발생한 셀에 상응하는 어드레스에 대한 정보는 컨트롤러(100)로 전달되는 경우, 컨트롤러(100)는 솔리드 스테이트 드라이브(10)의 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)에 저장되는 페일 정보(FI)를 갱신할 수 있다. 예를 들어, 휘발성 메모리(300)에 저장되는 데이터(DATA)에 대한 에러 검사 정정이 수행되는 동안, 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 상응하는 셀에서 에러가 발생할 수 있다. 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 상응하는 셀에서 에러가 발생하는 경우, 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 대한 정보가 컨트롤러(100)로 전달될 수 있다. 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 대한 정보가 컨트롤러(100)로 전달되는 경우, 컨트롤러(100)는 솔리드 스테이트 드라이브(10)의 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)에 저장되는 페일 정보(FI)에 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 대한 정보를 추가할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 갱신되는 페일 정보(FI)에 기초하여 클린 어드레스 리스트(CAL) 및 배드 어드레스 리스트(BAL)를 갱신할 수 있다. 예를 들어, 페일 정보 영역(510)에 휘발성 메모리(300)의 제7 물리적 어드레스(PA7)에 대한 정보가 추가되도록 페일 정보(FI)가 갱신된 경우, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 갱신된 페일 정보(FI)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)에 관한 정보일 수 있다. 갱신된 페일 정보(FI)에 기초하여 갱신되는 배드 어드레스 리스트(UBAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 갱신된 페일 정보(FI)에 기초하여 갱신된 클린 어드레스 리스트(UCAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다. 컨트롤러(100)는 갱신된 배드(bad) 어드레스 리스트 및 갱신된 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 갱신된 클린 어드레스 리스트(UCAL)에 기초하여 데이터(DATA)의 논리적 어드레스들을 휘발성 메모리(300)의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 데이터(DATA)의 논리적 어드레스들은 제1 내지 제6 논리적 어드레스들(LA1 내지 LA6)을 포함할 수 있다. 갱신된 클린 리스트에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)일 수 있다. 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스들을 정상 어드레스들에 순차적으로 매핑할 수 있다. 예를 들어, 컨트롤러(100)는 데이터(DATA)의 제1 논리적 어드레스(LA1)를 제1 물리적 어드레스(PA1)에 매핑하고, 데이터(DATA)의 제2 논리적 어드레스(LA2)를 제2 물리적 어드레스(PA2)에 매핑하고, 데이터(DATA)의 제3 논리적 어드레스(LA3)를 제4 물리적 어드레스(PA4)에 매핑하고, 데이터(DATA)의 제4 논리적 어드레스(LA4)를 제6 물리적 어드레스(PA6)에 매핑하고, 데이터(DATA)의 제5 논리적 어드레스(LA5)를 제8 물리적 어드레스(PA8)에 매핑하고, 데이터(DATA)의 제6 논리적 어드레스(LA6)를 제10 물리적 어드레스(PA10)에 매핑할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 갱신되는 배드 어드레스 리스트(UBAL)에 기초하여 데이터(DATA)의 논리적 어드레스들이 휘발성 메모리(300)의 불량 셀들에 상응하는 불량 어드레스들에 매핑되는 것을 차단할 수 있다.
도 19는 도 16의 솔리드 스테이트 드라이브에 포함되는 컨트롤러가 갱신되는 배드 어드레스 리스트에 기초하여 불량 어드레스에 액세스를 차단하는 일 동작 예를 나타내는 도면이다.
도 19를 참조하면, 갱신된 페일 정보(FI)에 기초하여 갱신된 배드 어드레스 리스트(UBAL)는 휘발성 메모리(300)의 불량 셀들에 상응하는 불량 어드레스들을 포함할 수 있다. 갱신된 배드 어드레스 리스트(UBAL)는 컨트롤러(100) 내부에 배치될 수 있다. 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)를 포함할 수 있다.
예시적인 실시예에 있어서, 컨트롤러(100)는 갱신된 배드 어드레스 리스트(UBAL)에 기초하여 데이터(DATA)의 논리적 어드레스들이 불량 어드레스들에 매핑되는 것을 차단할 수 있다. 예를 들어, 데이터(DATA)의 논리적 어드레스들은 제1 내지 4 논리적 어드레스들(LA1 내지 LA4)일 수 있다. 컨트롤러(100)는 데이터(DATA)의 제1 논리적 어드레스(LA1)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다. 또한, 컨트롤러(100)는 데이터(DATA)의 제2 논리적 어드레스(LA2)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다. 또한, 컨트롤러(100)는 데이터(DATA)의 제3 논리적 어드레스(LA3)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다. 또한, 컨트롤러(100)는 데이터(DATA)의 제4 논리적 어드레스(LA4)가 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5), 제7 물리적 어드레스(PA7) 및 제9 물리적 어드레스(PA9)에 매핑되는 것을 차단할 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)의 동작 방법은 페일 정보(FI)에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브(10) 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 20은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이다.
도 2, 3 및 20을 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함할 수 있다. 솔리드 스테이트 드라이브(10)에 전원이 인가되면, 솔리드 스테이트 드라이브(10)에 포함되는 컨트롤러(100), 비휘발성 메모리(500) 및 휘발성 메모리(300)는 부트 코드에 기초하여 초기화될 수 있다.
비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함하는 솔리드 스테이트 드라이브(10)의 동작 방법에서는 컨트롤러(100)가 휘발성 메모리(300)에 대한 페일 정보(FI)를 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)에 저장한다(S200). 컨트롤러(100)가 페일 정보 영역(510)으로부터 페일 정보(FI)를 독출한다(S210). 예를 들어, 페일 정보(FI)는 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 불량 셀들에 대한 정보일 수 있다. 페일 정보(FI)는 페일 정보 영역(510)에 저장될 수 있다. 페일 정보 영역(510)은 솔리드 스테이트 드라이브(10)의 비휘발성 메모리(500)에 포함될 수 있다. 솔리드 스테이트 드라이브(10)에 포함되는 컨트롤러(100), 비휘발성 메모리(500) 및 휘발성 메모리(300)가 부트 코드에 기초하여 초기화된 후, 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출할 수 있다.
컨트롤러(100)가 페일 정보(FI)에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑한다(S220). 예를 들어, 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 어드레스들은 제1 내지 제10 물리적 어드레스들(PA1내지 PA10)을 포함할 수 있다. 솔리드 스테이트 드라이브(10)의 휘발성 메모리(300)에 포함되는 제1 내지 제10 물리적 어드레스들(PA1내지 PA10) 중 불량 셀에 상응하는 불량 어드레스는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)일 수 있다. 이 경우, 페일 정보(FI)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)에 관한 정보일 수 있다. 페일 정보(FI)에 기초하여 생성되는 배드 어드레스 리스트(BAL)는 제3 물리적 어드레스(PA3), 제5 물리적 어드레스(PA5) 및 제9 물리적 어드레스(PA9)를 포함할 수 있고, 페일 정보(FI)에 기초하여 생성되는 클린 어드레스 리스트(CAL)는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)를 포함할 수 있다. 컨트롤러(100)는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다.
컨트롤러(100)가 어드레스 매핑에 따라 데이터(DATA)를 휘발성 메모리(300)에 로딩한다(S230). 컨트롤러(100)는 클린 어드레스 리스트(CAL)에 기초하여 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑할 수 있다. 예를 들어, 컨트롤러(100)는 데이터(DATA)의 논리적 어드레스(LA)를 클린 어드레스 리스트(CAL)에 상응하는 제1 물리적 어드레스(PA1), 제2 물리적 어드레스(PA2), 제4 물리적 어드레스(PA4), 제6 물리적 어드레스(PA6), 제7 물리적 어드레스(PA7), 제8 물리적 어드레스(PA8), 제10 물리적 어드레스(PA10)에 순차적으로 매핑하고, 데이터(DATA)를 휘발성 메모리(300)에 로딩할 수 있다. 예를 들어, 컨트롤러(100)는 클린 어드레스 리스트(CAL)에 기초하여 데이터(DATA)의 논리적 어드레스들을 휘발성 메모리(300)의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑할 수 있다.
도 21은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브의 동작 방법을 나타내는 순서도이다.
도 21을 참조하면, 비휘발성 메모리(500), 휘발성 메모리(300) 및 컨트롤러(100)를 포함하는 솔리드 스테이트 드라이브(10)의 동작 방법에서는 컨트롤러(100)가 비휘발성 메모리(500)에 포함되는 페일 정보 영역(510)으로부터 휘발성 메모리(300)에 대한 페일 정보(FI)를 독출한다(S300). 컨트롤러(100)가 페일 정보(FI)에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 휘발성 메모리(300)의 물리적 어드레스(PA)에 매핑한다(S310). 컨트롤러(100)가 어드레스 매핑에 따라 데이터(DATA)를 휘발성 메모리(300)에 로딩한다(S320). 솔리드 스테이트 드라이브(10)가 동작하는 동안 수행되는 에러 검사 정정에 대한 결과(ECCR)에 기초하여 페일 정보 영역(510)에 저장된 페일 정보(FI)를 갱신한다(S330). 예를 들어, 컨트롤러(100)는 배드 어드레스 리스트(BAL)에 기초하여 데이터(DATA)의 논리적 어드레스들이 휘발성 메모리(300)의 불량 셀들에 상응하는 불량 어드레스들에 매핑되는 것을 차단할 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)의 동작 방법은 페일 정보(FI)에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터(DATA)의 논리적 어드레스(LA)를 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리(300)의 물리적 어드레스(PA)에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브(10) 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있다.
도 22는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22를 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 방법은 페일 정보에 기초하여 생성되는 클린(clean) 어드레스 리스트 및 배드(bad) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 솔리드 스테이트 드라이브에 포함되는 휘발성 메모리의 물리적 어드레스에 순차적으로 매핑함으로써 솔리드 스테이트 드라이브 내의 불량 셀들에 상응하는 불량 어드레스에 액세스를 차단할 수 있어 솔리드 스테이트 드라이브를 사용하는 모바일 시스템에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법으로서,
    상기 컨트롤러가 상기 비휘발성 메모리에 포함되는 페일 정보 영역으로부터 상기 휘발성 메모리에 대한 페일 정보를 독출하는 단계;
    상기 컨트롤러가 상기 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 상기 휘발성 메모리의 물리적 어드레스에 매핑하는 단계; 및
    상기 컨트롤러가 상기 어드레스 매핑에 따라 상기 데이터를 상기 휘발성 메모리에 로딩하는 단계를 포함하는 솔리드 스테이트 드라이브의 동작 방법.
  2. 제1 항에 있어서,
    상기 페일 정보에 기초하여 생성되는 상기 클린 어드레스 리스트는 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들을 포함하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  3. 제2 항에 있어서,
    상기 클린 어드레스 리스트는 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑하는 매핑 테이블을 포함하고,
    상기 컨트롤러는 상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  4. 제2 항에 있어서,
    상기 클린 어드레스 리스트는 상기 휘발성 메모리에 저장되고,
    상기 컨트롤러는 복수의 중앙 처리 장치들을 포함하고,
    상기 복수의 중앙 처리 장치들의 각각은,
    상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 정상 어드레스들에 순차적으로 매핑하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  5. 제1 항에 있어서,
    상기 페일 정보에 기초하여 생성되는 상기 배드 어드레스 리스트는 상기 휘발성 메모리의 불량 셀들에 상응하는 불량 어드레스들을 포함하고,
    상기 컨트롤러는 상기 배드 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들이 상기 불량 어드레스들에 매핑되는 것을 차단하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  6. 제1 항에 있어서,
    상기 페일 정보는 상기 휘발성 메모리에 대한 테스트 결과에 기초하여 상기 페일 정보 영역에 저장되고,
    상기 테스트 결과는 상기 휘발성 메모리가 패키징 되기 전에 수행되는 테스트에 의해 결정되는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  7. 제1 항에 있어서,
    상기 솔리드 스테이트 드라이브가 동작하는 동안 수행되는 에러 검사 정정에 대한 결과에 기초하여 상기 페일 정보 영역에 저장된 상기 페일 정보가 갱신되는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  8. 제10 항에 있어서,
    상기 컨트롤러는 상기 갱신되는 페일 정보에 기초하여 상기 클린 어드레스 리스트 및 상기 배드 어드레스 리스트를 갱신하고,
    상기 컨트롤러는 상기 갱신되는 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑하고,
    상기 컨트롤러는 상기 갱신되는 배드 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들이 상기 휘발성 메모리의 불량 셀들에 상응하는 불량 어드레스들에 매핑되는 것을 차단하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
  9. 비휘발성 메모리, 휘발성 메모리 및 컨트롤러를 포함하는 솔리드 스테이트 드라이브의 동작 방법으로서,
    상기 컨트롤러가 상기 휘발성 메모리에 대한 페일 정보를 상기 비휘발성 메모리에 포함되는 페일 정보 영역에 저장하는 단계;
    상기 컨트롤러가 상기 페일 정보 영역으로부터 상기 페일 정보를 독출하는 단계;
    상기 컨트롤러가 상기 페일 정보에 기초하여 생성되는 배드(bad) 어드레스 리스트 및 클린(clean) 어드레스 리스트에 따라 데이터의 논리적 어드레스를 상기 휘발성 메모리의 물리적 어드레스에 매핑하는 단계; 및
    상기 컨트롤러가 상기 어드레스 매핑에 따라 상기 데이터를 상기 휘발성 메모리에 로딩하는 단계를 포함하는 솔리드 스테이트 드라이브의 동작 방법.
  10. 제9 항에 있어서,
    상기 컨트롤러는 상기 클린 어드레스 리스트에 기초하여 상기 데이터의 논리적 어드레스들을 상기 휘발성 메모리의 정상 셀들에 상응하는 정상 어드레스들에 순차적으로 매핑하는 것을 특징으로 하는 솔리드 스테이트 드라이브의 동작 방법.
KR1020140169453A 2014-12-01 2014-12-01 솔리드 스테이트 드라이브의 동작 방법 KR20160065468A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140169453A KR20160065468A (ko) 2014-12-01 2014-12-01 솔리드 스테이트 드라이브의 동작 방법
US14/956,065 US20160154733A1 (en) 2014-12-01 2015-12-01 Method of operating solid state drive

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140169453A KR20160065468A (ko) 2014-12-01 2014-12-01 솔리드 스테이트 드라이브의 동작 방법

Publications (1)

Publication Number Publication Date
KR20160065468A true KR20160065468A (ko) 2016-06-09

Family

ID=56079295

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140169453A KR20160065468A (ko) 2014-12-01 2014-12-01 솔리드 스테이트 드라이브의 동작 방법

Country Status (2)

Country Link
US (1) US20160154733A1 (ko)
KR (1) KR20160065468A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106597A (ko) 2020-02-20 2021-08-31 재단법인대구경북과학기술원 Ssd를 위한 요구 기반 ftl 캐시 분리 방법 및 그 컴퓨팅 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180041037A (ko) * 2016-10-13 2018-04-23 삼성전자주식회사 멀티 코어 솔리드 스테이트 드라이브의 공유 분산 메모리 관리 방법
CN111143235A (zh) * 2018-11-06 2020-05-12 爱思开海力士有限公司 多内核存储器系统中的逻辑地址分配

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5022379B1 (ko) * 1969-04-18 1975-07-30
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
DE69424078T2 (de) * 1993-02-19 2000-10-05 Canon Kk Datenwiedergabeverfahren und Datenwiedergabegerät
US5862314A (en) * 1996-11-01 1999-01-19 Micron Electronics, Inc. System and method for remapping defective memory locations
US5875349A (en) * 1996-12-04 1999-02-23 Intersect Technologies, Inc. Method and arrangement for allowing a computer to communicate with a data storage device
US6035432A (en) * 1997-07-31 2000-03-07 Micron Electronics, Inc. System for remapping defective memory bit sets
US20020124203A1 (en) * 2001-02-20 2002-09-05 Henry Fang Method for utilizing DRAM memory
US7478285B2 (en) * 2005-12-30 2009-01-13 Silicon Graphics, Inc. Generation and use of system level defect tables for main memory
KR101594029B1 (ko) * 2009-07-06 2016-02-16 삼성전자주식회사 데이터 조작 방법 및 그 방법을 이용하는 시스템 장치
JP5296041B2 (ja) * 2010-12-15 2013-09-25 株式会社東芝 メモリシステムおよびメモリシステムの制御方法
US9063827B2 (en) * 2012-02-24 2015-06-23 Dell Products L.P. Systems and methods for storing and retrieving a defect map in a DRAM component
KR102025341B1 (ko) * 2012-12-04 2019-09-25 삼성전자 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210106597A (ko) 2020-02-20 2021-08-31 재단법인대구경북과학기술원 Ssd를 위한 요구 기반 ftl 캐시 분리 방법 및 그 컴퓨팅 장치

Also Published As

Publication number Publication date
US20160154733A1 (en) 2016-06-02

Similar Documents

Publication Publication Date Title
US10198221B2 (en) Methods of operating semiconductor memory devices with selective write-back of data for error scrubbing and related devices
US9772803B2 (en) Semiconductor memory device and memory system
KR102250622B1 (ko) 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
US10127102B2 (en) Semiconductor memory devices and memory systems including the same
US10404286B2 (en) Memory modules, memory systems including the same and methods of operating memory systems
US9087614B2 (en) Memory modules and memory systems
KR102344834B1 (ko) 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템
US8854879B2 (en) Method of programming a nonvolatile memory device and nonvolatile memory device performing the method
KR20170121798A (ko) 반도체 메모리 장치 및 이의 동작 방법
US9460816B2 (en) Semiconductor memory devices and memory systems including the same
KR20160064599A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US20150039814A1 (en) Storage device and storage system including the same
US9064603B1 (en) Semiconductor memory device and memory system including the same
KR20160024472A (ko) 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템
US9318185B2 (en) Memory module and memory system including the same
KR20170045803A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10109344B2 (en) Semiconductor memory devices with banks with different numbers of memory cells coupled to their bit-lines and memory systems including the same
KR20160034550A (ko) 스토리지 컨트롤러, 이의 동작 방법 및 이를 포함하는 솔리드 스테이트 디스크
KR20170060263A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20160071769A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP2023025687A (ja) メモリ装置およびその動作方法
US9318168B2 (en) Memory system for continuously mapping addresses of a memory module having defective locations
KR20160065468A (ko) 솔리드 스테이트 드라이브의 동작 방법
KR20160133688A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US9601218B2 (en) Memory device and computing system including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application