KR20160024472A - 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이에는 복수의 메모리 셀들이 배열된다. 상기 에러 정정 회로는 메인 데이터를 기초로 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 코드워드를 상기 메모리 셀 어레이에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정한다.

Description

반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템{Semiconductor memory device, method of correcting error in the same and memory system including the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템에 관한 것이다.
정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, PRAM(Phase change Random Access Memory)이나, 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 메모리 장치를 포함한다.
반도체 메모리 장치의 제조 공정이 쉬링크됨에 따라 반도체 메모리 장치에서 에러가 발생할 확률은 점점 높아지고 있다.
이에 따라, 본 발명의 일 목적은 에러 정정 능력을 높일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 에러 정정 능력을 높일 수 있는 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적은 에러 정정 능력을 높일 수 있는 반도체 메모리 장치의 에러 정정 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이에는 복수의 메모리 셀들이 배열된다. 상기 에러 정정 회로는 메인 데이터를 기초로 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 코드워드를 상기 메모리 셀 어레이에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정한다.
예시적인 실시예에 있어서, 상기 메인 데이터는 2p 비트로 구성되고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수)비트로 구성되고, 상기 에러 정정 회로는 상기 독출된 코드워드의 메인 데이터에 기초하여 q 비트의 체크 비트들을 생성하고, 상기 q 비트의 체크 비트들과 상기 독출 코드워드의 q 비트의 패리티 데이터에 기초하여 q 비트의 상기 신드롬들을 생성할 수 있다.
상기 에러 정정 회로는 상기 하나의 심볼에 두 개 이하의 에러가 발생한 경우, 상기 발생된 에러를 정정할 수 있다.
상기 q 비트 신드롬들의 값들은 상기 제1 데이터에 에러가 발생한 경우, 상기 제2 데이터에 에러가 발생한 경우 및 상기 제1 데이터 및 상기 제2 데이터에 에러가 발생한 경우, 서로 선형적으로 독립적일 수 있다.
예시적인 실시예에 있어서, 상기 에러 정정 회로는 상기 메인 데이터에 기초하여 상기 패리티 데이터를 생성하는 인코더 및 상기 독출된 코드워드에 기초하여 상기 신드롬들을 생성하고, 상기 심볼 단위로 에러를 정정하는 디코더를 포함할 수 있다.
상기 인코더는 상기 2p 비트의 메인 데이터를 기초로 상기 q 비트의 패리티 데이터의 패리티 비트들을 각각 생성하는 복수의 패리티 생성기들을 포함할 수 있다.
상기 디코더는 상기 독출된 코드워드의 메인 데이터를 기초로 q 비트의 체크 비트들을 생성하는 체크 비트 생성기, 상기 q 비트의 체크 비트들과 상기 메인 데이터의 상기 패리티 데이터를 기초로 q 비트의 상기 신드롬들을 생성하는 신드롬 생성기 및 상기 q 비트의 신드롬들을 기초로 상기 코드워드의 에러를 상기 심볼 단위로 정정하는 데이터 정정기를 포함할 수 있다.
상기 신드롬 생성기는 상기 q 비트의 체크 비트들과 상기 q 비트의 패리티 데이터의 대응하는 패리티 비트들 각각의 동일성 여부에 따른 논리 레벨을 가지는 상기 신드롬들을 생성할 수 있다.
상기 신드롬 생성기는 상기 q 비트의 체크 비트들과 상기 q 비트의 패리티 데이터의 대응하는 패리티 비트들 각각을 배타적 오어 연산하여 상기 신드롬들 각각을 출력하는 복수의 배타적 오어 게이트들을 포함할 수 있다.
상기 정정기는 복수의 단위 정정기들을 포함하고, 상기 복수의 단위 정정기들 각각은 상기 신드롬들에 기초하여 상기 심볼들 각각에 포함되는 두 개 이하의 에러를 상기 심볼 단위로 정정할 수 있다.
상기 단위 정정기들 각각은 상기 신드롬들에 기초하여 상기 제1 데이터와 상기 제2 데이터 중 적어도 하나에 에러가 발생하였는지 여부를 판단하는 심볼 디코더 및 상기 심볼 디코더의 제1 내지 제3 출력 신호들에 기초하여 상기 하나의 심볼에 포함되는 두 개 이하의 에러를 정정하는 데이터 정정기를 포함할 수 있다.
상기 심볼 디코더는 상기 신드롬들에 기초하여 상기 제1 데이터에 에러가 발생하였는지 여부를 나타내는 상기 제1 출력 신호를 제공하는 제1 서브 디코더, 상기 신드롬들에 기초하여 상기 제2 데이터에 에러가 발생하였는지 여부를 나타내는 상기 제2 출력 신호를 제공하는 제2 서브 디코더 및 상기 신드롬들에 기초하여 상기 제1 데이터 및 상기 제2 데이터에 동시에 에러가 발생하였는지 여부를 나타내는 상기 제3 출력 신호를 제공하는 제3 서브 디코더를 포함할 수 있다.
상기 데이터 정정기는 상기 제1 출력 신호와 상기 제3 출력 신호를 오어 연산하는 제1 오어 게이트, 상기 제2 출력 신호와 상기 제3 출력 신호를 오어 연산하는 제2 오어 게이트, 상기 제1 데이터와 상기 제1 오어 게이트의 출력을 배타적 오어 연산하여 정정된 제1 데이터로 출력하는 제1 배타적 오어 게이트 및 상기 제2 데이터와 상기 제2 오어 게이트의 출력을 배타적 오어 연산하여 정정된 제1 데이터로 출력하는 제2 배타적 오어 게이트를 포함할 수 있다.
상기 데이터 정정기는 상기 제1 데이터에 에러가 발생한 경우, 상기 제1 데이터를 반전시키고, 상기 제2 데이터에 에러가 발생한 경우, 상기 제2 데이터를 반전시키고, 상기 제1 데이터 및 상기 제2 데이터에 동시에 에러가 발생한 경우, 상기 제1 데이터 및 상기 제2 데이터를 반전시킬 수 있다.
예시적인 실시예에 있어서, 상기 복수의 메모리 셀들 각각은 동적 메모리 셀일 수 있다.
예시적인 실시예에 있어서, 상기 복수의 메모리 셀들 각각은 저항성 메모리 셀일 수 있다.
상기 저항성 메모리 셀은 자기 터널 접합(magnetic tunnel junction(MTJ),) 소자 및 셀 트랜지스터를 포함하는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀일 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 선택된 메모리 셀 로우를 지정하는 로우 어드레스를 저장하고, 상기 로우 어드레스에 기초하여 선택 신호를 제공하는 매칭 메모리를 더 포함하고, 상기 선택 신호에 응답하여 상기 심볼의 구성이 변경될 수 있다.
상기 에러 정정 회로는 상기 선택 신호에 응답하여 상기 심볼에 포함되는 상기 제1 데이터 및 상기 제2 데이터를 변경하여 상기 체크 비트 생성기에 제공하는 선택 회로를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어하고 상기 적어도 하나의 반도체 메모리 장치와 메인 데이터를 교환한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이에는 복수의 메모리 셀들이 배열된다. 상기 에러 정정 회로는 상기 메인 데이터를 기초로 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 코드워드를 상기 메모리 셀 어레이에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정한다.
예시적인 실시예에 있어서, 상기 메인 데이터는 2p 비트로 구성되고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수)비트로 구성되고, 상기 적어도 하나의 반도체 메모리 장치는 MRAM(magnetic random access memory), RRAM(resistive random access memory), PRAM(phase change random access memory) 및 FRAM(ferroelectric random access memory) 중 어느 하나일 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 반도체 메모리 장치는 DRAM(dynamic random access memory)일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 에러 정정 방법은 메모리 셀 어레이의 선택된 메모리 셀 로우로부터 메인 데이터와 패리티 데이터를 구비하는 코드워드를 독출하는 단계, 상기 코드워드에 기초하여 신드롬들을 생성하는 단계 및 상기 신드롬들에 기초하여 상기 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 메인 데이터는 2p 비트이고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수) 비트이고, 상기 신드롬들은 q 비트일 수 있다.
상기 q 비트의 신드롬들은 q 비트의 체크 비트들과 상기 q 비트의 패티리 데이터에 기초하여 생성되고, 상기 q 비트의 체크 비트들은 상기 2p 비트의 메인 데이터에 기초하여 생성되고, 상기 q 비트 신드롬들의 값들은 상기 제1 데이터에 에러가 발생한 경우, 상기 제2 데이터에 에러가 발생한 경우 및 상기 제1 데이터 및 상기 제2 데이터에 에러가 발생한 경우, 서로 선형적으로 독립적일 수 있다.
본 발명의 예시적인 실시예들에 따르면, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정함으로써 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 7은 도 6의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 8a 및 도 8b는 도 7의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 9는 도 7의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3의 입출력 게이팅 회로와 에러 정정 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따라 도 10에서 에러 정정 회로의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 인코더의 구성을 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 도 11의 디코더의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 체크 비트 생성기와 신드롬 생성기의 구성을 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 도 13의 선택 회로와 체크 비트 생성기 및 신드롬 생성기를 나타낸다.
도 16a 내지 도 16f는 본 발명의 실시예들에 따른 신드롬들의 값을 나타내는 매트릭스이다.
도 17은 본 발명의 실시예들에 따른 도 13의 정정기의 구성을 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 17의 단위 정정기들 중 하나의 구성을 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 에러 정정 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 반도체 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200k) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치에 커맨드 신호(CMD)와 어드레스 신호(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)와 메인 데이터(MD)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(15)의 요청에 기초하여 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 에러 정정 회로(ECC circuit, 350), 데이터 입출력 버퍼(299), 리프레쉬 카운터(245) 및 매칭 메모리(255)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(350)에 제공되고 에러 정정 회로(350)에서 에러가 정정되어 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 메인 데이터(MD)는 에러 정정 회로(350)에서 코드워드(CW)로 인코딩되고, 상기 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
에러 정정 회로(350)는 2p 비트의 메인 데이터(MD)를 기초로 q(q는 p보다 크고, p와 q는 2이상의 자연수) 비트의 패리티 데이터를 생성하고, 상기 메인 데이터(MD)와 상기 패리티 데이터를 구비하는 코드워드(CW)를 상기 메모리 셀 어레이(300)에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드(CW)를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드(CW)의 에러를 정정하되, 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다.
매칭 메모리(355)는 상기 선택된 메모리 셀 로우를 지정하는 로우 어드레스(ROW_ADDR)를 저장하고, 로우 어드레스(ROW_ADDR)에 기초하여 선택 신호(SS)를 제공할 수 있다. 에러 정정 회로(350)는 선택 신호(SS)에 응답하여 하나의 심볼의 제1 데이터와 제2 데이터의 구성을 변경할 수 있다. 예를 들어, 메모리 셀 어레이(300)에 메모리 셀(MC)이 배치되는 형태에 따라 선택된 메모리 셀 로우가 짝수 워드라인에 연결되는 제1 예와 선택된 메모리 셀 로우가 홀수 워드라인에 연결되는 제2 예에서 하나의 심볼을 구성하는 제1 데이터와 제2 데이터의 구성이 달라질 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로(100)부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 모드 레지스터(212)는 MRS (Mode Register Set) 커맨드에 의해 프로그램될 수 있고, 사용자 설정 값들(user defined variables)로 프로그램될 수 있다. 모드 레지스터(212)는 프로그램된 동작 모드에 따라 해당되는 모드 신호를 발생할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 5를 참조하면, 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수), 복수개의 비트라인들(BL0~BLm, m은 2 이상의 자연수) 복수개의 소스라인들(SL0~SLn, n은 2 이상의 자연수) 그리고 워드라인들(WL0~WLn)과 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수개의 메모리 셀(30)들을 포함한다. 메모리 셀(30)은 상술한 바와 같이 저항성 메모리 셀이나 동적 메모리 셀로 구현될 수 있다.
복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수) 중 선택되는 워드라인에 따라 심볼에 포함되는 제1 데이터 및 제2 데이터의 구성이 달라질 수 있다. 예를 들어, 워드라인(WL1)이 선택되는 경우, 심볼(SB1)은 비트라인(BL0)에 연결되는 메모리 셀(MC11)의 제1 데이터 및 비트라인(BL1)에 연결되는 메모리 셀(MC12)의 제2 데이터로 구성될 수 있다. 예를 들어, 워드라인(WL1)이 선택되는 경우, 심볼(SB2)은 비트라인(BL1)에 연결되는 메모리 셀(MC21)의 제1 데이터 및 비트라인(BL2)에 연결되는 메모리 셀(MC22)의 제2 데이터로 구성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 설명하는 도면이다.
도 6을 참조하면, 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수), 복수개의 비트라인들(BL0~BLm, m은 2 이상의 자연수) 복수개의 소스라인들(SL0~SLn, n은 2 이상의 자연수) 그리고 워드라인들(WL0~WLn)과 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수개의 저항성 메모리 셀(30)들을 포함한다. 저항성 메모리 셀(30)은 STT-MRAM셀로 구현될 수 있다. 저항성 메모리 셀(30)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, MTJ 소자, 40)를 포함할 수 있다.
복수개의 저항성 메모리 셀들(30)은 셀 트랜지스터(CT) 및 MTJ소자(40)를 포함할 수 있다. 복수개의 저항성 메모리 셀들 중 하나의 저항성 메모리 셀(30)을 살펴보면, 셀 트랜지스터(CT)의 드레인(제1 전극)은 MTJ 소자(40)의 고정 층(41)과 연결된다.
MTJ 소자(40)의 자유 층(43)은 비트라인(BL0)과 연결되고, 셀 트랜지스터(CT)의 소스(제2 전극)는 소스 라인(SL0)과 연결된다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)과 연결된다.
MTJ 소자(40)들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물 (Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
워드라인(WL0)은 제1 로우 디코더(260)에 의해 활성화되고, 워드라인 선택 전압을 구동하는 워드라인 구동부(311)와 연결된다. 워드라인 선택 전압은 MTJ 소자(40)의 로직 상태를 독출 또는 기입하기 위하여 워드라인(WL0)을 활성화시킨다.
소스 라인(SL0)은 소스 라인 전압 생성기(294)에 연결된다. 소스 라인 전압 생성기(294)는 어드레스 신호와 독출/기입 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL0)으로 소스 라인 전압을 생성한다. 비선택된 소스 라인들(SL1~SLN)로는 접지 전압을 제공한다.
비트라인(BL0)은 칼럼 선택 신호(CSL0-CSLm)에 의해 구동되는 칼럼 선택 회로(292)와 연결된다. 칼럼 선택 신호(CSL0-CSLm)는 제1 칼럼 디코더(270a)에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호(CSL0)는 칼럼 선택 회로(292)내 칼럼 선택 트랜지스터를 온시키고 비트라인(BL0)을 선택한다. 선택된 비트라인(BL0)으로 MTJ 소자(40)의 로직 상태가 제1 센스 앰프(285a)를 통해 출력 데이터(DOUT)로서 독출된다. 또는 선택된 비트라인(BL0)으로 기입 드라이버(291)를 통해 인가되는 기입 전류가 전달되어 MTJ 소자(40)에 기입된다.
도 7은 도 6의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 7을 참조하면, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL0)과 소스 라인(SL0)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL0)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 8a 및 도 8b는 도 7의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 8a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 8b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 9는 도 7의 STT-MRAM 셀의 기입 동작을 나타낸다.
도 9를 참조하면, MTJ 소자(40)를 흐르는 기입 전류(IW)의 방향에 따라 자유 층(43)의 자화 방향이 결정될 수 있다. 예컨대, 자유 층(41)에서 고정 층(43)으로 제1 기입 전류(IWC1)을 인가하면, 고정층(43)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(41)에 토크(torque)를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 평행(Parallel)하게 자화된다.
고정 층(43)에서 자유층(41)으로 제2 기입 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유 층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(41)은 고정층(43)과 반-평행(Anti-Parallel)하게 자화된다. 즉, MTJ 소자(40)에서 자유 층(41)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3의 입출력 게이팅 회로와 에러 정정 회로의 구성을 나타내는 블록도이다.
도 10을 참조하면, 에러 정정 회로(350)는 인코더(30) 및 디코더(380)를 포함할 수 있다. 입출력 게이팅 회로(290)는 게이팅부(291), 기입 드라이버(293) 및 래치부(295)를 포함할 수 있다.
인코더(360)는 기입 동작시에 메모리 컨트롤러(100)로부터 2p 비트의 메인 데이터(MD)를 수신하고, 메인 데이터(MD)를 인코딩하여 q 비트(q는 p보다 크고, p와 q는 2이상의 자연수)의 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(WCW 또는 기입 코드 워드)를 입출력 게이팅 회로(290)에 제공한다. 디코더(370)는 독출 동작시에 입출력 게이팅 회로(290)로부터 선택된 메모리 셀 로우에 저장된 코드 워드(또는 독출 코드 워드, RCW)를 제공받아, 코드 워드(RCW)의 메인 데이터(MD)를 이용하여 체크 비트들을 생성하고, 체크 비트들과 코드워드(RCW)의 패리티 데이터에 기초하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드(RCW)의 에러를 정정하되, 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 디코더(370)는 하나의 심볼에 두 개 이하의 에러가 발생한 경우 상기 에러를 정정할 수 있다.
게이팅부(291)는 디코딩된 컬럼 어드레스(DCADDR)에 응답하여 기입 드라이버(293)로부터의 기입 코드워드를 메모리 셀 어레이(300)에 게이팅하고, 메모리 셀 어레이(300)로부터의 독출 코드워드를 래치 유닛(295)에 게이팅한다. 래치 유닛(295)은 메모리 셀 어레이(300)로부터의 독출 코드워드(RCW)를 디코더(370)에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따라 도 10에서 에러 정정 회로의 구성을 나타낸다.
도 11을 참조하면, 도 10을 참조하여 설명한 바와 같이, 인코더(360)는 2p 비트의 메인 데이터(MD)를 인코딩하여 2p 비트의 메인 데이터(MD)와 q 비트의 패리티 데이터(PRT)를 구비하는 2p+q 비트의 기입 코드워드(WCW)를 기입 드라이버(293)에 제공한다. 디코더(370)는 2p+q 비트의 독출 코드워드(RCW)를 래치 유닛(295)으로부터 제공받아 독출 코드워드(RCW)의 에러를 심볼 단위로 정정하여 2p 비트의 메인 데이터(MD) 또는 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 인코더의 구성을 나타내는 회로도이다.
도 12는 메인 데이터(MD)가 27, 즉 128비트로 구성되고, 따라서 패리티 데이터(PRT)가8 비트(PB0~PB7)로 구성되는 경우의 실시예이다.
도 12를 참조하면, 인코더(360a)는 복수의 패리티 생성기들(361~368)을 포함할 수 있다.
복수의 패리티 생성기들(361~368)은 2p 비트의 메인 데이터(MD)를 기초로 상기 q 비트의 패리티 데이터(PRT)의 패리티 비트들(PB0~PB7)을 각각 생성할 수 있다.
패리티 생성기(361)는 메인 데이터(MD)의 데이터 비트들(D0, D2, ..., D127)을 기초로 제1 패리티 비트(PB0)를 생성할 수 있고, 패리티 생성기(361)는 복수의 배타적 오어 게이트들(G11~G15)을 포함할 수 있다. 패리티 생성기(362)는 메인 데이터(MD)의 데이터 비트들(D14, D16, ..., D127)을 기초로 제2 패리티 비트(PB1)를 생성할 수 있고, 패리티 생성기(362)는 복수의 배타적 오어 게이트들(G21~G25)을 포함할 수 있다. 패리티 생성기(368)는 메인 데이터(MD)의 데이터 비트들(D0, D1, ..., D127)을 기초로 제8 패리티 비트(PB7)를 생성할 수 있고, 패리티 생성기(368)는 복수의 배타적 오어 게이트들(G81~G55)을 포함할 수 있다.
복수의 패리티 생성기들(361~368) 각각은 배타적 오어 게이트와 동일한 역할을 수행하는 다른 논리 게이트들로도 구현될 수 있다.
패리티 비트들(PB0~PB7)은 선택된 메모리 셀 로우에 메인 데이터와 함께 저장된다.
도 13은 본 발명의 실시예들에 따른 도 11의 디코더의 구성을 나타내는 블록도이다.
도 13을 참조하면, 디코더(370)는 체크 비트 생성기(380), 신드롬 생성기(390), 정정기(400) 및 선택 회로(399)를 포함할 수 있다.
체크 비트 생성기(380)는 독출된 코드워드(CW)에서 2p 비트의 메인 데이터(MD)를 기초로 q 비트의 체크 비트들(CHB)을 생성한다. 신드롬 생성기(390)는 q 비트의 체크 비트들(CHB)과 코드워드(CW)의 q 비트의 패리티 데이터(PRT)를 기초로 q 비트의 신드롬들(SDR)을 생성한다. 정정기(400)는 q 비트의 신드롬들(SDR)을 기초로 독출된 코드워드(CW)의 에러를 심볼 단위로 정정한다. 선택 회로(399)는 선택 신호(SS)에 응답하여 하나의 심볼에 포함되는 제1 데이터와 제2 데이터의 구성을 변경하고 체크 비트 생성기(380)에 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 체크 비트 생성기와 신드롬 생성기의 구성을 나타내는 회로도이다.
도 14는 메인 데이터(MD)가 27, 즉 128비트로 구성되고, 따라서 체크 비트들(CB)이 8 비트(CB0~CB7)로 구성되고, 신드롬들(SDR)이 모두 8 비트(SY0~SY7)로 구성되는 경우의 실시예이다.
도 14를 참조하면, 체크비트 생성기(380a)는 복수의 단위 체크 비트 생성기들(381~388)을 포함할 수 있다.
복수의 단위 체크비트 생성기들(381~388)은 2p 비트의 메인 데이터(MD)를 기초로 상기 q 비트의 체크 비트들(CB)의 체크 비트들(CB0~CB7)을 각각 생성할 수 있다.
단위 체크 비트 생성기(381)는 독출된 코드워드(CW)의 메인 데이터(MD)의 데이터 비트들(D0, D2, ..., D127)을 기초로 제1 체크 비트(CB0)를 생성할 수 있고, 단위 체크 비트 생성기(381)는 복수의 배타적 오어 게이트들(G11~G15)을 포함할 수 있다. 단위 체크 비트 생성기(382)는 독출된 코드워드(CW)의 메인 데이터(MD)의 데이터 비트들(D14, D16, ..., D127)을 기초로 제2 체크 비트(CB1)를 생성할 수 있고, 단위 체크 비트 생성기(382)는 복수의 배타적 오어 게이트들(G21~G25)을 포함할 수 있다. 단위 체크 비트 생성기(388)는 독출 코드워드(CW)의 메인 데이터(MD)의 데이터 비트들(D0, D1, ..., D127)을 기초로 제8 체크 비트(CB7)를 생성할 수 있고, 단위 체크 비트 생성기(388)는 복수의 배타적 오어 게이트들(G81~G55)을 포함할 수 있다.
복수의 단위 체크비트 생성기들(381~388) 각각은 배타적 오어 게이트와 동일한 역할을 수행하는 다른 논리 게이트들로도 구현될 수 있다.
신드롬 생성기(390a)는 상기 q 비트의 체크 비트들(CB0~CB7)과 상기 q 비트의 패리티 데이터(PRT)의 대응하는 패리티 비트들(PB0~PB7) 각각을 배타적 오어 연산하여 상기 신드롬들(SY0~SY7) 각각을 출력하는 복수의 배타적 오어 게이트들(391~398)을 포함할 수 있다. 따라서 신드롬 생성기(390a)는 상기 q 비트의 체크 비트들(CB0~CB7)과 상기 q 비트의 패리티 데이터(PRT)의 대응하는 패리티 비트들(PB0~PB7) 각각의 동일성 여부에 따른 논리 레벨을 가지는 신드롬들을 생성할 수 있다. 예를 들어, 체크 비트(CB0)와 패리티 비트(PB0)가 동일한 경우, 신드롬(SY0)은 제1 논리 레벨(로우 레벨)을 가질 수 있고, 체크 비트(CB0)와 패리티 비트(PB0)가 동일한 경우, 신드롬(SY0)은 제2 논리 레벨(하이 레벨)을 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 도 13의 선택 회로와 체크 비트 생성기 및 신드롬 생성기를 나타낸다.
도 15는 선택된 메모리 셀 로우에 128 비트의 메인 데이터와 8비트의 패리티 데이터가 저장된 경우의 실시예이다.
도 15를 참조하면, 선택 회로(399a)는 멀티플렉서로 구현될 수 있는 복수의 선택 소자들(SC1~SCt, t는 3이상의 자연수)을 포함할 수 있다. 선택 소자(SC1)는 선택 신호(SS)에 응답하여 셀 데이터들(CD135, CD0) 중 하나를 선택하여 제1 데이터(D0)로서 제공할 수 있다. 선택 소자(SC2)는 선택 신호(SS)에 응답하여 셀 데이터들(CD0, CD1) 중 하나를 선택하여 제2 데이터(D0)로서 제공할 수 있다. 선택 소자(SCt)는 선택 신호(SS)에 응답하여 셀 데이터들(CD134, CD135) 중 하나를 선택하여 체크 비트 (CB7)로서 제공할 수 있다. 즉 도 5를 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우에 연결되는 워드라인이 짝수 워드라인이냐 홀수 워드라인에 따라 하나의 심볼에 포함되는 제1 데이터와 제2 데이터의 구성이 달라질 수 있다. 예를 들어, 선택 신호(SS)가 제1 레벨인 경우, 하나의 심볼에 포함되는 제1 및 제2 데이터들(D0, D1)은 셀 데이터들(CD135, CD0)로 구성될 수 있다. 예를 들어, 선택 신호(SS)가 제2 레벨인 경우, 하나의 심볼에 포함되는 제1 및 제2 데이터들(D0, D1)은 셀 데이터들(CD0, CD1)로 구성될 수 있다.
도 16a 내지 도 16f는 본 발명의 실시예들에 따른 신드롬들의 값을 나타내는 매트릭스이다.
도 16a 내지 도 16f에서 메인 데이터(MD)는 27(즉 128) 비트들로 구성되고, 신드롬들(SDR)은 모두 8 비트로 구성되고, 따라서 심볼들(S0~S67)은 68개인 경우의 예이다. 또한 신드롬(SDR1)은 하나의 메모리 셀(MC)에 하나의 에러가 발생한 경우의 신드롬들의 값들을 나타내고, 신드롬(SDR2)은 인접한 두 개의 메모리 셀의 제1 및 제2 데이터를 하나의 심볼로 할당한 경우에 두 개의 메모리 셀에 모두 에러가 발생한 경우의 신드롬 값들을 나타낸다.
도 16a 내지 도 16f에서 신드롬(SDR1)의 신드롬 값들이나 신드롬(SDR2)의 신드롬 값들은 서로에 대하여 선형적으로 독립적이다. 따라서 신드롬(SDR)을 디코딩하면 어느 메모리 셀 또는 어느 심볼에서 에러가 발생하였는지를 알 수 있다. 또한 신드롬(SDR2)은 인접한 두 개의 메모리 셀에서 모두 에러가 발생한 경우의 신드롬(SDR1)을 배타적 오어 연산하여 구해지므로 인접한 두 개의 메모리 셀 중 하나의 메모리 셀에서만 에러가 발생한 경우에는 신드롬(SDR2)은 에러가 발생한 메모리 셀의 신드롬(SDR1)가 동일하다. 따라서 신드롬(SDR2)를 디코딩하면 하나의 심볼에 할당된 인접한 두 개의 메모리 셀 중 어느 하나의 메모리 셀에서 에러가 발생하였는지 또는 두 개의 메모리 셀 모두에서 에러가 발생하였는지를 알 수 있다.
도 17은 본 발명의 실시예들에 따른 도 13의 정정기의 구성을 나타내는 블록도이다.
도 17을 참조하면, 정정기(400)는 복수의 단위 정정기들(410, 460, 470)을 포함하고, 복수의 단위 정정기들(410, 460, 470) 각각은 신드롬들(SDR)에 기초하여 심볼들(SB0~SB67) 각각에 포함되는 두 개 이하의 에러를 심볼 단위로 정정하고 정정된 심볼(SB0'~SB67')을 제공할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 17의 단위 정정기들 중 하나의 구성을 나타내는 회로도이다.
도 18에서는 복수의 단위 정정기들(410, 460, 470) 중 단위 정정기(410)의 구성을 나타낸다.
도 18을 참조하면, 단위 정정기(410)는 심볼 디코더(415) 및 데이터 정정기(450)를 포함하여 구성될 수 있다.
심볼 디코더(415)는 신드롬들(SDR)에 기초하여 제1 데이터와 제2 데이터 중 적어도 하나에 에러가 발생하였는지 여부를 판단할 수 있다. 데이터 정정기(450)는 심볼 디코더(415)의 제1 내지 제3 출력에 기초하여 하나의 심볼에 포함되는 두 개 이하의 에러를 정정할 수 있다.
심볼 디코더(415)는 제1 내지 제3 서브 디코더(420, 440, 440)를 포함할 수 있다.
제1 서브 디코더(420)는 신드롬들(SDR)에 기초하여 제1 데이터(D0)에 에러가 발생하였는지 여부를 나타내는 제1 출력 신호(OT1)를 제공할 수 있다. 제1 서브 디코더(420)는 복수의 앤드 게이트들(421~427)을 포함할 수 있다. 앤드 게이트(421)는 신드롬 값들(SY0, /SY1)을 수신하고, 앤드 게이트(422)는 신드롬 값들(SY2, SY3)을 수신하고, 앤드 게이트(423)는 신드롬 값들(/SY4, /SY5)을 수신하고, 앤드 게이트(424)는 신드롬 값들(/SY6, /SY7)을 수신한다. 앤드 게이트(425)는 앤드 게이트들(421, 422)의 출력을 수신하고, 앤드 게이트(426)는 앤드 게이트들(423, 424)의 출력을 수신하고, 앤드 게이트(427)는 앤드 게이트들(425, 426)의 출력을 수신하여 제1 출력(OT1) 신호를 제공한다. 따라서 제1 데이터(D0)에 에러가 발생한 경우, 제1 출력(OT1) 신호는 하이 레벨이 된다.
제2 서브 디코더(440)는 신드롬들(SDR)에 기초하여 제2 데이터(D1)에 에러가 발생하였는지 여부를 나타내는 제2 출력 신호(OT2)를 제공할 수 있다. 제2 서브 디코더(440)는 복수의 앤드 게이트들(441~447)을 포함할 수 있다. 앤드 게이트(441)는 신드롬 값들(/SY0, /SY1)을 수신하고, 앤드 게이트(442)는 신드롬 값들(/SY2, /SY3)을 수신하고, 앤드 게이트(443)는 신드롬 값들(/SY4, SY5)을 수신하고, 앤드 게이트(444)는 신드롬 값들(SY6, SY7)을 수신한다. 앤드 게이트(445)는 앤드 게이트들(441, 442)의 출력을 수신하고, 앤드 게이트(446)는 앤드 게이트들(443, 444)의 출력을 수신하고, 앤드 게이트(447)는 앤드 게이트들(445, 445)의 출력을 수신하여 제2 출력(OT2)을 제공한다. 따라서 제2 데이터(D1)에 에러가 발생한 경우, 제2 출력 신호(OT2)는 하이 레벨이 된다.
제3 서브 디코더(430)는 신드롬들(SDR)에 기초하여 제1 데이터(D0) 및 제2 데이터(D1)에 동시에 에러가 발생하였는지 여부를 나타내는 제3 출력 신호(OT3)를 제공할 수 있다. 제3 서브 디코더(430)는 복수의 앤드 게이트들(431~437)을 포함할 수 있다. 앤드 게이트(431)는 신드롬 값들(SY0, SY1)을 수신하고, 앤드 게이트(432)는 신드롬 값들(SY2, SY3)을 수신하고, 앤드 게이트(433)는 신드롬 값들(/SY4, SY5)을 수신하고, 앤드 게이트(434)는 신드롬 값들(SY6, /SY7)을 수신한다. 앤드 게이트(435)는 앤드 게이트들(431, 432)의 출력을 수신하고, 앤드 게이트(436)는 앤드 게이트들(433, 434)의 출력을 수신하고, 앤드 게이트(437)는 앤드 게이트들(435, 435)의 출력을 수신하여 제3 출력 신호(OT3)를 제공한다. 따라서 제1 데이터(D0)와 제2 데이터(D1)에 동시에 에러가 발생한 경우, 제3 출력 신호(OT3)는 하이 레벨이 된다.
데이터 정정기(450)는 오어 게이트들(451, 452) 및 배타적 오어 게이트들(453, 454)을 포함할 수 있다.
오어 게이트(451)는 제1 출력 신호(OT1) 및 제3 출력 신호(OT3)를 수신한다. 오어 게이트(452)는 제2 출력 신호(OT2) 및 제3 출력 신호(OT3)를 수신한다. 배타적 오어 게이트(453)는 제1 데이터(D0)와 오어 게이트(451)의 출력에 대하여 배타적 오어 연산을 수행하여 정정된 제1 데이터(D0')를 출력한다. 배타적 오어 게이트(454)는 제2 데이터(D1)와 오어 게이트(452)의 출력에 대하여 배타적 오어 연산을 수행하여 정정된 제2 데이터(D1')를 출력한다.
제1 내지 제3 서브 디코더들(420, 430, 440)에 입력되는 신드롬들(SY0~SY7)의 값들은 서로 독립적이다. 따라서 제1 데이터(D0)에 에러가 발생한 경우에는 제1 출력 신호(OT1)만이 하이 레벨이 된다. 그러므로 제1 데이터(D0)에 에러가 발생한 경우에는 데이터 정정기(450)는 제1 데이터(D0)를 반전시켜 정정된 제1 데이터(D0')로 출력할 수 있다. 또한, 제2 데이터(D1)에 에러가 발생한 경우에는 제2 출력 신호(OT2)만이 하이 레벨이 된다. 그러므로 제2 데이터(D1)에 에러가 발생한 경우에는 데이터 정정기(450)는 제2 데이터(D1)를 반전시켜 정정된 제1 데이터(D1')로 출력할 수 있다. 또한 제1 데이터(D0)와 제2 데이터(D1)에 동시에 에러가 발생한 경우에는 제3 출력 신호(OT3)만이 하이 레벨이 된다. 그러므로 데이터 정정기(450)는 제1 데이터(D0)와 제2 데이터(D1)에 동시에 에러가 발생한 경우에는, 제1 데이터(D0)와 제2 데이터(D1)를 모두 반전시킬 수 있다.
반도체 메모리 장치(100a)의 제조 공정이 쉬링크됨에 따라 메모리 셀 어레이(300)의 하나의 메모리 셀 로우에서 인접한 두 개의 메모리 셀들에서 동시에 발생하는 에러가 증가할 수 있다.
하지만 본 발명의 실시예들에 따르면, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정함으로써 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 하나 또는 두 개의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 에러 정정 방법을 나타내는 흐름도이다.
이하 도 3 내지 도 19를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 에러 정정 방법을 보다 상세히 설명한다.
먼저 반도체 메모리 장치(200a)에 대한 기입 동작에서, 에러 정정 회로(350)는 메모리 컨트롤러(100)에서 제공된 2p 비트 메인 데이터(MD)를 기초로 q 비트 패리티 데이터(PRT)를 생성하고, 메인 데이터(MD)와 패리티 데이터(PRT)를 구비하는 코드워드(CW)를 메모리 셀 어레이(300)에 기입한다. 반도체 메모리 장치(200a)에 대한 독출 동작에서, 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)의 선택된 메모리 셀 로우로부터 2p 비트 메인 데이터와 q(q는 p보다 크고, p와 q는 2이상의 자연수) 비트 패리티 데이터를 구비하는 코드워드(CW)를 독출한다(S110).
에러 정정 회로(350)의 디코더(360)는 상기 독출된 코드워드(CW)에 기초하여 q 비트 신드롬들(SDR)을 생성한다(S120). 여기서 q 비트 신드롬들(SDR)은 q 비트의 체크 비트(CB)들과 상기 q 비트의 패티리 데이터(PRT)에 기초하여 생성되고, 상기 q 비트의 체크 비트들(CB)은 상기 2p 비트의 메인 데이터(MD)에 기초하여 생성될 수 있다. 상기 디코더(370)는 상기 q 비트 신드롬(SDR)에 기초하여 상기 독출된 코드워드(CW)의 에러를 정정하되, 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정한다(S130). 여기서, 상기 q 비트 신드롬들(SDR)의 값들은 상기 제1 데이터에 에러가 발생한 경우, 상기 제2 데이터에 에러가 발생한 경우 및 상기 제1 데이터 및 상기 제2 데이터에 에러가 발생한 경우, 서로 선형적으로 독립적일 수 있다.
따라서 본 발명의 실시예들에 따르면, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20에 도시된 바와 같이, 반동체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 저항성 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4a 내지 도 5를 설명한 바와 같이 저항성 메모리 셀들 또는 동적 메모리 셀들을 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제n 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로(622)를 포함할 수 있다. 에러 정정 회로(622)는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 21을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 MRAM 칩으로 구현되거나 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다. 따라서 반도체 메모리 장치는 도 4a 내지 도 5를 설명한 바와 같이 저항성 메모리 셀들 또는 동적 메모리 셀들를 포함하는 메모리 셀 어레이를 구비할 수 있고, 또한 상기 메모리 셀 어레이의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 메인 데이터(MD), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 22를 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712)과 컨트롤러(720) 그리고 반도체 메모리 장치(730)를 포함한다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 반도체 메모리 장치(730)를 상호 연결한다(interconnect). 컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함한다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(722)는 제1 광 변조기(723)를 포함하고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(724)는 제1 광 복조기(725)를 포함하고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송한다.
반도체 메모리 장치(730)는 제2 수신부(731), 저항성 메모리 셀들이나 동적 메모리 셀들로 구현되는 메모리 셀을 구비하는 메모리 영역(735) 및 제2 송신부(733)를 포함한다. 제2 수신부(731)는 제2 광 복조기(732)를 포함하고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송한다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀들 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송한다. 또한 메모리 영역(735)은 상기 메모리 셀들의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함하고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송된다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 23을 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비한다. 각각의 메모리 모듈(773)은 복수의 반도체 메모리 칩들(774)을 포함할 수 있다. 반도체 메모리 칩(774)은 도 4a 내지 도 5를 설명한 바와 같이 저항성 메모리 셀들 또는 동적 메모리 셀들를 포함하는 메모리 셀 어레이를 구비할 수 있고, 또한 상기 메모리 셀 어레이의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(773)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속된다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 메모리 시스템(810)에 저장될 수 있다.
메모리 시스템(810)은 반도체 메모리 장치(812)와 메모리 컨트롤러(811)를 포함할 수 있다. 반도체 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 반도체 메모리 장치(812)는 도 4a 내지 도 5를 설명한 바와 같이 저항성 메모리 셀들 또는 동적 메모리 셀들를 포함하는 메모리 셀 어레이를 구비할 수 있고, 또한 상기 메모리 셀 어레이의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 다른 예를 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 4a 내지 도 5를 설명한 바와 같이 저항성 메모리 셀들 또는 동적 메모리 셀들를 포함하는 메모리 셀 어레이를 구비할 수 있고, 또한 상기 메모리 셀 어레이의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는 도 10 내지 도 18을 참조하여 설명한 바와 같이, 선택된 메모리 셀 로우로부터 코드워드를 독출하여 에러를 정정하되, 인접한 두 개의 메모리 셀들의 두 개의 데이터들을 하나의 심볼로 할당하여 심볼 단위로 에러를 정정할 수 있다. 따라서 에러 발생 확률이 높은 인접한 두개의 메모리 셀들의 에러를 정정하여 에러를 정정하는데 필요로 하는 패리티 비트들이나 체크 비트들의 수를 감소시킬 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들이 배열되는 메모리 셀 어레이; 및
    메인 데이터를 기초로 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 코드워드를 상기 메모리 셀 어레이에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정하는 에러 정정 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메인 데이터는 2p 비트로 구성되고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수)비트로 구성되고,
    상기 에러 정정 회로는 상기 독출된 코드워드의 메인 데이터에 기초하여 q 비트의 체크 비트들을 생성하고, 상기 q 비트의 체크 비트들과 상기 독출 코드워드의 q 비트의 패리티 데이터에 기초하여 q 비트의 상기 신드롬들을 생성하고,
    상기 에러 정정 회로는 상기 하나의 심볼에 두 개 이하의 에러가 발생한 경우, 상기 발생된 에러를 정정하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 q 비트 신드롬들의 값들은 상기 제1 데이터에 에러가 발생한 경우, 상기 제2 데이터에 에러가 발생한 경우 및 상기 제1 데이터 및 상기 제2 데이터에 에러가 발생한 경우, 서로 선형적으로 독립적인 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 에러 정정 회로는,
    상기 메인 데이터에 기초하여 상기 패리티 데이터를 생성하는 인코더; 및
    상기 독출된 코드워드에 기초하여 상기 신드롬들을 생성하고, 상기 심볼 단위로 에러를 정정하는 디코더를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 인코더는 상기 2p 비트의 메인 데이터를 기초로 상기 q 비트의 패리티 데이터의 패리티 비트들을 각각 생성하는 복수의 패리티 생성기들을 포함하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 디코더는
    상기 독출된 코드워드의 메인 데이터를 기초로 q 비트의 체크 비트들을 생성하는 체크 비트 생성기;
    상기 q 비트의 체크 비트들과 상기 메인 데이터의 상기 패리티 데이터를 기초로 q 비트의 상기 신드롬들을 생성하는 신드롬 생성기; 및
    상기 q 비트의 신드롬들을 기초로 상기 코드워드의 에러를 상기 심볼 단위로 정정하는 정정기를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 신드롬 생성기는 상기 q 비트의 체크 비트들과 상기 q 비트의 패리티 데이터의 대응하는 패리티 비트들 각각의 동일성 여부에 따른 논리 레벨을 가지는 상기 신드롬들을 생성하고,
    상기 신드롬 생성기는 상기 q 비트의 체크 비트들과 상기 q 비트의 패리티 데이터의 대응하는 패리티 비트들 각각을 배타적 오어 연산하여 상기 신드롬들 각각을 출력하는 복수의 배타적 오어 게이트들을 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 정정기는 복수의 단위 정정기들을 포함하고,
    상기 복수의 단위 정정기들 각각은 상기 신드롬들에 기초하여 상기 심볼들 각각에 포함되는 두 개 이하의 에러를 상기 심볼 단위로 정정하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 단위 정정기들 각각은
    상기 신드롬들에 기초하여 상기 제1 데이터와 상기 제2 데이터 중 적어도 하나에 에러가 발생하였는지 여부를 판단하는 심볼 디코더; 및
    상기 심볼 디코더의 제1 내지 제3 출력 신호들에 기초하여 상기 하나의 심볼에 포함되는 두 개 이하의 에러를 정정하는 데이터 정정기를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 심볼 디코더는
    상기 신드롬들에 기초하여 상기 제1 데이터에 에러가 발생하였는지 여부를 나타내는 상기 제1 출력 신호를 제공하는 제1 서브 디코더;
    상기 신드롬들에 기초하여 상기 제2 데이터에 에러가 발생하였는지 여부를 나타내는 상기 제2 출력 신호를 제공하는 제2 서브 디코더; 및
    상기 신드롬들에 기초하여 상기 제1 데이터 및 상기 제2 데이터에 동시에 에러가 발생하였는지 여부를 나타내는 상기 제3 출력 신호를 제공하는 제3 서브 디코더를 포함하는 반도체 메모리 장치.
  11. 제9에 있어서, 상기 데이터 정정기는
    상기 제1 출력 신호와 상기 제3 출력 신호를 오어 연산하는 제1 오어 게이트;
    상기 제2 출력 신호와 상기 제3 출력 신호를 오어 연산하는 제2 오어 게이트;
    상기 제1 데이터와 상기 제1 오어 게이트의 출력을 배타적 오어 연산하여 정정된 제1 데이터로 출력하는 제1 배타적 오어 게이트; 및
    상기 제2 데이터와 상기 제2 오어 게이트의 출력을 배타적 오어 연산하여 정정된 제1 데이터로 출력하는 제2 배타적 오어 게이트를 포함하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 데이터 정정기는 상기 제1 데이터에 에러가 발생한 경우, 상기 제1 데이터를 반전시키고, 상기 제2 데이터에 에러가 발생한 경우, 상기 제2 데이터를 반전시키고, 상기 제1 데이터 및 상기 제2 데이터에 동시에 에러가 발생한 경우, 상기 제1 데이터 및 상기 제2 데이터를 반전시키는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 동적 메모리 셀이거나 저항성 메모리 셀인 반도체 메모리 장치.
  14. 제16항에 있어서, 상기 복수의 메모리 셀들 각각이 저항성 메모리 셀인 경우,
    상기 저항성 메모리 셀은 자기 터널 접합(magnetic tunnel junction(MTJ),) 소자 및 셀 트랜지스터를 포함하는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 셀인 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 선택된 메모리 셀 로우를 지정하는 로우 어드레스를 저장하고, 상기 로우 어드레스에 기초하여 선택 신호를 제공하는 매칭 메모리를 더 포함하고, 상기 선택 신호에 응답하여 상기 심볼의 구성이 변경되는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 에러 정정 회로는 상기 선택 신호에 응답하여 상기 심볼에 포함되는 상기 제1 데이터 및 상기 제2 데이터를 변경하여 상기 체크 비트 생성기에 제공하는 선택 회로를 더 포함하는 반도체 메모리 장치.
  17. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하고 상기 적어도 하나의 반도체 메모리 장치와 메인 데이터를 교환하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 메모리 셀들이 배열되는 메모리 셀 어레이; 및
    상기 메인 데이터를 기초로 패리티 데이터를 생성하고, 상기 메인 데이터와 상기 패리티 데이터를 구비하는 코드워드를 상기 메모리 셀 어레이에 기입하고, 선택된 메모리 셀 로우로부터 상기 코드워드를 독출하여 신드롬들을 생성하고, 상기 신드롬들에 기초하여 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정하는 에러 정정 회로를 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 메인 데이터는 2p 비트로 구성되고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수)비트로 구성되고,
    상기 적어도 하나의 반도체 메모리 장치는 MRAM(magnetic random access memory), RRAM(resistive random access memory), PRAM(phase change random access memory), FRAM(ferroelectric random access memory) 및 DRAM(dynamic random access memory) 중 어느 하나인 메모리 시스템.
  19. 반도체 메모리 장치의 에러 정정 방법으로서,
    메모리 셀 어레이의 선택된 메모리 셀 로우로부터 메인 데이터와 패리티 데이터를 구비하는 코드워드를 독출하는 단계;
    상기 코드워드에 기초하여 신드롬들을 생성하는 단계; 및
    상기 신드롬들에 기초하여 상기 독출된 코드워드의 에러를 정정하되, 상기 선택된 메모리 셀 로우의 서로 인접한 제1 메모리 셀의 제1 데이터 및 제2 메모리 셀의 제2 데이터를 하나의 심볼로 할당하여 심볼 단위로 에러를 정정하는 단계를 포함하는 반도체 메모리 장치의 에러 정정 방법.
  20. 제19항에 있어서,
    상기 메인 데이터는 2p 비트이고, 상기 패리티 데이터는 q(q는 p보다 크고, p와 q는 2이상의 자연수) 비트이고, 상기 신드롬들은 q 비트이고,
    상기 q 비트의 신드롬들은 q 비트의 체크 비트들과 상기 q 비트의 패티리 데이터에 기초하여 생성되고, 상기 q 비트의 체크 비트들은 상기 2p 비트의 메인 데이터에 기초하여 생성되고,
    상기 q 비트 신드롬들의 값들은 상기 제1 데이터에 에러가 발생한 경우, 상기 제2 데이터에 에러가 발생한 경우 및 상기 제1 데이터 및 상기 제2 데이터에 에러가 발생한 경우, 서로 선형적으로 독립적인 반도체 메모리 장치의 에러 정정 방법.
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