KR20140065319A

KR20140065319A - 선택 센싱 동작을 갖는 저항성 메모리 장치 및 그에 따른 억세스 동작 제어방법

Info

Publication number: KR20140065319A
Application number: KR1020130015891A
Authority: KR
Inventors: 강동석; 김찬경; 이윤상; 차수호
Original assignee: 삼성전자주식회사
Priority date: 2012-11-21
Filing date: 2013-02-14
Publication date: 2014-05-29

Abstract

선택 센싱 동작을 갖는 저항성 메모리 장치 및 그에 따른 억세스 동작 제어방법이 개시된다. 본 발명에 따른 저항성 메모리 장치의 리드 동작 제어방법에서, 비트라인 센싱 동작의 시작 타이밍은 리드 코맨드가 인가된 후에 시작된다. 액티브 코맨드에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인이 활성화되면, 리드 코맨드의 수신 후에, 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀에 저장된 데이터가 비트라인 센스앰프를 통해 센싱된다. 본 발명에 따르면, 페이지 오픈 팔리시를 지원하면서도 비트라인 센스앰프들의 설치 개수가 줄어들어 저항성 메모리 장치의 칩 사이즈가 줄어든다. 또한, 선택된 메모리 셀에 대한 선택 센싱 동작이 구현되므로, 메모리 동작 시의 파워 소모 및 노이즈가 저감된다.

Description

선택 센싱 동작을 갖는 저항성 메모리 장치 및 그에 따른 억세스 동작 제어방법{Resistive memory device having selected sensing operation and therefore access control method}

본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 디램(DRAM) 인터페이스로써 동작 가능한 저항성 메모리 장치 및 그에 따른 리드 및 라이트 동작 제어에 관한 것이다.

통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되고 있다.

그러한 휘발성 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템은 마이크로프로세서 등과 같은 호스트 장치에 내장되거나 흔히 연결될 수 있다.

휘발성 메모리인 DRAM의 단점들을 극복하기 위해, 저항성 메모리 장치 중의 하나로서 MRAM(Magnetic Random Access Memory)이 알려져 있다. MRAM은 비휘발성 특성뿐 아니라 고집적화가 가능하고 고속 동작 및 저전력 소모 특성을 갖기 때문에, 차세대 반도체 메모리 장치로서 특별히 주목받고 있다.

MRAM의 자기(Magnetic)메모리 셀은 스위칭 동작을 수행하는 억세스 트랜지스터와 데이터를 저장하는 자기 터널 접합(MTJ)소자로 흔히 구성될 수 있다. 자기 메모리 소자의 일종인 자기 터널접합(MTJ) 소자는 두 강자성체의 자화 방향(magnetization direction)에 따라 자기저항비(MagnetoResistance,MR)가 달라지는데, MRAM의 내부에서는 이러한 자기저항비 변화를 감지하여 자기 터널 접합 소자에 저장된 데이터가 '1' 인지 '0' 인지를 판단할 수 있게 된다.

그러한 MRAM을 디램 인터페이스로써 동작되도록 할 경우에도 파워 소모 및 칩 사이즈 이슈는 여전히 대두 되고 있다.

본 발명이 해결하고자 하는 기술적 과제는, 선택 센싱 동작을 갖는 저항성 메모리 장치 및 그에 따른 억세스 동작 제어방법을 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 비트라인 센스앰프들의 설치 개수를 줄일 수 있는 저항성 메모리 장치를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 선택 센싱 동작의 구현에 의해 파워 소모를 최소화 또는 줄일 수 있는 저항성 메모리 장치 및 그에 따른 리드 및 라이트 동작 제어방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 저항성 메모리 장치의 리드 동작 제어방법은,

제1 코맨드에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인을 활성화하고;

제2 코맨드의 수신 후에, 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀에 저장된 데이터를 대응되는 비트라인 센스앰프를 통해 센싱하고;

상기 센싱된 데이터를 센싱출력 제어신호에 따라 리드 데이터로서 출력한다.

본 발명의 개념적 실시 예에 따라, 상기 제1 코맨드는 액티브 코맨드일 수 있으며, 상기 제2 코맨드는 리드 또는 라이트 코맨드일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 코맨드가 수신된 후부터 상기 제2 코맨드가 수신되기 까지 걸리는 제1 시간은 상기 제2 코맨드가 수신된 후부터 상기 리드 데이터가 출력되기 까지 걸리는 제2 시간보다 짧을 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 하나의 워드라인이 일단 활성화되면, 상기 제2 코맨드는 페이지 오픈 팔리시의 구현을 위해 설정된 최소 시간 간격단위로 연속적으로 인가될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 비트라인 센스앰프는 각기 서로 다른 페이지들에 속한 비트라인들에 공유되어 페이지 선택 시 상기 비트라인들 중 하나와 동작적으로 연결될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 비트라인 센스앰프는 설정된 페이지 사이즈에 대응하여 하나의 서브 메모리 셀 어레이 내에서 복수로 구비될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 적어도 하나의 워드라인이 활성화되는 시점은 컬럼 어드레스가 수신된 후일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀은 자기 메모리 셀일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 선택된 페이지에 대응되는 메모리 셀은 로우 어드레스의 일부 비트들을 디코딩함에 의해 선택될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 센싱출력 제어신호는 컬럼 어드레스의 일부 비트를 디코딩함에 의해 생성되는 로우서브블록 선택신호일 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상(another aspect)에 따라, 저항성 메모리 장치의 리드 동작 제어방법은,

제1 코맨드와 제2 코맨드의 수신 후에, 복수의 워드 라인들 중 상기 액티브 코맨드에 따라 지정된 워드라인을 활성화하고;

상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 페이지 선택신호에 의해 선택된 메모리 셀에 저장된 데이터를 대응되는 비트라인 센스앰프를 통해 센싱하고;

상기 센싱된 데이터를 컬럼선택 제어신호에 따라 리드 데이터로서 출력한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 저항성 메모리 장치의 라이트 동작 제어방법은,

제2 코맨드가 수신되면 라이트 데이터의 입력 완료에 응답하여 컬럼선택 제어신호와 비트라인 인에이블 신호를 활성화하고;

상기 활성화된 비트라인 인에이블 신호로써 대응되는 비트라인 센스앰프를 구동하여 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀들로 상기 라이트 데이터가 저장되도록 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 저항성 메모리 장치는,

각각의 메모리 셀이 워드라인들과 비트라인들의 교차점에 매트릭스 형태로 배치된 서브 메모리 셀 어레이를 복수로 포함하는 메모리 뱅크를 복수로 구비하는 메모리 셀 어레이;

상기 서브 메모리 셀 어레이에 적어도 하나 이상 배치되며, 상기 비트라인들 중 서로 다른 페이지들에 속한 비트라인들에 공유되며 페이지 선택 시 상기 공유되는 비트라인들 중 하나와 동작적으로 연결되는 비트라인 센스앰프;

상기 공유되는 비트라인들 중 하나의 비트라인이 상기 비트라인 센스앰프에 연결되도록 하기 위해 페이지 선택 신호를 생성하는 제1 디코더; 및

상기 워드라인들 중 하나를 선택하기 위한 워드라인 선택신호를 생성하며, 상기 비트라인 센스앰프의 센싱 출력단과 입출력 라인 사이를 선택적으로 연결하기 위해 서브 블럭 선택신호를 생성하는 제2 디코더를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 제1 디코더는 로우 어드레스의 일부 비트를 디코딩하여 상기 페이지 선택 신호를 생성할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제2 디코더는 로우 어드레스와 컬럼 어드레스를 디코딩하는 디코더일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 뱅크 내의 상기 서브 메모리 셀 어레이들의 워드라인들이 인에이블되어 페이지 오픈이 수행될 시, 상기 비트라인 센스앰프는 컬럼 어드레스 및 리드 코맨드가 수신된 이후에, 독립적으로 인에이블되어 상기 페이지 선택 신호에 의해 선택된 비트라인에 연결된 메모리 셀의 데이터를 센싱할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 페이지 오픈 시 한 페이지의 비트 사이즈는 로우 어드레스 및 컬럼 어드레스의 비트 디코딩 개수를 변경함에 의해 가변될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 서브 메모리 셀 어레이는 크로스 포인트 배치 구조를 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 메모리 셀은 스핀 전달 토크 자기 랜덤 억세스 메모리(STT-MRAM) 셀일 수 있다.

본 발명의 실시 예적인 구성에 따르면, 페이지 오픈 팔리시를 지원하면서도 비트라인 센스앰프들의 설치 개수가 줄어들어 저항성 메모리 장치의 칩 사이즈가 줄어든다.

또한, 페이지 오픈 동작 모드에서 활성화된 워드라인에 연결된 모든 메모리 셀들을 센싱함이 없이 선택된 메모리 셀에 대한 선택 센싱 동작이 구현되므로, 메모리 동작 시의 파워 소모가 최소화 또는 줄어든다.

도 1은 본 발명의 개념적 실시 예에 따른 저항성 메모리 장치의 메모리 셀 어레이 관련 블록도.
도 2는 전형적인 메모리 셀 어레이의 예시적 배치 구성도.
도 3은 도 2에 대비되며, 도 1의 메모리 셀 어레이의 확장 예시도.
도 4는 도 2와 도 3의 동작에 관련된 어드레스 활용의 대비 테이블도.
도 5는 도 1의 메모리 셀 어레이를 포함하는 저항성 메모리 장치의 전체 블록도.
도 6은 도 5의 메모리 셀 어레이의 메모리 뱅크 구성 및 데이터 입출력 패쓰를 설명하기 위해 제시된 도면.
도 7은 도 5의 풀칩 구현 예시도.
도 8은 도 7중 센스앰프 영역의 예시적 구현 상세도.
도 9는 도 3의 메모리 셀 어레이에서의 페이지 사이즈 변경 예를 설명하기 위해 제시된 도면.
도 10은 도 1의 변형 실시 예를 나타내는 메모리 셀 어레이 관련 블록도.
도 11은 본 발명의 개념적 다른 실시 예에 따라 크로스 포인트 배치 구조를 가지는 서브 메모리 셀 어레이와 공유 비트라인 센스앰프의 연결을 나타낸 도면.
도 12는 도 2에 따른 리드 동작 타이밍도.
도 13은 도 12에 대비되며, 도 1, 도 3, 또는 도 5에 따른 예시적 리드 동작 타이밍도.
도 14는 도 13의 변형적 리드 동작 타이밍도.
도 15는 도 1,3, 또는 도 5에 따른 예시적 라이트 동작 타이밍도.
도 16은 도 1,3, 또는 도 5에 따른 예시적 tCCD 연속 리드 동작 타이밍도.
도 17은 도 5의 저항성 메모리 장치의 리드 및 라이트 동작의 제어 개념을 설명하기 위해 대비적으로 나타낸 동작 타이밍도.
도 18은 본 발명에 적용가능한 자기 메모리 셀의 동작 원리를 설명하기 위해 제시된 도면.
도 19는 도 18의 메모리 셀의 등가 회로도.
도 20은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.
도 21은 본 발명의 개념에 따른 자기 메모리 장치를 갖는 스마트 카드를 도시한 도면.
도 22는 본 발명의 개념에 따른 자기 메모리 장치를 갖는 메모리 시스템을 도시한 도면.
도 23은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 도면.
도 24는 정보 처리 시스템에 적용된 본 발명의 응용 예를 도시한 도면.
도 25는 본 발명의 개념에 따른 저항성 메모리 장치가 적용된 SSD의 블록도.
도 26은 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도.
도 27은 전자기기에 적용된 본 발명의 다른 응용 예를 도시한 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM 및 MRAM에 대한 기본적 데이터 억세스 동작(리드 동작 및 라이트 동작)과, 데이터 센싱 및 리드나 라이트 등에 관련된 내부 기능 회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념적 실시 예에 따른 저항성 메모리 장치의 메모리 셀 어레이 관련 블록도이다.

도 1을 참조하면, 로우 디코더(100), 퓨전 디코더(200), 메모리 셀 어레이(300), 및 비트라인 센스앰프(BLSA:350) 간의 연결 구성이 나타나 있다.

하나의 메모리 셀(MC)은 억세스 소자(AD)와 가변 저항성 소자(RM)로 이루어질 수 있다. 예를 들어 MRAM의 경우에 상기 메모리 셀(MC)는 자기(Magnetic)메모리 셀이 되며, 상기 억세스 소자(AD)는 모오스 트랜지스터나 다이오드로 이루어질 수 있다. 또한, 상기 가변 저항성 소자(RM)는 자기 터널 접합(MTJ)소자로 구현될 수 있다.

본 발명의 실시 예에서는 상기 메모리 셀(MC)이 자기 메모리 셀인 경우로 설명되고 있지만, 본 발명은 특정한 메모리 셀에 한정되지 않는다.

예를 들어, 상기 저항성 메모리 장치가 PRAM(Phase Change Random Access Memory)인 경우에 상기 가변 저항성 소자(RM)는 상변화(phase change) 물질(예 GST: Ge-Sb-Te)로 이루어질 수 있다.

상기 저항성 메모리 장치가 RRAM(Resistive Random Access Memory)인 경우에 상기 가변 저항성 소자(RM)는 전이금속 산화물(complex metal oxide) 등과 같은 가변저항 특성을 갖는 물질로 이루어질 수 있다.

도 1에서 각 메모리 셀(MC)의 억세스 소자는 워드라인에 연결되고, 각 메모리 셀(MC)의 가변 저항성 소자(RM)는 비트라인에 연결된다.

하나의 서브 메모리 셀 어레이를 이루기 위해 각각의 메모리 셀(MC)은 워드라인(WL)들과 비트라인(BL)들의 교차점에 매트릭스 형태로 배치된다. 구별의 편의상, 하나의 메모리 뱅크는 복수의 서브 메모리 셀 어레이 들로 이루어지며, 복수의 메모리 뱅크들이 모여 메모리 셀 어레이를 형성할 수 있다.

도 1에서의 셀 어레이는 상기 메모리 셀 어레이(300) 내의 상기 서브 메모리 셀 어레이 중의 일부만을 나타내고 있다.

상기 비트라인 센스앰프(BLSA:350)는 서브 메모리 셀 어레이에 적어도 하나 이상 배치되며, 비트라인들 중 서로 다른 페이지들(PG0,PG1,PG2,PG3)에 속한 비트라인들(BL0,BL1,BL2,BL3)에 공유적으로 연결된다. 상기 비트라인 센스앰프(BLSA:350)는 선택 스위치들(331-334)을 통해 페이지 선택이 이루어질 시 상기 공유되는 비트라인들(BL0,BL1,BL2,BL3) 중 하나와 동작적으로 연결된다.

상기 로우 디코더(100)는 페이지 디코더의 기능을 수행하며, 제1 디코더로서 자주 칭해질 것이다. 상기 로우 디코더(100)는 상기 공유되는 비트라인들 중 하나의 비트라인이 상기 비트라인 센스앰프에 연결되도록 하기 위해 페이지 선택 신호를 생성한다.

상기 퓨전 디코더(200)는 로우 디코더와 컬럼 디코더가 믹싱된 혼합 디코더의 기능을 수행하며, 제2 디코더로서 자주 칭해질 것이다. 상기 퓨전 디코더(200)는 워드라인들(WL0,WL1,WL2,WL3) 중 하나를 선택하기 위한 워드라인 선택신호를 생성하며, 상기 비트라인 센스앰프(350)의 센싱 출력단(SAO)과 입출력 라인(LIO 또는 GIO)사이를 선택적으로 연결하기 위해 서브 블럭 선택신호(CSL0)를 생성한다.

도 1에서 상기 퓨전 디코더(200)에 의해 워드라인(WL0)이 선택되고 상기 로우 디코더(100)에 의해 선택 스위치(331)가 스위칭 온(ON)된 경우라고 하면, 메모리 셀(10)이 억세스된다.

리드 동작 시에 비트라인 센스앰프(350)는, 비트라인(BL0)에 연결된 페이지 출력단(PGO)에 입력단(BLI)이 연결되므로, 상기 메모리 셀(10)에 저장된 데이터를 센싱한다. 데이터의 센싱은 상기 메모리 셀(10)의 저항 상태가 고저항 상태인지 저저항 상태인지를 기준 값과 비교함에 의해 이루어진다. 예를 들어 일정한 센싱을 위한 전류를 공급하였을 때 고 저항 상태의 메모리 셀(10)에서는 전류가 상대적으로 적게 흐르고, 저 저항 상태의 메모리 셀(10)에서는 전류가 상대적으로 많게 흐르게 될 것이다. 이러한 전류 흐름의 변화를 검출함에 의해 상기 메모리 셀(10)에 저장된 데이터가 싱글레벨 메모리 셀의 경우에 1 인지 혹은 0 인지가 판정될 수 있다.

상기 비트라인 센스앰프(350)의 센싱 출력단(SAO)으로부터 출력되는 데이터는 로컬 센스앰프(370)에 인가된다. 로컬 센스앰프(370)의 출력단(LSO)은 컬럼 스위치(380)의 스위칭 온 시에 글로벌 입출력 라인(GIO)에 연결된다. 따라서, 상기 로컬 센스앰프(370)를 통해 출력되는 데이터는 상기 글로벌 입출력 라인(GIO)에 연결된 글로벌 센스앰프를 통해 최종적으로 감지 증폭된 후, 입출력 드라이버를 경유하여, 외부로 출력된다.

도 1에서는 상기 퓨전 디코더(200)에 의해 스위칭되는 상기 컬럼 스위치(380)가 상기 로컬 센스앰프(370)의 출력단(LSO)에 연결되어 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 컬럼 스위치(380)는 상기 비트라인 센스앰프(350)와 상기 로컬 센스앰프(370)사이에 설치될 수 있다. 이 경우에 상기 비트라인 센스앰프(350)의 센싱 출력단(SAO)으로부터 출력되는 데이터는 상기 컬럼 스위치(380)의 스위치 온 시에 상기 로컬 센스앰프(370)에 인가된다.

상기 선택된 메모리 셀(10)에 데이터를 저장하는 라이트 동작(프로그램 동작과 같은 의미임)시에 비트라인 센스앰프(350)는 라이트 드라이빙 회로의 기능을 담당할 수 있다. 즉, 라이트 동작 시에 상기 비트라인 센스앰프(350)는 라이트 데이터에 따라 메모리 셀의 자화 방향을 바꾸어 주는 라이트 전류를 상기 메모리 셀(10)에 공급할 수 있다.

도 1에서와 같이 하나의 비트라인 센스앰프(350)가 복수의 비트라인들에 공유되는 경우에 메모리 셀 어레이(300)내에 설치되는 비트라인 센스앰프들의 개수는 최소화 또는 줄어든다. 따라서, 저항성 메모리 장치의 칩 사이즈가 줄어든다.

메모리 뱅크 내의 상기 서브 메모리 셀 어레이들의 워드라인들이 인에이블되어 페이지 오픈이 수행될 시, 상기 비트라인 센스앰프(350)는 컬럼 어드레스 및 리드 코맨드가 수신된 이후에, 독립적으로 인에이블될 수 있다. 상기 비트라인 센스앰프(350)는 페이지 선택 신호(PGS)에 의해 선택된 비트라인에 연결된 메모리 셀의 데이터를 센싱한다. 예를 들어, 리드 동작 시에 워드라인(WL3)이 인에이블되고, 페이지 선택 신호(PGS) PGS_A가 활성화되어 스위칭 트랜지스터(T1)가 턴온되면, 상기 비트라인 센스앰프(350)는 메모리 셀(40)에 저장된 데이터를 센싱한다.

이러한 본 발명의 실시 예에서의 센싱 스킴은 비트라인 마다 하나의 비트라인 센스앰프를 설치한 도 2와 같은 구조에서, 선택된 워드라인에 연결된 모든 메모리 셀들에 저장되어 있는 데이터를 센싱하는 전형적인 센싱 스킴과는 현저히 구별됨을 이해하여야 한다.

페이지 오픈 동작 모드에서 활성화된 워드라인에 연결된 모든 메모리 셀들을 센싱함이 없이 선택된 메모리 셀에 대한 선택 센싱 동작이 도 1에서는 구현되므로, 리드 및 라이트 동작과 같은 메모리 동작 시의 파워 소모도 최소화 또는 줄어든다.

도 2는 전형적인 메모리 셀 어레이의 예시적 배치 구성도이다.

도 2를 참조하면, 저항성 메모리 장치의 메모리 셀 어레이는 각 비트라인 마다 하나씩 비트라인 센스앰프가 연결된 구조임을 알 수 있다. 도 2의 구조에서 페이지 오픈 동작 모드가 수행될 수 있다.

저항성 메모리 장치나 DRAM이 프로세서에 연결되어 있다고 가정하면, 프로세서는 저항성 메모리 장치나 DRAM에 데이터를 라이트하거나, 저항성 메모리 장치나 DRAM으로부터 데이터를 리드하기 위해 페이지 오픈 팔리시를 지원할 수 있다.

페이지 오픈 팔리시의 경우에 데이터 억세스 속도는 페이지 클로즈드 팔리시의 경우보다 훨씬 빠르게 된다. 예를 들어, 동일한 워드라인에 연결된 메모리 셀들로부터 데이터를 리드하는 경우, 페이지 오픈 팔리시의 경우에 워드라인은 한번만 활성화되고, 선택된 비트라인들이 하나씩 활성화된다. 이에 비해, 페이지 클로즈드 팔리시의 경우에 선택된 비트라인들이 활성화되기 직전마다 동일 워드라인이 반복적으로 활성화되어진다. 따라서, 활성화된 비트라인을 클로즈하고 동일 워드라인을 다시 반복적으로 활성화하는 시간이 페이지 클로즈드 팔리시의 경우에는 필요함을 알 수 있다. 결국, 페이지 오픈 팔리시의 경우에 선택된 워드라인이 계속적으로 활성화되어 있는 상태에서 비트라인들이 한꺼번에 선택되므로, DRAM과 연결되는 프로세서들은 메모리에 대한 억세스 속도를 높이기 위해 상기 페이지 오픈 팔리시를 대개 사용하고 있다.

도 2와 같은 구조나 페이지 오픈 동작 모드를 갖는 DRAM의 경우에는 각각의 비트라인 마다 또는 2개의 비트라인 마다 하나의 비트라인 센스앰프(이하 BLSA:bit line sense amplifier)가 배치된다. 그러므로 BLSA가 차지하는 칩 사이즈(size)가 전체 칩 중에서 많은 부분을 차지한다.

저항성 메모리 장치가 DRAM과 동일한 페이지 오픈 동작을 할 수 있도록 하기 위해 도 2와 같이 메모리 구조가 형성되면, BLSA 이외에도 라이트 드라이버 등과 같은 구동 회로들이 추가적으로 설치되어야 하므로 DRAM 대비 칩 점유면적이 더 크게 증가 된다.

다시 도 2를 참조하면, 예시적으로 64bit 메모리 셀 어레이는 4비트의 로우 어드레스(row address)와 2비트의 컬럼 어드레스(column address)를 사용한다.

총 16개의 워드라인(WL<0:15>)이 설치되므로 16개의 페이지가 형성된다. 각 워드라인은 4개(여기서 4개는 4비트와 동일한 의미임)의 로우 어드레스(RA0,RA1,RA2,RA3)를 디코딩(decoding)함에 의해 선택된다. 페이지 오픈 리드 동작에서, 하나의 워드라인이 인에이블(enable)되면 4개의 로우서브블록(Rowsub block)들(Rowsub<A>, Rowsub<B>, Rowsub<C>, Rowsub<D>) 중 해당되는 로우서브블록 내의 4개의 BLSA들이 동시에 구동된다. 4개의 BLSA들에 의해 각기 동시에 센싱된 4개의 데이터는 2 비트의 컬럼 어드레스에 의해 디코딩된 4개의 컬럼선택신호에 따라 로컬센스앰프(이하 LSA)로 제공된다. 예를 들어, 로우서브블록(Rowsub<A>)이 선택되어 4개의 BLSA들(350-1,350-2,350-3,350-4)에 의해 4개의 데이터가 동시에 센싱되었다고 하면, 제1 컬럼 선택신호 CSL(<0>)가 활성화될 시에 BLSA(350-1)로부터 출력된 센싱 데이터가 LSA( 370)에 전송된다. 또한, 제2 컬럼 선택신호 CSL(<1>)가 활성화될 시에 BLSA(350-2)로부터 출력된 센싱 데이터가 LSA( 370)에 전송된다. 그리고 제3 컬럼 선택신호 CSL(<2>)가 활성화될 시에 BLSA(350-3)로부터 출력된 센싱 데이터가 LSA( 370)에 전송되며, 제4 컬럼 선택신호 CSL(<3>)가 활성화될 시에 BLSA(350-4)로부터 출력된 센싱 데이터가 LSA( 370)에 전송된다. 상기 LSA(370)의 출력은 로우 어드레스(RA2,RA3)를 디코딩함에 의해 선택된 로우서브 선택신호(RS<A>)에 의해 글로벌 입출력 라인을 통해 글로벌 센스앰프(401)로 전송된다. 상기 글로벌 센스앰프(401)는 입출력 드라이버를 포함하는 입출력 회로부와 연결되어 있으므로 글로벌 센스앰프(401)의 출력 데이터는 결국 외부로 리드된다.

한편, 페이지 오픈 라이트 동작 시에는 외부에서 제공되는 라이트 데이터가 글로벌 입출력 드라이버(GIODRV:401)와 LSA(370)를 차례로 거쳐 CSL<0:3>에 의해 선택된 하나의 BLSA에 전달된다. 선택된 BLSA에 전달된 데이터는 선택된 워드라인과 비트라인의 교차점에 연결된 메모리 셀에 라이트된다.

도 2와 같은 구조에서는 페이지 오픈 동작 모드에서, 4개의 BLSA만이 사용되고 나머지 12개의 BLSA는 비선택 페이지에 연결된 BLSA이므로 사용되지 않음을 알 수 있다. 즉, 4 페이지의 메모리 구성에서 한 페이지가 오픈되면, 나머지 3 페이지는 오픈 페이지로서 선택될 때까지 클로즈 상태에 있으므로, 오픈 페이지에 연결되어 있지 않은 12개의 BLSA는 구동되지 않는다.

또한, 도 2의 구조에서 로우 액티베이션(Row activation)에 의해 선택된 워드라인이 인에이블되면 4개의 BLSA가 동시에 데이터 센싱동작을 한다. 저항성 메모리 장치의 경우에 그러한 데이터 센싱을 동시에 하기 위해서는 선택된 모든 메모리 셀 들에 일정한 전류를 동시에 인가해야 한다. 이에 따라 파워 노이즈(power noise)가 발생될 수 있다. 파워 노이즈는 리드 동작 시에 센싱 마진(sensing margin)을 감소시키는 요인들 중의 하나이다.

본 발명의 실시 예에서는 도 2와 같은 구조를 배제하고, 도 1의 기술적 개념에 근거하여 도 3과 같은 새로운 메모리 구조가 마련된다.

도 3은 도 2에 대비되며, 도 1의 메모리 셀 어레이의 확장 예시도이다.

도 3을 참조하면, 도 2와 같은 16x4의 64비트 서브 메모리 셀 어레이와는 달리, 칩 사이즈를 최소화 또는 줄일 수 있는 구조가 나타나 있다.

도 2 대비 칩 사이즈 축소를 위해 4 비트의 페이지 사이즈에서 총 4개의 BLSA(350-1,350-2,350-3,350-4)가 배치된다. 결국, 각 로우서브블록(도 1의 서브 메모리 셀 어레이에 해당)당 하나씩의 BLSA 가 설치되므로 페이지당 하나의 BLSA이 필요하게 되는 셈이다.

도 3의 구조에서 페이지 오픈 동작 모드가 실행될 수 있도록 하기 위해, 도 1을 통하여 설명된 바와 같이, 로우 어드레스와 컬럼 어드레스의 활용이 도 2의 경우와는 상이하다. 그러므로 도 2의 경우에 동일한 워드라인에 연결된 4개의 메모리 셀들이 한 페이지를 구성하게 되지만, 도 3의 경우에는 동일한 한 페이지에 속한 메모리 셀들은 메모리 셀들(1,2,3,4)로 된다.

워드라인 인에이블 방법들 중의 하나는 로우 어드레스가 인가되었을 때, 4 개의 로우서브블록(rowsub block)에서 각각 하나씩의 워드라인을 모두 동시에 활성화하는 것이다. 이에 따라 예를 들어 워드라인들(WL0, WL4, WL8, WL12)이 동시에 활성화될 수 있다.

워드라인 인에이블 방법들 중의 다른 하나는 동시 활성화에 의한 파워 소모를 줄이기 위해, 컬럼 어드레스가 인가된 후에 워드라인들을 하나씩 순차로 활성화하는 것이다. 이에 따라 예를 들어 워드라인(WL0)이 활성화된 후 워드라인(WL4)이 활성화되고, 뒤이어 워드라인들(WL8, WL12)이 차례로 활성화될 수 있다.

리드 동작 모드에서 메모리 셀(1)이 선택된 경우에 4개의 BLSA들(350-1,350-2,350-3,350-4)중 하나의 BLSA(350-1)이 구동된다. 로우 어드레스(RA2,RA3)D의 디코딩에 의해 페이지 선택신호(PGS<A>)가 활성화된 상태이므로 스위칭 트랜지스터(T1)는 스위칭 온 상태로 되어 있고, BLSA(350-1)는 상기 메모리 셀(1)에 저장된 데이터를 센싱한다. 한편, 나머지 스위칭 트랜지스터들(T2-T4)은 스위칭 오프 상태이므로 상기 워드라인(WLO)에 연결된 4개의 메모리 셀들 중에서 상기 메모리 셀(1)을 제외한 나머지 3개의 메모리 셀들에 저장된 데이터는 BLSA(350-1)에 의해 센싱되지 않는다.

이와 같이 도 3에서의 센싱 스킴은 선택된 워드라인에 연결된 모든 메모리 셀들에 저장된 데이터를 센싱하는 올 페이지 센싱과는 달리, 선택된 비트라인에 연결된 메모리 셀에 저장된 데이터를 센싱하는 선택 페이지 센싱이 된다.

제2 디코더(200)의 디코딩 동작에 의해 서브블럭 선택신호(CSL0)가 인에이블되면 상기 BLSA(350-1)를 통해 센싱된 데이터는 LSA(370-1) 및 GIO 라인을 차례로 거쳐 GIO S/A(400)로 전송된다.

도 3과 도 2를 대비시에 도 2의 컬럼 디코더(101)는 도 3에서 로우 디코더(100)로 바뀌고, 도 2의 로우 디코더(201)는 도 3에서 퓨전 디코더(200)로 바뀐 것을 알 수 있다.

도 3의 경우에 4비트의 로우 어드레스(RA0,RA1,RA2,RA3)중에서 2비트의 로우 어드레스(RA0,RA1)는 각 로우서브블록 내의 4개의 워드라인들 중 하나를 선택하기 위해 사용되고, 2비트의 로우 어드레스(RA2,RA3)는 4개의 로우서브블록중 하나를 선택하는 선택신호들(PGS<A:D>)을 만들기 위해 사용된다. 상기 선택신호들(PGS<A:D>)은 4개의 페이지들 중 하나의 페이지를 선택하므로 페이지 선택신호의 기능을 한다. 도 3과 도 2에서 대비되는 어드레스 디코딩의 활용은 도 4에 나타나 있다.

도 4는 도 2와 도 3의 동작에 관련된 어드레스 활용의 대비 테이블이다. 도면을 참조하면, 비트라인 구분(또는 선택)을 위해 도 2에서는 컬럼 어드레스가 사용되나, 도 3에서는 로우 어드레스(RA2,RA3)가 사용된다. 로우서브블록의 구분(또는 선택)을 위해 도 2에서는 로우 어드레스(RA2,RA3)가 사용되나, 도 3에서는 컬럼 어드레스(CA0,RA1)가 사용된다. 한편, 워드라인들의 선택을 위해서는 도 2 및 3에서 모두 로우 어드레스(RA0,RA1)가 동일하게 사용된다.

도 5는 도 1의 메모리 셀 어레이를 포함하는 저항성 메모리 장치의 전체 블록도이다. 도 3은 도 1을 바탕으로 강구된 구조이므로, 도 5의 메모리 셀 어레이(300)는 당연히 도 3의 메모리 구조를 포함할 수 있다.

도 5를 참조하면, 저항성 메모리 장치(500)는 어드레스 버퍼(50), 코맨드 버퍼 및 디코더(60), 콘트롤 로직(70), 데이터 입력 버퍼 및 출력 드라이버(80), 글로벌 입출력 드라이버 및 글로벌 입출력 센스앰프(90), 페이지 디코더(100), 퓨전 디코더(200), 및 메모리 셀 어레이(300)를 포함한다.

어드레스 버퍼(50)는 프로세서나 메모리 콘트롤러 등에서 인가되는 로우 어드레스와 컬럼 어드레스를 수신하여 버퍼링 출력한다.

코맨드 버퍼 및 디코더(60)는 프로세서나 메모리 콘트롤러 등에서 인가되는 코맨드(리드 코맨드 및 라이트 코맨드를 기본적으로 포함)를 버퍼링 후 디코딩한다.

콘트롤 로직(70)은 디코딩된 코맨드에 따라 메모리 억세스 동작에 필요한 각종 제어신호(control)를 생성한다.

데이터 입력 버퍼 및 출력 드라이버(80)는 라이트 데이터를 입력하거나 리드 데이터를 출력할 때 사용되며 통상의 입출력회로로서의 기능을 수행한다.

글로벌 입출력 드라이버 및 글로벌 입출력 센스앰프(90)는 라이트 데이터를 글로벌 입출력 라인에 보내거나 글로벌 입출력 라인으로 들어오는 리드 데이터를 최종적으로 센싱 및 증폭하여 상기 데이터 입력 버퍼 및 출력 드라이버(80)로 제공한다.

페이지 디코더(100) 및 퓨전 디코더(200)는 도 1을 통해 설명된 바와 같이 제1 디코더 및 제2 디코더로서 기능한다. 상기 페이지 디코더(100)는 로우 어드레스를 디코딩한다. 상기 퓨전 디코더(200)는 로우 어드레스 뿐만 아니라 컬럼 어드레스도 디코딩한다.

메모리 셀 어레이(300)는 각각의 자기 메모리 셀이 워드라인들(WLi)과 비트라인들(BLi)의 교차점에 매트릭스 형태로 배치된 서브 메모리 셀 어레이(로우서브블록에 대응됨)를 복수로 포함하는 메모리 뱅크(예:도 6의 310-1)를 복수로 구비한다. 상기 비트라인들(BLi,여기서 i는 2이상의 자연수)의 개수가 비트라인들(<0:n-1>)(여기서 n은 3이상의 자연수)로 되어 있는 경우에 페이지의 개수도 Page(<0:n-1>)로 된다. 상기 워드라인들(WLi,여기서 i는 2이상의 자연수)의 개수는 워드라인들(<0:m-1>)(여기서 m은 4이상의 자연수)로 설정될 수 있다. 또한, 로우서브블록의 개수가 k-1(여기서 k는 1 이상의 자연수)개인 경우에 CSL의 개수도 CSL(<0:k-1>)로 된다.

도 6은 도 5의 메모리 셀 어레이의 메모리 뱅크 구성 및 데이터 입출력 패쓰를 설명하기 위해 제시된 도면이다.

도 6을 참조하면, 복수의 메모리 뱅크들(310-1,310-2,...,310-n)은 하나의 메모리 셀 어레이(300)를 구성하며, 데이터 입력 버퍼 및 출력 드라이버(80)에 연결된다.

하나의 메모리 뱅크(310-1)에는 복수의 서브 메모리 셀 어레이들(311-1,311-n)이 배치될 수 있다.

하나의 서브 메모리 셀 어레이(311-1) 내에서, 하나의 비트라인에는 m개(m은 4이상의 자연수)의 메모리 셀들이 연결되어 있다. 각 메모리 셀은 m개의 워드라인(WL<0:m-1>)과 n개의 페이지 선택 스위치들 PAGE<0:n-1>)의 활성화에 의해 선택된다.

각각의 비트라인은 상기 페이지 선택 스위치들 PAGE<0:n-1>)를 통해 BLSA(350)에 연결된다. 결국, BLSA(350)는 n개의 비트라인들에 공유된다. 여기서 n개의 비트라인들은 서로 다른 페이지로서 동작된다.

m개의 워드라인의 선택과 n개의 페이지의 선택은 페이지 오픈 동작 모드에서 인가되는 로우 어드레스를 디코딩함에 의해 이루어진다.

각 서브 메모리 셀 어레이(예: 311-1)마다 설치된 BLSA(예: 350)와 입출력 라인간의 연결하는 동작은 k개의 CSL(CSL<0:k-1>) 신호중의 하나를 활성화함에 의해 수행된다. 이때 CSL<0:k-1>은 코맨드 인가 시에 인가되는 컬럼 어드레스를 디코딩함에 의해 생성될 수 있다.

도 7은 도 5의 풀칩 구현 예시도이고, 도 8은 도 7중 센스앰프 영역의 예시적 구현 상세도이다.

먼저, 도 7을 참조하면, 8 메모리 뱅크(A-H)로 이루어진 4G 비트 메모리의 칩 구조가 나타나 있다. 여기서, 도 7의 메모리 칩은 8k 비트의 페이지 사이즈로 설계된 경우이나, 본 발명은 이에 한정되지 않는다.

8k bit의 페이지 사이즈(page size)구현을 위해 8k 개의 BLSA 들은 풀 칩 내에 골고루 분산적으로 배치된다.

도 7에서는 8 bank , CSL<0:127> , WL<0:1024> , PAGE <0:63> , 및 16BLSA@1M(Mega bit)이 예시적으로 구현된 경우이다. 따라서 Density=4G, 8DQ, 및 8Tic이 되므로, 페이지 사이즈(Page size)는 128x8x8=8kbit로 설계된다.

워드라인들 WL<0:1023>은 10비트의 로우 어드레스를 디코딩함에 의해 선택된다. 페이지들 PAGE<0:63> 은 6비트의 로우 어드레스를 디코딩함에 의해 선택된다. 컬럼선택라인 CSL<0:127> 은 7비트의 컬럼 어드레스를 디코딩함에 의해 선택된다.

도 7에서 화살 참조부호(AR1)를 참조 시 하나의 메모리 뱅크(예 H bank)는 512 개의 1M 메모리 셀 어레이로 구성된다. 하나의 워드라인(WL)은 8개의 8M 메모리 셀 어레이에 걸쳐 인에이블된다. DRAM에서 각각의 비트라인을 구별하던 128 개의 CSL 라인은 화살 참조부호 AR2에서와 같이 좌/우 각기 64 개의 8M 메모리 셀 어레이를 구별하기 위해 사용된다.

1M 메모리 셀 어레이의 좌/우에는 화살 참조부호 AR3에서와 같이 각각 8ea씩 16 개의 BLSA 이 배치되며, 각 BLSA 은 도 8에서와 같이 64 페이지의 비트라인들에 공유된다. 도 8에는 64 페이지의 비트라인들과 상기 64 페이지의 비트라인들에 공유되는 하나의 BLSA의 연결 구성이 구체적으로 보여진다.

1M 메모리 셀 어레이의 좌/우 중 한쪽 8개의 BLSA에서 8개의 데이터가 나오도록 해당 메모리 셀들은 동시에 억세스된다.

하나의 워드라인이 인에이블되면 8M 메모리 셀 어레이의 각각의 1M 메모리 셀 어레이는 동시에 억세스되며, 각 1M 메모리 셀 어레이는 8개의 DQ를 갖도록 설계된다.

리드 코맨드나 라이트 코맨드가 들어올 때, 한번에 64 개의 BLSA가 동작 되고, 컬럼 어드레스를 이용하여 total 8k 개의 BLSA 중 64개가 선택된다.

도 9는 도 3의 메모리 셀 어레이에서의 페이지 사이즈 변경 예를 설명하기 위해 제시된 도면이다.

도 9에서는 컬럼 어드레스 및 로우 어드레스의 비트 개수를 바꾸어서 필요에 따라 페이지 사이즈(한 페이지당 비트 수)를 변경할 수 있다. 결국, 어드레스 비트수를 조절함에 의해 한 페이지에 연결된 메모리 셀의 개수가 달라지는 것이다.

예를 들어, 한번의 페이지 오픈 동작으로 뱅크 내에 존재하는 모든 BLSA를 동작시킬 경우의 페이지 사이즈가 N (N은 2이상의 자연수)이라고 하자. 로우 어드레스를 하나 늘리고, 컬럼 어드레스를 하나 줄여 CSL 개수를 절반으로 줄이고, 워드라인 개수를 2배로 늘리면, 페이지 사이즈는 N/2 의 페이즈 사이즈로 변경된다.

CSL<0:3>, 4bit 페이지 사이즈를 갖는 도 3의 메모리는 로우 어드레스 비트 수 및 컬럼 어드레스 비트수를 변경함에 의해 CSL<0:1>, 2비트 페이지 사이즈를 갖는 메모리로 변경될 수 있다. 도 9의 경우에는 4비트 페이지 사이즈를 2비트 페이지 사이즈로 변경할 경우에 CSL의 디코딩 비트수는 2비트에서 1비트로 변경되고, 로우 어드레스 비트수는 2비트에서 3비트로 변경된다.

이와 같이 어드레스 코딩의 변경으로 페이지 사이즈가 간단히 변경될 수 있다. 여기서, 페이지 사이즈는 모드레지스터 셋(MRS) 코드나 별도의 코맨드를 이용함에 의해 on-the-fly로 변경될 수 있다.

전형적인 DRAM과 동일하게 어드레스 입력이 수신되는 경우에는 뱅크 어드레스(Bank address)의 비트 하나를 컬럼 어드레스로서 활용한다. 이에 따라 메모리 뱅크의 개수는 줄어들고, 페이지 사이즈는 증가될 수 있다. 한편, 감소된 뱅크 개수로 동작을 시킬 때에 로우 어드레스와 함께 들어오는 뱅크 어드레스 비트 중 일부가 돈 캐어될 수 있다.

도 10은 도 1의 변형 실시 예를 나타내는 메모리 셀 어레이 관련 블록도이다.

도 10을 참조하면, 64개의 메모리 셀들이 배치된 하나의 서브 메모리 셀 어레이 당 2개의 BLSA(350-1,350-2)가 설치된 구조가 보여진다.

상부 페이지 선택 스위치들(T1-T4)중 하나의 스위칭 온에 의해 8개의 비트라인들 중 상위 4개의 비트라인들 중 하나가 상부 BLSA0(350-1)에 연결된다. 하부 페이지 선택 스위치들(T1-1,T2-1,T3-1,T4-1))중 하나의 스위칭 온에 의해 상기 8개의 비트라인들 중 하위 4개의 비트라인들 중 하나가 하부 BLSA1(350-2)에 연결된다.

상기 BLSA01(350-1,350-2)의 센싱 출력들은 컬럼 어드레스 비트로 디코딩되어 생성된 CSL<0> 과 CSL<1> 에 의해 선택되어 로컬 입출력 라인(LIO)에 제공된다.

도 10에서, 페이지 오픈 동작 모드에서 WL<0:7> 중 하나의 WL 과, PAGE<0:3> 중 하나의 선택 신호가 활성화되면, 총 32개의 서로 다른 페이지에 대응되는 메모리 셀들이 억세스된다.

BLSA 의 출력들 중 하나는 CSL<0:n> 에 의해 선택되어 로컬 입출력 라인을 통해 LSA 와 연결되며, LGIOMUX 의 선택 동작에 의해 복수의 LSA 중 하나의 LSA에서 출력되는 데이터가 글로벌 입출력 라인 GIO에 전달된다.

도 11은 본 발명의 개념적 다른 실시 예에 따라 크로스 포인트 배치 구조를 가지는 서브 메모리 셀 어레이와 공유 비트라인 센스앰프의 연결을 나타낸 도면이다.

도면 11과 같이 억세스 소자 없이 저항 소자만으로 된 메모리 셀이 워드라인들과 비트라인들의 교차점마다 연결된 크로스 포인트(cross point)형태의 메모리 셀 어레이 구조에서도, 서로 다른 페이지들에 속한 비트라인들에 공유되는 비트라인 센스앰프의 구성이 적용될 수 있다. 즉, 도 11의 경우에도 도 1과 같은 아키텍쳐가 적용될 수 있는 것이다.

4개의 비트라인들(BL0-BL3)은 각기 대응되는 4개의 페이지 선택 신호(Page0-Page3)에 선택되어 공유 BLSA(350)에 연결되며, 4개의 워드라인들(WL0-WL3)은 로우 어드레스의 디코딩에 의해 선택된다. 도 11의 경우에 프리차아지 신호(Precharge)를 받아 비트라인들을 프리차아지하는 프리차아지용 트랜지스터들이 설치되어 있으나, 필요에 따라 제거될 수 있다.

도 12는 도 2에 따른 리드 동작 타이밍도이다.

페이지 오픈 동작 모드의 수행 시에 워드라인을 활성화하는 액티브 코맨드가 들어오면, 오픈된 페이지 내의 모든 메모리 셀에 저장된 데이터가 동시에 센싱된다. 도 12에서 클럭 신호, 워드라인 인에이블 신호, 컬럼 선택라인 신호, BLSA 인에이블 신호, BLSA 출력 신호, 및 리드 데이터가 파형 CLK,WL,CSL,BLSA en, SA out, DQ로서 각기 대응되어 나타나 있다. 즉, 클럭 신호는 CLK로서 대응되어 나타나 있고, 리드 데이터는 DQ로서 대응되어 나타나 있다.

구간 tRCD 동안에 선택된 워드라인에 연결된 모든 메모리 셀들에 저장된 데이터를 모두 동시에 센싱하는 올 페이지 센싱이 수행된다.

올 페이지 센싱 동작에서, 비트라인들에 연결된 BLSA들을 동시에 구동하는 것이 필요하므로, 상대적으로 많은 파워가 소모된다. 페이지 오픈 동작의 경우에도 오픈된 페이지의 모든 데이터가 항상 필요로 하는 데이터로 되는 것은 아니다.

예를 들어, 페이지 오픈 동작 모드에서 풀 페이지 억세스(Full page access)의 경우나 1비트 데이터 억세스의 경우에 항상 풀 페이지의 데이터를 센싱하여야 하므로, 1비트 데이터 억세스의 경우에는 불필요한 데이터까지도 센싱을 하는 셈이된다. 따라서, 파워의 손실이 발생된다.

저항성 메모리 장치의 경우에 올 페이지 센싱 동작은, 선택된 모든 메모리 셀들로 일정한 전류를 흘려주어야 하기 때문에, 불필요한 데이터까지 센싱을 하는 경우에는 파워 손실이 DRAM 대비 매우 커진다. 또한, 오픈된 페이지 내의 모든 메모리 셀들로 전류가 한꺼번에 흐르게 되면 파워 노이즈 이슈(power noise issue)도 발생될 수 있다. 파워 노이즈가 심한 경우에 리드 동작에서의 센싱 마진이 감소될 수 있다.

DRAM의 경우에는 워드라인이 일단 활성화된 후에는 그 활성화된 워드라인에 연결된 모든 메모리 셀들은 저장 데이터를 소실한다. 따라서, 메모리 셀들에 저장된 데이터를 비트라인 센스앰프들을 통해 센싱하고 래치해 두어야 한다. 이와는 달리 저항성 메모리의 경우 워드라인이 일단 활성화된 후에라도 셀 데이터는 그대로 유지된다. 저항성 메모리 셀은 불휘발성 메모리 셀이기 때문이다. 그러므로, 반드시 모든 셀 데이터가 센싱될 필요는 없다.

따라서, 페이지 오픈 동작 모드에서 페이지 내의 모든 셀 데이터를 일괄적으로 센싱함이 없이, 도 13에서와 같이 리드 코맨드가 인가되었을 때 필요한 셀 데이터만 선택적으로 센싱할 수 있는 스킴이 본 발명의 실시 예에서 강구된다.

불필요한 셀 데이터의 센싱을 막고, 선택 센싱을 수행할 경우에 파워 소모는 최소화 또는 줄어들 수 있다. 또한, 파워 노이즈 발생으로 인한 센싱마진 감소의 이슈도 제거 또는 줄어들 수 있다.

도 13에서는 센싱 동작이 리드 코맨드의 수신 이후에 시작되기 때문에, DRAM 대비 tAA 타임이 증가하게 되며, tRCD 타임은 실질적으로 무의미하게 된다.

도 13은 도 12에 대비되며, 도 1, 도 3, 또는 도 5에 따른 예시적 리드 동작 타이밍도이다.

도 13에서 화살표를 기준으로 상부에 보여지는 타이밍은 대조의 명확화 및 이해의 철저를 위해 도 12의 타이밍이 실질적으로 카피된 것이다. 도 12의 경우에는 워드라인을 활성화하는 액티브 코맨드가 인가되면 페이지 내의 모든 셀 데이터를 한꺼번에 센싱하는 올 페이지 센싱이 tRCD 구간 내에서 수행된다. tRCD 타임이 경과된 이후에 리드 코맨드(RD command)가 들어오고 CSL이 활성화되면 비트라인 센스앰프들에 센싱된 데이터가 tAA(Column address access time)이후에 리드 데이터로서 출력된다.

본 발명의 실시 예에서 상기 액티브 코맨드가 제1 코맨드일 경우에 상기 리드 코맨드는 제2 코맨드에 대응될 수 있다.

도 13에서 화살표를 기준으로 하부에 보여지는 타이밍은 도 1, 도 3, 또는 도 5에 따른 예시적 리드 동작 타이밍도이다.

도 13의 하부 타이밍을 참조하면, 액티브 코맨드(ACT)에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인(WL)이 활성화된다.

리드 코맨드(RD)의 수신 후에, 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀에 저장된 데이터가 대응되는 비트라인 센스앰프를 통해 센싱된다. 상기 센싱된 데이터는 센싱출력 제어신호에 따라 리드 데이터로서 출력된다. 상기 하부 타이밍에서 데이터 DQ는 tAA 이후에 리드 데이터로서 출력된다.

본 발명의 실시 예에 따른 센싱 스킴에서는 센싱 딜레이(Sensing delay)만큼 상기 tAA 가 증가되지만, tRCD를 크게 줄일 수 있다. 한편, tCCD 사이클(cycle)의 리드와 라이트 동작도 가능하게 된다. 여기서 tRCD는 RAS to CAS delay time을 의미하고, tCCD는 Column address to column address delay를 가리킨다.

상기 제1 코맨드가 수신된 후부터 상기 제2 코맨드가 수신되기 까지 걸리는 제1 시간은 상기 tRCD 에 대응되고, 상기 제2 코맨드가 수신된 후부터 상기 리드 데이터가 출력되기 까지 걸리는 제2 시간은 상기 tAA에 대응될 수 있다. 본 발명의 실시 예의 경우에 상기 제1 시간은 상기 제2 시간보다 동작의 특성상 짧게 된다.

액티브 코맨드 시에 페이지 내의 모든 셀 데이터를 한번에 센싱하는 것이 아니라, 리드 코맨드가 들어오면 리드가 필요한 셀 데이터만 비로소 센싱하는 본 발명의 실시 예에서의 센싱 방법은 페이지 오픈 동작 모드에서 파워 노이즈에 기인하는 센싱 마진 감소를 방지하거나 최소화하는데 효과가 있다.

도 14는 도 13의 변형적 리드 동작 타이밍도 이다.

도 14의 참조부호 141의 타이밍은 도 13의 하부 타이밍과 동일한 것이다. 셀 데이터의 센싱이 RD 코맨드가 수신된 이후에 시작되므로, tAA 가 상대적으로 증가 되지만, tRCD 구간이 실질적으로 필요가 없다.

따라서, 참조부호 142의 타이밍에서 보여지는 바와 같이, 액티브 코맨드에 이어 리드 코맨드를 인가하면, 센싱 시점을 빠르게 할 수 있다. 참조부호 142의 타이밍에서는 tRCD가 1클럭으로 설정된 경우이다. 이와 같이 tAA 증가에 의한 레이턴시 증가를 tRCD 감소로써 보상할 수 있다.

센싱 동작이 리드 코맨드가 수신된 이후부터 시작되므로, 참조부호 143의 타이밍과 같이, 워드라인 인에이블 타이밍(WL enable timing)은 리드 코맨드의 수신 시점 이후로 시프팅될 수 있다. 이와 같은 타이밍 변경은 동일한 페이지 내의 메모리 셀들과 연결된 모든 워드라인들을 한꺼번에 활성화함이 없이 선택된 워드라인만을 활성화할 수 있도록 해준다. 즉, RD 코맨드에 맞추어 필요한 부분의 워드라인만이 선택적으로 인에이블되도록 할 수 있다. 따라서, 참조부호 143의 동작 타이밍을 도 1이나 도 3의 회로 구성에 적용하면, 리드 동작에서 파워 소모 및 파워 노이즈가 최소화 또는 줄어든다.

도 15는 도 1,3, 또는 도 5에 따른 예시적 라이트 동작 타이밍도 이다.

도 15를 참조하면, 액티브 코맨드(ACT)에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인(WL)이 활성화된다. 상기 액티브 코맨드(ACT)에 이어 라이트 코맨드가 수신되면 라이트 데이터(DQ)의 입력 완료에 응답하여 컬럼선택 제어신호(CSL)와 비트라인 인에이블 신호(BLSA en)가 시점 t10에서 활성화된다.

상기 활성화된 비트라인 인에이블 신호로써 대응되는 비트라인 센스앰프(BLSA)를 구동하면 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀들로 상기 라이트 데이터(DQ)가 저장된다.

도 15의 라이트 동작에서는 라이트 동작의 고속화를 위해 컬럼선택 제어신호(CSL)를 가능한 한 빨리 활성화하는 것이 중요한 이슈이다.

도 16은 도 1,3, 또는 도 5에 따른 예시적 tCCD 연속 리드 동작 타이밍도이다.

도 16을 참조하면, 설정된 tCCD 인터발로 연속적인 RD 코맨드가 들어온 경우에 타이밍이 보여진다.

화살 부호 AR10은 리드 코맨드 RD<0>에 응답하여 센스앰프 SA<0>의 센싱 동작이 완료되는 타이밍을 나타내고 있다.

화살 부호 AR11은 리드 코맨드 RD<1>에 응답하여 센스앰프 SA<1>의 센싱 동작이 완료되는 타이밍을 나타내고 있다.

화살 부호 AR12는 리드 코맨드 RD<2>에 응답하여 센스앰프 SA<2>의 센싱 동작이 완료되는 타이밍을 나타내고 있다.

여기서, 페이지 오픈 동작 모드에서의 tCCD는 4 클럭으로 가정하였다.

이와 같이, 액티브 코맨드가 수신된 이후(워드라인에 인에이블된 후)에 연속적으로 3개의 RD 코맨드가 들어올 경우, 각각의 리드 코맨드에서 필요로 하는 셀 데이터는 각기 대응되는 BLSA에 의해 순차적으로 센싱된다. 각기 센싱된 셀 데이터는 화살부호들 AR20,AR21,AR22에서 보여지는 바와 같이, 순차적으로 외부로 리드 아웃된다.

도 17은 도 5의 저항성 메모리 장치의 리드 및 라이트 동작의 제어 개념을 설명하기 위해 대비적으로 나타낸 동작 타이밍도 이다.

WR 코맨드(command)가 들어왔을 경우, 라이트 동작의 고속화를 위해 해당 워드라인의 인에이블 시점에 맞추어 해당 CSL 이 최대한 빨리 인에이블된다. 해당 CSL이 인에이블된 경우에 CSL에 나타나는 라이트 데이터가 곧바로 BLSA을 통해 해당 메모리 셀에 라이트된다. 타임 구간 T10은 메모리 셀의 스위칭 타임을 가리킨다.

한편, RD 코맨드가 들어왔을 경우에는, BLSA에 의해 셀 데이터의 센싱이 끝나는 시점 이후에 해당 CSL 이 비로소 인에이블된다. 즉, 리드 동작에서는 타임 구간 T20만큼 센싱 딜레이를 보장하는 것이 필요하다. 해당 CSL이 인에이블된 경우에 CSL에 나타나는 센싱 데이터는 외부로 리드 아웃된다.

도 18은 본 발명에 적용가능한 자기 메모리 셀의 동작 원리를 설명하기 위해 제시된 도면이다.

MRAM은 자성의 성질 중에서 스핀이 업(Up)과 다운(Down)으로 나뉘어지는 것을 이용하는 메모리이다. 즉, MRAM은 자성 요소들을 이용하는 비휘발성 메모리 기술인 것이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과함에 따라 스핀-편광되는 전자들을 이용한다. 또한, STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로 나뉠 수 있다.

자기장을 이용하여 도전성 물질의 저항을 변화시키는 이른바 자기 저항 효과(magneto-resistance effect)를 이용하는 전형적인 MRAM은 MTJ(Magnetic Tunnel Junction)로 형성된 저항 메모리 셀들을 포함한다.

강자성체의 자화 상태에 따라 MTJ를 통과하여 흐르는 터널링 전류(또는 터널링 저항)가 변화된다. MTJ가 중간에 개재된 강자성체는 자유층(free layer) 및 고정층(pinned layer)를 포함하며, 자유층과 고정층에서 자화 방향이 서로 평행할 경우 터널링 저항은 최소이며, 자유층과 고정층에서의 자화 방향이 서로 반평행할 경우 터널링 저항은 최대일 수 있다. 고정층에 피닝층(pinning layer)으로 지칭되는 반강자성층(anti-ferromagnetic layer)이 부가될 경우 고정층의 자화 방향은 고정되어, 터널링 저항은 자유층의 자화 방향에 따라 변할 수 있다. 여기서 자유층의 자화 방향은 비트 라인 및 워드 라인을 따라 흐르는 전류에 의해 형성되는 자기장을 이용하여 스위칭될 수 있다. 그런데, 상기와 같은 방법은 저항성 메모리 장치가 고집적화될수록 자유층의 보자력(coercivity)이 증가하여 원하지 않는 자유층이 스위치될 수 있다. 따라서, 스핀 전달 토크(STT; Spin Transfer Torque) 방식을 이용하는 자기 메모리 장치나 토글 스위칭(toggle switching) 라이팅 방식을 이용하는 자기 메모리 장치에 대한 관심이 보다 높아진다.

스핀 전달 토크 방식을 이용한 자기 메모리 장치는 자기 메모리 장치에서 스핀이 분극화되는 방향으로 전류를 제공함으로써 전자의 스핀 전달(spin transfer of electron)을 이용하여 자유층을 원하는 방향으로 스위치할 수 있다. 이에 따르면 셀 사이즈가 감소함에 따라 요구되는 전류의 양이 상대적으로 감소하므로, 저항성 메모리 장치를 고집적화시킬 수 있다.

워드 라인 및 비트 라인은 교차점에서 45°방향만큼 비스듬하게 배치될 수 있으며, MTJ 소자는 순차적으로 적층된 제2 마그네틱 영역, 터널링 배리어 및 제1 마그네틱 영역을 포함할 수 있다. 여기서, 제1 및 제2 마그네틱 영역은 상부 강자성층, 하부 강자성층 및 이들 사이에 삽입된 반자성 커플링 스페이서층을 포함하는 SAF(Synthetic Anti-Ferromagnetic) 구조체를 포함할 수도 있다.

도 18을 참조하면, STT-MRAM 셀은 자기 터널 접합(MTJ)소자(105), 트랜지스터(110), 비트 라인(120), 및 워드 라인(130)을 포함한다. 예를 들어, MTJ 소자(105)는 예시된 것처럼, 절연(터널 배리어)층에 의해 분리되는 고정층(pinned layer) 및 자유층(free layer)으로 형성되며, 이들 각각은 자기장을 보유할 수 있다. 소스 라인(140)은 라인(114)을 통해 셀 억세스를 위한 상기 트랜지스터(110)에 연결된다.

BLSA(150)는 비트 라인 레퍼런스(170)의 신호레벨과 비트 라인(120)의 신호레벨을 비교하고 그 비교된 차이를 증폭할 수 있다.

자기 터널 접합(MTJ)소자(105)는 바닥 전극(BE) 플레이트(180)로서 알려진 금속층 상에서 성장될 수 있으며, 상기 바닥 전극(BE) 플레이트(180)는 시드(미도시)를 통해 트랜지스터(110)의 상부 부분(112)에 접속된다. 상기 BE 플레이트(180)의 기계적 표면 특성들, 이를 테면 표면 평탄도(flatness)또는 조도(roughness)는 MTJ 소자(105)의 성능에 영향을 미친다. 일반적으로, BE 플레이트(180)는 강성의 연마된 금속 이를 테면 MTJ 소자(105)상에 형성하기에 적합한 기계적 특성들을 갖는 티타늄 합금 또는 이와 유사한 금속으로 형성될 수 있다.

RP(저저항)상태의 MTJ 소자(105)에 라이트 전류를 고정층에서 자유층으로 흐르도록 하면, 자유층의 자화방향이 반대로 바뀌어 MTJ 소자(105)는 RAP(고저항)상태로 변화된다. MTJ 소자(105)가 저저항 상태에서 고저항 상태로 바뀌는 경우를 흔히 리셋이라 하고 메모리 셀에는 데이터 "1"이 저장되는 것으로 설정한다. 상기 RP에서 R은 저항을 P는 패러랠을 각기 의미한다.

한편, RAP(고저항)상태의 MTJ 소자(105)에 라이트 전류를 자유층에서 고정층으로 흐르도록 하면, 자유층의 자화방향이 반대로 바뀌어 MTJ 소자(105)는 RP(저저항)상태로 변화된다. MTJ 소자(105)가 고저항 상태에서 저저항 상태로 바뀌는 경우를 흔히 셋이라 하고 메모리 셀에는 데이터 "0"이 라이트되는 것으로 가정한다. 상기 RAP에서 R은 저항을 AP는 안티 패러랠을 각기 의미한다.

따라서, 저항성 메모리 장치의 라이트 동작은 상기 리셋 동작과 셋 동작을 포함하며, 필요에 따라 프로그램 동작으로 불려지기도 한다.

RP(저저항)상태의 MTJ 소자(105)를 억세스하여 데이터를 리드 시에 리드 전류는 고정층에서 자유층으로 흐른다. 이를 편의상 제1 방향(A1)이라 하면, 제1 방향으로 전류는 상대적으로 잘 흐르고, 센스앰프에 의해 MTJ 소자(105)는 저저항 상태로 감지된다. 이 경우에는 데이터 0이 리드된다.

RAP(고저항)상태의 MTJ 소자(105)를 억세스하여 데이터를 리드 시에도 리드 전류는 고정층에서 자유층으로 흐른다. 즉, RAP(고저항)상태의 메모리 셀을 리드 시에도 상기 제1 방향(A1)으로 리드 전류가 흐르며, 이때 전류는 상대적으로 잘 흐르지 못한다. 이에 따라 센스앰프에 의해 MTJ 소자(105)는 고저항 상태로 감지된다. 이 경우에는 데이터 1이 리드된다.

전압 발생회로가 저항성 메모리 장치에 구비될 수 있다. 상기 전압 발생회로는 메모리 셀로부터 데이터를 리드하는 리드 동작이 수행될 때 리드 전압을 발생하고, 상기 메모리 셀에 데이터를 저장하는 라이트 동작이 수행될 때 라이트 전압을 생성한다.

도 19는 도 18의 메모리 셀의 등가 회로도이다.

도 19를 참조하면, STT-MRAM 셀은 억세스 트랜지스터(510)에 연결된 워드라인(WL)을 포함한다. 데이터 저장 소자인 MTJ 소자(520)소자는 단순한 저항(R)으로 표현되어 있다. 도 19에서 나타낸 억세스 트랜지스터(510) 및 자기 터널 접합 소자(520)는 도 18에서 트랜지스터(110) 및 MTJ 소자(105)에 등가적으로 각기 대응된다.

상기 억세스 트랜지스터(510) 및 자기 터널 접합 소자(520)는 비트 라인(BL)과 소스 라인(SL) 사이에 배치된다. 라이트 동작 동안 상태 "0"에 대해서 WL=H, BL=H 그리고 SL=L이다. 또한, 상태 "1"에 대해서 WL=H, BL=L 그리고 SL=H이다.

본 발명의 실시예에서 상기 H는 높은 전압/로직 레벨이고 L은 낮은 전압/로직 레벨을 가리킨다. 전압 레벨들은 공급 전압 레벨들(예를 들어, Vdd 및 0)일 수 있거나 공급 전압 레벨들보다 높거나 낮을 수 있다. 상기 배열 및 상태 조건들은 단지 본 발명의 실시 예의 논의를 위해 제공된 것이며, 논의된 상태나 조건들에 제한되지 않음을 인식하여야 할 것이다.

도 20은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도이다.

도 20을 참조하면, 스마트 폰이 될 수도 있는 모바일 기기는 멀티 포트 MRAM(110), 제1 프로세서(210), 제2 프로세서(310), 디스플레이부(410), 유우저 인터페이스(510), 카메라 유닛(600), 및 모뎀(700)을 포함할 수 있다.

상기 멀티 포트 MRAM(110)은 제1-3버스들(B10,B20,B22)과 연결되는 3개의 포트들을 가지며, 상기 제1 프로세서(210)와 제2 프로세서(310)에 연결되어 있다. 보다 구체적으로, 상기 멀티포트 MRAM(110)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서인 제1 프로세서(210)에 연결되고, 멀티포트 MRAM(110)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서인 제2 프로세서(310)에 연결된다. 또한, 멀티포트 MRAM(110)의 제3 포트는 제3 버스(B22)를 통해 상기 제2 프로세서(310)에 연결된다.

따라서, 하나의 멀티 포트 MRAM(110)은 하나의 스토리지 메모리와 두개의 DRAM을 대체할 수 있다. 상기 멀티 포트 MRAM(110)은 도 5와 같은 메모리 장치로 구현될 수 있다.

결국, 도 20의 멀티 포트 MRAM(110)은 3개의 포트를 구비하고 DRAM과 플래시 메모리의 역할을 함께 수행할 수 있다. 그러한 경우에 상기 멀티포트 MRAM(110)은 DRAM 인터페이스로 동작될 수 있으므로 DRAM을 대체할 수 있게 된다. 또한, 페이지 오픈 팔리시를 지원하면서도 비트라인 센스앰프들의 설치 개수가 최소화되기 때문에 멀티포트 MRAM(110)의 칩 사이즈가 최소화 또는 줄어든다. 그러므로 줄어든 칩 사이즈 만큼 메모리 셀들을 더 배치할 수 있으므로 메모리 덴시티가 늘어날 수 있다.

또한, 페이지 오픈 동작 모드에서 활성화된 워드라인에 연결된 모든 메모리 셀들을 센싱함이 없이, 선택된 메모리 셀에 대한 선택 센싱 동작이 구현될 수 있으므로, 메모리 동작 시의 파워 소모 및 파워 노이즈가 최소화 또는 줄어든다. 따라서, 이를 적용한 모바일 기기의 퍼포먼스가 높아지고 배터리 소모기간이 증가될 수 있다.

그리고, 하나의 저항성 메모리 장치가 2개의 DRAM과 하나의 플래시 메모리를 겸하게 되므로, 모바일 기기의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, DRAM을 탑재하던 기존의 프로세서들의 연결구성을 변경함이 없이 저항성 메모리 장치를 그대로 대체할 수 있으므로 호환성이 개선된다.

상기 제1 버스(B10)의 인터페이스는 휘발성 메모리 인터페이스일 수 있으며, 상기 제1 포트는 상기 제1 프로세서(210)로부터 발생된 제1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하여 멀티포트 MRAM(110)의 내부 회로블록으로 전달한다. 또한, 상기 제1 포트는 상기 멀티포트 MRAM(110)의 제1 데이터를 상기 제1 프로세서(210)로 제공한다. 이 경우에 상기 제1 데이터는 병렬 데이터일 수 있다.

상기 제3 버스(B22)의 인터페이스도 휘발성 메모리 인터페이스일 수 있으며, 상기 제3 포트는 상기 제2 프로세서(210)로부터 발생된 제3 패킷 데이터(DQ3/ADDR3/CMD3)를 수신하여 멀티포트 MRAM(110)의 내부 회로블록으로 전달한다. 또한, 상기 제3 포트는 상기 멀티포트 MRAM(110)의 제3 데이터를 상기 제2 프로세서(310)로 제공한다.

이 경우에 상기 제1,3 데이터는 직렬 또는 병렬 데이터일 수 있다. 클럭 발생기(미도시됨)는 외부 클럭신호(CLK)에 기초하여 제1 내부 클럭신호(ICLK1) 및 제3 내부 클럭신호(ICLK3)를 발생할 수 있다. 이 경우에 제1 내부 클럭신호(ICLK1)와 제3 내부 클럭신호(ICLK3)는 주파수가 서로 다를 수 있다.

한편, 상기 제2 버스(B20)의 인터페이스는 낸드 플래시와 같은 불휘발성 메모리 인터페이스일 수 있으며, 상기 제2 포트는 상기 제2 프로세서(310)로부터 발생된 제2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하여 멀티포트 MRAM(110)의 내부 회로블록으로 전달한다. 또한, 상기 제2 포트는 상기 멀티포트 MRAM(110)의 제2 데이터를 상기 제2 프로세서(310)로 제공한다. 이 경우에 상기 제2 데이터는 직렬 또는 병렬 데이터일 수 있다.

상기 제1,2 프로세서들(210,310)과 상기 MRAM(110)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 MRAM(110)은 상기 모바일 기기에 임베디드될 수도 있다.

상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 제1 프로세서(210)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(700)이 연결될 수 있다.

대용량의 정보 저장을 위해 상기 제1 프로세서(210) 또는 제2 프로세서(310)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.

상기 디스플레이 부(410)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 부(410)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

카메라 유닛(600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 제2 프로세서(310)와 연결된다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

상기 MRAM(110)칩이나 상기 플래시 메모리의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 20에서 MRAM 이 설치된 것을 예로 들었으나, 다양한 종류의 불휘발성 메모리가 사용될 수 있다.

상기 불휘발성 메모리는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 불휘발성 메모리는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 21은 본 발명의 개념에 따른 자기 메모리 장치를 갖는 스마트 카드를 도시한 도면이다.

도 21을 참조하면, 스마트 카드(10)는 메모리 콘트롤러(14)와 반도체 메모리 장치(12)를 포함한다. 여기서, 상기 반도체 메모리 장치(12)는 예를 들어, MRAM으로 구현될 수 있다. 상기 메모리 콘트롤러(14)는 상기 MRAM(12)에 스마트 카드의 동작에 필요한 데이터를 라이트한다. 상기 MRAM(12)은 리드 명령을 수신 시에, 자기 메모리 셀에 제1 방향 및 제2 방향 중 선택된 어느 하나의 방향으로 리드 전류를 인가하고, 상기 리드 전류의 흐름 세기를 감지하여 상기 선택된 자기 메모리 셀에 저장된 데이터를 리드한다.

도 21에서 상기 MRAM(12)은 도 5와 같은 저항성 메모리 장치로 구현될 수 있다. 상기 MRAM(12)은 페이지 오픈 팔리시를 지원하면서도 비트라인 센스앰프들의 설치 개수가 최소화되는 구성을 가지기 때문에 스마트 카드에 사이즈 트러블 없이 장착될 수 있다. 또한, 페이지 오픈 시에도 선택 센싱 동작을 수행할 수 있기 때문에 리드 에러가 최소화된다. 따라서, 이를 적용한 스마트 카드의 퍼포먼스가 높아진다.

도 22는 본 발명의 개념에 따른 자기 메모리 장치를 갖는 메모리 시스템을 도시한 도면이다.

도 22를 참조하면, 메모리 시스템(20)은 버스(21)에 전기적으로 연결된 CPU(22), 에스램(24), 메모리 콘트롤러(26) 및 MRAM(28)를 포함한다. 여기서 MRAM(28)은 본 발명의 개념에 따라 설명된 바와 같은 리드 동작 및 라이트 동작을 가질 수 있다.

MRAM(28)에는 CPU(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 콘트롤러(26)를 통해 저장될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있다. 메모리 콘트롤러(26)와 MRAM(28)은, 예를 들면, SSD(Solid State Drive/Disk)로 구성될 수도 있다.

도 22의 경우에 MRAM은 칩 사이즈 축소된 구성과 개선된 리드 동작 및 라이트 동작을 가지므로, 메모리 시스템의 동작 신뢰성을 높인다.

도 23은 메모리 카드에 적용된 본 발명의 응용 예를 도시한 도면이다.

본 발명의 개념에 따른 MRAM(1210)는 메모리 카드(1200)에 응용될 수 있다. 일 예로, 메모리 카드(1200)는 호스트와 MRAM(1210) 간의 제반 데이터 교환을 제어하는 메모리 콘트롤러(1220)를 포함할 수 있다.

상기 메모리 콘트롤러(1220)내에서, 에스램(1221)은 중앙처리장치(CPU:1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(Host)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(ECC:1224)는 저항성 메모리 장치(1210)로부터 리드된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 저항성 메모리 장치(1210)와 메모리 콘트롤러(1220)간의 인터페이싱을 담당한다. 중앙처리장치(1222)는 메모리 콘트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

상기 MRAM(1210)은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, 칩 사이즈 축소된 구성과 개선된 리드 동작 및 라이트 동작을 가지므로, 메모리 카드의 동작 퍼포먼스를 높인다.

도 24는 정보 처리 시스템에 적용된 본 발명의 응용 예를 도시한 도면이다. 도 24를 참조하면, 정보 처리 시스템(1300)은 본 발명의 개념에 따른 MRAM(1311)을 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일예로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(MODEM:1320), CPU(1330), 램(1340), 유저 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)에는 CPU(1330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일예로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.

메모리 콘트롤러(1312)와 함께 상기 메모리 시스템(1310)을 구성하는 상기 MRAM(1311)은 비트라인 센스앰프의 개수가 최대로 줄어드는 구성을 가지고, 또한 개선된 리드 동작 및 라이트 동작을 가지므로, 정보 처리 시스템의 퍼포먼스가 개선된다.

도 25는 본 발명의 개념에 따른 저항성 메모리 장치가 적용된 SSD의 블록도이다.

본 발명의 응용은 솔리드 스테이트 드라이브(Solid State Drive: 이하, 'SSD'라고 함)에도 가능하다.

도 25를 참조하면, SSD(4000)는 MRAM 모듈(4100) 및 SSD 제어기(4200)를 포함한다.

단품의 MRAM 모듈(4100)은 도 1, 도 3, 또는 도 5에서 도시되고 설명된 바와 같은 구성 및 동작을 동일하게 가질 수 있다.

SSD 제어기(4200)는 복수의 MRAM으로 구성된 MRAM 모듈(4100)을 제어한다. 상기 SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 메모리 인터페이스(4240)를 포함한다. 호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환할 수 있다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 수 있다. 호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.

캐쉬 버퍼(4230)는 외부와 MRAM 모듈(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 취급될 수 있으며, 에스램(SRAM)으로 구현될 수 있다. 도면에서 상기 캐쉬 버퍼(4230)는 SSD 제어기(4200) 내부에 포함되어 있지만, 본 발명이 반드시 여기에 한정될 필요는 없다. 예를 들어 상기 캐쉬 버퍼(4230)는 SSD 제어기(4200)의 외부에도 포함될 수 있다.

메모리 인터페이스(4240)는 저장 장치로 사용되는 MRAM 모듈(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 메모리 인터페이스(4240)는 MRAM 모듈 뿐만 아니라 PRAM 모듈, 또는 RRAM 모듈을 지원하도록 구성될 수 있다.

MRAM 모듈(4100)이나 기타 다른 모듈을 구성하는 저항성 메모리 셀의 형태는 셀 당 1 비트의 데이터가 저장되는 단일-레벨 메모리 셀 또는 셀 당 복수 비트의 데이터가 저장되는 멀티-레벨 메모리 셀로 구성될 수 있다.

상기 MRAM 모듈(4100)을 구성하는 MRAM은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, 칩 사이즈 축소된 구성과 개선된 리드 동작 및 라이트 동작을 가지므로, SSD의 동작 퍼포먼스를 높이고, SSD의 제조 코스트를 낮춘다.

도 26은 컴퓨팅 시스템에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 26의 컴퓨팅 시스템은 도 25에 도시된 SSD(4000)를 구비할 수 있다.

도 26을 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), MRAM(5300), 입출력 장치(5400), 및, SSD(5500)를 포함한다.

중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 동작하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. MRAM(5300)은 중앙처리장치(5100)가 실행될 때 발생되는 작업용 데이터가 임시로 저장된다. 상기 MRAM(5300)은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, DRAM 인터페이스로 호환되고, 칩 사이즈 축소된 구성과 개선된 리드 동작 및 라이트 동작을 가지므로, DRAM을 대체하는 메모리로서 기능할 수 있다.

입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.

비록 도면에는 도시되지 않았지만, 상기 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.

SSD(5500)는 읽기 가능한 저장 장치로서, 도 25에 도시된 SSD(4000)와 동일하게 구현될 수 있다.

도 26의 컴퓨팅 시스템은 DRAM과 호환되는 MRAM을 구비한다. 상기 MRAM은 본 발명의 실시 예의 도면들을 통해 설명된 바와 같이, 칩 사이즈 축소된 구성과 개선된 리드 동작 및 라이트 동작을 가진다. 따라서, 컴퓨팅 시스템의 동작 퍼포먼스가 높아지고, 제조 코스트가 낮아지며, 전력 소모가 최소화 또는 줄어든다.

도 27은 전자기기에 적용된 본 발명의 다른 응용 예를 도시한 블록도이다.

도 27을 참조하면, 전자기기(6000)는, 프로세서(6100), 롬(6200), MRAM(6300), 및 플래시 인터페이스(6400), 및 SSD(6500)를 포함한다.

프로세서(6100)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(6300)을 억세스한다. 또한, 프로세서(6100)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(6200)을 억세스한다. 인터페이스(6400)는 전자기기(6000)와 SSD(6500) 사이의 인터페이싱을 수행한다. SSD(6500)는 전자기기(6000)에 착탈이 가능할 수 있다.

도 27에서 상기 MRAM(6300)은 DRAM 인터페이스를 통해 상기 프로세서(6100)에 의해 억세스될 수 있다. 따라서, 페이지 오픈 팔리시의 지원에 의해 상기 MRAM(6300)은 페이지 오픈 동작 모드를 수행할 수 있다. 그러한 경우에 리드 코맨드가 수신된 후에 필요한 셀 데이터만을 선택적으로 센싱하는 선택 센싱동작이 수행될 수 있다. 따라서, 상기 프로세서(6100)는 리프레쉬 제어의 부담 없이, 상기 MRAM(6300)을 DRAM처럼 사용할 수 있다.

따라서, 전술한 바와 같은 본 발명의 실시 예에 따른 효과들이 제공되므로 전자기기의 퍼포먼스는 개선된다.

상기 전자기기(6000)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 메모리 셀 어레이의 세부적 구성, 리드 동작 및 라이트 동작의 구동 타이밍을 다양하게 변경 및 변형할 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 로우 디코더
200: 퓨전 디코더
300: 메모리 셀 어레이
350: 비트라인 센스앰프

Claims

제1 코맨드에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인을 활성화하고;
제2 코맨드의 수신 후에, 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀에 저장된 데이터를 대응되는 비트라인 센스앰프를 통해 센싱하고;
상기 센싱된 데이터를 센싱출력 제어신호에 따라 리드 데이터로서 출력하는 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 제1 코맨드가 수신된 후부터 상기 제2 코맨드가 수신되기 까지 걸리는 제1 시간은 상기 제2 코맨드가 수신된 후부터 상기 리드 데이터가 출력되기 까지 걸리는 제2 시간보다 짧은 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 하나의 워드라인이 일단 활성화되면, 상기 제2 코맨드는 페이지 오픈 팔리시의 구현을 위해 설정된 최소 시간 간격단위로 연속적으로 인가되는 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 비트라인 센스앰프는 각기 서로 다른 페이지들에 속한 비트라인들에 공유되어 페이지 선택 시 상기 비트라인들 중 하나와 동작적으로 연결되는 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 비트라인 센스앰프는 설정된 페이지 사이즈에 대응하여 하나의 서브 메모리 셀 어레이 내에서 복수로 구비되는 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 적어도 하나의 워드라인이 활성화되는 시점은 컬럼 어드레스가 수신된 후인 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 메모리 셀은 자기 메모리 셀인 저항성 메모리 장치의 리드 동작 제어방법.
제1항에 있어서,
상기 선택된 페이지에 대응되는 메모리 셀은 로우 어드레스의 일부 비트들을 디코딩함에 의해 선택되는 저항성 메모리 장치의 리드 동작 제어방법.
제1 코맨드와 제2 코맨드의 수신 후에, 복수의 워드 라인들 중 상기 액티브 코맨드에 따라 지정된 워드라인을 활성화하고;
상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 페이지 선택신호에 의해 선택된 메모리 셀에 저장된 데이터를 대응되는 비트라인 센스앰프를 통해 센싱하고;
상기 센싱된 데이터를 컬럼선택 제어신호에 따라 리드 데이터로서 출력하는 저항성 메모리 장치의 리드 동작 제어방법.
제9항에 있어서,
상기 컬럼선택 제어신호는 컬럼 어드레스의 일부 비트들을 디코딩함에 의해 활성화되는 저항성 메모리 장치의 리드 동작 제어방법.
제9항에 있어서,
상기 제1 코맨드가 수신된 후부터 상기 제2 코맨드가 수신되기 까지 걸리는 제1 시간은 상기 제2 코맨드가 수신된 후부터 상기 리드 데이터가 출력되기 까지 걸리는 제2 시간보다 짧은 저항성 메모리 장치의 리드 동작 제어방법.
제9항에 있어서,
상기 하나의 워드라인이 일단 활성화되면, 상기 제2 코맨드는 서로 다른 페이지의 데이터가 순차로 센싱되도록 하기 위해 설정된 제3 시간 간격으로 연속적으로 인가되는 저항성 메모리 장치의 리드 동작 제어방법.
제9항에 있어서,
상기 비트라인 센스앰프는 각기 서로 다른 페이지들에 속한 비트라인들에 공유되고 독립적으로 구동되는 저항성 메모리 장치의 리드 동작 제어방법.
제13항에 있어서,
상기 비트라인 센스앰프는 가변 설정된 페이지 사이즈에 대응하여 하나의 서브 메모리 셀 어레이 내에서 복수로 구비되는 저항성 메모리 장치의 리드 동작 제어방법.
제13항에 있어서,
상기 메모리 셀의 워드라인 및 상기 메모리 셀의 비트라인은 로우 어드레스의 일부 비트들을 디코딩함에 의해 선택되는 저항성 메모리 장치의 리드 동작 제어방법.
제1 코맨드에 응답하여 복수의 워드 라인들 중 적어도 하나의 워드라인을 활성화하고;
제2 코맨드가 수신되면 라이트 데이터의 입력 완료에 응답하여 컬럼선택 제어신호와 비트라인 인에이블 신호를 활성화하고;
상기 활성화된 비트라인 인에이블 신호로써 대응되는 비트라인 센스앰프를 구동하여 상기 활성화된 워드라인에 연결된 모든 메모리 셀들 중 선택된 페이지에 대응되는 메모리 셀들로 상기 라이트 데이터가 저장되도록 하는 저항성 메모리 장치의 라이트 동작 제어방법.
각각의 메모리 셀이 워드라인들과 비트라인들의 교차점에 매트릭스 형태로 배치된 서브 메모리 셀 어레이를 복수로 포함하는 메모리 뱅크를 복수로 구비하는 메모리 셀 어레이;
상기 서브 메모리 셀 어레이에 적어도 하나 이상 배치되며, 상기 비트라인들 중 서로 다른 페이지들에 속한 비트라인들에 공유되며 페이지 선택 시 상기 공유되는 비트라인들 중 하나와 동작적으로 연결되는 비트라인 센스앰프;
상기 공유되는 비트라인들 중 하나의 비트라인이 상기 비트라인 센스앰프에 연결되도록 하기 위해 페이지 선택 신호를 생성하는 제1 디코더; 및
상기 워드라인들 중 하나를 선택하기 위한 워드라인 선택신호를 생성하며, 상기 비트라인 센스앰프의 센싱 출력단과 입출력 라인 사이를 선택적으로 연결하기 위해 서브 블럭 선택신호를 생성하는 제2 디코더를 포함하는 저항성 메모리 장치.
제17항에 있어서,
상기 제1 디코더는 로우 어드레스의 일부 비트를 디코딩하여 상기 페이지 선택 신호를 생성하는 저항성 메모리 장치.
제17항에 있어서,
상기 제2 디코더는 로우 어드레스와 컬럼 어드레스를 디코딩하는 디코더인 저항성 메모리 장치.
제17항에 있어서, 상기 메모리 뱅크 내의 상기 서브 메모리 셀 어레이들의 워드라인들이 인에이블되어 페이지 오픈이 수행될 시, 상기 비트라인 센스앰프는 컬럼 어드레스 및 리드 코맨드가 수신된 이후에, 독립적으로 인에이블되어 상기 페이지 선택 신호에 의해 선택된 비트라인에 연결된 메모리 셀의 데이터를 센싱하는 저항성 메모리 장치.