KR20170134989A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는, 상기 메모리 셀 어레이의 제1 영역의 메모리 셀들을 테스트하여 상기 제1 영역에 포함된 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 판별된 페일 어드레스를 상기 제1 영역과는 다른 상기 메모리 셀 어레이의 제2 영역에 저장한다. 따라서 테스트 모드에서 메모리 셀 어레이의 사용성을 증가시킬 수 있다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell)들을 포함한다. 반도체 메모리 장치가 고집적화 및 고속화됨에 따라 메모리 셀들 중 정상적으로 동작하지 않는 결함 셀의 비율이 높아지고 있다. 반도체 메모리 장치의 수율을 향상시키기 위하여, 결함 셀을 효율적으로 리페어(repair)하기 위한 방법이 요구된다.
이에 따라, 본 발명의 일 목적은 사용성을 증가시키고 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 일 목적은 사용성을 증가시키고 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는, 상기 메모리 셀 어레이의 제1 영역의 메모리 셀들을 테스트하여 상기 제1 영역에 포함된 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 판별된 페일 어드레스를 상기 제1 영역과는 다른 상기 메모리 셀 어레이의 제2 영역에 저장한다.
예시적인 실시예에 있어서, 상기 제1 영역의 메모리 셀들은 복수의 테스트 항목들 각각에 대하여 워드라인 단위로 테스트되고, 상기 복수의 테스트 항목들 각각에 관한 테스트 결과가 상기 제2 영역으로 전송되고, 상기 복수의 테스트 항목들 각각에 관한 테스트 결과가 상기 제2 영역에서 누적되어 상기 페일 셀들로 검출될 수 있다.
예시적인 실시예에 있어서, 상기 판별된 페일 어드레스는 룩-업 테이블의 형태로 상기 제2 영역에 저장될 수 있다.
예시적인 실시예에 있어서, 상기 제2 영역에 저장하는 단계는 상기 페일 어드레스를 중복하여 상기 제2 영역에 저장하는 단계를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 영역에 저장하기 위하여, 상기 페일 어드레스를 인코딩하고, 상기 인코딩된 페일 어드레스를 중복하여 상기 제1 영역에 저장할 수 있다. 상기 페일 어드레스는 상기 반도체 메모리 장치에 포함되는 에러 정정 회로를 이용하여 인코딩될 수 있다.
예시적인 실시예에 있어서, 상기 제2 영역에 저장된 상기 페일 어드레스를 독출하여 상기 반도체 메모리 장치에 포함되는 안티-퓨즈 어레이에 프로그래밍할 수 있다.
상기 제2 영역에 저장하기 위하여, 상기 페일 어드레스를 인코딩하고, 상기 인코딩된 페일 어드레스를 중복하여 상기 제1 영역에 저장할 수 있다. 상기 페일 어드레스를 독출하기 위하여 상기 중복하여 저장된 상기 인코딩된 페일 어드레스를 독출하고, 상기 독출된 인코딩된 페일 어드레스에 대하여 다수 판정을 수행하여 다수를 나타내는 부호화된 페일 어드레스를 선택하고, 상기 선택된 페일 어드레스를 디코딩할 수 있다.
예시적인 실시예에 있어서, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함되고, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 상기 제1 뱅크 어레이와는 다른 제2 뱅크 어레이에 포함될 수 있다.
예시적인 실시예에 있어서, 상기 제1 영역과 상기 제2 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함될 수 있다.
상기 제1 영역과 상기 제2 영역은 비트라인 감지 증폭기를 공유하지 않을 수 있다.
예시적인 실시예에 있어서, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함되고, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 상기 제1 뱅크 어레이와는 다른 복수의 뱅크 어레이들에 각각 포함될 수 있다.
예시적인 실시예에 있어서, 복수의 테스트 항목들에 대하여 상기 제1 영역에 대한 상기 테스트가 완료되고, 상기 복수의 테스트 항목들 각각에 대한 테스트 결과가 상기 제2 영역에 누적되어 저장된 후, 상기 제2 영역이 테스트될 수 있다. 상기 제1 영역이 테스트되는 동안, 상기 복수의 테스트 항목들 각각이 상기 반도체 메모리 장치의 리프레쉬 주기와 관계없는 테스트 항목인 경우, 상기 제1 영역은 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 더 긴 리프레쉬 주기로 리프레쉬되고, 상기 제2 영역은 상기 표준에서 정의된 리프레쉬 주기 이하의 리프레쉬 주기로 리프레쉬될 수 있다. 상기 제1 영역과 상기 제2 영역은 서로 다른 신뢰도 수준을 제공할 수 있다.
예시적인 실시예에 있어서, 복수의 테스트 항목들에 대하여 상기 제1 영역에 대한 상기 테스트가 완료되고, 상기 복수의 테스트 항목들 각각에 대한 테스트 결과가 상기 제2 영역에 누적되어 저장된 후, 상기 제2 영역이 테스트될 수 있다. 상기 복수의 아이템들 중 하나가 상기 반도체 메모리 장치의 리프레쉬 주기와 관련되는 경우, 상기 제1 영역은 상기 리프레쉬 주기와 관련된 테스트 항목이 요구하는 리프레쉬 주기로 리프레쉬될 수 있다. 상기 제1 영역과 상기 제2 영역은 서로 다른 신뢰도 수준을 제공할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 테스트/리페어 관리 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비한다. 상기 테스트/리페어 관리 회로는 테스트 모드를 지시하는 모드 신호에 응답하여 상기 메모리 셀 어레이의 제1 영역의 메모리 셀들을 테스트하여 상기 제1 영역에 포함된 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 판별된 페일 어드레스를 상기 제1 영역과는 다른 상기 메모리 셀 어레이의 제2 영역에 저장한다. 상기 제어 로직 회로는 부로부터의 커맨드를 디코딩하여 적어도 상기 모드 신호를 생성한다.
예시적인 실시예에 있어서, 상기 복수의 뱅크 어레이들 각각은 복수의 저항성 메모리 셀들 또는 복수의 동적 메모리 셀들을 포함할 수 있다. 상기 반도체 메모리 장치는 안티-퓨즈 어레이 및 리프레쉬 제어 회로를 더 포함할 수 있다. 상기 안티-퓨즈 어레이는 상기 제2 영역으로부터 독출된 상기 페일 어드레스가 프로그램될 수 있다. 상기 리프레쉬 제어 회로는 상기 테스트 모드에서 복수의 테스트 항목들 중 상기 반도체 메모리 장치의 리프레쉬 주기와 관련된 테스트 항목이 테스트되는 동안에는 상기 제1 영역을 상기 리프레쉬 주기와 관련된 테스트 항목이 요구하는 리프레쉬 주기로 리프레쉬하고, 상기 복수의 테스트 항목들 중 상기 리프레쉬 주기와 관련되지 않은 테스트 항목들이 테스트되는 동안에는 상기 제1 영역은 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 더 긴 리프레쉬 주기로 리프레쉬하고, 상기 제2 영역은 상기 표준에서 정의된 리프레쉬 주기 이하의 리프레쉬 주기로 리프레쉬할 수 있다. 상기 안티-퓨즈 어레이는 노멀 모드에서 상기 페일 어드레스에 상응하는 리페어 어드레스를 출력할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 메모리 셀 어레이의 제1 영역을 테스트하고, 제1 영역의 페일 셀들을 포함하는 결함 페이지를 나타내는 페일 어드레스를 메모리 셀 어레이의 제2 영역에 저장함으로써, 테스트 모드에서 메모리 셀 어레이의 사용성을 증가시킬 수 있고, 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않으므로 반도체 메모리 장치를 적은 면적으로 구현할 수 있다. 또한 반도체 메모리 장치가 패키징된 후에 메모리 셀들에 대한 테스트를 임의의 시점에서 수행하여 리페어 동작을 수행할 수 있어 반도체 메모리 장치의 성능을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3b는 도 3a의 반도체 메모리 장치에서 메모리 셀 어레이와 테스트/리페어 관리 회로를 나타낸다.
도 4a 내지 도 4e는 도 3a에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 배치를 나타낸다.
도 7a는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7b는 도 7a에서 제1 뱅크 어레이의 배치를 나타낸다.
도 8은 도 3a의 반도체 메모리 장치에서 안티-퓨즈 박스의 구성을 나타내는 블록도이다.
도 9는 도 3a의 반도체 메모리 장치에서 제1 로우 디코더와 제1 뱅크 어레이를 나타낸다.
도 10a는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 10b는 도 10a의 테스트 동작에서 복수의 테스트 항목들에 대한 테스트 결과가 누적되는 것을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서 테스트 동작을 상세히 나타내는 흐름도이다.
도 15는 도 14의 메모리 셀 어레이의 테스트 동작의 일 실시예를 나타내는 흐름도이다.
도 16은 도 14의 메모리 셀 어레이의 테스트 동작의 다른 실시예를 나타내는 흐름도이다.
도 17은 도 14의 페일 어드레스 독출 동작의 일예를 나타내는 흐름도이다.
도 18은 도 13의 리던던시 리페어 동작의 일예를 나타내는 흐름도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200k) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(MD)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(15)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3a를 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 리프레쉬 제어 회로(245), 에러 정정 회로(410), 테스트/리페어 관리 회로(450) 및 안티-퓨즈 박스(470)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 도 3a에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA) 또는 리페어 어드레스(RP_ADDR)를 디코딩하여 상기 로우 어드레스 또는 리페어 어드레스(RP_ADDR)에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스 또는 리페어 어드레스(RP_ADDR)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(MD)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(MD)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(MD)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(200a)는 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 즉 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 반도체 메모리 장치(200a)의 동작 모드를 나타내는 모드 신호(MS), 에러 정정 회로(410)를 제어하는 제1 제어 신호(CTL1) 및 안티-퓨즈 박스(470)를 제어하는 제2 제어 신호(CVL2)를 생성할 수 있다. 제어 로직 회로(210)는 모드 신호(MS)는 리프레쉬 제어 회로(245) 및 테스트/리페어 관리 회로(450)에 제공할 수 있다.
테스트/리페어 관리 회로(450)는 테스트 모드임을 나타내는 모드 신호(MS)에 응답하여 활성화될 수 있다. 모드 신호(MS)에 응답하여 활성화된 테스트/리페어 관리 회로(450)는 테스트 패턴(TP)을 입출력 게이팅 회로(290)를 통하여 메모리 셀 어레이(300)의 제1 영역의 메모리 셀들에 제공하고, 테스트 패턴(TP)에 응답하는 테스트 결과 신호(TR)를 수신하여 제1 영역의 메모리 셀들을 테스트할 수 있다. 테스트/리페어 관리 회로(450)는 테스트 결과 신호(TR)에 기초하여 제1 영역의 메모리 셀들 중 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 판별된 페일 어드레스(FL_ADDR)를 메모리 셀 어레이(300)의 제1 영역과는 다른 제2 영역에 저장할 수 있다.
테스트 리페어 관리 회로(450)는 제1 영역의 메모리 셀들에 대하여 워드라인 단위로 상술한 테스트를 수행한 후, 해당 워드라인이 페일 어드레스(FL_ADDR)에 해당하면, 상기 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 프로그램할 수 있다.
안티-퓨즈 박스(470)는 메모리 셀 어레이(300)에 대한 독출/기입 동작시에 페일 셀들에 대한 어드레스가 입력되면, 페일 어드레스(FL_ADDR)에 대응되는 리페어 어드레스(RP_ADDR)를 출력할 수 있다. 리페어 어드레스(RP_ADDR)는 검출된 페일 셀들을 대체하는 리던던시 셀들의 어드레스일 수 있다. 안티-퓨즈 박스(470)에서 제공되는 리페어 어드레스(RP_ADDR)에 응답하여 리던던시 셀들에 대한 기입/독출 동작이 수행될 수 있다. 상술된 동작을 통하여 메모리 셀 어레이(300)에 포함된 페일 셀들은 리던던시 셀들로 대체될 수 있다.
상술한 반도체 메모리 장치(200a)는 페일 셀 테스트 과정에서, 검출되는 페일 어드레스를 안티-퓨즈 박스(470)에 프로그램하기 전 지속적으로 메모리 셀 어레이(300)에 저장할 수 있다. 반도체 메모리 장치(200a)는 테스트 과정에서 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않아 작은 면적으로 구현될 수 있다.
리프레쉬 제어 회로(245)는 테스트 모드를 나타내는 모드 신호(MS)에 응답하여 메모리 셀 어레이(300)의 제1 영역과 제2 영역을 서로 다른 리프레쉬 주기로 리프레쉬할 수 있다. 예를 들어, 리프레쉬 제어 회로(245)는 테스트 모드에서 복수의 테스트 항목들이 반도체 메모리 장치(200a)의 리프레쉬 주기와 관련없는 테스트 항목인 경우에 메모리 셀 어레이(300)의 제1 영역을 반도체 메모리 장치(200a)의 표준에서 정의된 리프레쉬 주기보다 긴 리프레쉬 주기로 리프레쉬하고, 메모리 셀 어레이(300)의 제2 영역을 반도체 메모리 장치(200a)의 표준에서 정의된 리프레쉬 주기 이하의 리프레쉬 주기로 리프레쉬할 수 있다. 또한 복수의 테스트 항목들 중 반도체 메모리 장치(200a)의 리프레쉬 주기와 관련된 테스트 항목에 대한 테스트가 수행되는 동안에, 리프레쉬 제어 회로(245)는 상기 리프레쉬 주기와 관련된 테스트 항목이 요구하는 리프레쉬 주기로 상기 메모리 셀 어레이(300)의 제1 영역을 리프레쉬할 수 있다.
따라서 메모리 셀 어레이(300)의 제1 영역과 제2 영역은 테스트 모드에서 서로 다른 신뢰도 수준을 제공할 수 있다.
도 3b는 도 3a의 반도체 메모리 장치에서 메모리 셀 어레이와 테스트/리페어 관리 회로를 나타낸다.
도 3b를 참조하면, 메모리 셀 어레이(300)는 제1 영역(RG1) 및 제1 영역(RG1)과는 다른 제2 영역(RG2)을 포함할 수 있다.
테스트/리페어 관리 회로(450)는 모드 신호(MS)가 테스트 모드를 나타내는 경우, 테스트 패턴(TP)을 제1 영역(RG1)의 메모리 셀들에 기입하고, 테스트 패턴(TP)에 응답하는 테스트 결과 신호(TR)를 수신하고, 테스트 결과 신호(TR)에 기초하여 제1 영역(RG1)의 메모리 셀들 중 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 페일 셀들의 어드레스인 페일 어드레스(FL_ADDR)를 제2 영역(RG2)에 저장할 수 있다.
테스트/리페어 관리 회로(450)는 복수의 테스트 항목들에 대하여 제1 영역(RG1)의 메모리 셀들을 워드라인 단위로 테스트한 후, 페일 셀들을 누적하여 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 페일 셀들의 어드레스인 페일 어드레스(FL_ADDR)를 제2 영역(RG2)에 저장할 수 있다. 또한 상기 테스트/리페어 관리 회로(450)는 룩-업 테이블의 형태로 상기 판별된 페일 어드레스(FL_ADDR)를 상기 제2 영역(RG2)에 저장할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 테스트/리페어 관리 회로(450)가 판별된 페일 어드레스(FL_ADDR)를 상기 제2 영역(RG2)에 저장할 때, 에러 정정 회로(410)를 이용하여 판별된 페일 어드레스(FL_ADDR)를 인코딩하고, 인코딩된 페일 어드레스(FL_ADDR)를 중복하여 제2 영역(RG2)에 저장할 수 있다. 또한 상기 테스트/리페어 관리 회로(450)는 제2 영역(RG2)에 중복하여 저장된 페일 어드레스(FL_ADDR)에 대하여 다수 판정을 수행하고 다수를 나타내는 페일 어드레스(FL_ADDR)를 선택하고, 선택된 페일 어드레스(FL_ADDR)를 에러 정정 회로(410)를 이용하여 디코딩하고, 디코딩된 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 프로그램할 수 있다.
실시예에 있어서, 상기 제1 영역(RG1)과 제2 영역(RG2)은 서로 다른 뱅크 어레이들에 각각 포함될 수 있다. 실시예에 있어서, 상기 제1 영역(RG1)과 제2 영역(RG2)은 하나의 뱅크 어레이의 비트라인 감지 증폭기를 공유하지 않는 서로 다른 메모리 영역들에 해당할 수 있다. 실시예에 있어서, 상기 제1 영역(RG1)은 하나의 뱅크 어레이에 포함되고, 상기 제2 영역(RG2)은 복수의 뱅크 어레이들에 포함될 수 있다.
모드 신호(MS)가 테스트 모드를 나타내는 경우, 리프레쉬 제어 회로(245)는 제1 영역(RG1)과 제2 영역(RG2)을 서로 다른 리프레쉬 주기로 리프레쉬할 수 있다. 예를 들어, 리프레쉬 제어 회로(245)는 테스트 모드에서 제1 영역(RG1)을 반도체 메모리 장치(200a)의 표준에서 정의된 리프레쉬 주기보다 긴 리프레쉬 주기로 리프레쉬하고, 제2 영역(RG2)을 반도체 메모리 장치(200a)의 표준에서 정의된 리프레쉬 주기보다 짧은 리프레쉬 주기로 리프레쉬할 수 있다. 따라서 메모리 셀 어레이(300)의 제1 영역(RG1)과 제2 영역(RG2)은 테스트 모드에서 서로 다른 신뢰도 수준을 제공할 수 있다.
에러 정정 회로(410)는 노멀 모드에서는 메인 데이터(MD)에 대한 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행할 수 있다. 에러 정정 회로(410)는 또한 제어 신호(CTL1)에 응답하여 테스트 모드에서는 페일 어드레스(FL_ADDR)에 대한 인코딩과 디코딩을 수행할 수도 있다.
테스트/리페어 관리 회로(450)는 제1 영역(RG1)에 대한 테스트가 완료된 후 제2 영역(RG2)의 메모리 셀들을 테스트할 수 있다.
테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)에 페일 셀들을 검출하고, 리페어하기 위한 회로이다. 실시예에 있어서, 테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)를 테스트하기 위한 빌트 인 셀프 테스트(BIST: Built In Self Test)회로 및 BIST 회로에 의한 테스트 결과를 이용하여 자체적인 리페어를 수행하기 위한 빌트 인 셀프 리페어(BISR: Built In Self Repair) 회로를 포함할 수 있다.
테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)에서, 페일 어드레스가 저장될 제2 영역(RG2)의 위치를 선택할 수 있다. 테스트/리페어 관리 회로(450)는 미리 지정된 어드레스를 기초로 제2 영역(RG2)을 선택할 수 있다. 혹은 테스트/리페어 관리 회로(450)는 메모리 셀 어레이(110)에 제공될 테스트 패턴을 기초로 제2 영역(RG2)을 선택할 수 있다. 그러나 이는 예시적인 것으로, 테스트/리페어 관리 회로(450)가 제2 영역(RG2)를 선택하는 방법은 상술된 예에 한정되지 않는다.
도 4a 내지 도 4e는 도 3a에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3a의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 5를 참조하면, 메모리 셀(MC)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 배치를 나타낸다.
도 6을 참조하면, 반도체 메모리 장치(200a)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(301~308)을 포함한다. 복수의 뱅크들(301~308) 각각은, 복수의 워드라인들, 복수의 비트라인들, 그리고 워드라인들과 비트라인들 사이의 교차점에 배치되는 복수개의 메모리 셀들을 포함할 수 있다.
복수의 뱅크들(301~308)에서, 제1 뱅크(301)는 제1 뱅크 어레이(310) 로우 디코더(260a), 감지 증폭기(285a) 및 칼럼 디코더(270a)를 포함할 수 있다. 제2 뱅크(302)는 제2 뱅크 어레이(320) 로우 디코더(260b), 감지 증폭기(285b) 및 칼럼 디코더(270b)를 포함할 수 있다. 제3 내지 제8 뱅크들(303~308) 각각의 구성은 제1 및 제2 뱅크들(301, 302) 각각의 구성과 유사할 수 있다. 로우 디코더(260a)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스들(RA)을 수신할 수 있다. 칼럼 디코더(270a)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(301~308) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
도 7a는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7a를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 7b는 도 7a에서 제1 뱅크 어레이의 배치를 나타낸다.
도 7b를 참조하면, 제1 뱅크 어레이(310)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
본 발명의 실시예들에 따른 제1 영역(RG1)과 제2 영역(RG2)이 동일한 뱅크 어레이에 포함되는 경우, 제1 영역(RG1)과 제2 영역(RG2)은 도 7b에서 서브 워드라인 드라이버 영역(SWD)을 공유하지 않는 서브 어레이 블록(SCB)들에 해당할 수 있다.
도 8은 도 3a의 반도체 메모리 장치에서 안티-퓨즈 박스의 구성을 나타내는 블록도이다.
도 8을 참조하면, 안티-퓨즈 박스(470)는 안티-퓨즈 어레이(471) 및 안티-퓨즈 기입 회로(473)를 포함할 수 있다.
안티-퓨즈 어레이(471)는 페일 어드레스(FL_ADDR)를 저장하기 위한 비휘발성 메모리이다. 안티-퓨즈 어레이(471)는 저장된 페일 어드레스(FL_ADDR)를 기초로 제어 로직 회로(210)의 제어 신호(CTL2)에 응답하여 로우 디코더(260)에 리페어 어드레스(RP_ADDR)를 제공한다. 리페어 어드레스(RP_ADDR)에 의하여 기입 또는 독출 동작시 페일 어드레스가 입력되면, 해당 어드레스에 대응되는 워드라인 대신 리던던시 셀 어레이에 연결되는 워드라인이 선택될 수 있다.
안티-퓨즈 기입 회로(473)는 안티-퓨즈 어레이(471)를 프로그램하기 위한 회로이다. 안티-퓨즈 기입 회로(473)는 제어 로직 회로(210)의 제어 신호(CTL2)에 응답하여 안티-퓨즈 어레이(471)에 페일 어드레스(FL_ADDR)를 프로그램한다. 안티-퓨즈 기입 회로(473)는 제어 신호(CTL2)에 응답하여 안티-퓨즈 어레이(471)에 포함된 퓨즈들 중 페일 셀들로 판단된 메모리 셀이 연결된 워드라인에 대응되는 퓨즈를 전기적으로 절단할 수 있다.
도 9는 도 3a의 반도체 메모리 장치에서 제1 로우 디코더와 제1 뱅크 어레이를 나타낸다.
도 9를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(311) 및 리던던시 셀 어레이(313)를 포함할 수 있다.
노멀 셀 어레이(311)는 데이터를 저장하기 위한 복수의 노멀 셀들을 포함한다. 노멀 셀 어레이(311)의 노멀 셀들은 노멀 워드 라인(NWL)을 통해 제1 로우 디코더(260a)에 연결된다. 리던던시 셀 어레이(313)는 노멀 셀 어레이(311)의 페일 셀들을 대체하기 위한 복수의 리던던시 셀들을 포함한다. 리던던시 셀들은 노멀 셀들과 동일한 구성 및 동작 원리를 가질 수 있다. 리던던시 셀 어레이(313)의 리던던시 셀들은 리던던시 워드 라인(RWL)을 통해 제1 로우 디코더(260a)에 연결된다.
예시적으로 노멀 셀 어레이(311)의 페일 셀들을 대체하기 위하여 노멀 워드 라인을 리던던시 워드 라인으로 대체하는 반도체 메모리 장치(200a)가 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 반도체 메모리 장치(200a)는 페일 셀들을 대체하기 위하여 노멀 셀 어레이(311)의 컬럼 라인을 리던던시 셀어레이(313)의 컬럼 라인으로 대체하도록 구성될 수 있다.
제1 로우 디코더(260a)는 로우 어드레스(RA)를 디코딩하여 제1 뱅크 어레이(310)의 워드라인들 중 일부를 선택한다. 보다 상세히는, 제1 로우 디코더(260a)는 디코딩된 로우 어드레스(RA) 및 안티-퓨즈 박스(470)로부터 제공된 리페어 어드레스(RP_ADDR)를 이용하여, 노멀 워드라인(NWL) 및 리던던시 워드라인(RWL) 중 일부를 선택한다.
도 10a는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 10을 참조하면, 테스트되는 메모리 셀들을 포함하는 제1 영역(RG11)은 제1 뱅크 어레이(310)에 포함되고, 페일 어드레스가 저장되는 제2 영역(RG12)은 제2 뱅크 어레이(320)에 포함될 수 있다.
테스트 모드에서 제1 영역(RG11)의 제1 워드라인(WL11)에 연결되는 메모리 셀들을 복수의 테스트 항목들에 대하여 테스트를 수행하여 상기 테스트와 관련된 테스트 결과 정보(TI)를 제1 칼럼 디코더(270a)에 포함되는 병렬 비트 테스터(271)에서 누적하고, 제1 워드라인(WL11)에 연결되는 메모리 셀들을 복수의 테스트 항목들에 대하여 테스트가 완료되면, 제1 워드라인(WL11)의 어드레스를 페일 어드레스로 에러 정정 회로(410)에 제공한다. 에러 정정 회로(410)는 제1 워드라인(WL11)의 어드레스를 인코딩하고 인코딩된 페일 어드레스들(CTI1~CTI3)을 제2 영역(RG12)의 제2 워드라인(WL12)에 중복하여 저장한다. 인코딩된 페일 어드레스들(CTI1~CTI3)을 제2 영역(RG12)의 제2 워드라인(WL12)에 중복하여 저장함으로써 인코딩된 페일 어드레스들(CTI1~CTI3)의 강건성을 증가시킬 수 있다.
제2 영역(RG12)에 중복하여 저장된 페일 어드레스들(CTI1~CTI3)은 다수 판정 회로(480)에 제공된다. 다수 판정 회로(480)는 인코딩된 페일 어드레스들(CTI1~CTI3)에 대하여 다수 판정을 수행하고, 다수를 나태는 페일 어드레스를 선택하고 선택된 인코딩된 페일 어드레스를 에러 정정 회로(410)에 제공한다. 에러 정정 회로(410)는 인코딩된 페일 어드레스를 디코딩하여 테스트/리페어 관리 회로(450)에 제공하고, 테스트/리페어 관리 회로(450)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 제공하고, 안티-퓨즈 박스(470)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 어레이(471)에 프로그램할 수 있다.
또한 실시예에 따라서, 에러 정정 회로(410)를 사용하지 않고, 페일 어드레스(TI)를 중복하여 제2 영역(RG12)의 제2 워드라인(WL12)에 저장할 수 있다.
도 10b는 도 10a의 테스트 동작에서 복수의 테스트 항목들에 대한 테스트 결과가 누적되는 것을 나타낸다.
도 10b를 참조하면, 워드라인(WL11)에 연결된 메모리 셀들(C1~Cn)에 대하여 복수의 테스트 항목들(T1~Tq)들 각각에 대하여 테스트가 수행되고, 그 테스트 결과가 워드라인 단위로 병렬 비트 테스터(271)에서 누적된다. 도 10b에서 제1 로직 레벨('1')은 테스트 항목에 대한 테스트 결과가 페일임을 나타낸다. 복수의 테스트 항목들(T1~Tq)들에 대한 테스트 결과가 누적되면, 워드라인(WL11)에 연결된 메모리 셀들(C1~Cn)은 3 개 이상의 페일 셀들을 포함하고 있다. 따라서 워드라인(WL11)의 어드레스(ROW_ADDR1)는 페일 어드레스로 판별되어 제2 영역(RG12)에 저장될 수 있다. 즉, 제1 영역(RG11)의 메모리 셀들은 복수의 테스트 항목들 각각에 대하여 워드라인 단위로 테스트되고, 그 테스트 결과가 제2 영역(RG12)로 전송되고, 테스트 항목들 각각에 관한 테스트 결과가 제2 영역(RG12)에서 누적될 수 있다.
도 10b에서는 제1 영역(RG11)의 메모리 셀들이 복수의 테스트 항목들에 대하여 워드라인 단위로 테스트가 수행되고, 그 테스트 결과가 누적되는 것으로 설명하였으나, 제1 영역(RG11)의 메모리 셀들이 복수의 테스트 항목들에 대하여 반도체 메모리 장치(200a)의 리페어 단위로 테스트가 수행되고, 그 테스트 결과가 누적되어 저장될 수도 있다.
도 10a에서와 같이 에러 정정 회로(410)를 사용하는 경우에, 에러 정정 회로(410)의 에러 정정 능력을 고려하여, 반도체 메모리 장치(200a)의 코드워드 단위에 포함되는 페일 셀들 중 에러 정정 회로(410)가 정정할 수 있는 페일 셀들은 페일 셀들의 카운트에서 제외될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 11을 참조하면, 테스트되는 메모리 셀들을 포함하는 제1 영역(RG21)은 제1 뱅크 어레이(310)에 포함되고, 페일 어드레스가 저장되는 제2 영역(RG22)도 제1 뱅크 어레이(310)에 포함될 수 있다.
테스트 모드에서 제1 영역(RG21)의 제1 워드라인(WL21)에 연결되는 메모리 셀들을 복수의 테스트 항목들에 대하여 테스트를 수행하여 상기 테스트와 관련된 테스트 결과 정보(TI)를 제1 칼럼 디코더(270a)에 포함되는 병렬 비트 테스터(271)에서 누적하고, 제1 워드라인(WL21)에 연결되는 메모리 셀들을 복수의 테스트 항목들에 대하여 테스트가 완료되면, 제1 워드라인(WL21)의 어드레스를 페일 어드레스로 병렬 비트 테스터(271)에서 압축한다. 병렬 비트 테스터(271)는 압축된 페일 어드레스들(CTI1~CTI3)을 제2 영역(RG22)의 제2 워드라인(WL22)에 연결되는 메모리 셀들에 중복하여 저장한다.
제2 영역(RG22)에 중복하여 저장된 페일 어드레스들(CTI1~CTI3)은 다수 판정 회로(480)에 제공된다. 다수 판정 회로(480)는 압축된 페일 어드레스들(CTI1~CTI3)에 대하여 다수 판정을 수행하고, 다수를 나타내는 페일 어드레스를 선택하고 선택된 페일 어드레스를 테스트/리페어 관리 회로(450)에 제공하고, 테스트/리페어 관리 회로(450)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 제공하고, 안티-퓨즈 박스(470)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 어레이(471)에 프로그램할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3a 및 도 6의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 12를 참조하면, 테스트되는 메모리 셀들을 포함하는 제1 영역(RG31)은 제1 뱅크 어레이(310)에 포함되고, 페일 어드레스가 저장되는 제2 영역들(RG32_1~RG32_3)은 제2 내지 제4 뱅크 에레이들(320, 330, 340)에 각각 포함될 수 있다.
테스트 모드에서 제1 워드라인(WL31)에 연결되는 메모리 셀들을 복수의 테스트 항목들에 대하여 테스트가 완료되면, 제1 워드라인(WL31)의 어드레스가 테스트 결과 정보(TI)로서 데이터 버스(DB)를 통하여 제2 내지 제4 뱅크 에레이들(320, 330, 340) 각각의 워드라인들(WL32_1, WL32_2, WL32_3)에 연결되는 페이지들에 페일 어드레스들(TI1, TI2, TI3)로서 저장된다.
제2 내지 제4 뱅크 에레이들(320, 330, 340) 각각의 워드라인들(WL32_1, WL32_2, WL32_3)에 연결되는 페이지들에 저장된 페일 어드레스들(TI1, TI2, TI3)은 도 11의 다수 판정 회로(480)에 제공된다. 다수 판정 회로(480)는 페일 어드레스들(TI1, TI2, TI3)에 대하여 다수 판정을 수행하고, 다수를 나타내는 페일 어드레스를 선택하고, 선택된 페일 어드레스를 테스트/리페어 관리 회로(450)에 제공하고, 테스트/리페어 관리 회로(450)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 제공하고, 안티-퓨즈 박스(470)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 어레이(471)에 프로그램할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 13을 참조하면, 복수의 뱅크 어레이들(310~380)을 구비하는 메모리 셀 어레이(300)를 포함하는 반도체 메모리 장치(200a)의 동작 방법에서는, 제어 로직 회로(210a)가 메모리 컨트롤러(100)로부터의 커맨드(CMD)를 디코딩하여 커맨드(CMD)가 테스트 모드를 지시하는지 여부를 판단한다(S100).
커맨드(CMD)가 테스트 모드를 지시하는 경우(S100에서 YES), 테스트/리페어 관리 회로(450)는 테스트 모드를 나타내는 모드 신호(MS)에 응답하여 메모리 셀 어레이(300)에 포함되는 메모리 셀들에 대하여 테스트 동작을 수행한다(S200). 메모리 셀들에 대한 테스트 동작이 완료되면, 테스트/리페어 관리 회로(450)는 페일 어드레스(FL_ADDR)를 안티-퓨즈 박스(470)에 프로그램하고, 안티-퓨즈 박스(470)는 페일 어드레스(FL_ADDR)에 해당하는 어드레스가 입력되면 리페어 어드레스(RP_ADDR)를 출력하는 리던던시 리페어 동작을 수행한다(S500). 여기서 리던던시리페어 동작은 반도체 메모리 장치(200a)가 패키징된 후에 수행되므로 포스트 패키지 리페어(post pakage repair) 또는 리페어 온 시스템(repair on system)이라고 호칭될 수도 있다.
커맨드(CMD)가 테스트 모드를 지시하지 않는 경우(S100에서 NO), 제어 로직 회로(210)는 메모리 셀 어레이(300)에 대하여 리프레쉬 동작, 기입 동작 및 독출 동작과 같은 노멀 메모리 동작을 수행한다(S600).
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서 테스트 동작을 상세히 나타내는 흐름도이다.
도 3 내지 도 14를 참조하면, 메모리 셀 어레이(300)에 포함되는 메모리 셀들에 대하여 테스트 동작을 수행하기 위하여, 테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)의 제1 영역의 메모리 셀들을 테스트하고, 페일 메모리 셀들이 포함되는 페일 어드레스를 메모리 셀 어레이의 제2 영역에 저장한다(S300). 테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)의 제1 영역의 메모리 셀들을 테스트하는 동안, 제1 영역에 포함된 페일 셀들이 판별된다. 또한 판별된 페일 셀들에 대응되는 페일 어드레스가 식별된다. 테스트/리페어 관리 회로(450)는 식별된 페일 어드레스를 메모리 셀 어레이(300)의 제1 영역에 저장할 수 있다.
상술한 바와 같이, 상기 제1 영역과 상기 제2 영역은 메모리 셀 어레이(300)의 서로 다른 뱅크 어레이에 각각 포함될 수 있다. 또한 상기 제1 영역과 상기 제2 영역은 메모리 셀 어레이(300)의 동일한 뱅크 어레이의 비트라인 감지 증폭기를 공유하지 않는 서로 다른 메모리 블록에 각각 포함될 수 있다.
상술한 바와 같이, 테스트/리페어 관리 회로(450)가 제1 영역의 메모리 셀들을 테스트함에 있어 복수의 테스트 항목들에 대하여 워드라인 단위로 테스트를 수행하고, 그 테스트 결과를 누적하여 페일 어드레스를 판단할 수 있다. 테스트/리페어 관리 회로(450)가 페일 어드레스를 메모리 셀 어레이(300)의 제2 영역에 저장함에 있어, 페일 어드레스를 압축하거나, 인코딩하고, 중복하여 제2 영역에 저장함으로써, 제2 영역에 저장되는 페일 어드레스의 강건성(robustness)을 증가시킬 수 있다.
테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)의 제2 영역에 저장된 페일 어드레스를 독출하고, 독출된 페일 어드레스를 안티-퓨즈 어레이(471)에 프로그램할 수 있다(S400).
상술한 바와 같이, 테스트/리페어 관리 회로(450)가 메모리 셀 어레이(300)의 제2 영역에 저장된 페일 어드레스를 독출함에 있어, 제2 영역에 중복하여 저장된 페일 어드레스들에 대하여 다수 판정을 수행하고, 다수 판정에 의하여 선택된 페일 어드레스에 대하여 디코딩을 수행할 수 있다.
도 15는 도 14의 메모리 셀 어레이의 테스트 동작의 일 실시예를 나타내는 흐름도이다.
도 3 내지 도 12, 도 14 및 도 15를 참조하면, 단계(S310)에서 테스트/리페어 관리 회로(450)는 메모리 셀 어레이(300)에서 페일 어드레스가 저장될 제2 영역를 선택한다. 상기 제2 영역은 미리 지정된 어드레스를 기초로 선택될 수 있다. 상기 제2 영역은 테스트 패턴을 기초로 선택될 수 있다.
단계(S320)에서, 테스트/리페어 관리 회로(450)는 제1 영역의 메모리 셀들을 테스트하여 페일 셀들을 검출하고, 검출된 페일 셀들에 대응되는 페일 어드레스가 결정된다,
단계(S330)에서, 테스트/리페어 관리 회로(450)는 상기 결정된 페일 어드레스를 메모리 셀 어레이(300)의 제2 영역에 중복하여 저장할 수 있다.
도 16은 도 14의 메모리 셀 어레이의 테스트 동작의 다른 실시예를 나타내는 흐름도이다.
도 16에서 단계들(S310, S320)은 도 15에서와 동일하므로 단계들(S310, S320)에 대한 설명은 생략한다.
도 3 내지 도 12, 도 14 및 도 16을 참조하면, 단계(S325)에서 에러 정정 회로(410)에서 페일 어드레스를 인코딩하고, 인코딩된 페일 어드레스를 테스트/리페어 관리 회로(450)에 제공한다. 단계(S335)에서, 테스트/리페어 관리 회로(450)는 인코딩된 페일 어드레스를 메모리 셀 어레이(300)의 제2 영역에 중복하여 저장할 수 있다.
도 17은 도 14의 페일 어드레스 독출 동작의 일예를 나타내는 흐름도이다.
도 17에서는 메모리 셀 어레이(300)의 제2 영역에 페일 어드레스가 저장될 때, 페일 어드레스가 인코딩되어 저장되었음을 가정한다.
도 3 내지 도 12, 도 14 및 도 17을 참조하면, 단계(S410)에서, 메모리 셀 어레이(300)의 제2 영역에서 페일 어드레스가 독출되어 에러 정정 회로(410)에 제공된다. 페일 어드레스가 에러 정정 회로(410)에 제공되기 전에 다수 판정 회로(480)에 제공되어 페일 어드레스들에 대하여 다수 판정이 수행될 수 있다. 단계(S420)에서 에러 정정 회로(410)는 페일 어드레스를 디코딩하여 페일 어드레스를 검증한다. 단계(S430)에서 안티-퓨즈 박스(470)는 디코딩된 페일 어드레스를 수신하고, 디코??된 페일 어드레스를 안티-퓨즈 어레이(471)에 프로그램할 수 있다.
도 18은 도 13의 리던던시 리페어 동작의 일예를 나타내는 흐름도이다.
도 3 내지 도 12, 도 13 및 도 18을 참조하면, 단계(S510)에서 안티-퓨즈 박스(470)는 액세스 어드레스와 페일 어드레스가 동일한지 여부를 판단한다. 액세스 어드레스와 페일 어드레스가 동일하면(S510에서 YES), 단계(S520)에서, 안티-퓨즈 박스(470)는 페일 어드레스를 대체하는 리페어 어드레스(RP_ADDR)를 로우 디코더(260)에 제공하고, 로우 디코더(260)는 리던던시 워드라인(RWL)을 활성화시킬 수 있다. 액세스 어드레스와 페일 어드레스가 동일하지 않으면(S510에서 NO), 단계(S530)에서 로우 디코더(260)는 액세스 어드레스에 상응하는 노멀 워드라인(NWL)을 활성화시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀 어레이의 제1 영역을 테스트하고, 제1 영역의 페일 셀들을 포함하는 결함 페이지를 나타내는 페일 어드레스를 메모리 셀 어레이의 제2 영역에 저장함으로써, 테스트 모드에서 메모리 셀 어레이의 사용성을 증가시킬 수 있고, 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않으므로 반도체 메모리 장치를 적은 면적으로 구현할 수 있다. 또한 반도체 메모리 장치가 패키징된 후에 메모리 셀들에 대한 테스트를 임의의 시점에서 수행하여 리페어 동작을 수행할 수 있어 반도체 메모리 장치의 성능을 높일 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 19에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제p 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 7a를 참조하여 설명한 복수의 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직 회로(6107)을 더 포함할 수 있다. 제어 로직 회로(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어할 수 있다.
한편, 제p 반도체 레이어(620)는, 메모리 영역(621), 메모리 영역(621)의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로(622), 테스트/리페어 관리 회로(623), 안티 퓨즈 박스(624) 및 메모리 영역들(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역을 구비할 수 있다.
도 3 내지 도 18을 참조하여 설명한 바와 같이, 테스트/리페어 관리 회로(623)는 테스트 모드에서 메모리 영역(621)의 제1 영역의 메모리 셀들에 대한 테스트를 수행하여, 페일 셀들을 검출하고, 페일 셀들에 대응하는 페일 어드레스를 판단하고, 페일 어드레스를 메모리 영역(621)의 제2 영역에 저장할 수 있다. 안티 퓨즈 박스(624)는 페일 어드레스를 안티-퓨즈 어레이에 프로그램하고, 페일 어드레스를 대체하는 리페어 어드레스를 출력할 수 있다. 따라서, 반도체 메모리 장치(600)는 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않으므로 적은 면적으로 구현할 수 있다. 또한 반도체 메모리 장치(600)가 패키징된 후에 메모리 셀들에 대한 테스트를 임의의 시점에서 수행하여 리페어 동작을 수행할 수 있어 반도체 메모리 장치(600)의 성능을 높일 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 반도체 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(950)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리 이거나, 저항성 메모리 장치일 수 있다. 반도체 메모리 장치(950)는 도 3a의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치(950)는 메모리 셀 어레이와 테스트/리페어 관리 회로를 포함하고, 테스트 모드에서 메모리 셀 어레이의 제1 영역의 메모리 셀들에 대한 테스트를 수행하여, 페일 셀들을 검출하고, 페일 셀들에 대응하는 페일 어드레스를 판단하고, 페일 어드레스를 메모리 셀 어레이의 제2 영역에 저장할 수 있다. 따라서, 반도체 메모리 장치(950)는 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않으므로 적은 면적으로 구현할 수 있다. 또한 반도체 메모리 장치(950)가 패키징된 후에 메모리 셀들에 대한 테스트를 임의의 시점에서 수행하여 리페어 동작을 수행할 수 있어 반도체 메모리 장치(950)의 성능을 높일 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 200a: 반도체 메모리 장치
245: 리프레쉬 제어 회로 300: 메모리 셀 어레이
410: 에러 정정 회로 450: 테스트/리페어 관리 회로
470: 안티-퓨즈 박스 473: 안티-퓨즈 어레이

Claims (10)

  1. 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 메모리 셀 어레이의 제1 영역의 메모리 셀들을 테스트하여 상기 제1 영역에 포함된 페일 셀들을 검출하는 단계;
    상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하는 단계; 및
    상기 판별된 페일 어드레스를 상기 제1 영역과는 다른 상기 메모리 셀 어레이의 제2 영역에 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 영역의 메모리 셀들은 복수의 테스트 항목들 각각에 대하여 워드라인 단위로 테스트되고, 상기 복수의 테스트 항목들 각각에 관한 테스트 결과가 상기 제2 영역으로 전송되고, 상기 복수의 테스트 항목들 각각에 관한 테스트 결과가 상기 제2 영역에서 누적되어 상기 페일 셀들로 검출되고,
    상기 판별된 페일 어드레스는 룩-업 테이블의 형태로 상기 제2 영역에 저장되는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 제2 영역에 저장하는 단계는
    상기 페일 어드레스를 인코딩하는 단계; 및
    상기 인코딩된 페일 어드레스를 중복하여 상기 제1 영역에 저장하는 단계를 포함하고,
    상기 페일 어드레스를 인코딩하는 단계는 상기 반도체 메모리 장치에 포함되는 에러 정정 회로를 이용하여 수행되는 반도체 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제2 영역에 저장된 상기 페일 어드레스를 독출하여 상기 반도체 메모리 장치에 포함되는 안티-퓨즈 어레이에 프로그래밍하는 단계를 더 포함하고,
    상기 제2 영역에 저장하는 단계는
    상기 페일 어드레스를 인코딩하는 단계; 및
    상기 인코딩된 페일 어드레스를 중복하여 상기 제1 영역에 저장하는 단계를 포함하고,
    상기 페일 어드레스를 독출하는 단계는,
    상기 중복하여 저장된 상기 인코딩된 페일 어드레스를 독출하는 단계;
    상기 독출된 인코딩된 페일 어드레스에 대하여 다수 판정을 수행하여 다수를 나타내는 부호화된 페일 어드레스를 선택하는 단계; 및
    상기 선택된 페일 어드레스를 디코딩하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함되고, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 상기 제1 뱅크 어레이와는 다른 제2 뱅크 어레이에 포함되는 반도체 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함되고,
    상기 제1 영역과 상기 제2 영역은 비트라인 감지 증폭기를 공유하지 않는 반도체 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제1 영역은 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이에 포함되고, 상기 제1 영역은 상기 복수의 뱅크 어레이들 중 상기 제1 뱅크 어레이와는 다른 복수의 뱅크 어레이들에 각각 포함되는 반도체 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    복수의 테스트 항목들에 대하여 상기 제1 영역에 대한 상기 테스트가 완료되고, 상기 복수의 테스트 항목들 각각에 대한 테스트 결과가 상기 제2 영역에 누적되어 저장된 후 상기 제2 영역이 테스트되고,
    상기 제1 영역이 테스트되는 동안, 상기 복수의 테스트 항목들 각각이 상기 반도체 메모리 장치의 리프레쉬 주기와 관계없는 테스트 항목인 경우, 상기 제1 영역은 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 더 긴 리프레쉬 주기로 리프레쉬되고, 상기 제2 영역은 상기 표준에서 정의된 리프레쉬 주기 이하의 리프레쉬 주기로 리프레쉬 되고,
    상기 제1 영역과 상기 제1 영역은 서로 다른 신뢰도 수준을 제공하는 반도체 메모리 장치의 동작 방법.
  9. 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이;
    테스트 모드를 지시하는 모드 신호에 응답하여 상기 메모리 셀 어레이의 제1 영역의 메모리 셀들을 테스트하여 상기 제1 영역에 포함된 페일 셀들을 검출하고, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하고, 상기 판별된 페일 어드레스를 상기 제1 영역과는 다른 상기 메모리 셀 어레이의 제2 영역에 저장하는 테스트/리페어 관리 회로; 및
    외부로부터의 커맨드를 디코딩하여 적어도 상기 모드 신호를 생성하는 제어 로직 회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 복수의 뱅크 어레이들 각각은 복수의 저항성 메모리 셀들 또는 복수의 동적 메모리 셀들을 포함하고,
    상기 반도체 메모리 장치는
    상기 제2 영역으로부터 독출된 상기 페일 어드레스가 저장되는 안티-퓨즈 어레이; 및
    상기 테스트 모드에서 복수의 테스트 항목들 중 상기 반도체 메모리 장치의 리프레쉬 주기와 관련된 테스트 항목이 테스트되는 동안에는 상기 제1 영역을 상기 리프레쉬 주기와 관련된 테스트 항목이 요구하는 리프레쉬 주기로 리프레쉬하고, 상기 복수의 테스트 항목들 중 상기 리프레쉬 주기와 관련되지 않은 테스트 항목들이 테스트되는 동안에는 상기 제1 영역은 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 더 긴 리프레쉬 주기로 리프레쉬하고, 상기 제2 영역은 상기 표준에서 정의된 리프레쉬 주기 이하의 리프레쉬 주기로 리프레쉬하는 리프레쉬 제어 회로를 더 포함하고,
    상기 안티-퓨즈 어레이는 노멀 모드에서 상기 페일 어드레스에 상응하는 리페어 어드레스를 출력하는 반도체 메모리 장치.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065423A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 리페어 가능한 휘발성 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR20190093358A (ko) * 2018-02-01 2019-08-09 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20190102580A (ko) * 2018-02-26 2019-09-04 고려대학교 산학협력단 결함 정보 저장 테이블을 이용한 리페어 분석 시스템 및 그의 리페어 분석 방법
CN110751976A (zh) * 2018-07-23 2020-02-04 三星电子株式会社 堆叠式存储器装置及其操作方法、存储器系统
KR20200019463A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 스토리지 장치 및 그것의 동작 방법
KR20200058635A (ko) * 2018-11-19 2020-05-28 삼성전자주식회사 메모리 장치
KR20210028268A (ko) * 2018-09-05 2021-03-11 후아웨이 테크놀러지 컴퍼니 리미티드 하드 디스크 고장 처리 방법, 어레이 컨트롤러, 및 하드 디스크
KR20210094666A (ko) * 2018-12-21 2021-07-29 마이크론 테크놀로지, 인크. 메모리 디바이스에서 데이터를 구성하는 장치 및 방법
US11309054B2 (en) 2019-08-30 2022-04-19 Samsung Electronics Co., Ltd. Method of controlling repair of volatile memory device and storage device performing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102581318B1 (ko) * 2018-04-04 2023-09-25 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 모듈을 포함하는 메모리 시스템
US10971247B2 (en) * 2018-03-29 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems, and methods of operating semiconductor memory devices
JP7235389B2 (ja) * 2019-03-29 2023-03-08 ラピスセミコンダクタ株式会社 半導体記憶装置
US10824573B1 (en) * 2019-04-19 2020-11-03 Micron Technology, Inc. Refresh and access modes for memory
KR20210108740A (ko) * 2020-02-26 2021-09-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
DE102021106756A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum testen einer speicherschaltung und speicherschaltung
CN114444433A (zh) * 2020-11-05 2022-05-06 长鑫存储技术有限公司 失效位元修补方法、装置、设备及存储介质

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256237B1 (en) * 1999-12-28 2001-07-03 United Microelectronics Corp. Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell
KR100429200B1 (ko) * 2001-06-11 2004-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
US6809972B2 (en) * 2003-03-13 2004-10-26 Infineon Technologies Ag Circuit technique for column redundancy fuse latches
JP2006268971A (ja) * 2005-03-24 2006-10-05 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
KR102083266B1 (ko) * 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065423A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 리페어 가능한 휘발성 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR20190093358A (ko) * 2018-02-01 2019-08-09 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20190102580A (ko) * 2018-02-26 2019-09-04 고려대학교 산학협력단 결함 정보 저장 테이블을 이용한 리페어 분석 시스템 및 그의 리페어 분석 방법
CN110751976A (zh) * 2018-07-23 2020-02-04 三星电子株式会社 堆叠式存储器装置及其操作方法、存储器系统
CN110751976B (zh) * 2018-07-23 2023-09-05 三星电子株式会社 堆叠式存储器装置及其操作方法、存储器系统
KR20200019463A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 스토리지 장치 및 그것의 동작 방법
KR20210028268A (ko) * 2018-09-05 2021-03-11 후아웨이 테크놀러지 컴퍼니 리미티드 하드 디스크 고장 처리 방법, 어레이 컨트롤러, 및 하드 디스크
KR20200058635A (ko) * 2018-11-19 2020-05-28 삼성전자주식회사 메모리 장치
KR20210094666A (ko) * 2018-12-21 2021-07-29 마이크론 테크놀로지, 인크. 메모리 디바이스에서 데이터를 구성하는 장치 및 방법
US11710524B2 (en) 2018-12-21 2023-07-25 Micron Technology, Inc. Apparatuses and methods for organizing data in a memory device
US11309054B2 (en) 2019-08-30 2022-04-19 Samsung Electronics Co., Ltd. Method of controlling repair of volatile memory device and storage device performing the same

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Publication number Publication date
CN107437435B (zh) 2021-05-04
CN107437435A (zh) 2017-12-05

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