CN104952478A - 非易失性存储器和具有该非易失性存储器的存储装置 - Google Patents

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Abstract

提供了一种非易失性存储器和具有该非易失性存储器的存储装置。根据本发明构思的非易失性存储器从存储数据的真实单元和存储互补数据的互补单元执行读操作，从而增大或最大化感测容限。另外，非易失性存储器将多个真实单元/互补单元连接至字线，从而显著减小存储器单元阵列的尺寸。

Description

非易失性存储器和具有该非易失性存储器的存储装置
相关申请的交叉引用
本申请要求于2014年3月25日提交的美国临时申请No.61/969,911和于2014年5月29日提交的韩国专利申请No.10-2014-0065176的利益，以上各申请的全部内容以引用方式并入本文中。
技术领域
本文描述的本发明构思涉及一种非易失性存储器、包括该非易失性存储器的存储装置和/或其读写方法。
背景技术
由于高速和/或低功率电子装置，因此对以高速操作并且具有低操作电压的半导体存储器的需求增加。作为半导体存储器，开发了一种磁性存储器以满足这些需求。磁性存储器由于其高速操作和/或非易失性特征而成为下一代半导体存储器的焦点。
通常，磁性存储器可包含磁性隧道结(MTJ)图案。MTJ图案由两种磁性材料以及介于它们之间的绝缘层形成。MTJ图案的电阻可随着两种磁性材料的磁化方向而变化。例如，当两种磁性材料的磁化方向彼此反向平行时，MTJ图案具有最大电阻，而当两种磁性材料的磁化方向彼此平行时，其具有最小电阻。可利用电阻值之间的差写/读数据。
发明内容
本发明构思的一些示例实施例的一个方面在于提供一种非易失性存储器，该非易失性存储器包括：用于存储数据的第一真实单元和第二真实单元；用于存储所述数据的互补数据的第一互补单元和第二互补单元；位线，其分别连接至第一真实单元和第二真实单元的第一端；互补位线，其分别连接至第一互补单元和第二互补单元的第一端；第一子字线，其连接至第一真实单元的第二端；第二子字线，其连接至第二真实单元的第二端；第一互补子字线，其连接至第一互补单元的第二端；第二互补子字线，其连接至第二互补单元的第二端；以及第一晶体管，其被构造为响应于施加至第一字线的第一导通电压将第一子字线连接至第一源极线；第一互补晶体管，其被构造为响应于第一导通电压将第一互补子字线连接至第一互补源极线；第二晶体管，其被构造为响应于施加至第二字线的第二导通电压将第二子字线连接至第一源极线；以及第二互补晶体管，其被构造为响应于第二导通电压将第二互补子字线连接至第一互补源极线。
在一些示例实施例中，第一真实单元和第二真实单元以及第一互补单元和第二互补单元中的每一个是磁性隧道结(MTJ)单元。
在一些示例实施例中，第一字线和第二字线与第一源极线和第二互补源极线按照相同方向延伸。
在一些示例实施例中，所述非易失性存储器还包括：位线选择晶体管，其被构造为响应于列选择信号将位线中的一根选择性地连接至第一数据线；以及互补位线选择晶体管，其被构造为响应于列选择信号将互补位线中的一根选择性地连接至第二数据线。
在一些示例实施例中，所述非易失性存储器还包括：输入缓冲器，其向第一数据线提供对应于所述数据的电压；以及互补输入缓冲器，其向互补数据线提供对应于所述互补数据的电压。
在一些示例实施例中，在关于第一真实单元和第二真实单元之一的写操作中向位线施加预充电电压之后，将地电压施加至所选择的位线，将导通电压施加至所选择的字线，并且将写电压施加至第一源极线。
在一些示例实施例中，在关于第一互补单元和第二互补单元之一的写操作中向互补位线施加地电压之后，将预充电电压施加至所选择的互补位线，将导通电压施加至所选择的字线，并且将地电压施加至第一互补源极线。
在一些示例实施例中，非易失性存储器还包括感测放大器，其被构造为感测第一数据线和第二数据线的电压或电流。
在一些示例实施例中，在关于第一真实单元和第二真实单元之一的读操作中向位线施加地电压之后，将导通电压施加至所选择的字线，并且将地电压施加至第一源极线。
在一些示例实施例中，在关于第一互补单元和第二互补单元之一的读操作中向互补位线施加地电压之后，将导通电压施加至所选择的字线，并且将地电压施加至第一互补源极线。
在一些示例实施例中，所述非易失性存储器还包括源极线控制电路，其被构造为响应于源极线控制信号独立地控制施加至第一源极线和第一互补源极线的电压。
在一些示例实施例中，所述非易失性存储器还包括源极线控制信号产生器，其被构造为响应于数据、读使能信号和写使能信号来产生源极线控制信号。
在一些示例实施例中，导通电压是电源电压。
本发明构思的一些实施例的另一方面在于提供一种存储装置，该存储装置包括：至少一个非易失性存储器；以及存储器控制器，其被构造为控制所述至少一个非易失性存储器，其中，所述至少一个非易失性存储器包括存储器单元阵列，该存储器单元阵列在写操作中被构造为：以不同的预充电电压对位线和互补位线进行预充电；通过将导通电压施加至所选择的字线来将源极线连接至真实单元，或者通过将导通电压施加至所选择的字线来将互补源极线连接至互补单元；通过将不同的写电压施加至源极线和互补源极线来将数据存储在真实单元中；以及将互补数据存储在互补单元中。
在一些示例实施例中，真实单元和互补单元的第一端连接至子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线。所述至少一个非易失性存储器还包括晶体管，该晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线和互补源极线。源极线和互补源极线由单根信号线形成。连接至子字线的真实单元和互补单元交替设置。
在一些示例实施例中，真实单元和互补单元的第一端连接至子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线。所述至少一个非易失性存储器还包括晶体管，该晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线和互补源极线。源极线和互补源极线由单根信号线形成。连接至子字线的一组真实单元和连接至子字线的一组互补单元被设置为彼此相邻。
在一些示例实施例中，真实单元的第一端连接至子字线，互补单元的第一端连接至互补子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线。所述至少一个非易失性存储器还包括晶体管和互补晶体管，所述晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线，所述互补晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至互补源极线。
在一些示例实施例中，在读操作中，将地电压施加至位线和互补位线，将导通电压施加至所选择的字线，将读电压施加至源极线和互补源极线，并且感测到所选择的位线或所选择的互补位线的电压或电流。
在一个实施例中，所述非易失性存储器包括：源极线结构；多个真实存储器单元，其连接在第一对应位线与子字线结构之间；多个互补存储器单元，其连接在对应互补位线与子字线结构之间；选择结构，其被构造为将源极线结构选择性地电连接至子字线结构；以及控制电路，其被构造为在读操作和写操作的至少一个期间控制选择结构，从而基于导通电压被施加至单根字线来将子字线结构中的第一子字线连接至源极线结构中的第一源极线，并将子字线结构中的第二子字线连接至源极线结构中的第二源极线，其中所述第一子字线连接至多个真实存储器单元，而所述第二子字线连接至多个互补存储器单元。
在一个实施例中，第一子字线和第二子字线为相同的子字线或为不同的子字线，并且第一源极线和第二源极线为相同的源极线或为不同的源极线。
附图说明
通过以下参照附图的描述，以上和其它目的和特征将变得清楚，其中除非另有说明，否则相同的附图标记在各个附图中始终指代相同的部分，其中
图1是示意性地示出根据本发明构思的示例实施例的非易失性存储器的框图；
图2是示意性地示出根据本发明构思的实施例的图1所示的1T-nCell结构的示图；
图3是示意性地示出根据本发明构思的另一实施例的图1所示的1T-nCell结构的示图；
图4是示意性地示出根据本发明构思的又一实施例的图1所示的1T-nCell结构的示图；
图5是根据本发明构思的实施例的存储器单元的透视图；
图6和图7是示意性地示出根据存储在图5所示的存储器单元中的数据的可变电阻元件的磁化方向的示图；
图8是示意性地示出根据本发明构思的实施例的非易失性存储器的一部分的示图，以描述通过I/O单元执行的写操作和读操作；
图9是示意性地示出根据本发明构思的另一实施例的非易失性存储器的一部分的示图，以描述通过I/O单元执行的写操作和读操作；
图10是示意性地示出用于描述图9所示的非易失性存储器100a的写操作和读操作的框图；
图11是用于描述关于根据本发明构思的实施例的非易失性存储器的真实单元的写操作的时序图；
图12是用于描述关于根据本发明构思的实施例的非易失性存储器的互补单元的写操作的时序图；
图13是示意性地示出根据本发明构思的实施例的非易失性存储器的写方法的流程图；
图14是用于描述关于根据本发明构思的实施例的非易失性存储器的真实单元的读操作的时序图；
图15是用于描述关于根据本发明构思的实施例的非易失性存储器的互补单元的读操作的时序图；
图16是示意性地示出根据本发明构思的实施例的非易失性存储器的读方法的流程图；
图17是示意性地示出根据本发明构思的实施例的存储装置的框图；
图18是示意性地示出根据本发明构思的实施例的存储装置的框图；
图19是示意性地示出根据本发明构思的实施例的存储卡的框图；
图20是示意性地示出根据本发明构思的实施例的通用闪存(UFS)系统的框图；以及
图21是示意性地示出根据本发明构思的实施例的移动装置的框图。
具体实施方式
将参照附图详细描述实施例。然而，本发明构思可以许多不同形式实现，并且不应理解为仅限于示出的实施例。相反，提供这些实施例作为示例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。因此，关于本发明构思的一些实施例，不描述已知的工艺、元件和技术。除非另有说明，否则相同附图标记在附图和撰写的说明书中始终指代相同元件，因此将不重复描述。在附图中，为了清楚起见，会夸大层和区的尺寸和相对尺寸。
应该理解，虽然本文中可使用术语“第一”、“第二”、“第三”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而没有脱离本发明构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”或“在其它元件或特征下”的元件将因此被取向为“在其它元件或特征之上”。因此，示例术语“在……之下”和“在……下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。另外，还应该理解，当一层被称作位于两层“之间”时，其可为所述两层之间的唯一层，或者也可存在一个或多个中间层。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制本发明构思。如本文所用，除非上下文清楚地给出相反指示，否则单数形式“一个”、“一”也旨在包括复数形式。还应该理解，术语“包括”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。如本文所用，术语“和/或”包括相关所列项之一或多个的任意和所有组合。另外，术语“示例”旨在指示示例或说明。
应该理解，当元件或层被称作“位于”另一元件或层“上”、“连接至”、“结合至”或“邻近于”另一元件或层时，其可直接位于另一元件或层上、直接连接至、结合至或邻近于另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，不存在中间元件或层。相同标号始终指代相同元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该理想化地或过于形式化地解释它们。
在根据本发明构思的实施例的非易失性存储器中，用于存储数据的真实单元和用于存储互补数据的互补单元可实现为具有“1T-nCell”结构，从而增大或最大化感测容限，并且显著减小芯片尺寸。这里，“1T-nCell”结构可为晶体管的一端连接至各个存储器单元的一个端部，并且存储器单元的另一端部分别连接至位线的结构。这里，存储器单元中的每一个可为真实单元或互补单元。
图1是示意性地示出根据本发明构思的示例实施例的非易失性存储器的框图。参照图1，非易失性存储器100包含存储器单元阵列110、地址解码器120、位线选择电路130、写驱动器电路140、感测放大器电路150、数据输入/输出电路160以及控制逻辑170。
存储器单元阵列110包括用于存储数据的多个非易失性存储器单元。例如，存储器单元阵列110可包括诸如相变RAM(PRAM)单元或电阻RAM(RRAM)单元之类的电阻式存储器单元，或者诸如纳米浮栅存储器(NFGM)单元、聚合物随机存取存储器(PoRAM)单元、磁性随机存取存储器(MRAM)单元或FRAM(铁电随机存取存储器)单元之类的存储器单元。具体地说，存储器单元阵列110可包含自旋转移矩磁致电阻随机存取存储器(STT-MRAM)单元。例如，存储器单元中的每一个可为具有磁性材料的磁性隧道结(MTJ)。
存储器单元阵列110包括用于存储数据的真实单元阵列112和用于存储互补数据的互补单元阵列114。在一些示例实施例中，真实单元阵列112和互补单元阵列114中的每一个可包括STT-MRAM单元。下面，包括在真实单元阵列112中的存储器单元被称作真实单元，并且包括在互补单元阵列114中的存储器单元被称作互补单元。
在一些示例实施例中，真实单元和互补单元可以用1T-nCell结构实现。在1T-nCell结构中，多个存储器单元可连接至对应于任一根字线的一个晶体管。
可利用行地址和列地址选择包括在存储器单元阵列110中的真实单元/互补单元。例如，可通过行地址选择至少一根字线，并且可通过列地址选择至少一根位线。虽然图1中未示出，但是多个真实单元/互补单元可连接至一根字线。
地址解码器120将输入地址ADDR解码为行地址和列地址。地址解码器120基于行地址选择一根字线。地址解码器120还向位线选择电路130提供列地址。
位线选择电路130响应于列地址将数据线连接至所选择的位线/互补位线。例如，地址解码器120可含有诸如行解码器、列解码器、地址缓冲器等的组件。
位线选择电路130经位线BL/互补位线BLB连接至存储器单元阵列110，并且还连接至写驱动器电路140和感测放大器电路150。位线选择电路130响应于控制逻辑170的控制而操作。位线选择电路130被构造为从地址解码器120接收解码的列地址。位线选择电路130利用解码的列地址选择位线/互补位线。例如，在写操作中，位线选择电路130将所选择的位线/互补位线连接至数据线DL/互补数据线DLB。也就是说，位线选择电路130经数据线DL/互补数据线DLB连接至写驱动器电路140。在读操作中，位线选择电路130将所选择的位线/互补位线连接至感测放大器电路150。
写驱动器电路140根据控制逻辑170的控制进行操作。写驱动器电路140被构造为对连接至通过位线选择电路130选择的位线/互补位线并连接至通过地址解码器120选择的字线的存储器单元(真实单元和互补单元)进行编程。写驱动器电路140基于来自数据输入/输出电路160的数据产生电流或电压并将该电流或电压输出至所选择的位线/互补位线。
感测放大器电路150根据控制逻辑170的控制进行操作。感测放大器电路150可包含多个感测放大器(未示出)，用于读取连接至通过位线选择电路130选择的位线/互补位线并且连接至通过地址解码器120选择的字线的真实单元/互补单元。
为了读取存储器单元，感测放大器感测流经所选择的位线/互补位线的电流或所选择的位线/互补位线处的电压。感测放大器电路150将读取的数据输出至数据输入/输出电路160。
数据输入/输出电路160根据控制逻辑170的控制来操作。数据输入/输出电路160将从外部装置接收的数据发送至写驱动器电路140。数据输入/输出电路160将从感测放大器电路150接收的数据发送至外部装置。
控制逻辑170控制非易失性存储器100的整体操作。控制逻辑170可响应于从外部装置接收的命令或控制信号来操作。
根据本发明构思的实施例的非易失性存储器100被构造为读取存储数据的真实单元和存储互补数据的互补单元，从而使感测容限最大化。
另外，在根据本发明构思的实施例的非易失性存储器100中，一个字线与多个真实单元/互补单元连接，从而显著减小存储器单元阵列110的尺寸。
图2是示意性地示出图1所示根据本发明构思的实施例的1T-nCell结构的示图。参照图2，第一子字线SWL1连接至多个真实单元TC1和TC2及多个互补单元CC1和CC2。第一子字线SWL1经第一晶体管T1连接至源极线SL1。晶体管T1的栅极连接至第一字线WL1。真实单元TC1和TC2连接在第一子字线SWL1与位线BL1和BL2之间。互补单元CC1和CC2连接在第一子字线SWL1与互补位线BLB1和BLB2之间。
第二子字线SWL2连接至多个真实单元和多个互补单元。第二子字线SWL2经第二晶体管T2连接至源极线SL1。第二晶体管T2的栅极连接至第二字线WL2。
位线选择晶体管BST1和BST2响应于列选择信号C1和C2将各个位线BL1和BL2连接至感测放大器SA的数据线DL1。互补位线选择晶体管BSTB1和BSTB2响应于列选择信号C1和C2将各个互补位线BLB1和BLB2连接至感测放大器SA的数据线DLB1。
在图2中，1T-nCell结构示为两个真实单元TC1和TC2和两个互补单元CC1和CC2连接至晶体管T1。然而，本发明构思不限于此。例如，三个或更多个真实单元以及三个或更多个互补单元可连接至晶体管。
在图2中，1T-nCell结构示为真实单元和互补单元交替布置。然而，本发明构思不限于此。1T-nCell结构可改变为使得真实单元组和互补单元组交替布置。
图3是示意性地示出根据本发明构思的另一实施例的图1所示的1T-nCell结构的示图。参照图3，由真实单元TC1和TC2形成的真实单元组被设置为相对靠近晶体管T1，而由互补单元CC1和CC2形成的互补单元组被设置为相对远离晶体管T1。然而，本发明构思不限于此。例如，互补单元组可设置为相对靠近晶体管T1，并且真实单元组可设置为相对远离晶体管T1。
在图3中，本发明构思的实施例示为真实单元组和互补单元组共享子字线SWL1和SWL2以及源极线SL1。然而，本发明构思不限于此。本发明构思的1T-nCell结构可改变或修改，以使得真实单元组和互补单元组彼此独立地连接至子字线和源极线。
图4是示意性地示出根据本发明构思的又一实施例的图1所示的1T-nCell结构的示图。参照图4，1T-nCell结构包含分离的子字线SWL1和SWL2以及分离的源极线SL1和SLB1。
第一子字线SWL1与多个真实单元TC1和TC2连接。第一子字线SWL1经第一晶体管T1连接至第一源极线SL1。第一晶体管T1的栅极连接至第一字线WL1。第一真实单元TC1和TC2连接在第一子字线SWL1与位线BL1和BL2之间。
第一互补子字线SWLB1与多个第二互补单元CC1和CC2连接。第一互补子字线SWLB1经第一互补晶体管TB1连接至第一互补源极线SLB1。第一互补晶体管TB1的栅极连接至第一字线WL1。第一互补单元CC1和CC2连接在第一互补子字线SWLB1与互补位线BLB1和BLB2之间。
多个第二真实单元连接至第二子字线SWL2。第二子字线SWL2经第二晶体管T2连接至第一源极线SL1。第二晶体管T2的栅极连接至第二字线WL2。各第二真实单元连接在第二子字线SWL2与位线BL1和BL2之间。
第二互补子字线SWLB2与多个第二互补单元连接。第二互补子字线SWLB2经第二互补晶体管TB2连接至第一互补源极线SLB1。第二互补晶体管TB2的栅极连接至第二字线WL2。各第二互补单元连接在第二互补子字线SWLB2与互补位线BLB1和BLB2之间。
图5是根据本发明构思的实施例的存储器单元的透视图。参照图5，存储器单元MC可为真实单元或互补单元。存储器单元MC包括可变电阻元件VR和单元晶体管T(在图2的情况下为T1)。单元晶体管T的栅极连接至字线WL1，单元晶体管T的一端经可变电阻元件VR连接至位线BL1，并且其另一端连接至源极线SL1。
可变电阻元件VR包括被钉扎层L3、自由层L1和介于被钉扎层L3与自由层L1之间的隧道层L2。被钉扎层L3的磁化方向可被钉扎。自由层L1的磁化方向根据条件可具有与被钉扎层L3的方向相同的方向或与被钉扎层L3的方向相反的方向。还可设置反铁磁层(未示出)来钉扎被钉扎层L3的磁化方向。
在一些示例实施例中，自由层L1可包含具有可变磁化方向的材料。自由层L1的磁化方向可由于外部或内部电/磁性因素而改变。自由层L1可包括含有Co、Fe或Ni中的至少一个的铁电材料。例如，自由层L1可包含选自FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12所组成的组中的至少一个。
在一些示例实施例中，隧道层L2的厚度可小于自旋扩散距离。隧道层L2可包含非磁性材料。例如，隧道层L2可包含选自Mg氧化物、Ti氧化物、Al氧化物、Mg-Zn氧化物、Mg-B氧化物、Ti氮化物和V氮化物所组成的组中的至少一个。
在一些示例实施例中，被钉扎层L3的磁化方向可通过钉扎层(未示出)来固定。被钉扎层L3还可包含铁磁材料。例如，被钉扎层L3可包含选自CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12所组成的组中的至少一个。
在一些示例实施例中，钉扎层可包含反铁磁材料。例如，钉扎层可包含选自PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr所组成的组中的至少一个。
在存储器单元的读操作中，可将逻辑高电压施加至字线WL1以导通单元晶体管T。可沿着从位线BL1至源极线SL的方向提供读电流，以测量可变电阻元件VR的电阻值。可根据这样测量的电阻值读取存储在可变电阻元件VR中的数据。
在一些示例实施例中，字线WL1延伸的方向可与源极线SL1延伸的方向相同。
在一些示例实施例中，字线WL1延伸的方向可与源极线SL1延伸的方向呈直角。
图6和图7是示意性地示出根据存储在图5所示的存储器单元中的数据的可变电阻元件的磁化方向的示意图。
可变电阻元件的电阻值可随自由层L1的磁化方向而变化。如果将读电流I(A)施加至可变电阻元件，则可根据可变电阻元件的电阻值输出数据电压。由于读电流I(A)的强度小于写电流的强度，因此自由层L1的磁化方向通常不会被读电流I(A)改变。
参照图6，可变电阻元件的自由层L1和被钉扎层L3的磁化方向可平行。因此，可变电阻元件可具有小电阻值。在这种情况下，例如，可读到数据‘0’。
参照图7，自由层L1和被钉扎层L3的磁化方向可反向平行。因此，可变电阻元件可具有大电阻值。在这种情况下，例如，可读到数据‘1’。
在图6和图7中，可变电阻元件的自由层L1和被钉扎层L3可示为水平磁性元件。然而，本发明构思不限于此。例如，可变电阻元件的自由层L1和被钉扎层L3可由竖直磁性元件实现。
图8是示意性地示出根据本发明构思的实施例的非易失性存储器的一部分的示图，以描述通过I/O单元执行的写操作和读操作。参照图8，存储器单元结构可基于1T-nCell结构。
在写操作中，将数据DIN1提供至输入缓冲器IBF，并且将互补数据DINB1提供至互补输入缓冲器IBFB。当对应于输入数据的位线选择晶体管响应于列选择信号C1至C8导通时，可将对应于存储在输入缓冲器IBF中的数据的电压或电流提供至通过由此导通的位线选择晶体管所选择的位线。把存储在输入缓冲器IBF中的数据写入连接至所选择的字线和所选择的位线的真实单元。
当对应于输入互补数据的位线选择晶体管响应于列选择信号C1至C8导通时，可将对应于存储在互补输入缓冲器IBFB中的互补数据的电压或电流提供至通过由此导通的位线选择晶体管所选择的互补位线。把存储在互补输入缓冲器IBFB中的数据写入连接至所选择的字线和所选择的互补位线的互补单元。
在读操作中，向感测放大器SA提供与连接至所选择的字线和所选择的位线的真实单元相对应的电压或电流以及与连接至所选择的字线和所选择的互补位线的互补单元相对应的电压或电流。感测放大器基于输入电压或电流来确定存储在真实单元中的数据为“1”还是“0”。感测放大器可输出确定结果作为数据DOUT1。
在图8中，真实单元组112_IO共享源极线SL1，而互补单元组114_IO共享源极线SLB1。然而，本发明构思不限于此。例如，本发明构思的存储器单元阵列可实现为使得源极线被彼此独立地控制。
图9是示意性地示出根据本发明构思的另一实施例的非易失性存储器的一部分的示图，以描述通过I/O单元执行的写操作和读操作。参照图9，非易失性存储器100a还包含源极线控制电路171、172、171B和172B。
源极线控制电路171、172、171B和172B响应于源极线控制信号SL1、SLC1、SLB1和SLC2控制源极线SL1和SLB1。在示例实施例中，源极线控制电路171、172、171B和172B可由NAND栅极电路形成。
根据本发明构思的实施例的非易失性存储器100a在读/写操作中独立地控制分离的源极线SL1、SLB1，从而提高操作速度和减小或最小化功耗。
图10是示意性地示出图9所示的非易失性存储器100a的框图，以描述写操作和读操作。参照图10，非易失性存储器100b基本可与图9所示的100a相同，不同的是非易失性存储器100b还包括列解码器122和源极线控制信号产生器175。
列解码器122解码输入地址ADDR(参照图1)的列地址以产生列选择信号C1至C8。
源极线控制信号产生器175响应于读使能信号REE、写使能信号WRE和输入数据DIN产生源极线控制信号SL_sub和SLB_sub。
输入缓冲器IBF响应于输入数据DIN和写使能信号WRE提供了具有对应的电压/电流的所选择的位线。互补输入缓冲器IBFB响应于输入数据DIN的逆反值和写使能信号WRE提供具有对应的电压/电流的所选择的互补位线。
感测放大器SA基于从所选择的位线和所选择的互补位线感测的电压或电流输出数据DOUT。
图11是用于描述关于根据本发明构思的实施例的非易失性存储器的真实单元的写操作的时序图。参照图11，将用于真实单元TC的写操作划分为预充电周期和写周期。
在预充电周期中，将选择电压Vsel施加至未选择的列选择线UNSEL CSL和已选择的列选择线SEL CSL，以将预充电电压Vpre施加至所有位线SEL BL和UNSEL BL；同时，将预充电电压Vpre施加至未选择的位线UNSEL BL和已选择的位线SEL BL。将地电压GND施加至字线SEL WL和UNSEL WL以及源极线SL_sub。
在写周期中，将地电压GND施加至未选择的列选择线UNSEL CSL，并且已选择的列选择线SEL CSL保持选择电压Vsel。因此，未选择的位线UNSEL BL保持预充电周期的预充电电压Vpre；另一方面，通过存储在输入缓冲器IBF中的数据将地电压GND施加至已选择的位线SEL BL。此时，将导通电压Von施加至已选择的字线SEL WL以导通晶体管T1，并且未选择的字线UNSEL WL保持地电压GND。在一些示例实施例中，导通电压Von可为电源电压。
将写电压Vwri te施加至源极线SL_sub以将数据写入连接至已选择的位线SEL BL的真实单元TC。此时，连接至已选择的位线SEL BL和源极线SL_sub的真实单元TC通过接收导通电压Von的晶体管T1电连接。也就是说，将地电压GND施加至连接到已选择的位线SEL BL的真实单元TC的一端，并且将写电压Vwri te施加至连接到源极线SL_sub的真实单元TC的另一端。根据上述的偏压条件，由于电流流入真实单元TC，因此数据被存储。
图12是用于描述关于根据本发明构思的实施例的非易失性存储器的互补单元的写操作的时序图。参照图12，将关于互补单元CC的写操作划分为预充电周期和写周期。
在预充电周期中，将选择电压Vsel施加至未选择的列选择线UNSEL CSL和已选择的列选择线SEL CSL，以将地电压GND施加至所有互补位线SEL BLB和UNSEL BLB；同时，将地电压GND施加至未选择的互补位线UNSEL BLB和已选择的互补位线SEL BLB。将地电压GND施加至共享的字线SEL WL和UNSEL WL以及互补源极线SLB_sub。
在写周期中，将地电压GND施加至未选择的列选择线UNSEL CSL，并且已选择的列选择线SEL CSL保持选择电压Vsel。因此，未选择的互补位线UNSEL BLB保持预充电周期的地电压GND；另一方面，通过存储在输入缓冲器IBF中的数据的逆反值(也就是说，互补数据)将预充电电压Vpre施加至已选择的互补位线SEL BLB。
此时，将导通电压Von施加至已选择的字线SEL WL以导通互补晶体管TB1，并且未选择的字线UNSEL WL保持地电压GND。将地电压GND施加至互补源极线SLB_sub以将互补数据写入连接至已选择的互补位线SEL BLB的互补单元CC。
此时，连接至已选择的互补位线SEL BLB和互补源极线SLB_sub的互补CC通过接收导通电压Von的互补晶体管TB1电连接。也就是说，将预充电电压Vpre施加至连接到已选择的互补位线SEL BLB的互补单元CC的一端，并且将地电压GND施加至连接到互补源极线SLB_sub的互补单元CC的另一端。根据上述的偏压条件，由于电流流入互补单元CC，因此数据被存储。此时，电流方向可与参照图11描述的相反。
图13是示意性地示出根据本发明构思的实施例的非易失性存储器的写方法的流程图。下面，将参照图1至图13更加完全地描述写方法。
以不同的预充电电压对连接至真实单元的位线BL和连接至互补单元的互补位线BLB预充电。例如，在步骤S110中，在预充电周期中，将预充电电压Vpre施加至位线BL来对真实单元TC进行写操作，并且将地电压GND施加至互补位线BLB来对互补单元CC进行写操作，如参照图11和图12的描述。
已选择的字线SEL WL将导通电压施加至选择晶体管(例如，T1、T2、TB1、TB2等)以将真实单元连接至源极线SL和将互补单元连接至互补源极线SLB。在步骤S120中，可根据将被写入的数据设置已选择的位线，并且可根据将被写入的互补数据设置已选择的互补位线。
在一个时间段(例如，期望的时间段，或者另选地，预定时间段)中，将不同的写电压施加至源极线SL和互补源极线SLB。例如，在步骤S130中，将写电压Vwri te施加至源极线SL，如参照图11的描述，并且将地电压GND施加至互补源极线SLB，如参照图12的描述。
根据本发明构思的写方法，可将不同的电压施加至连接至真实单元的位线和连接至互补单元的互补位线，并且可将不同的电压施加至连接至真实单元的源极线和连接至互补单元的互补源极线。
图14是用于描述针对根据本发明构思的实施例的非易失性存储器的真实单元的读操作的时序图。参照图14，将关于真实单元TC的读操作划分为预充电周期和读周期。
在预充电周期中，将选择电压Vsel施加至未选择的列选择线UNSEL CSL和已选择的列选择线SEL CSL，以将地电压GND施加至所有位线SEL BL和UNSEL BL；同时，将地电压GND施加至未选择的位线UNSEL BL和已选择的位线SEL BL。将地电压GND施加至字线SEL WL和UNSEL WL以及源极线SL_sub。
在读周期中，将地电压GND施加至未选择的列选择线UNSEL CSL，并且已选择的列选择线SEL CSL保持选择电压Vsel。因此，未选择的位线UNSEL BL保持预充电周期的地电压GND。
此时，将导通电压Von施加至已选择的字线SEL WL以导通晶体管T1，未选择的字线UNSEL WL保持地电压GND，并且源极线SL_sub保持地电压GND。因此，已选择的位线SEL BL可具有对应于存储在真实单元TC中的数据的电压。感测放大器SA通过感测在已选择的位线SEL BL处的电压来确定真实单元TC的数据。
图15是用于描述用于根据本发明构思的实施例的非易失性存储器的互补单元的读操作的时序图。参照图15，将关于互补单元CC的读操作划分为预充电周期和读周期。
在预充电周期中，将选择电压Vsel施加至未选择的列选择线UNSEL CSL和已选择的列选择线SEL CSL，以将地电压GND施加至所有互补位线SEL BLB和UNSEL BLB；同时，将地电压GND施加至未选择的互补位线UNSEL BLB和已选择的互补位线SEL BLB。将地电压GND施加至字线SEL WL和UNSEL WL以及互补源极线SLB_sub。
在读周期中，将地电压GND施加至未选择的列选择线UNSEL CSL，并且已选择的列选择线SEL CSL保持选择电压Vsel。因此，未选择的位线UNSEL BL保持预充电周期的地电压GND。此时，将导通电压Von施加至已选择的字线SEL WL以导通互补晶体管TB1，未选择的字线UNSEL WL保持地电压GND，并且互补源极线SLB_sub保持地电压GND。因此，已选择的互补位线SEL BLB可具有对应于存储在互补单元CC中的数据的电压。感测放大器SA通过感测在已选择的互补位线SEL BLB处的电压来确定互补单元CC的数据。
图16是示意性地示出根据本发明构思的实施例的非易失性存储器的读方法的流程图。下面，将参照图1至图16更加完全地描述读方法。
以相同的预充电电压对连接至真实单元的位线BL和连接至互补单元的互补位线BLB预充电。例如，在步骤S210中，在预充电周期中，将地电压GND施加至位线BL以对真实单元TC进行读操作，并且将地电压GND施加至互补位线BLB以对互补单元CC进行读操作，如参照图14和图15的描述。
已选择的字线SEL WL将导通电压施加至已选择晶体管(例如，T1、T2、TB1、TB2等)以将真实单元连接至源极线SL并将互补单元连接至互补源极线SLB。在步骤S220中，将读电压(例如，GND)施加至源极线SL和互补源极线SLB。
已选择的位线SEL BL和已选择的互补位线SEL BLB连接至感测放大器SA。在步骤S230中，感测放大器SA感测在已选择的位线SELBL和已选择的互补位线SEL BLB处的电压或电流，以确定存储在真实单元中的数据。
根据本发明构思的读方法，可将相同的预充电电压(例如，GND)施加至连接至真实单元的位线和连接至互补单元的互补位线，并且可将相同的读电压GND施加至连接至真实单元的源极线和连接至互补单元的互补源极线。
图17是示意性地示出根据本发明构思的实施例的存储装置的框图。参照图17，存储装置包含至少一个非易失性存储器100和控制该非易失性存储器100的存储器控制器200。
非易失性存储器100可实现为具有如参照图1至图16描述的相同的构造或方法。在示例实施例中，非易失性存储器100经DRAM接口与存储器控制器200通信。
可将根据本发明构思的实施例的存储装置10应用于存储器模块。
现在，将描述本发明构思的非易失性存储器的应用。
图18是示意性地示出根据本发明构思的实施例的存储装置1000的框图。参照图18，存储装置1000包含至少一个闪速存储器1100和用于控制该闪速存储器1100的存储器控制器1200。图18所示的存储装置1000可用作(但不限于)存储卡(例如，CF、SD、微SD等)的存储介质或USB存储装置。
闪速存储器1100可由NAND闪速存储器或VNAND实现。存储器控制器1200响应于主机请求控制闪速存储器1100的读操作、写操作和擦除操作。存储器控制器1200包含至少一个中央处理单元1210、缓冲存储器1220、ECC块1230、代码存储器1240、主机接口1250和闪存接口1260。
中央处理单元1210控制闪速存储器1100的整体操作，包括写、读、文件系统管理、异常页(bad page)管理等。缓冲存储器1220响应于中央处理单元1210的控制而操作，并且用作工作存储器、缓冲存储器和高速缓冲存储器。如果缓冲存储器1220用作工作存储器，则将通过中央处理单元1210处理的数据暂时存储在其中。缓冲存储器1220用于缓冲从主机转移至闪速存储器装置1100或者从闪速存储器装置1100转移至主机的数据。在缓冲存储器1220用作高速缓冲存储器的情况下，可使得低速闪速存储器1100能够以高速操作。
ECC块1230产生用于校正从闪速存储器1100接收到的数据的失效位或错误位的误差校正码ECC。ECC块1230对将被提供至闪速存储器1100的数据执行误差校正编码，从而为数据添加奇偶校验位。奇偶校验位可被存储在闪速存储器1100中。
ECC块1230对从闪速存储器1100输出的数据执行误差校正解码。ECC块1230利用奇偶校验校正误差。ECC块1230利用低密度奇偶校验(LDPC)码、BCH码、并行级联卷积码、里德所罗门(RS)码、卷积码、递归系统码(RSC)，格状编码调制(TCM)、块编码调制(BCM)等来校正误差。
代码存储器1240存储操作系统/代码数据来驱动存储装置1000。代码存储器1240可通过参照图1至图17描述的非易失性存储器100来实现。
存储器控制器1200通过主机接口1250与主机交换数据，并且通过闪存接口1260与闪速存储器1100交换数据。主机接口1250可通过并行AT附连总线(PATA)、串行AT附连总线(SATA)，SCSI、USB、PCIe、NAND接口等与主机连接。
在至少一个示例实施例中，存储器控制器1200可包括RF通信功能(例如，WiFi)。
根据本发明构思的实施例的存储装置1000包括能够增大或最大化感测容限并且减小芯片尺寸的代码存储器1240。因此，可提高存储装置1000的性能。
本发明构思可应用于存储卡。
图19是示意性地示出根据本发明构思的实施例的存储卡2000的框图。存储卡2000可为例如MMC、SD卡、多用途卡、微SD卡、记忆棒、紧凑SD卡、ID卡、PCMCIA卡、SSD卡、芯片卡、智能卡、USB卡等。
参照图19，存储卡2000包含与外部装置接口连接的接口部分2100、包括缓冲存储器并用于控制存储卡2000的操作的控制器2200以及根据本发明构思的一个或多个实施例的至少一个非易失性存储器2300。控制器2200是处理器，并且控制非易失性存储器2300的写操作和读操作。控制器2200通过数据总线DATA和地址总线ADDRESS与非易失性存储器2300和接口部分2100连接。
根据本发明构思的实施例的存储卡2000可通过减小芯片尺寸有利于集成。
本发明构思可应用于通用闪存(UFS)。
图20是示意性地示出根据本发明构思的实施例的通用闪存(UFS)系统的框图。参照图20，UFS系统3000包括UFS主机3100、至少一个嵌入式UFS装置3200和可移除UFS卡3300。可经M-PHY层实现UFS主机3100与嵌入式UFS装置3200之间的通信以及UFS主机3100与可移除UFS卡3300之间的通信。
可通过图17所示的存储装置10实现组件3200和3300中的至少一个。
同时，主机3100可包括基于与UFS协议不同的协议支持通信的桥。UFS主机3100和可移除UFS卡3400可通过多种卡协议(UFD、MMC、eMMC、安全数位(SD)、迷你SD、微SD等)彼此通信。
本发明构思可应用于移动装置。
图21是示意性地示出根据本发明构思的实施例的移动装置4000的框图。参照图21，移动装置4000包括联合处理器4100、缓冲存储器4200、显示/触摸模块4300和存储装置4400。
联合处理器4100被构造为控制移动装置4000的整体操作以及与外部装置的有线/无线通信。缓冲存储器4200被构造为暂时存储用于移动装置4000的处理操作的数据。显示/触摸模块4300被构造为对通过联合处理器4100处理的数据进行显示，或者从触摸面板接收数据。存储装置4400被构造为存储用户数据。存储装置4400可为eMMC、SSD或UFS装置。缓冲存储器4200和存储装置4400中的至少一个可包含参照图1至图17描述的非易失性存储器100。
根据本发明构思的实施例的移动装置4000可包括通过有利于集成的非易失性存储器实现的缓冲存储器4200或存储装置4400。
根据本发明构思的存储器系统和/或存储装置可根据多种不同封装技术中的任一种封装。这些封装技术的示例可包括封装件层叠(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫组件芯片、华夫形式芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级堆叠封装(WSP)等。
虽然已经参照示例实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，以上实施例非限制性而是说明性的。

Claims (20)

1.一种非易失性存储器，包括：
用于存储数据的第一真实单元和第二真实单元；
用于存储所述数据的互补数据的第一互补单元和第二互补单元；
位线，其分别连接至第一真实单元和第二真实单元的第一端；
互补位线，其分别连接至第一互补单元和第二互补单元的第一端；
第一子字线，其连接至第一真实单元的第二端；
第二子字线，其连接至第二真实单元的第二端；
第一互补子字线，其连接至第一互补单元的第二端；
第二互补子字线，其连接至第二互补单元的第二端；以及
第一晶体管，其被构造为响应于施加至第一字线的第一导通电压将第一子字线连接至第一源极线；
第一互补晶体管，其被构造为响应于第一导通电压将第一互补子字线连接至第一互补源极线；
第二晶体管，其被构造为响应于施加至第二字线的第二导通电压将第二子字线连接至第一源极线；以及
第二互补晶体管，其被构造为响应于第二导通电压将第二互补子字线连接至第一互补源极线。
2.根据权利要求1所述的非易失性存储器，其中，第一真实单元和第二真实单元以及第一互补单元和第二互补单元中的每一个是磁性隧道结单元。
3.根据权利要求2所述的非易失性存储器，其中，第一字线和第二字线与第一源极线和第二互补源极线按照相同方向延伸。
4.根据权利要求1所述的非易失性存储器，还包括：
位线选择晶体管，其被构造为响应于列选择信号将位线中的一根选择性地连接至第一数据线；以及
互补位线选择晶体管，其被构造为响应于列选择信号将互补位线中的一根选择性地连接至第二数据线。
5.根据权利要求4所述的非易失性存储器，还包括：
输入缓冲器，其向第一数据线提供对应于所述数据的电压；以及
互补输入缓冲器，其向第二数据线提供对应于所述互补数据的电压。
6.根据权利要求5所述的非易失性存储器，其中，在关于第一真实单元和第二真实单元之一的写操作中向位线施加预充电电压之后，将地电压施加至所选择的位线，将导通电压施加至所选择的字线，并且将写电压施加至第一源极线。
7.根据权利要求5所述的非易失性存储器，其中，在关于第一互补单元和第二互补单元之一的写操作中向互补位线施加地电压之后，将预充电电压施加至所选择的互补位线，将导通电压施加至所选择的字线，并且将地电压施加至第一互补源极线。
8.根据权利要求4所述的非易失性存储器，还包括：
感测放大器，其被构造为感测第一数据线和第二数据线的电压或电流。
9.根据权利要求8所述的非易失性存储器，其中，在关于第一真实单元和第二真实单元之一的读操作中向位线施加地电压之后，将导通电压施加至所选择的字线，并且将地电压施加至第一源极线。
10.根据权利要求8所述的非易失性存储器，其中，在关于第一互补单元和第二互补单元之一的读操作中向互补位线施加地电压之后，将导通电压施加至所选择的字线，并且将地电压施加至第一互补源极线。
11.根据权利要求1所述的非易失性存储器，还包括：
源极线控制电路，其被构造为响应于源极线控制信号独立地控制施加至第一源极线和第一互补源极线的电压。
12.根据权利要求11所述的非易失性存储器，还包括：
源极线控制信号产生器，其被构造为响应于数据、读使能信号和写使能信号来产生源极线控制信号。
13.根据权利要求1所述的非易失性存储器，其中，导通电压是电源电压。
14.一种存储装置，包括：
至少一个非易失性存储器；以及
存储器控制器，其被构造为控制所述至少一个非易失性存储器，
其中，所述至少一个非易失性存储器包括存储器单元阵列，该存储器单元阵列在写操作中被构造为：以不同的预充电电压对位线和互补位线进行预充电；通过将导通电压施加至所选择的字线来将源极线连接至真实单元，或者通过将导通电压施加至所选择的字线来将互补源极线连接至互补单元；通过将不同的写电压施加至源极线和互补源极线来将数据存储在真实单元中；以及将互补数据存储在互补单元中。
15.根据权利要求14所述的存储装置，其中，真实单元和互补单元的第一端连接至子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线，
其中，所述至少一个非易失性存储器还包括晶体管，该晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线和互补源极线，
其中，源极线和互补源极线由单根信号线形成，并且
其中，连接至子字线的真实单元和互补单元交替设置。
16.根据权利要求14所述的存储装置，其中，真实单元和互补单元的第一端连接至子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线，
其中，所述至少一个非易失性存储器还包括晶体管，该晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线和互补源极线，
其中，源极线和互补源极线由单根信号线形成，并且
其中，连接至子字线的一组真实单元和连接至子字线的一组互补单元被设置为彼此相邻。
17.根据权利要求14所述的存储装置，其中，真实单元的第一端连接至子字线，互补单元的第一端连接至互补子字线，真实单元的第二端连接至位线，并且互补单元的第二端连接至互补位线，
其中，所述至少一个非易失性存储器还包括晶体管和互补晶体管，所述晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至源极线，所述互补晶体管被构造为响应于施加至所选择的字线的导通电压将子字线连接至互补源极线。
18.根据权利要求14所述的存储装置，其中，在读操作中，将地电压施加至位线和互补位线，将导通电压施加至所选择的字线，将读电压施加至源极线和互补源极线，并且感测到所选择的位线或所选择的互补位线的电压或电流。
19.一种非易失性存储器，包括：
源极线结构；
多个真实存储器单元，其连接在第一对应位线与子字线结构之间；
多个互补存储器单元，其连接在对应互补位线与子字线结构之间；
选择结构，其被构造为将源极线结构选择性地电连接至子字线结构；
控制电路，其被构造为在读操作和写操作的至少一个期间控制选择结构，从而基于导通电压被施加至单根字线来将子字线结构中的第一子字线连接至源极线结构中的第一源极线，并将子字线结构中的第二子字线连接至源极线结构中的第二源极线，其中所述第一子字线连接至多个真实存储器单元，而所述第二子字线连接至多个互补存储器单元。
20.根据权利要求19所述的非易失性存储器，其中，第一子字线和第二子字线为相同的子字线或为不同的子字线，并且第一源极线和第二源极线为相同的源极线或为不同的源极线。
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