CN110660422A - 一种配合纠错磁性随机存储器使用的缓存系统 - Google Patents

一种配合纠错磁性随机存储器使用的缓存系统 Download PDF

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Abstract

本发明公开了一种配合纠错磁性随机存储器使用的缓存系统，包括MRAM存储模块、错误检测和矫正电路、控制电路、缓存，控制电路接受读写操作指令并控制错误检测和矫正电路与缓存；读写数据时，控制电路首先检测该数据是否在缓存中，若在，则直接对缓存中数据操作；若要读的数据不在缓存中，则控制电路将MRAM存储模块中已存有的数据读出并经过错误检测和校正电路处理后写入缓存并返回给外部电路。本发明公开的缓存系统，若独立存在，对整块MRAM仅需少量存储和控制电路；若作为CPU缓存的一部分，则优势更大，几乎无需付出额外成本代价，修改现有CPU的缓存机制，就可以解决含纠错功能的MRAM的写速度问题。

Description

一种配合纠错磁性随机存储器使用的缓存系统
技术领域
本发明涉及一种缓存系统，具体涉及一种配合纠错磁性随机存储器(MRAM，Magnetic Random Access Memory)使用的缓存系统，属于半导体芯片技术领域。
背景技术
MRAM是一种新的内存和存储技术，可以像SRAM/DRAM一样快速随机读写，还可以像Flash闪存一样在断电后永久保留数据。不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容，MRAM可以和逻辑电路集成到一个芯片中。
MRAM的原理，是基于一个叫做磁性隧道结(MTJ)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的，如图1和图2所示。下面的一层铁磁材料是具有固定磁化方向的参考层13，上面的铁磁材料是可变磁化方向的记忆层11，记忆层11的磁化方向可以和参考层13相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层12，但是磁性隧道结的电阻和可变磁化层的磁化方向有关。记忆层11和参考层13的磁化方向相平行时电阻低，如图1；反平行时电阻高，如图2。
读取MRAM的过程就是对磁性隧道结的电阻进行测量。使用比较新的STT-MRAM技术，写MRAM也比较简单：使用比读更强的电流穿过磁性隧道结进行写操作。一个自下而上的电流把可变磁化层置成与固定层反平行的方向。自上而下的电流把它置成平行的方向。
每个MRAM存储单元由一个磁性隧道结(MTJ)和一个NMOS选择管组成，如图3所示。每个存储单元需要连接三根线：NMOS管的栅极连接到芯片的字线(Word Line)32，负责接通或切断这个单元；NMOS管的一极连在源极线(Source Line)33上，NMOS管的另一极和磁性隧道结34的一极相连，磁性隧道结34的另一极连在位线(Bit Line)31上。
MRAM的读出电路需要检测MRAM记忆单元的电阻。由于磁性隧道结的电阻可能会因为生产工艺、读写次数、温度等原因漂移，从而导致数据错误(读出的数据比特与之前最近一次写入的数据比特相反)。为解决这一问题，可以加入错误检测和矫正电路(ECC，ErrorChecking and Correcting)，对一个字的数据进行编码，加入一些校验位比特，从而对数据错误进行检测和矫正。
通常，中央处理器(CPU)在读数据时，会通过CPU缓存一次性读取固定长度的数据，该长度可能与编码字长不一致；CPU在写数据时，则不会将原始数据从存储设备中读到CPU缓存中。而这一纠错方法要求在更新数据块中一部分数据时，同时更新校验位比特，而对校验位比特的更新，要求知道数据块的其他部分。这个进行纠错的字，太短则编码效率太低，芯片成本高；太长则带来写速度问题：外部可能只写一个短的字，却不得不把整个长字读出重新编解码，要耗费数个时钟周期才能完成一次写入操作。
对比专利CN107643955A描述了一种基于纠错回写技术提升非易失存储器性能的方法，结构如图6所示。数据被读出后会由读写驱动进行纠错并输出，纠错后的数据也会被更新到NVM阵列中。如果错误次数超过阈值，则会将逻辑地址映射到新的物理地址。
发明内容
为了解决上述技术问题，本发明使用缓存(Cache)将要写入MRAM存储器的数据暂时保存，并通过控制电路将对应的MRAM存储器中数据读出并经过错误检测和矫正电路矫正，然后将要写入的数据与之合并后再生产新的校验位并写入MRAM存储器中。具体技术方案如下：
一种配合纠错磁性随机存储器使用的缓存系统，包括MRAM存储模块、错误检测和矫正电路、控制电路、缓存，控制电路接受读写操作指令并控制错误检测和矫正电路和缓存；
读写数据时，控制电路首先检测该数据是否在缓存中，若该数据已在缓存中，则直接对缓存中该数据进行操作；若该数据不在缓存中，则控制电路将MRAM存储模块中已存有的数据读出并经过错误检测和校正电路处理后写入缓存并返回给外部电路；
N个比特的主体码经错误检测和矫正电路处理后产生K个比特的纠错码，N个比特的主体码称为长字，包含在长字内且比N个比特短的字称为短字；
若要写的数据为长字，则控制电路将数据写入缓存中并经过错误检测和校正电路处理后写入MRAM存储模块；若要写的数据为短字，控制电路将MRAM存储模块中已存有的数据读出并经过错误检测和矫正电路处理，再把要写入的数据与已存有的数据合并成新数据，然后由错误检测和矫正电路产生新校验位，将新数据和新校验位一并写入MRAM存储模块。
进一步地，错误检测和矫正电路采用BCH或其他编码方法。
进一步地，缓存的容量能够存储至少一个长字。
进一步地，控制电路为中央处理器或者单片机或者专用电路。缓存集成在中央处理器或者单片机内。
上述缓存系统的工作方式如下：
(1)外部读长字时，长字经过错误检测和矫正电路处理后直接存储在缓存中并返回给外部电路。
(2)外部写长字时，长字存储在缓存中并经过错误检测和矫正电路处理后存入MRAM存储模块中。
(3)外部读取短字时，控制电路检查包含短字的长字是否已在缓存中，如在，直接返回给外部电路；如不在，将包含短字的长字的全部N个比特的主体码读出，再经过错误检测和矫正电路处理，然后将处理结果保留在缓存中并返回给外部电路。
(4)外部写入一个新的短字时，控制电路检查包含短字的长字是否已在缓存中：如果已在缓存中，将短字合并到长字中；如果不在缓存中，首先将短字写入缓存中，向MRAM存储模块发出对应长字的读命令，然后将MRAM存储模块返回的长字经过错误检测和矫正电路处理合并到缓存中。最后，控制电路将缓存中的长字编码后写回MRAM存储模块中。
本发明的有益效果：本缓存系统，若独立存在，对整块MRAM仅需少量存储和控制电路；若作为CPU缓存的一部分，则优势更大，几乎不需付出额外的成本代价，修改现有CPU的缓存机制，就可以解决含纠错功能的MRAM的写速度问题。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1是磁性隧道结处于低电阻态时，记忆层与参考层磁性平行的示意图；
图2是磁性隧道结处于高电阻态时，记忆层与参考层磁性反平行的示意图；
图3是存储单元由一个磁性隧道结和一个NMOS管组成的结构示意图；
图4是本发明一个较佳实施例中的缓存系统的原理电路与结构示意图；
图5是本发明一个较佳实施例中的缓存系统的工作流程图；
图6是对比专利中的非易失存储器的架构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明所针对的磁性随机存储器含ECC编解码纠错电路，适合ECC编解码纠错电路处理的每个字有N个比特(以下称长字)，另外还有K个比特的纠错码。含ECC编解码纠错电路的磁性随机存储器芯片架构如图4所示。
本发明公开了一种配合纠错磁性随机存储器使用的缓存系统，包括MRAM存储模块、错误检测和矫正电路、控制电路、缓存。读写数据时，控制电路首先检测该数据是否在缓存中，若在，则直接对缓存中数据操作；若要读的数据不在缓存中，则控制电路将MRAM存储模块中已存有的数据读出并经过错误检测和校正电路处理后写入缓存并返回给外部电路；若要写的数据为长字，则控制电路将数据写入缓存中并经过错误检测和校正电路处理后写入MRAM存储模块；若要写的数据为短字，控制电路接受读写操作指令并控制错误检测和矫正电路和缓存模块，控制电路将MRAM存储模块中已存有的数据读出并经过错误检测和矫正电路处理，再把要写入的数据与已存有的数据合并成新数据，然后由错误检测和矫正电路产生新校验位，将新数据和新校验位一并写入MRAM存储模块。控制电路为中央处理器或者单片机。缓存集成在中央处理器或者单片机内。
错误检测和矫正电路采用BCH编码方法。N个比特的主体码经错误检测和矫正电路处理后产生K个比特的纠错码，N个比特的主体码称为长字，包含在长字内且比N个比特短的字称为短字。例如，一个长字64比特，校验位为14位，可矫正2位错误。CPU读写的短字，有可能只是8比特。缓存的容量能够存储至少一个长字。若使用独立缓存，缓存为8行，每行78比特，以及控制电路。若复用CPU，则仅需少量控制电路。
上述缓存系统的工作方式如下，流程参见图5所示。
(1)外部读长字时，长字经过错误检测和矫正电路处理后直接存储在缓存中并返回给外部电路。
(2)外部写长字时，长字存储在缓存中并经过错误检测和矫正电路处理后存入MRAM存储模块中。
(3)外部读取短字时，控制电路检查包含短字的长字是否已在缓存中，如在，直接返回给外部电路；如不在，将包含短字的长字的全部78个比特的主体码读出，再经过错误检测和矫正电路处理，然后将处理结果保留在缓存中并返回给外部电路。
(4)外部写入一个新的短字时，控制电路检查包含短字的长字是否已在缓存中：如果已在缓存中，将短字合并到长字中；如果不在缓存中，首先将短字写入缓存中，向MRAM存储模块发出对应长字的读命令，然后将MRAM存储模块返回的长字经过错误检测和矫正电路处理合并到缓存中。最后，控制电路将缓存中的长字编码后写回MRAM存储模块中。
本专利与对比专利CN107643955A相比，虽然同样包括NVM模块及纠错模块，但本专利主要解决的是读写特别是写入短字时的速度问题。对比专利中，如果需要写入短字时，要先从NVM模块中读出整个长字，更新长字数据部分和纠错部分再写入，无法在单个周期内完成。
而本专利引入了缓存机制。从电路结构上看，本专利比对比专利多了缓存及其控制电路。从电路效果上看，本专利无论是读写长字还是短字都只需要一个周期即可完成，速度与没有纠错时一样快。另外，由于缓存的存在，本专利对NVM阵列的读写次数会减少，这样还增加了NVM阵列的寿命。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (7)

1.一种磁性随机存储器，其特征在于，包括MRAM存储模块、错误检测和矫正电路、控制电路、缓存，所述控制电路接受读写操作指令并控制所述错误检测和矫正电路与所述缓存；
读写数据时，所述控制电路首先检测该数据是否在所述缓存中：若该数据已在所述缓存中，则直接对所述缓存中的该数据进行操作；若该数据不在所述缓存中，则所述控制电路将所述MRAM存储模块中已存有的数据读出并经过所述错误检测和校正电路处理后写入所述缓存并返回给外部电路；
N个比特的主体码经所述错误检测和矫正电路处理后产生K个比特的纠错码，所述N个比特的主体码称为长字，包含在所述长字内且比N个比特短的字称为短字；
若要写的数据为长字，所述控制电路将该数据写入所述缓存中并经过所述错误检测和校正电路处理后写入所述MRAM存储模块；
若要写的数据为短字，所述控制电路将所述MRAM存储模块中已存有的数据读出并经过所述错误检测和矫正电路处理，再把要写入的数据与所述已存有的数据合并成新数据，然后由所述错误检测和矫正电路处理产生新校验位，将所述新数据和所述新校验位一并写入所述MRAM存储模块。
2.根据权利要求1所述一种磁性随机存储器，其特征在于，外部读所述长字时，所述长字经过所述错误检测和矫正电路处理后存储在所述缓存中并返回给外部电路。
3.根据权利要求1所述一种磁性随机存储器，其特征在于，外部读所述短字时，将包含所述短字的长字的全部N个比特的主体码读出，再经过所述错误检测和矫正电路处理，然后将处理结果保留在所述缓存中并返回给外部电路。
4.根据权利要求1所述一种磁性随机存储器，其特征在于，所述错误检测和矫正电路采用BCH或其他编码方法。
5.根据权利要求1所述一种磁性随机存储器，其特征在于，所述缓存的容量能够存储至少一个所述长字。
6.根据权利要求1所述一种磁性随机存储器，其特征在于，所述控制电路为中央处理器、单片机或者专用电路。
7.根据权利要求6所述一种磁性随机存储器，其特征在于，所述缓存集成在所述中央处理器或者所述单片机内。
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