CN110222006B - 基于rram的处理器架构及控制方法 - Google Patents

Abstract

本发明公开了一种基于RRAM的处理器架构及控制方法，至少包括中央处理器(CPU)、随机存储器(RAM)、阻变存储器(RRAM)阵列模块以及纠错电路(ECC)，其中，CPU通过标准总线与RAM和纠错电路相连接，RAM作为数据缓存使用；RRAM阵列模块用于存储数据和处理器的程序(PROGRAM)，其通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；所述纠错电路用于根据冗余信息修正RRAM阵列模块存储的数据。采用本发明的技术方案，使得高生产良率、高可靠性的目的得以实现，基于RRAM的嵌入式处理器架构，为28nm及以下高端芯片设计和加工制造开辟了新路。

Description

基于RRAM的处理器架构及控制方法

技术领域

本发明涉及处理器技术领域，尤其涉及一种基于RRAM的处理器架构及控制方法。

背景技术

当前，大规模集成电路，尤其是片上系统芯片(SOC)，都采用嵌入式处理器，参见图1，所示为现有技术中嵌入式处理器的常规结构，集成设置非挥发性的存储器(作为嵌入式应用称为eFLASH)来保存程序(软件)代码和关键/主要数据，从而达到不需要电源就可以保存数据/程序代码的目的以及提高系统的数据存储安全性能。当前，非挥发性存储器广泛使用的是EEPROM和闪存，闪存主要两种类型NOR FLASH/NAND FLASH型，其中，在eFLASH应用中，主要是NOR FLASH。随着芯片工艺的不断进步，现有基于eFLASH的架构存在如下缺点：

(1)随着半导体工艺下降到40nm,28nm甚至14nm，EEPROM和NOR FLASH因为物理原理的限制，无法继续下去；

(2)eFlash在28nm及以下工艺代存在如下技术瓶颈：

1、增加9-12层掩膜版，制造成本高；

2、尺寸微缩导致器件可靠性下降；

3、与HKMG、FinFET等逻辑工艺集成难度大。

因此，在28nm及以下集成芯片工艺有必要采用新型存储器以克服上述技术缺陷。然而现有技术的新型存储器目前无法直接应用于嵌入式SOC芯片中，主要原因如下：

(1)新型存储器阻变存储器(RRAM)、相变存储器(PRAM)和磁旋存储器(MRAM)，但是PRAM和MRAM都需要非常复杂的工艺，和处理器逻辑电路的兼容性很难做到，虽然有人是实践了，但是成本很高，还不能大规模应用。

(2)阻变存储器(RRAM)虽然工艺简单，兼容性好，但是因为阻变存储器的误码率高，限制了它的应用。对于处理器来说，任何误码都可能造成程序(软件)的错乱。同时，误码率高，也造成了生产良率下降，成本居高不下。因此目前为主，阻变存储器还未被大规模用于嵌入式SOC芯片的实现量产应用。

故，针对现有技术的缺陷，实有必要提出一种技术方案以解决现有技术存在的技术问题。

发明内容

有鉴于此，确有必要提供一种基于RRAM的处理器架构，采用RRAM实现在28nm及以下标准CMOS工艺的兼容性，同时设置纠错电路，克服了RRAM误码率高导致的处理器高误码率的技术问题。

为了解决现有技术存在的技术问题，本发明的技术方案如下：

基于RRAM的处理器架构，至少包括中央处理器(CPU)、随机存储器(RAM)、阻变存储器(RRAM)阵列模块以及纠错电路(ECC)，其中，

CPU通过标准总线与RAM和纠错电路相连接，RAM作为数据缓存使用；

RRAM阵列模块用于存储数据和处理器的程序(PROGRAM)，其通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；

所述纠错电路用于根据冗余信息修正RRAM阵列模块存储的数据。

作为进一步的改进方案，所述RRAM阵列模块还用于存储与数据相对应的冗余信息，所述纠错电路用于根据所获取的冗余信息对相应的数据进行修正。

作为进一步的改进方案，所述CPU和纠错电路通过宽度为N位的标准总线连接，所述纠错电路和RRAM阵列模块通过宽度为K位的标准总线连接，N<K，K位数据表示为D[K-1:0]，其中，D[N-1:0]为有效载荷数据，共N位；D[K-1:N]为冗余位，共(K-N)位。

作为进一步的改进方案，CPU向RRAM阵列模块写入数据时，所述纠错电路根据D[N-1:0]计算出冗余信息D[K-1:N]并一起存放到RRAM存储器阵列模块中。

作为进一步的改进方案，CPU从RRAM阵列模块读出数据时，纠错电路从RRAM阵列模块读取数据D[K-1:0]，并根据冗余信息D[K-1:N]计算有效载荷数据D[N-1:0]有无误码，如果有误码，所述纠错电路对有效载荷数据进行修正并把修正后的数据发送到总线传递给CPU。

作为进一步的改进方案，还设置缓冲存储器，所述缓冲存储器通过宽度为N位的标准总线与所述CPU和纠错电路相连接，所述纠错电路和RRAM阵列模块也通过宽度为N位的标准总线连接，N位数据表示为D[N-1:0]，其中，D[N-1:0]为有效载荷数据；所述CPU对RRAM阵列模块的读写以BLOCK为基本单位进行。

作为进一步的改进方案，CPU向RRAM阵列模块写入数据时，CPU先把数据成块(BLOCK)写入缓冲存储器，纠错电路从缓冲存储器读取数据，经过计算增加冗余字节后一起存入RRAM阵列模块。

作为进一步的改进方案，CPU从RRAM阵列模块读出数据时，纠错电路从RRAM阵列模块中读出完整BLOCK和相应的冗余字节进行计算并完成修正后存入缓冲存储器，CPU再从缓冲存储器读取经过误码修正后的数据。

作为进一步的改进方案，所述纠错电路采用BCH纠错算法，其中，冗余信息为纠错算法的余数。

作为进一步的改进方案，所述RRAM阵列模块由多个RRAM单元及相应的写入和督促读出电路构成，每个RRAM单元为依赖于阻变材料制作的存储器。

为了解决现有技术存在的技术问题，本发明还提出了一种基于RRAM的处理器架构的控制方法，至少包括中央处理器(CPU)、随机存储器(RAM)、阻变存储器(RRAM)阵列模块以及纠错电路(ECC)，CPU通过标准总线与RAM和纠错电路相连接，RRAM阵列模块通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；其中，至少包括以下步骤：

步骤S1：CPU向RRAM阵列模块写入数据时，所述纠错电路获取待写入数据并生成相应的冗余信息后将待写入数据及相应的冗余信息同时写入RRAM阵列模块中；

步骤S2：CPU从RRAM阵列模块读出数据时，所述纠错电路先从RRAM阵列模块中读取对应的数据及其冗余信息并利用冗余信息对数据进行修正后再发送给CPU。

与现有技术相比较，本发明采用RRAM实现在28nm及以下标准CMOS工艺的兼容性，同时设置纠错电路，克服了RRAM误码率高导致的处理器高误码率的技术问题。采用本发明的技术方案，使得高生产良率、高可靠性的目的得以实现，基于RRAM的嵌入式处理器架构，为28nm及以下高端芯片设计和加工制造开辟了新路。

附图说明

图1为现有技术基于eFLASH的处理器架构的原理框图。

图2为本发明基于RRAM的处理器架构的原理框图。

图3为本发明中RRAM阵列模块和纠错电路配置的一种优选实施方式原理框图。

图4为本发明中RRAM阵列模块和纠错电路配置的另一种优选实施方式原理框图。

图5为本发明又一种优选实施方式原理框图。

图6为本发明基于RRAM的处理器架构的控制方法的流程框图。

如下具体实施例将结合上述附图进一步说明本发明。

具体实施方式

以下将结合附图对本发明提供的技术方案作进一步说明。

随着芯片工艺的不断进步，现有基于eFLASH的处理器架构，eFlash在28nm及以下工艺代存在技术瓶颈。

为此，本发明提出一种基于RRAM的处理器架构，参见图2，所示为本发明基于RRAM的处理器架构的原理示意图，基于RRAM的处理器架构，至少包括中央处理器(CPU)、随机存储器(RAM)、阻变存储器(RRAM)阵列模块以及纠错电路(ECC)，CPU通过标准总线与RAM和纠错电路相连接，RAM作为数据缓存使用；

RRAM阵列模块通过所述纠错电路接入标准总线以根据CPU指令完成数据读写，其主要用于存储数据和处理器的程序(PROGRAM)，通常，处理器的程序(PROGRAM)以可执行二进制代码(EXECUTIVE BINARY CODE)的形式存放在RRAM中；

纠错电路用于根据冗余信息修正RRAM阵列模块存储的数据。

上述技术方案中，RRAM阵列模块基于阻变器件的原理工作的，而不是基于浮栅(Floating Gate)的闪存(Flash)。该模块由单个存储器单元单路加上写入和读出电路，形成整列作为一个完整模块，每个存储器单元是一种依赖于阻变材料制作的存储器，存储在RRAM单元的信息是非挥发性(Non-Volatile)的(即无电源时候信息基本上仍得到保持、不丢失)。

由于RRAM采用导电细丝制作而成,在10nm以下的工艺制程里面可以继续堆叠缩小,实现7nm或者更先进的5nm等工艺制程上的量产。同时，RRAM的编程也极为方便，在低阻态状态下，向存储器加上一定大小的电压可以使导电丝断掉，成为高阻态；而在高阻态下，向存储器反向加上一定大小的电压，就使得导电丝从高阻态变成了低阻态。因此，本发明采用RRAM阵列模块能与新一代CMOS工艺完美兼容，同时具有可缩性好、功耗低(pJ量级)、速度快(ns量级)等优点。

另在，本发明中RRAM阵列模块不是直接连接到处理器总线上面，而是先通过纠错(ECC)电路，再通过总线和处理器连接。通过设置纠错电路，克服了RRAM误码率高的技术缺陷。

作为一种优选的实施方式，RRAM阵列模块的存储空间除了处理器需要的空间之外，还增加了一定的额外存储空间，用来存放纠错电路需要的冗余信息。从而，纠错电路用于根据所获取的冗余信息对相应的数据进行修正。

基于上述架构，本发明还公开了一种基于RRAM的处理器架构的控制方法，参见图6，所示为基于RRAM的处理器架构的控制方法的流程框图，CPU通过标准总线与RAM和纠错电路相连接，RRAM阵列模块通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；其中，至少包括以下步骤：

步骤S1：CPU向RRAM阵列模块写入数据时，所述纠错电路获取待写入数据并生成相应的冗余信息后将待写入数据及相应的冗余信息同时写入RRAM阵列模块中；

步骤S2：CPU从RRAM阵列模块读出数据时，所述纠错电路先从RRAM阵列模块中读取对应的数据及其冗余信息并利用冗余信息对数据进行修正后再发送给CPU。

以下进一步对本发明基于RRAM的处理器架构及控制方法进行说明，其中，RRAM阵列模块和纠错电路至少有两种配置方式。参见图3，所示为RRAM阵列模块和纠错电路配置的一种优选实施方式，阻变存储器阵列模块的数据总线宽度K，即数据D包括D0,D1,D2,DK-1位(表示为D[K-1:0])，其中D[N-1:0]为有效载荷数据，N<K。这里R＝K-N位是冗余位D[K-1:N]，冗余位是纠错(ECC)电路的额外信息(如纠错算法的余数)。处理器和纠错电路通过标准总线连接(宽度N)，处理器和RRAM通过包括了冗余位的加宽总线(宽度K)连接。当处理器把数据存入RRAM时候，纠错电路根据D[N-1:0]计算出冗余信息并一起存放到RRAM存储器阵列模块中。当处理器需要从RRAM阵列模块读出数据的时候，纠错电路从RRAM阵列读取数据，并根据冗余信息计算出有无误码，如果有误码就把它纠正回来，然后纠错电路把准确的数据送到总线传递给处理器。

参见图4，所示为RRAM阵列模块和纠错电路配置的另一种优选实施方式，阻变存储器阵列模块的输入和输出总线的宽度N一致，D[N-1:0]为有效载荷数据，没有冗余位；纠错电路和处理器之间配置一个缓冲存储器(简称缓存，Buffer)。处理器写入数据时候，处理器把数据成块(BLOCK)写入缓冲器，纠错电路从缓冲器取数据，经过计算增加冗余字节，即BLOCK(M个字节数据)经过纠错电路后，成为M+R个字节(R为冗余字节数)，存入存储器模块；处理器读取数据时候，先由纠错电路从阻变存储器模块读出完整BLOCK加上冗余字节进行计算，存入缓冲存储器(并完成纠错)，处理器从缓冲存储器读取经过误码纠正的准确数据。处理器对阻变存储器的读写是以BLOCK为基本单位进行的。

参见图5，所示为本发明又一种优选实施方式，其中，以32位总线处理器为例进一步说明本发明基于RRAM的架构，其中，处理器与缓冲存储器和RAM之间采用32位总线连接，纠错电路与缓冲存储器和RRAM阵列模块之间也采用32位总线连接。其中，纠错电路采用BCH纠错算法，具有48bit/1024字节的纠错能力，所需的纠错附加冗余位为84字节。以处理器实际读写的空间为64K字节为例，RRAM阵列模块容量为64K字节+84*64字节。

以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.基于RRAM的处理器架构，其特征在于，该处理器采用28nm及以下工艺，至少包括中央处理器CPU、随机存储器RAM、阻变存储器RRAM阵列模块以及纠错电路ECC，其中，

CPU通过标准总线与RAM和纠错电路相连接，RAM作为数据缓存使用；

RRAM阵列模块用于存储数据和处理器的程序PROGRAM，其通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；

所述纠错电路用于根据冗余信息修正RRAM阵列模块存储的数据；

所述RRAM阵列模块还用于存储与数据相对应的冗余信息，所述纠错电路用于根据所获取的冗余信息对相应的数据进行修正；

所述RRAM阵列模块由多个RRAM单元及对应的写入和读出电路构成，每个RRAM单元为依赖于阻变材料制作的半导体存储器。

2.根据权利要求1所述的基于RRAM的处理器架构，其特征在于，所述CPU和纠错电路通过宽度为N位的标准总线连接，所述纠错电路和RRAM阵列模块通过宽度为K位的标准总线连接，N<K， K位数据表示为D[K-1:0]，其中，D[N-1: 0]为有效载荷数据，共N位；D[K-1:N]为冗余位，共（K-N）位。

3.根据权利要求2所述的基于RRAM的处理器架构，其特征在于，CPU向RRAM阵列模块写入数据时，所述纠错电路根据D[N-1:0]计算出冗余信息D[K-1:N]并一起存放到RRAM存储器阵列模块中。

4.根据权利要求1所述的基于RRAM的处理器架构，其特征在于，CPU从RRAM阵列模块读出数据时，纠错电路从RRAM阵列模块读取数据D[K-1:0]，并根据冗余信息D[K-1:N]计算有效载荷数据D[N-1: 0]有无误码，如果有误码，所述纠错电路对有效载荷数据进行修正并把修正后的数据发送到总线传递给CPU。

5.根据权利要求1或2所述的基于RRAM的处理器架构，其特征在于，还设置缓冲存储器，所述缓冲存储器通过宽度为N位的标准总线与所述CPU和纠错电路相连接，所述纠错电路和RRAM阵列模块也通过宽度为N位的标准总线连接，N位数据表示为D[N-1: 0]，其中，D[N-1:0]为有效载荷数据；所述CPU对RRAM阵列模块的读写以BLOCK为基本单位进行。

6.根据权利要求5所述的基于RRAM的处理器架构，其特征在于，CPU向RRAM阵列模块写入数据时，CPU先把数据成块BLOCK写入缓冲存储器，纠错电路从缓冲存储器读取数据，经过计算增加冗余字节后一起存入RRAM阵列模块。

7.根据权利要求5所述的基于RRAM的处理器架构，其特征在于，CPU从RRAM阵列模块读出数据时，纠错电路从RRAM阵列模块中读出完整BLOCK和相应的冗余字节进行计算并完成修正后存入缓冲存储器，CPU再从缓冲存储器读取经过误码修正后的数据。

8.基于RRAM的处理器架构的控制方法，其特征在于，该处理器采用28nm及以下工艺，至少包括中央处理器CPU、随机存储器RAM、阻变存储器RRAM阵列模块以及纠错电路ECC，CPU通过标准总线与RAM和纠错电路相连接，RRAM阵列模块通过所述纠错电路接入标准总线以根据CPU指令完成数据读写；其中，至少包括以下步骤：

步骤S1：CPU向RRAM阵列模块写入数据时，所述纠错电路获取待写入数据并生成相应的冗余信息后将待写入数据及相应的冗余信息同时写入RRAM阵列模块中；

步骤S2：CPU从RRAM阵列模块读出数据时，所述纠错电路先从RRAM阵列模块中读取对应的数据及其冗余信息并利用冗余信息对数据进行修正后再发送给CPU。