CN110660421B - 一种带纠错和压缩电路的磁性随机存储器 - Google Patents

Abstract

本发明提供了一种带纠错和压缩电路的磁性随机存储器，包括存储单元阵列、错误检测和矫正电路、压缩和解压缩电路、控制电路、状态位缓存、数据缓存；芯片进行读取操作步骤如下：在存储单元阵列中取得第一压缩数据，第一压缩数据经过错误检测和矫正电路处理，处理后的第一压缩数据经压缩和解压缩电路进行解压缩，获得第一数据并输出；芯片进行写入操作步骤如下：要写入的第二数据经过压缩和解压缩电路压缩，获得第二压缩数据，将第二压缩数据经过错误检测和校正电路处理后写入存储单元阵列中。

Description

一种带纠错和压缩电路的磁性随机存储器

技术领域

本发明涉及一种存储装置，具体涉及一种带纠错和压缩电路的磁性随机存储器，属于半导体芯片技术领域。

背景技术

MRAM是一种新的内存和存储技术，可以像SRAM/DRAM一样快速随机读写，还可以像Flash闪存一样在断电后永久保留数据。它的经济性相当地好，单位容量占用的硅片面积比SRAM有很大的优势，比在此类芯片中经常使用的NOR Flash也有优势，比嵌入式NOR Flash的优势更大。它的性能也相当好，读写时延接近最好的SRAM，功耗则在各种内存和存储技术最好。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容，MRAM可以和逻辑电路集成到一个芯片中。

MRAM的原理，是基于一个叫做MTJ(磁性隧道结)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的，如图1和图2所示。下面的一层铁磁材料是具有固定磁化方向的参考层13，上面的铁磁材料是可变磁化方向的记忆层11，记忆层11的磁化方向可以和参考层13相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层12，但是MTJ的电阻和可变磁化层的磁化方向有关。记忆层11和参考层13的磁化方向相平行时电阻低，如图1；反平行时电阻高，如图2。读取MRAM的过程就是对MTJ的电阻进行测量。使用比较新的STT-MRAM技术，写MRAM也比较简单：使用比读更强的电流穿过MTJ进行写操作。一个自下而上的电流把可变磁化层置成与固定层反平行的方向。自上而下的电流把它置成平行的方向。

每个MRAM的存储单元由一个MTJ和一个NMOS选择管组成。每个存储单元需要连接三根线：NMOS管的栅极连接到芯片的字线(Word Line)32，负责接通或切断这个单元；NMOS管的一极连在源极线(Source Line)33上，NMOS管的另一极和磁性隧道结34的一极相连，磁性隧道结34的另一极连在位线(Bit Line)31上，如图3所示。一个MRAM芯片由一个或多个MRAM存储单元的阵列组成，每个阵列有若干外部电路：行地址解码器：用于把收到的地址变成字线的选择；列地址解码器：用于把收到的地址变成位线的选择；读写控制器：用于控制位线上的读(测量)写(加电流)操作；输入输出控制：用于和外部交换数据。

MRAM的读出电路需要检测MRAM记忆单元的电阻。由于MTJ的电阻可能会因为生产工艺、读写次数、温度等原因漂移，从而导致数据错误(读出的数据比特与之前最近一次写入的数据比特相反)。为解决这一问题，可以加入错误检测和矫正电路，对错误数据比特进行检测和矫正；也可以加入压缩和解压缩电路，对某一块(如一行)数据进行压缩，以减少对MRAM阵列的读写次数。同时，由于减少了相同读写数据对MRAM阵列的带宽需求，同样带宽的MRAM阵列可以支持更大数据量的读写，从而提升了MRAM存储器的性能。

通常，中央处理器(CPU)在读数据时，会通过CPU缓存一次性读取固定长度的数据，该长度可能与编码字长不一致；CPU在写数据时，则不会将原始数据从存储设备中读到CPU缓存中。而不管是纠错电路还是压缩和解压缩电路，在对数据块进行部分写入时，都要求首先将整块的原始数据读出并与要更新的数据合并，然后才能进行纠错编码或者是压缩，最后写入MRAM阵列，这样就会造成速度问题，要耗费数个时钟周期才能完成一次写入操作。另外，压缩和解压缩电路在读写数据时，要同步读写压缩块的状态位，以确定实际需要读写的数据比特位数，这样就需要对MRAM阵列的额外读写，从而使读写的延时变长、性能变低。

对比专利CN107624179A描述了一种非易失性存储器的压缩方法，如图5和图6所示。压缩逻辑用于接收数据并且压缩数据以生成经压缩的数据，之后将经压缩的数据存储在非易失性存储器中，其中经压缩的数据包括数据的经压缩的版本、经压缩的数据的大小、公共元信息，以及最终元信息。

上述对比专利主要描述了数据压缩的方法及简单的电路实现，而并没有解决数据读写速度的问题。其在读取压缩数据时，要么永远读取定长数据(即不论压缩到多大，都读取原始大小的数据量)，要么就要读取多个周期(先读出数据大小指示部分，再读取数据)。写压缩数据时，也有类似问题。写数据时，还有部分更新的问题，需要将整个压缩块读出再更新后写入。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是：现有技术中的纠错电路、压缩和解压缩电路读写延时长且性能低。

为了解决上述技术问题，本发明提供了一种带纠错和压缩电路的磁性随机存储器，包括存储单元阵列、错误检测和矫正电路、压缩和解压缩电路、控制电路、状态位缓存、数据缓存；

进行读取操作步骤如下：在存储单元阵列中取得第一压缩数据，第一压缩数据经过错误检测和矫正电路处理，处理后的第一压缩数据经压缩和解压缩电路进行解压缩，获得第一数据并输出；

进行写入操作步骤如下：要写入的第二数据经过压缩和解压缩电路压缩，获得第二压缩数据，将第二压缩数据经过错误检测和矫正电路处理后写入存储单元阵列中。

进一步地，存储单元阵列分为多个数据块，每个数据块是存储单元阵列的一行的部分、完整一行或者完整多行，每个数据块有N个比特。

进一步地，磁性随机存储器读取数据时，控制电路首先查看该数据是否在数据缓存中：如在，直接将该数据返回给外部电路；如不在，控制电路首先从状态位缓存读取该数据对应的压缩状态位，然后决定从存储单元阵列中读取的数据比特位数M，M个比特被全部从存储单元阵列中读出，得到第一压缩数据。

进一步地，磁性随机存储器写入数据时，所述控制电路首先查看该数据是否在数据缓存中：如在，直接将要写入数据合并到缓存中；如不在，若某个数据块的N个比特位全部需写入，第二数据经过压缩和解压缩电路压缩得到M位的第二压缩数据，并将对应的压缩状态位写入状态位缓存。

进一步地，磁性随机存储器写入数据时，若某个数据块中仅部分比特位需写入且不在数据缓存中，则将第二数据暂存在数据缓存中。通过控制电路将对应的状态位缓存中的状态位读出以决定要从存储单元阵列中读取的数据比特位数M。控制电路从存储单元阵列中将M比特数据读出，并经过错误检测和矫正电路进行纠错，然后经过压缩和解压缩电路解压缩。

进一步地，将经过纠错和解压缩的数据与需写入的数据合并，然后将合并后的新数据经过压缩和解压缩电路压缩，压缩后的状态位写入状态位缓存中，压缩后的数据经过错误检测和矫正电路进行处理后写入存储单元阵列中。

进一步地，错误检测和矫正电路与压缩和解压缩电路共享数据缓存和控制电路。

进一步地，当有间隔较近的同一地址重复读写时，数据可以直接合并到数据缓存中，从而进一步减少对存储单元阵列的读写操作。

本发明具有以下有益效果：本发明提出了一种带纠错和压缩电路的MRAM芯片，用比较经济的方法，较好解决了MRAM阵列中MTJ电阻漂移等原因造成的数据错误问题，并减少了对MRAM阵列的读写，提升了MRAM阵列的性能和持久性。

附图说明

图1是磁性隧道结处于低电阻态时，记忆层与参考层磁性平行的示意图；

图2是磁性隧道结处于高电阻态时，记忆层与参考层磁性反平行的示意图；

图3是存储单元由一个磁性隧道结和一个NMOS管组成的结构示意图；

图4是本发明一个较佳实施例中的磁性随机存储器的芯片架构示意图；

图5是对比专利中的数据组成结构图；

图6是对比文件中的存储器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明使用数据缓存(Data Cache)将要写入MRAM阵列的数据暂时保存，并通过控制电路将对应的MRAM阵列中数据读出并经过纠错和解压缩电路，然后将要写入的数据与之合并后再生产新的压缩数据和校验位并写入MRAM阵列中。本发明还使用状态位缓存(FlagCache)来保存压缩块的状态位，并通过控制电路对状态位缓存进行操作，在数据写入时将与压缩数据一起产生的状态位写入状态位缓存，在从MRAM阵列中读取时，首先从状态位缓存读取对应状态位，然后决定从MRAM阵列中读取的数据比特位数。

一种带纠错和压缩电路的磁性随机存储器，包括存储单元阵列、错误检测和矫正电路、压缩和解压缩电路、控制电路、状态位缓存、数据缓存。存储单元阵列分为多个数据块，每个数据块是存储单元阵列的一行的部分、完整一行或者完整多行，每个数据块有N个比特。错误检测和矫正电路与压缩和解压缩电路共享数据缓存和控制电路。

例如，选择一个数据块512比特。MRAM阵列中共有512块数据，数据块可以被压缩为L个64比特，L为小于等于8的正整数。每个64比特数据块采用14位校验位的BCH编码，可以矫正2比特错误。压缩状态位为3位，0～7分别表示L的值1～8。状态位缓存选择512行，每行3比特的结构。数据缓存选择8行，每行512比特的结构。这样仅需要：一个512×3的状态位缓存，一个8×512比特的数据缓存，再配上相应控制电路、错误检测和矫正电路、压缩和解压缩电路。

读写操作步骤如下：

磁性随机存储器读取数据时，控制电路首先查看该数据是否在数据缓存中：如在，直接返回给外部电路；如不在，控制电路首先从状态位缓存读取该数据对应的压缩状态位，然后决定从存储单元阵列中读取的数据比特位数M，M个比特被全部从存储单元阵列中读出，经过错误检测和矫正电路进行检测，以确定是否有错误比特位存在，如有，进行矫正。经过矫正的M个比特被送入压缩和解压缩电路进行解压缩并输出。

磁性随机存储器写入数据时，分多种情况：

(1)若需写入的某个数据块已在数据缓存中，则直接将要写入数据与数据缓存中数据合并。

(2)若某个数据块的N个比特位全部需写入且不在数据缓存中，数据经过压缩和解压缩电路压缩得到M位的压缩数据，并将对应的压缩状态位写入状态位缓存。压缩后的M位数据经过错误检测和矫正电路编码后写入MRAM存储单元阵列中。

(3)若某个数据块中仅部分比特位需写入且不在数据缓存中，则将数据暂存在数据缓存中。通过控制电路将对应的状态位缓存中的状态位读出以决定要从存储单元阵列中读取的数据比特位数M。控制电路从存储单元阵列中将M比特数据读出，并经过错误检测和矫正电路进行纠错，然后经过压缩和解压缩电路解压缩。将经过纠错和解压缩的数据与需写入的数据合并，然后将合并后的新数据经过压缩和解压缩电路压缩，压缩后的状态位写入状态位缓存中，压缩后的数据经过错误检测和矫正电路进行处理后写入存储单元阵列中。

这样就使得MRAM阵列中的数据块一直是被编码和压缩的，从而可以容忍磁性隧道结电阻漂移造成的数据错误，并可以充分利用MRAM阵列的带宽和提升MRAM芯片的性能，而且不需要额外读写MRAM阵列来对压缩状态位进行操作。错误检测和矫正电路与压缩和解压缩电路可以共享数据缓存和控制电路，从而降低了成本。

当有间隔较近的同一地址重复读写时，数据可以直接合并到数据缓存中，从而进一步减少对存储单元阵列的读写操作。

与对比专利CN107624179A相比较，本专利将压缩和纠错电路结合在一起，并采用状态位缓存及数据缓存来解决读写速度问题。从电路结构上看，对比电路不具有压缩电路，也不具有状态位缓存和数据缓存。状态位数据量较少，通过将其放在缓存中，通常情况下不需要去MRAM阵列读取，可以避免额外的读取周期。而一旦数据已经在数据缓存中，则连去MRAM阵列的数据读取周期也可以省去。而在对压缩块进行部分更新时，优势更明显。在没有数据缓存的情况下，读写电路需要先将整个压缩块读出，更新后再写回，然后才能处理下一个压缩块。而在有数据缓存时，就可以连续的向MRAM阵列读取，然后连续的在缓存中更新后再择机写回。这样，每个部分更新操作只需要1或2个时钟周期，而不是多个。

数据缓存即可以服务于压缩电路，也服务于纠错电路。纠错电路在对纠错块部分更新时，也需要先将整个纠错块读出，更新后写回。而在有数据缓存时，就可以首先搜索缓存，如在缓存中，则无需读MRAM阵列，如不在，也可以连续的向MRAM阵列读取，而无须等前一个数据读取并写入后才能读取下一个。

因此，本专利通过引入状态位缓存和数据缓存及其控制方法，大大提升了MRAM数据读写速度。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (8)

1.一种磁性随机存储器，其特征在于，包括存储单元阵列、错误检测和矫正电路、压缩和解压缩电路、控制电路、状态位缓存、数据缓存；

进行读取操作步骤如下：在所述存储单元阵列中取得第一压缩数据，所述第一压缩数据经过所述错误检测和矫正电路处理，处理后的所述第一压缩数据经所述压缩和解压缩电路进行解压缩，获得第一数据并输出；

进行写入操作步骤如下：要写入的第二数据经过所述压缩和解压缩电路压缩，获得第二压缩数据，将所述第二压缩数据经过所述错误检测和矫正电路处理后写入所述存储单元阵列中；

其中，所述存储单元阵列分为多个数据块，每个所述数据块是所述存储单元阵列的一行的部分、完整一行或者完整多行，每个所述数据块有N个比特；

其中，读取数据时，所述控制电路首先查看该数据是否在所述数据缓存中：如在，直接将该数据返回给外部电路；如不在，所述控制电路首先从所述状态位缓存读取该数据对应的压缩状态位，然后决定从所述存储单元阵列中读取的数据比特位数M，M个比特被全部从所述存储单元阵列中读出，得到所述第一压缩数据。

2.根据权利要求1所述的一种磁性随机存储器，其特征在于，写入数据时，所述控制电路首先查看该数据是否在所述数据缓存中：如在，直接将要写入数据合并到所述数据缓存中；如不在，若某个所述数据块的N个比特位全部需写入，所述第二数据经过所述压缩和解压缩电路压缩得到M位的所述第二压缩数据，并将对应的压缩状态位写入所述状态位缓存。

3.根据权利要求1所述的一种磁性随机存储器，其特征在于，写入数据时，若某个所述数据块中仅部分比特位需写入且不在所述数据缓存中，则将所述第二数据暂存在所述数据缓存中。

4.根据权利要求3所述的一种磁性随机存储器，其特征在于，通过所述控制电路将对应的状态位缓存中的状态位读出以决定要从所述存储单元阵列中读取的数据比特位数M。

5.根据权利要求4所述的一种磁性随机存储器，其特征在于，所述控制电路从所述存储单元阵列中将M比特数据读出，并经过所述错误检测和矫正电路处理，然后经过所述压缩和解压缩电路解压缩。

6.根据权利要求5所述的一种磁性随机存储器，其特征在于，将经过解压缩的数据与需写入的数据合并，然后将合并后的新数据经过所述压缩和解压缩电路压缩，压缩后的状态位写入所述状态位缓存中，压缩后的数据经过所述错误检测和矫正电路进行处理后写入所述存储单元阵列中。

7.根据权利要求1所述的一种磁性随机存储器，其特征在于，所述错误检测和矫正电路与所述压缩和解压缩电路共享所述数据缓存和所述控制电路。

8.根据权利要求1所述的一种磁性随机存储器，其特征在于，当有间隔较近的同一地址重复读写时，数据可以直接合并到所述数据缓存中，从而进一步减少对所述存储单元阵列的读写操作。

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