KR20170121798A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20170121798A
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정회주
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 에러 정정 회로를 포함한다. 상기 에러 정정 회로는 상기 제어 로직 회로의 제어에 따라 메인 데이터가 저장될 타겟 페이지로부터 제1 유닛의 데이터를 독출하여 ECC 디코딩을 수행하여 신드롬 데이터를 생성함과 동시에, 적어도 메인 데이터에 기초하여 제1 패리티 데이터를 생성하고, 에러가 발생한 위치에 따라 상기 제1 패리티 데이터를 선택적으로 수정함으로써 독출-수정-기입 동작의 수행시간을 감소시키면서 코드워드에 오류가 발생하는 것을 방지할 수 있다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성한다. 상기 제어 로직 회로는 기입 모드에서 상기 메모리 셀 어레이의 타겟 페이지의 복수의 서브 페이지들 중 선택된 서브 페이지로부터 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터를 독출하고, 상기 제1 유닛의 데이터에 대하여 에러 체크 코드(error check code; 이하 'ECC') 디코딩을 수행하여 신드롬 데이터를 생성하면서, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 서브 페이지에 기입될 메인 데이터에 기초하여 제1 패리티 데이터를 생성하도록 상기 에러 정정 회로를 제어한다. 상기 에러 정정 회로는 상기 제1 서브 유닛의 데이터가 적어도 하나의 에러 비트를 포함하는 경우, 상기 메인 데이터와 관련된 데이터 마스크 신호에 기초하여, 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 선택적으로 수정한다.
예시적인 실시예에 있어서, 상기 메인 데이터가 상기 제1 서브 유닛의 데이터가 저장된 제1 메모리 영역에 기입되는 경우, 상기 에러 정정 회로는 상기 제1 패리티 데이터를 유지할 수 있다. 상기 에러 정정 회로는 상기 제1 유닛의 데이터의 독출, 상기 에러의 정정 및 상기 메인 데이터의 기입 동작을 상기 반도체 메모리 장치의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행할 수 있다.
예시적인 실시예에 있어서, 상기 메인 데이터가 상기 제2 서브 유닛의 데이터가 저장된 제2 메모리 영역에 기입되는 경우, 상기 에러 정정 회로는 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 수정할 수 있다. 상기 에러 정정 회로는 상기 제1 유닛의 데이터의 독출, 상기 에러의 정정 및 상기 메인 데이터의 기입 동작을 상기 반도체 메모리 장치의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행할 수 있다.
예시적인 실시예에 있어서, 상기 에러 정정 회로는 신드롬 생성 회로, 패리티 생성기 및 조건부 패리티 정정 회로를 포함할 수 있다. 상기 신드롬 생성 회로는 상기 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 신드롬 데이터를 생성할 수 있다. 상기 패리티 생성기는 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 메인 데이터에 기초하여 상기 제1 패리티 데이터를 생성할 수 있다. 상기 조건부 패리티 정정 회로는 상기 신드롬 데이터 및 상기 제1 패리티 데이터를 수신하고, 상기 데이터 마스크 신호에 기초하여 상기 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성할 수 있다.
상기 신드롬 생성 회로는 체크 비트 생성기 및 신드롬 생성기를 포함할 수 있다. 상기 체크 비트 생성기는 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터에 기초하여 체크 비트들을 생성할 수 있다. 상기 신드롬 생성기는 상기 체크 비트들과 상기 구 패리티 데이터에 기초하여 상기 신드롬 데이터를 생성할 수 있다.
상기 조건부 패리티 정정 회로는 배타적 오어 게이트, 패리티 컨트롤러 및 멀티플렉서를 포함할 수 있다. 상기 배타적 오어 게이트는 상기 기입 모드에서 상기 신드롬 데이터와 상기 제1 패리티 데이터의 상응하는 비트들을 배타적 오어 연산할 수 있다. 상기 패리티 컨트롤러는 상기 신드롬 데이터에 기초한 상기 에러 비트의 위치와 상기 데이터 마스크 신호에 기초한 상기 기입 데이터가 저장될 메모리 영역에 기초하여 선택 신호를 생성할 수 있다. 상기 멀티플렉서는 상기 선택 신호에 기초하여 상기 제1 패리티 데이터 및 상기 배타적 오어 게이트의 출력 중 하나를 상기 제2 패리티 데이터로 출력할 수 있다.
상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 동일한 메모리 영역인 경우, 상기 패리티 컨트롤러는 상기 멀티플렉서가 상기 제1 패리티 데이터를 상기 제2 패티리 데이터로서 출력하도록 상기 선택 신호를 생성할 수 있다.
상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우, 상기 패리티 컨트롤러는 상기 멀티플렉서가 상기 배타적 오어 게이트의 출력 중 하나를 상기 제2 패티리 데이터로서 출력하도록 상기 선택 신호를 생성할 수 있다.
상기 패리티 컨트롤러는 디코더 및 신호 생성기를 포함할 수 있다. 상기 디코더는 상기 신드롬 데이터와 상기 데이터 마스크 신호를 디코딩하여 상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 동일한지 여부를 나타내는 디코딩 신호를 출력할 수 있다. 상기 신호 생성기는 상기 디코딩 신호에 기초하여 상기 선택 신호를 생성할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 기입 데이터에 적어도 기초하여 제1 부분 패리티 데이터를 생성하는 ECC 엔진을 더 포함할 수 있다. 상기 에러 정정 회로는 상기 제1 부분 패리티 데이터에 더 기초하여 상기 제1 패리티 데이터의 수정 여부를 선택적으로 결정할 수 있다.
상기 에러 정정 회로는 신드롬 생성 회로 및 조건부 패리티 정정 회로를 포함할 수 있다. 상기 신드롬 생성 회로는 상기 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 신드롬 데이터를 생성하고, 상기 제1 유닛의 데이터의 일부에 기초하여 제2 부분 패리티 데이터를 생성할 수 있다. 상기 조건부 패리티 정정 회로는 상기 신드롬 데이터, 상기 제1 부분 패리티 데이터 및 상기 제2 부분 패리티 데이터를 수신하고, 상기 데이터 마스크 신호에 기초하여 상기 제1 부분 패리티 데이터 및 상기 제2 부분 패리티 데이터에 기초하여 생성되는 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성할 수 있다.
상기 조건부 패리티 정정 회로는 제1 배타적 오어 게이트, 제2 배타적 오어 게이트, 패리티 컨트롤러 및 멀티플렉서를 포함할 수 있다. 상기 제1 배타적 오어 게이트는 상기 제1 부분 패리티 데이터와 상기 제2 부분 패리티 데이터의 상응하는 비트들을 배타적 오어 연산하여 상기 제1 패리티 데이터를 출력할 수 있다. 상기 제2 배타적 오어 게이트는 상기 기입 모드에서 상기 신드롬 데이터와 상기 제1 패리티 데이터의 상응하는 비트들을 배타적 오어 연산할 수 있다. 상기 패리티 컨트롤러는 상기 제1 신드롬 데이터에 기초한 상기 에러 비트의 위치와 상기 데이터 마스크 신호에 기초한 상기 기입 데이터가 저장될 메모리 영역에 기초하여 선택 신호를 생성할 수 있다. 상기 멀티플렉서는 상기 선택 신호에 기초하여 상기 제1 패리티 데이터 및 상기 배타적 오어 게이트의 출력 중 하나를 상기 제2 패리티 데이터로 출력할 수 있다.
상기 ECC 회로는 상기 복수의 뱅크 어레이들 각각에 대하여 구비될 수 있고, 상기 ECC 엔진은 상기 반도체 메모리 장치의 주변 영역에 위치하여 상기 ECC 회로에 의하여 공유될 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 메모리 셀 어레이와 에러 정정 회로를 구비하는 반도체 메모리 장치의 동작 방법에서는, 외부의 메모리 컨트롤러로부터 커맨드, 어드레스, 데이터 마스크 신호 및 메인 데이터를 수신하고, 상기 어드레스에 상응하는 메모리 영역으로부터 독출된 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터에 기초하여 신드롬 데이터를 생성하고, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 메인 데이터에 기초하여 제1 패리티 데이터를 생성하고, 상기 신드롬 데이터, 상기 제1 패리티 데이터 및 상기 데이터 마스크 신호에 기초하여 상기 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성한다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 3차원 메모리 셀 어레이이고, 상기 뱅크 어레이들 각각은 복수의 동적 메모리 셀들 또는 복수의 저항성 메모리 셀들을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 메인 데이터가 저장될 타겟 페이지로부터 제1 유닛의 데이터를 독출하여 ECC 디코딩을 수행하여 신드롬 데이터를 생성함과 동시에, 적어도 메인 데이터에 기초하여 제1 패리티 데이터를 생성하고, 에러가 발생한 위치에 따라 상기 제1 패리티 데이터를 선택적으로 수정함으로써 독출-수정-기입 동작의 수행시간을 감소시키면서 코드워드에 오류가 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 독출 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 6은 기입 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 7은 도 3의 반도체 메모리 장치의 하나의 뱅크 어레이와 에러 정정 회로를 나타낸다.
도 8은 독출 동작에서 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 9는 기입 동작시의 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 10은 도 5의 반도체 메모리 장치에서 독출 동작이 수행되는 것을 나타낸다.
도 11은 도 6의 반도체 메모리 장치에서 기입 동작이 수행되는 것을 나타낸다.
도 12는 도 6의 반도체 메모리 장치에서 기입 동작이 수행되는 것을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 에러 정정 회로에서 ECC 엔진을 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 14의 ECC 엔진에서 패리티 컨트롤러를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 도 13의 에러 정정 회로에서 데이터 정정기의 구성을 나타낸다.
도 17은 본 발명의 실시예들에 따른 에러 정정 회로와 ECC 엔진을 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(또는, 전자 장치, 10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200n) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나일 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200n) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
스핀 전달 토크(spin transfer torque: STT) 현상을 이용한 MRAM은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 방식을 이용한다. 하나의 자성층(고정 층, pinned layer)의 자화 방향이 고정되고, 다른 하나의 자성층(자유 층, free layer)은 프로그램 전류에 의해 발생되는 자기장에 의해 자화 방향이 변할 수 있다.
프로그램 전류의 자기장은 두 자성층의 자화 방향을 평행(parallel) 하거나 반-평행(anti-parallel) 하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타낸다. 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낸다. 자유 층의 자화 방향 스위칭과 그 결과 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 기입 및 독출 동작을 제공한다.
MRAM 기술이 비휘발성과 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일링 한계에 부딪히고 기입 디스터번스(disturbance)에 민감하다. MRAM 자성층들 사이의 하이와 로우 저항 상태를 스위칭하기 위하여 인가되는 프로그램 전류는 전형적으로 높다(high). 이에 따라, MRAM 어레이 내 다수개의 셀들이 배열될 때, 하나의 메모리 셀로 인가되는 프로그램 전류는 인접한 셀의 자유 층의 필드 변화를 유발한다. 이러한 기입 디스터번스 문제는 STT 현상을 이용하여 해결할 수 있다. 전형적인 STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)은 자기 터널 접합(magnetic tunnel junction, MTJ) 소자를 포함할 수 있다. MTJ 소자는 2개의 자성층들(고정 층, 자유 층)과 자성층들 사이의 절연층을 포함하는 자기 저항 데이터 저장 소자이다.
프로그램 전류는 전형적으로 MTJ 소자를 통해 흐른다. 고정 층은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유 층에 토크를 가하면서 자유 층과 상호 작용한다. MTJ 소자를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유 층의 자화 방향을 스위치하기에 충분하다. 이에 따라, 자유 층의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 사이의 저항 상태가 변화된다.
STT-MRAM은, 스핀-분극된 전자 전류가 자기 저항 소자 내 자유 층을 스위치하기 위한 외부 자기장의 필요를 없애주는 특징을 갖는다. 게다가, 셀 사이즈 감소와 함께 프로그램 전류 감소에 따라 스케일링이 향상되고, 기입 디스터번스 문제를 해결한다. 추가적으로, STT-MRAM은 높은 터널 자기 저항 비가 가능하고, 하이와 로우 저항 상태들 사이의 높은 비를 허용하여, 자기 도메인(magnetic domain) 내 독출 동작을 향상시킨다.
MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 데이터 마스크 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 메인 데이터(MD)를 교환하고, 데이터 마스크 핀들(104, 204)은 전송선(TL4)을 통하여 데이터 마스크 신호(DM)를 전송할 수 있다. 후술되는 바와 같이, 반도체 메모리 장치(200a)는 데이터 마스크 신호(DM)에 응답하여 마스크된 기입 동작을 수행할 수 있다.
반도체 메모리 장치(200a)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 회로(400) 및 에러 정정 회로(400)를 제어하는 제어 로직 회로(또는 제어 로직, 210)를 포함할 수 있다.
제어 로직 회로(210)는 기입 모드에서, 메모리 셀 어레이(300)의 타겟 페이지의 복수의 서브 페이지들 중 선택된 서브 페이지로부터 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터를 독출하고, 상기 제1 유닛의 데이터에 대하여 에러 체크 코드(error check code; 이하 'ECC') 디코딩을 수행하여 신드롬 데이터를 생성하고, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 서브 페이지에 기입될 메인 데이터에 기초하여 제1 패리티 데이터를 생성하도록 상기 에러 정정 회로(400)를 제어할 수 있다.
상기 에러 정정 회로(400)는 상기 제1 서브 유닛의 데이터가 적어도 하나의 에러 비트를 포함하는 경우, 상기 메인 데이터와 관련된 데이터 마스크 신호에 기초하여, 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 선택적으로 수정할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 에러 정정 회로(400) 및 데이터 입출력 버퍼(299)를 포함할 수 있다.
실시예에 따라서, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다. 즉 메모리 셀 어레이(300)가 복수의 저항성 메모리 셀들로 구현되는 경우, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~2854), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 로직 회로(210)로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 카운터(297)는 메모리 셀 어레이(300)의 메모리 셀(MC)들이 동적 메모리 셀들로 구성되는 경우에 반도체 메모리 장치(200a)에 포함될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 에러 정정 회로(400)에서 코드워드(CW)로 인코딩되어 입출력 게이팅 회로(290)에 제공된다. 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(299)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 에러 정정 회로(400)에 제공하고, 독출 동작에서는 에러 정정 회로(400)로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다. 또한 데이터 입출력 버퍼(299)는 데이터 기입 동작에서 데이터 마스크 신호(DM)를 에러 정정 회로(400)와 입출력 게이팅 회로(290)에 제공할 수 있다.
에러 정정 회로(400)는 기입 동작에서 데이터 입출력 버퍼(299)로부터 제공되는 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 코드워드(CW)를 뱅크 어레이에 기입할 수 있다.
또한 에러 정정 회로(400)는 기입 동작에서 메모리 셀 어레이(300)의 타겟 페이지의 복수의 서브 페이지들 중 선택된 서브 페이지로부터 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터를 독출하고, 상기 제1 유닛의 데이터에 대하여 에러 체크 코드(error check code; 이하 'ECC') 디코딩을 수행하여 신드롬 데이터를 생성하고, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 서브 페이지에 기입될 메인 데이터에 기초하여 제1 패리티 데이터를 생성할 수 있다. 에러 정정 회로(400)는 상기 제1 서브 유닛의 데이터가 적어도 하나의 에러 비트를 포함하는 경우, 상기 메인 데이터와 관련된 데이터 마스크 신호에 기초하여, 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 선택적으로 수정할 수 있다.
여기서, 상기 제1 유닛의 데이터의 크기는 반도체 메모리 장치(200a)의 코드워드의 크기에 해당할 수 있고, 상기 제1 서브 유닛 및 제2 서브 유닛 각각의 크기는 반도체 메모리 장치(200a)의 프리-페치 단위에 해당할 수 있다.
또한 에러 정정 회로(400)는 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. 에러 정정 회로(400)는 독출된 코드워드(CW)에 포함되는 패리티 데이터를 메인 데이터(MD)에 대한 디코딩을 수행하여 메인 데이터(MD)에 포함되는 싱글 비트 에러를 정정하여 데이터 입출력 버퍼(299)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)은 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1)와 에러 정정 회로(400)를 제2 제어 신호(CTL2)를 생성할 수 있다.
에러 정정 회로(400)는 뱅크 어레이들(310, 320, 330, 340)에 대하여 배치될 수 있다. 실시예에 따라서 반도체 메모리 장치(200a)는 적어도 메인 데이터(MD)에 기초하여 제1 부분 패리티 데이터(pNP1)를 생성하는 ECC 엔진(560)을 더 포함할 수 있다. 이 경우에, ECC 엔진(560)은 반도체 메모리 장치(200a)의 주변 영역에 배치되어 에러 정정 회로(400)에 의하여 공유될 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지 않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 독출 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 5에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 ECC 회로(400)가 도시되어 있다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200a)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 영역으로 호칭될 수 있다. ECC 용 및/또는 리던던시 리페어 용 블록인 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
제1 메모리 블록들(311, 312, 313) 각각의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(BTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(BTL)의 교차점에 연결되는 제1 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다. 제2 메모리 블록(314)의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(RBTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(RBTL)의 교차점에 연결되는 제2 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200a)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200a)는 예시적으로 버스트 길이가 8로 설정될 수 있다. 이에 따라 비트라인들(BTL)은 128개의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 8개의 비트라인들이 동시에 선택될 수 있다.
에러 정정 회로(400)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 제공하고, 엔진 구성 선택 신호(ECSS)를 포함하는 제2 제어 신호(CTL2)를 에러 정정 회로(400)에 제공할 수 있다.
커맨드(CMD)가 독출 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 하나의 페이지의 서브 페이지에 저장된 제1 유닛의 독출 코드워드(RCW)가 에러 정정 회로(400)에 제공되도록 할 수 있다.
에러 정정 회로(400)는 제2 제어 신호(CTL2)에 응답하여 제1 유닛의 독출 코드워드(RCW)에 대하여 read-modify-write(독출-수정-기입) 동작을 수행할 수 있다. 즉 에러 정정 회로(400)는 제1 유닛의 독출 코드워드(RCW)에 포함되는 패리티 데이터를 이용하여 독출 코드워드(RCW)의 서브 유닛의 에러를 정정하고, 에러가 정정된 서브 유닛의 데이터, 즉 부분 코드워드(pCW)를 제1 뱅크 어레이(310)의 서브 페이지에 재기입하고, 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 이 경우에, 에러가 존재하는 서브 유닛의 데이터만을 제1 뱅크 어레이(310)의 서브 페이지에 재기입함으로써 서브 페이지에 해당하는 데이터를 모두 재기입하는 경우에 비하여 재기입시의 전력 소모를 감소시킬 수 있다.
입출력 게이팅 회로(290)와 에러 정정 회로(400)는 제어 로직 회로(210)의 제어에 따라 제1 뱅크 어레이(310)의 하나의 페이지에 포함되는 서브 페이지들에 대하여 상기 read-modify-write 동작을 순차적으로 수행할 수 있다.
도 6은 기입 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 6을 참조하면, 커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 제1 유닛의 독출 코드워드(RCW)가 에러 정정 회로(400)에 제공되도록 할 수 있다.
에러 정정 회로(400)는 제1 유닛의 독출 코드워드(RCW)에 포함되는 패리티 데이터를 이용하여 독출 코드워드(RCW)의 서브 유닛의 에러를 정정하고, 에러가 정정된 서브 유닛의 데이터와 메인 데이터(MD)에 기초하여 기입 패리티 데이터를 생성하고, 정정된 서브 유닛의 데이터, 메인 데이터(MD) 및 기입 패리티 데이터를 포함하는 수정된 코드워드(MCW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 수정된 코드워드(MCW)를 제1 뱅크 어레이의 타겟 페이지의 서브 페이지에 기입할 수 있다. 입출력 게이팅 회로(290)는 수정된 코드워드(MCW)를 제1 뱅크 어레이의 타겟 페이지의 서브 페이지에 기입하는 경우, 에러가 발생된 메모리 영역 및 메인 데이터가 기입될 메모리 영역이 일치하는지 여부에 따라 패리티 데이터를 선택적으로 수정할 수 있다.
도 7은 도 3의 반도체 메모리 장치의 하나의 뱅크 어레이와 에러 정정 회로를 나타낸다.
도 7에서는 제1 뱅크 어레이(310)의 구성을 도시하였으나, 제2 내지 제4 뱅크 어레이(320~340)들 각각의 구성은 제1 뱅크 어레이(310)의 구성과 실질적으로 동일할 수 있다.
도 7에서는 제1 뱅크 어레이(310)의 하나의 페이지가 8Kb의 사이즈를 가지고 서브 페이지가 128b를 갖는 예가 도시된다. 또한, 각각의 서브 페이지에 대응하여 8b의 패리티가 저장되며, 128b의 서브 페이지의 데이터와 8b의 패리티가 순차적으로 독출되어 에러 정정 회로(400)로 제공된다. 에러 검출 및 정정과 관련하여 해밍 코드가 에러 정정 회로(400)에 적용될 수 있다.
도 8은 독출 동작에서 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 8을 참조하면, ECC 회로(400)는 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다. 입출력 게이팅 회로(290)는 스위칭부(291), 기입 드라이버(293) 및 래치부(295)를 포함할 수 있다. 입출력 게이팅 회로(290)는 마스킹 로직(296)을 더 포함할 수 있다. 스위칭부(291)는 도 5 및 도 6의 스위치들(291a~291d)을 포함할 수 있다. 입출력 게이팅 회로(290)는 독출 동작에서 메모리 셀 어레이(300)의 어느 하나의 페이지의 서브 페이지로부터의 독출 코드워드(RCW)를 ECC 디코더(430)에 제공할 수 있다. ECC 디코더(430)는 독출 코드워드(RCW)의 패리티 데이터를 이용하여 독출 코드워드(RCW)의 에러를 정정하여 정정된 코드워드(C_CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 ECC 디코더(430)로부터 정정된 코드워드(C_CW)를 제공받아, 에러가 정정된 서브 코드워드만을 상기 서브 페이지에 재기입할 수 있다. 또한, 에러 정정 회로(400)는 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(299)에 제공할 숭 있다.
도 9는 기입 동작시의 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 9를 참조하면, 기입 동작에서, 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)의 타겟 페이지의 서브 페이지로부터 독출 코드워드(RCW)를 ECC 디코더(430)에 제공하고, ECC 디코더(430)는 독출 코드워드(RCW)의 에러를 정정하여 정정된 코드워드를 ECC 인코더(410)에 제공할 수 있다. ECC 인코더(410)는 기입 메인 데이터(MD)와 정정된 코드워드에 기초하여 기입 패리티 데이터를 생성하고, 기입 메인 데이터(MD), 정정된 서브 유닛의 데이터 및 기입 패리티 데이터 또는 기입 메인 데이터(MD), 에러를 포함하지 않는 서브 유닛의 데이터 및 기입 패리티 데이터를 포함하는 수정된 코드워드(MCW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 기입 드라이버(293)는 수정된 코드워드(MCW)를 타겟 페이지의 서브 페이지에 기입할 수 있다. 입출력 게이팅 회로(290)는 수정된 코드워드(MCW)를 제1 뱅크 어레이의 타겟 페이지의 서브 페이지에 기입하는 경우, 에러가 발생된 메모리 영역 및 메인 데이터가 기입될 메모리 영역이 일치하는지 여부에 따라 패리티 데이터를 선택적으로 수정할 수 있다.
마스킹 로직(296)은 마스크된 기입 동작 시에 메모리 컨트롤러(100)로부터 인가되는 마스크 신호(DM)에 응답하여 기입 드라이버(293)와 ECC 인코더(410)가 마스크된 기입 동작을 수행하도록 할 수 있다.
도 10은 도 5의 반도체 메모리 장치에서 독출 동작이 수행되는 것을 나타낸다.
도 5, 도 7, 도 8 및 도 10을 참조하면, 커맨드(CMD)가 독출 커맨드인 경우에, 뱅크 어레이(310)의 하나의 페이지의 서브 페이지로부터 64 비트의 제1 서브 유닛(511), 64 비트의 제2 서브 유닛(513) 및 8 비트의 구 패리티 데이터(OP)를 포함하는 제1 유닛의 코드워드(CW)가 독출되어(521), ECC 디코더(430)로 제공된다. 제2 서브 유닛(513)은 하나의 에러 비트(ER)를 포함할 수 있다. ECC 디코더(430)는 독출된 제1 유닛의 코드워드(CW)에 대하여 ECC 디코딩(522)를 수행하여 제2 서브 유닛(513)의 에러 비트(ER)를 정정하여 정정된 제2 서브 유닛(513')을 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 정정된 제2 서브 유닛(513')의 데이터를 서브 페이지의 해당 위치에 재기입(write back)하면서(523), 정정된 코드워드를 데이터 입출력 버퍼(299)에 제공할 수 있다.
에러 정정 회로(400)는 상기 독출-수정-기입(read-modify-write) 동작을 상기 반도체 메모리 장치의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행
도 11은 도 6의 반도체 메모리 장치에서 기입 동작이 수행되는 것을 나타낸다.
도 6, 도 7, 도 9 및 도 11을 참조하면, 커맨드(CMD)가 기입 커맨드인 경우에, 뱅크 어레이(310)의 타겟 페이지의 서브 페이지로부터 64 비트의 제1 서브 유닛(511), 64 비트의 제2 서브 유닛(513) 및 8 비트의 구 패리티 데이터(OP)를 포함하는 제1 유닛의 코드워드(CW)가 독출되어(531), ECC 디코더(430)로 제공된다. 제2 서브 유닛(513)은 하나의 에러 비트(ER)를 포함할 수 있다. ECC 디코더(430)는 독출된 제1 유닛의 코드워드(CW)에 대하여 ECC 디코딩(522)를 수행하여 제2 서브 유닛(513)의 에러 비트(ER)를 정정하여(532) 정정된 제2 서브 유닛(513')을 ECC 인코더(410)에 제공한다. ECC 인코더(410)는 기입 데이터(MD), 데이터 마스크 신호(DM) 및 정정된 제2 서브 유닛(513')에 기초하여 ECC 인코딩을 수행하여 패리티 데이터(NP11)를 생성하고(533), 기입 데이터(MD)와 정정된 제2 서브 유닛(513')과 패리티 데이터(NP11)를 입출력 게이팅 회로(290)에 제공한다. ECC 인코더(410)가 패리티 데이터(NP11)을 생성함에 있어, ECC 디코더(430)의 신드롬 데이터(SDR)와 데이터 마스크 신호(DM)에 기초하여 메인 데이터(MD)가 저장될 메모리 영역과 에러 비트(ER)를 포함하는 제2 서브 유닛(513)의 메모리 영역이 서로 다르므로, 패리티 데이터(NP11)를 수정하여 기입한다.
입출력 게이팅 회로(290)는 기입 데이터(MD)와 정정된 제2 서브 유닛(513')과 패리티 데이터(NP11)를 타겟 페이지의 서브 페이지에 기입한다(534).
도 12는 도 6의 반도체 메모리 장치에서 기입 동작이 수행되는 것을 나타낸다.
도 6, 도 7, 도 9 및 도 12를 참조하면, 커맨드(CMD)가 기입 커맨드인 경우에, 뱅크 어레이(310)의 타겟 페이지의 서브 페이지로부터 64 비트의 제1 서브 유닛(511), 64 비트의 제2 서브 유닛(513) 및 8 비트의 구 패리티 데이터(OP)를 포함하는 제1 유닛의 코드워드(CW)가 독출되어(541), ECC 디코더(430)로 제공된다. 제1 서브 유닛(511)은 하나의 에러 비트(ER)를 포함할 수 있다. ECC 디코더(430)는 독출된 제1 유닛의 코드워드(CW)에 대하여 ECC 디코딩(522)을 수행하여 제1 서브 유닛(511)의 에러 비트(ER)를 정정하여(542) 정정된 제1 서브 유닛(511')을 ECC 인코더(410)에 제공한다. ECC 인코더(410)는 기입 데이터(MD) 및 제2 서브 유닛(513)에 기초하여 ECC 인코딩을 수행하여 패리티 데이터(NP12)를 생성하고(543), 기입 데이터(MD)와 패리티 데이터(NP12)를 입출력 게이팅 회로(290)에 제공한다. ECC 인코더(410)가 패리티 데이터(NP12)을 생성함에 있어, ECC 디코더(430)의 신드롬 데이터(SDR)와 데이터 마스크 신호(DM)에 기초하여 메인 데이터(MD)가 저장될 메모리 영역과 에러 비트(ER)를 포함하는 제2 서브 유닛(513)의 메모리 영역이 서로 같으므로, 패리티 데이터(NP12)를 수정하지 않고 유지한다.
입출력 게이팅 회로(290)는 기입 데이터(MD)와 패리티 데이터(NP12)를 타겟 페이지의 서브 페이지에 기입한다(544).
도 13은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타내는 블록도이다.
도 13을 참조하면, 에러 정정 회로(400)는 멀티플렉서(405), ECC 엔진(420), 버퍼부(410) 및 데이터 정정기(470)를 포함하여 구성될 수 있다. 버퍼부(410)는 제1 내지 제4 버퍼들(411~414)을 포함할 수 있다.
멀티플렉서(405)는 제1 선택 신호(SS1)에 응답하여 기입 동작에서는 기입 데이터(WMD)를 ECC 엔진(420)에 제공하고, 독출 동작에서는 버퍼(442)로부터 제공되는 독출 데이터(RMD)를 ECC 엔진(420)에 제공할 수 있다.
버퍼들(411, 413)은 모드 신호(MS)에 응답하여 기입 동작에서 활성화되고, 기입 데이터(WMD)와 패리티 데이터(PRT)를 입출력 게이팅 회로(290)에 제공할 수 있다. 버퍼들(412, 414)은 모드 신호(MS)에 응답하여 독출 동작에서 활성화되고, 버퍼(412)는 독출 데이터(RMD)를 멀티플렉서(410)와 데이터 정정기(460)에 제공하고, 버퍼(414)는 패리티 데이터(PRT)를 ECC 엔진(420)에 제공할 수 있다.
ECC 엔진(420)은 기입 동작에서는 기입 데이터(WMD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 버퍼(413)에 제공할 수 있다. ECC 엔진(420)은 독출 동작에서는 버퍼(414)로부터 제공되는 패리티 데이터(PRT)를 기초로 멀티플렉서(405)로부터 제공되는 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행하여 신드롬 데이터(SDR)를 데이터 정정기(460)에 제공할 수 있다.
데이터 정정기(470)는 ECC 엔진(420)으로부터 제공되는 신드롬 데이터(SDR)에 기초하여 독출 데이터(RMD)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 제공할 수 있다.
도 13에서 제1 선택 신호(SS1), 및 모드 신호(MS)는 도 5의 제어 로직 회로(210)로부터 제공되는 제2 제어 신호(CTL2)에 포함될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 에러 정정 회로에서 ECC 엔진을 나타낸다.
도 14를 참조하면, ECC 엔진(420)은 패리티 생성기(430), 신드롬 생성 회로(435), 디멀티플렉서(455) 및 조건부 패리티 정정 회로(460)를 포함할 수 있다. 신드롬 생성 회로(435)는 체크 비트 생성기(440) 및 신드롬 생성기(450)를 포함할 수 있다.
패리티 생성기(430)는 배타적 오어 게이트 어레이를 이용하여 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나(HRMD)와 메인 데이터(MD)에 기초하여 제1 패리티 데이터(NP1)를 생성할 수 있다.
패리티 생성기(430)가 제1 패리티 데이터(NP1)를 생성하는 것과 동시에 신드롬 생성 회로(435)는 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 신드롬 데이터(SDR)를 생성할 수 있다. 체크 비트 생성기(440)는 독출 데이터(RMD)를 기초로 체크 비트들(CHB)을 생성할 수 있다. 신드롬 생성기(430)는 독출 데이터(RMD)를 기초로 한 체크 비트들(CHB)과 버퍼(444)로부터 제공되는 구 패리티 데이터(OP)를 기초로 신드롬 데이터(SDR)를 생성할 수 있다.
디멀티플렉서(455)는 모드 신호(MS)에 응답하여 신드롬 데이터(SDR)를 데이터 정정기(470)에 제공하거나 조건부 패리티 정정 회로(460)에 제공할 수 있다. 모드 신호(MS)가 독출 동작을 나타내는 경우, 디멀티플렉서(455)는 신드롬 데이터(SDR)를 데이터 정정기(470)에 제공할 수 있다. 모드 신호(MS)가 기입 동작을 나타내는 경우, 디멀티플렉서(455)는 신드롬 데이터(SDR)를 조건부 패리티 정정 회로(460)에 제공할 수 있다.
조건부 패리티 정정 회로(460)는 신드롬 데이터(SDR) 및 제1 패리티 데이터(NP1)를 수신하고, 데이터 마스크 신호(DM)에 기초하여 제1 패리티 데이터(NP1)를 선택적으로 수정하여 제2 패리티 데이터(NP2)를 생성할 수 있다.
조건부 패리티 정정 회로(460)는 패리티 컨트롤러(461), 배타적 오어 게이트(465) 및 멀티플렉서(467)를 포함할 수 있다.
배타적 오어 게이트(465)는 기입 모드에서 신드롬 데이터(SDR)와 제1 패리티 데이터(NP1)의 상응하는 비트들을 배타적 오어 연산한다. 패리티 컨트롤러(461)는 신드롬 데이터(SDR)에 기초한 상기 에러 비트의 위치와 데이터 마스크 신호(DM)에 기초한 기입 데이터(WMD)가 저장될 메모리 영역에 기초하여 선택 신호(SS)를 생성한다. 멀티플렉서(467)는 선택 신호(SS)에 기초하여 제1 패리티 데이터(NP1) 및 배타적 오어 게이트(465)의 출력 중 하나를 제2 패리티 데이터(NP2)로 출력할 수 있다.
상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 동일한 메모리 영역인 경우에, 패리티 컨트롤러(461)는 멀티플렉서(467)가 제1 패리티 데이터(NP1) 제2 패티리 데이터(NP2)로서 출력하도록 상기 선택 신호(SS2)를 생성할 수 있다. 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우에, 패리티 컨트롤러(461)는 멀티플렉서(467)가 배타적 오어 게이트(465)의 출력을 제2 패티리 데이터(NP2)로서 출력하도록 상기 선택 신호(SS2)를 생성할 수 있다.
따라서, 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 동일한 메모리 영역인 경우에 제1 패리티 데이터(NP1)는 유지되고, 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우, 제1 패리티 데이터(NP1)는 신드롬 데이터(SDR)와 배타적 오어 연산되어 수정될 수 있다.
제2 패리티 데이터(NP2)가 생성되어 메모리 셀 어레이(300)의 타겟 페이지에 기입되는 동안에 기입 데이터(WMD)도 메모리 셀 어레이(300)의 타겟 페이지에 기입될 수 있다.
에러 정정 회로(400)는 상기 제1 유닛의 데이터의 독출, 상기 에러의 정정 및 상기 메인 데이터(MD)의 기입 동작을 반도체 메모리 장치(200a)의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 14의 ECC 엔진에서 패리티 컨트롤러를 나타내는 블록도이다.
도 15를 참조하면, 패리티 컨트롤러(461)는 디코더(462) 및 신호 생성기(464)를 포함할 수 있다.
디코더(462)는 신드롬 데이터(SDR) 데이터 마스크 신호(DM)를 디코딩하여 상기 에러 비트의 위치와 상기 기입 데이터(WMD)가 저장되는 메모리 영역이 동일한지 여부를 나타내는 디코딩 신호(DS1)를 출력할 수 있다. 신호 생성기(464)는 디코딩 신호(DS1)에 기초하여 상기 선택 신호(SS2)를 생성할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 13의 에러 정정 회로에서 데이터 정정기의 구성을 나타낸다.
도 16을 참조하면, 데이터 정정기(470)는 신드롬 디코더(471), 비트 반전기(473) 및 멀티플렉서로 구현되는 선택 회로(475)를 포함할 수 있다.
신드롬 디코더(471)는 신드롬 데이터(SDR)를 디코딩하여 상기 적어도 하나의 에러 비트의 위치를 나타내는 디코딩 신호(DS2)와 상기 적어도 하나의 에러 비트의 수에 따른 로직 레벨을 가지는 선택 신호(SS3)를 생성할 수 있다. 비트 반전기(473)는 디코딩 신호(DS2)에 응답하여 하나의 에러 비트를 반전시킬 수 있다. 선택 회로(475)는 선택 신호(SS3)에 응답하여 독출 데이터(RMD)와 비트 반전기(473)의 출력 중 하나를 정정된 메인 데이터(C_MD)로 제공할 수 있다.
신드롬 디코더(471)는 신드롬 데이터(SDR)에 기초하여 독출 데이터 (RMD)에 포함되는 적어도 하나의 에러 비트의 수가 상기 ECC의 에러 정정 가능 범위를 초과하는 경우에는 상기 선택 신호(SS3)를 제1 로직 레벨로서 출력할 수 있다. 선택 회로(475)는 제1 로직 레벨의 선택 신호(SS3)에 응답하여 상기 독출 데이터(RMD)를 정정된 메인 데이터(C_MD)로 출력할 수 있다. 신드롬 디코더(471)는 신드롬 데이터(SDR)에 기초하여 독출 데이터(RMD)에 포함되는 적어도 하나의 에러 비트의 수가 상기 ECC의 에러 정정 가능 범위 이내인 경우에는 상기 디코딩 신호(DS2)를 제1 로직 레벨로서 출력하고 선택 신호(SS3)를 제2 로직 레벨로 출력할 수 있다. 비트 반전기(473)는 제1 로직 레벨의 디코딩 신호(DS2)에 응답하여 상기 적어도 하나의 에러 비트를 반전시킬 수 있다. 선택 회로(475)는 제2 로직 레벨의 선택 신호(SS3)에 응답하여 비트 반전기(473)의 출력을 정정된 메인 데이터(C_MD)로 출력할 수 있다.
도 17은 본 발명의 실시예들에 따른 에러 정정 회로와 ECC 엔진을 나타낸다.
도 17에서 에러 정정 회로(500)는 도 3의 에러 정정 회로(400)를 대체할 수 있다. 또한 ECC 엔진(560)은 반도체 메모리 장치(200a)의 주변 영역에 배치될 수 있다.
도 17을 참조하면, ECC 엔진(560)은 패리티 생성기(561)와 레지스터(563)를 포함할 수 있다. 레지스터(563)는 리셋 데이터 비트들(RDB)을 포함할 수 있다. 패리티 생성기(561)는 기입 데이터(WMD)와 리셋 데이터 비트들(RDB)을 기초로 제1 부분 패리티 데이터(pNP1)를 생성할 수 있다.
에러 정정 회로(500)는 신드롬 생성 회로(505), 디멀티플렉서(525) 및 조건부 패리티 정정 회로(460)를 포함할 수 있다. 신드롬 생성 회로(505)는 체크 비트 생성기(510), 레지스터(515) 및 패리티 생성기(520)를 포함할 수 있다.
디멀티플렉서(525)는 모드 신호(MS)에 응답하여 신드롬 데이터(SDR)를 데이터 정정기(470)에 제공하거나 조건부 패리티 정정 회로(530)에 제공할 수 있다. 모드 신호(MS)가 독출 동작을 나타내는 경우, 디멀티플렉서(525)는 신드롬 데이터(SDR)를 데이터 정정기(470)에 제공할 수 있다. 모드 신호(MS)가 기입 동작을 나타내는 경우, 디멀티플렉서(525)는 신드롬 데이터(SDR)를 조건부 패리티 정정 회로(530)에 제공할 수 있다.
ECC 엔진(560)이 제1 부분 패리티 데이터(pNP1)를 생성하는 것과 동시에 신드롬 생성 회로(505)는 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 신드롬 데이터(SDR)와 제1 유닛의 데이터의 일부에 기초하여 제2 부분 패리티 데이터(pOP)를 생성할 수 있다. 체크 비트 생성기(510)는 독출 데이터(RMD)를 기초로 체크 비트들(CHB)와 독출 데이터(RMD)의 일부를 기초로 제2 부분 패리티 데이터(pOP) 생성할 수 있다. 레지스터(515)는 체크 비트들(CHB)을 저장할 수 있다. 신드롬 생성기(430)는 체크 비트들(CHB)과 버퍼(444)로부터 제공되는 구 패리티 데이터(OP)를 기초로 신드롬 데이터(SDR)를 생성할 수 있다.
조건부 패리티 정정 회로(530)는 제1 부분 패리티 데이터(pNP1) 및 제2 부분 패리티 데이터(nOP)를 수신하고, 데이터 마스크 신호(DM)에 기초하여 제1 패리티 데이터(NP1)를 선택적으로 수정하여 제2 패리티 데이터(NP2)를 생성할 수 있다. 여기서 제1 패리티 데이터(NP1)는 제1 부분 패리티 데이터(pNP1) 및 제2 부분 패리티 데이터(nOP)에 기초하여 생성될 수 있다.
조건부 패리티 정정 회로(530)는 패리티 컨트롤러(531), 제1 배타적 오어 게이트(532), 제2 배타적 오어 게이트(533) 및 멀티플렉서(534)를 포함할 수 있다.
제1 배타적 오어 게이트(532)는 기입 모드에서 배타적 오어 게이트(465)는 제1 부분 패리티 데이터(pNP1) 및 제2 부분 패리티 데이터(nOP)의 상응하는 비트들에 대하여 배타적 오어 연산을 수행하여 제1 패리티 데이터(NP1)를 출력할 수 있다.
제2 배타적 오어 게이트(533)는 기입 모드에서 신드롬 데이터(SDR)와 제1 패리티 데이터(NP1)의 상응하는 비트들을 배타적 오어 연산한다. 패리티 컨트롤러(531)는 신드롬 데이터(SDR)에 기초한 상기 에러 비트의 위치와 데이터 마스크 신호(DM)에 기초한 기입 데이터(WMD)가 저장될 메모리 영역에 기초하여 선택 신호(SS2)를 생성한다. 멀티플렉서(534)는 선택 신호(SS2)에 기초하여 제1 패리티 데이터(NP1) 및 배타적 오어 게이트(533)의 출력 중 하나를 제2 패리티 데이터(NP2)로 출력할 수 있다.
상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 동일한 메모리 영역인 경우에, 패리티 컨트롤러(531)는 멀티플렉서(534)가 제1 패리티 데이터(NP1) 제2 패티리 데이터(NP2)로서 출력하도록 상기 선택 신호(SS2)를 생성할 수 있다. 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우에, 패리티 컨트롤러(531)는 멀티플렉서(534)가 배타적 오어 게이트(533)의 출력을 제2 패티리 데이터(NP2)로서 출력하도록 상기 선택 신호(SS2)를 생성할 수 있다.
따라서, 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 동일한 메모리 영역인 경우에 제1 패리티 데이터(NP1)는 유지되고, 상기 에러 비트의 위치와 기입 데이터(WMD)가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우, 제1 패리티 데이터(NP1)는 신드롬 데이터(SDR)와 배타적 오어 연산되어 수정될 수 있다.
제2 패리티 데이터(NP2)가 생성되어 메모리 셀 어레이(300)의 타겟 페이지에 기입되는 동안에 기입 데이터(WMD)도 메모리 셀 어레이(300)의 타겟 페이지에 기입될 수 있다.
에러 정정 회로(500)와 ECC 엔진(560)은 상기 제1 유닛의 데이터의 독출, 상기 에러의 정정 및 상기 메인 데이터(MD)의 기입 동작을 반도체 메모리 장치(200a)의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행할 수 있다.
도 3을 참조하여 상술한 바와 같이, 에러 정정 회로(500)는 뱅크 어레이들(310, 320, 330, 340) 각각에 구비될 수 있다. ECC 엔진(560)은 반도체 메모리 장치(200a)의 주변 영역에 배치되어, 에러 정정 회로(500)에 의하여 공유될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 18에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역은 도 3을 참조하여 설명한 바와 같이 복수의 뱅크 어레이들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직 회로(6107)을 더 포함할 수 있다. 제어 로직 회로(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 제어 신호들을 생성할 수 있다.
한편, 제s 반도체 레이어(620)는, 메모리 영역(621)에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 메모리 영역(621)으로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하는 에러 정정 회로(622)를 포함할 수 있다. 에러 정정 회로(622)는 기입 동작 수행시에 메모리 영역(621)의 타겟 페이지의 복수의 서브 페이지들 중 선택된 서브 페이지로부터 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터를 독출하고, 상기 제1 유닛의 데이터에 대하여 에러 체크 코드(error check code; 이하 'ECC') 디코딩을 수행하여 신드롬 데이터를 생성하고, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 서브 페이지에 기입될 메인 데이터에 기초하여 제1 패리티 데이터를 생성할 수 있다. 또한 에러 정정 회로(622)는 상기 제1 서브 유닛의 데이터가 적어도 하나의 에러 비트를 포함하는 경우, 상기 메인 데이터와 관련된 데이터 마스크 신호에 기초하여, 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 선택적으로 수정할 수 있다.
한편, 제s 반도체 레이어(620)는 기입 데이터에 적어도 기초하여 제1 부분 패리티 데이터를 생성하는 ECC 엔진이 위치하는 주변 영역(623)을 더 포함할 수 있다.
또한 반도체 메모리 장치(600)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 영역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2, 도 3 및 도 13 내지 도 19를 참조하면, 메모리 셀 어레이와 에러 정정 회로를 구비하는 반도체 메모리 장치의 동작 방법에서는 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 데이터 마스크 신호(DM) 및 메인 데이터(MD)를 수신한다(S110). 에러 정정 회로(400)가 어드레스에 상응하는 메모리 영역으로부터 독출된 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터에 기초하여 신드롬 데이터(SDR)를 생성한다(S120). 에러 정정 회로(400)가 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 메인 데이터에 기초하여 제1 패리티 데이터(NP1)를 생성한다(S130). 신드롬 데이터(SDR), 상기 제1 패리티 데이터(NP1) 및 상기 데이터 마스크 신호(DM)에 기초하여 상기 제1 패리티 데이터(NP1)를 선택적으로 수정하여 제2 패리티 데이터(NP2)를 생성한다(S140).
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(700)은 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(740), 휘발성 메모리 장치(750) 및 파워 서플라이(760)를 포함한다. 휘발성 메모리 장치(750)는 도 3의 반도체 메모리 장치(200a)를 채용할 수 있다. 실시예에 따라, 모바일 시스템(700)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(710)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(720)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(720)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(750)는 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(750)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 따라서 휘발성 메모리 장치(750)는 에러 정정 회로를 포함하여 패리티 데이터를 선택적으로 수정하여 성능을 높일 수 있다.
비휘발성 메모리 장치(740)는 모바일 시스템(700)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(720)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(700)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(700) 또는 모바일 시스템(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 200a: 반도체 메모리 장치
210: 제어 로직 회로 290: 입출력 게이팅 회로
300: 메모리 셀 어레이 400: 에러 정정 회로

Claims (10)

  1. 복수의 뱅크 어레이들을 포함하는 메모리 셀 어레이;
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 제어 신호들을 생성하는 제어 로직 회로; 및
    에러 정정 회로를 포함하고,
    상기 제어 로직 회로는 기입 모드에서,
    상기 메모리 셀 어레이의 타겟 페이지의 복수의 서브 페이지들 중 선택된 서브 페이지로부터 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터를 독출하고, 상기 제1 유닛의 데이터에 대하여 에러 체크 코드(error check code; 이하 'ECC') 디코딩을 수행하여 신드롬 데이터를 생성하는 것과 동시에, 상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 서브 페이지에 기입될 메인 데이터에 기초하여 제1 패리티 데이터를 생성하도록 상기 에러 정정 회로를 제어하고,
    상기 에러 정정 회로는 상기 제1 서브 유닛의 데이터가 적어도 하나의 에러 비트를 포함하는 경우, 상기 메인 데이터와 관련된 데이터 마스크 신호에 기초하여, 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 선택적으로 수정하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메인 데이터가 상기 제1 서브 유닛의 데이터가 저장된 제1 메모리 영역에 기입되는 경우, 상기 에러 정정 회로는 상기 제1 패리티 데이터를 유지하고,
    상기 메인 데이터가 상기 제2 서브 유닛의 데이터가 저장된 제2 메모리 영역에 기입되는 경우, 상기 에러 정정 회로는 상기 신드롬 데이터를 이용하여 상기 제1 패리티 데이터를 수정하고,
    상기 에러 정정 회로는 상기 제1 유닛의 데이터의 독출, 상기 에러의 정정 및 상기 메인 데이터의 기입 동작을 상기 반도체 메모리 장치의 tCCD(카스-투-카스 커맨드 지연 시간) 내에 수행하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 에러 정정 회로는
    상기 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 신드롬 데이터를 생성하는 신드롬 생성 회로;
    상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 메인 데이터에 기초하여 상기 제1 패리티 데이터를 생성하는 패리티 생성기; 및
    상기 신드롬 데이터 및 상기 제1 패리티 데이터를 수신하고, 상기 데이터 마스크 신호에 기초하여 상기 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성하는 조건부 패리티 정정 회로를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 신드롬 생성 회로는
    상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터에 기초하여 체크 비트들을 생성하는 체크 비트 생성기; 및
    상기 체크 비트들과 상기 구 패리티 데이터에 기초하여 상기 신드롬 데이터를 생성하는 신드롬 생성기를 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 조건부 패리티 정정 회로는
    상기 기입 모드에서 상기 신드롬 데이터와 상기 제1 패리티 데이터의 상응하는 비트들을 배타적 오어 연산하는 배타적 오어 게이트;
    상기 신드롬 데이터에 기초한 상기 에러 비트의 위치와 상기 데이터 마스크 신호에 기초한 상기 기입 데이터가 저장될 메모리 영역에 기초하여 선택 신호를 생성하는 패리티 컨트롤러; 및
    상기 선택 신호에 기초하여 상기 제1 패리티 데이터 및 상기 배타적 오어 게이트의 출력 중 하나를 상기 제2 패리티 데이터로 출력하는 멀티플렉서를 포함하고,
    상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 동일한 메모리 영역인 경우, 상기 패리티 컨트롤러는 상기 멀티플렉서가 상기 제1 패리티 데이터를 상기 제2 패티리 데이터로서 출력하도록 상기 선택 신호를 생성하고,
    상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 서로 다른 메모리 영역인 경우, 상기 패리티 컨트롤러는 상기 멀티플렉서가 상기 배타적 오어 게이트의 출력을 상기 제2 패티리 데이터로서 출력하도록 상기 선택 신호를 생성하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 패리티 컨트롤러는
    상기 신드롬 데이터와 상기 데이터 마스크 신호를 디코딩하여 상기 에러 비트의 위치와 상기 기입 데이터가 저장되는 메모리 영역이 동일한지 여부를 나타내는 디코딩 신호를 출력하는 디코더; 및
    상기 디코딩 신호에 기초하여 상기 선택 신호를 생성하는 신호 생성기를 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 기입 데이터에 적어도 기초하여 제1 부분 패리티 데이터를 생성하는 ECC 엔진을 더 포함하고,
    상기 에러 정정 회로는 상기 제1 부분 패리티 데이터에 더 기초하여 상기 제1 패리티 데이터의 수정 여부를 선택적으로 결정하고,
    상기 ECC 회로는 상기 복수의 뱅크 어레이들 각각에 대하여 구비되고,
    상기 ECC 엔진은 상기 반도체 메모리 장치의 주변 영역에 위치하여 상기 ECC 회로에 의하여 공유되는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 에러 정정 회로는
    상기 제1 유닛의 데이터에 대하여 상기 ECC 디코딩을 수행하여 상기 신드롬 데이터를 생성하고, 상기 제1 유닛의 데이터의 일부에 기초하여 제2 부분 패리티 데이터를 생성하는 신드롬 생성 회로; 및
    상기 신드롬 데이터, 상기 제1 부분 패리티 데이터 및 상기 제2 부분 패리티 데이터를 수신하고, 상기 데이터 마스크 신호에 기초하여 상기 제1 부분 패리티 데이터 및 상기 제2 부분 패리티 데이터에 기초하여 생성되는 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성하는 조건부 패리티 정정 회로를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 조건부 패리티 정정 회로는
    상기 제1 부분 패리티 데이터와 상기 제2 부분 패리티 데이터의 상응하는 비트들을 배타적 오어 연산하여 상기 제1 패리티 데이터를 출력하는 제1 배타적 오어 게이트;
    상기 기입 모드에서 상기 신드롬 데이터와 상기 제1 패리티 데이터의 상응하는 비트들을 배타적 오어 연산하는 제2 배타적 오어 게이트;
    상기 제1 신드롬 데이터에 기초한 상기 에러 비트의 위치와 상기 데이터 마스크 신호에 기초한 상기 기입 데이터가 저장될 메모리 영역에 기초하여 선택 신호를 생성하는 패리티 컨트롤러; 및
    상기 선택 신호에 기초하여 상기 제1 패리티 데이터 및 상기 배타적 오어 게이트의 출력 중 하나를 상기 제2 패리티 데이터로 출력하는 멀티플렉서를 포함하는 반도체 메모리 장치.
  10. 메모리 셀 어레이와 에러 정정 회로를 구비하는 반도체 메모리 장치의 동작 방법에서,
    외부의 메모리 컨트롤러로부터 커맨드, 어드레스, 데이터 마스크 신호 및 메인 데이터를 수신하는 단계;
    상기 어드레스에 상응하는 메모리 영역으로부터 독출된 제1 서브 유닛의 데이터, 제2 서브 유닛의 데이터 및 구(old) 패리티 데이터를 구비하는 제1 유닛의 데이터에 기초하여 신드롬 데이터를 생성하는 단계;
    상기 제1 서브 유닛의 데이터 및 상기 제2 서브 유닛의 데이터 중 하나와 상기 메인 데이터에 기초하여 제1 패리티 데이터를 생성하는 단계; 및
    상기 신드롬 데이터, 상기 제1 패리티 데이터 및 상기 데이터 마스크 신호에 기초하여 상기 제1 패리티 데이터를 선택적으로 수정하여 제2 패리티 데이터를 생성하는 단계를 포함하고,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이이고,
    상기 뱅크 어레이들 각각은 복수의 동적 메모리 셀들 또는 복수의 저항성 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법.
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