KR20170014109A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20170014109A
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 상기 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행한다. 상기 에러 정정 회로는 상기 초기화 비트들에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 대하여 상기 제2 단위로 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 또한 DRAM에서는 기입/독출 동작의 단위와 에러 정정 코드(Error correction code; ECC)를 이용한 ECC 인코딩/디코딩의 단위가 다르다.
본 발명의 일 목적은 오버헤드를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 오버헤드를 감소시킬 수 있는 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 상기 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행한다. 상기 에러 정정 회로는 상기 초기화 비트들에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 대하여 상기 제2 단위로 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행한다.
예시적인 실시예에 있어서, 상기 제1 단위는 상기 반도체 메모리 장치의 기입 및 독출 동작 수행시의 프리페치(pre-fetch) 단위이고, 상기 제2 단위는 상기 반도체 메모리 장치의 코드워드 단위이고, 상기 제2 단위는 상기 제1 단위보다 클 수 있다.
예시적인 실시예에 있어서, 상기 입출력 게이팅 회로는 외부 장치로부터의 초기화-기입 커맨드에 응답하여 상기 셀 데이터 초기화 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 상기 입출력 게이팅 회로는 외부 장치로부터의 파워-업 신호에 응답하여 상기 셀 데이터 초기화 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 레지스터 및 제어 로직 회로를 더 포함할 수 있다. 상기 레지스터는 복수의 서브 세트들을 저장하고, 초기화 시작 신호에 응답하여 상기 복수의 서브 세트들 중 하나를 상기 초기화 비트들로 제공할 수 있다. 상기 제어 로직 회로는 외부 장치로부터의 초기화 기입-커맨드 및 상기 외부 장치로부터의 파워-업 신호 중 하나에 응답하여 상기 초기화 시작 신호를 상기 레지스터에 출력할 수 있다.
상기 초기화 비트들은 제1 로직 레벨 및 상기 제1 로직 레벨과는 다른 제2 로직 레벨 중 하나를 가질 수 있다.
상기 제어 로직 회로는 상기 초기화 기입-커맨드 및 상기 파워-업 신호 중 하나에 응답하여 상기 입출력 게이팅 회로를 제어하는 제1 제어 신호 및 상기 에러 정정 회로를 제어하는 제2 제어 신호를 생성할 수 있다.
예시적인 실시예에 있어서, 상기 셀 데이터 초기화 동작이 수행된 후, 외부 장치로부터의 상기 제1 단위의 메인 데이터를 상기 타겟 페이지에 기입하는 기입 동작을 수행하는 경우, 상기 에러 정정 회로는 상기 타겟 페이지로부터 상기 초기화 비트들로 구성되며 리셋 메인 데이터와 리셋 패리티 데이터를 포함하는, 상기 제2 단위의 리셋 코드워드를 독출하고, 상기 리셋 패리티 데이터를 이용하여 상기 리셋 메인 데이터의 에러를 정정하고, 상기 메인 데이터와 상기 리셋 메인 데이터의 일부에 기초하여 기입 패리티 데이터를 생성할 수 있다. 상기 입출력 게이팅 회로는 상기 메인 데이터와 상기 기입 패리티 데이터를 상기 타겟 페이지에 기입할 수 있다.
상기 에러 정정 회로는 ECC 인코더 및 ECC 디코더를 포함할 수 있다. 상기 ECC 인코더는 상기 리셋 코드워드를 독출하여 상기 리셋 메인 데이터의 에러를 정정할 수 있다. 상기 ECC 디코더는 상기 메인 데이터와 상기 리셋 메인 데이터의 일부에 기초하여 상기 기입 패리티 데이터를 생성할 수 있다.
상기 타겟 페이지는 상기 메인 데이터가 저장되는 제1 영역 및 상기 기입 패리티 데이터가 저장되는 제2 영역을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 메모리 셀들 각각은 동적 메모리 셀 및 저항성 메모리 셀 중 하나일 수 있다.
예시적인 실시예에 있어서, 상기 셀 데이터 초기화 동작은 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 수행될 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 입출력 게이팅 회로 및 에러 정정 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 상기 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행한다. 상기 에러 정정 회로는 상기 초기화 비트들에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 대하여 상기 제2 단위로 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행한다.
예시적인 실시예에 있어서, 상기 제1 단위는 상기 반도체 메모리 장치의 기입 및 독출 동작 수행시의 프리페치(pre-fetch) 단위이고, 상기 제2 단위는 상기 반도체 메모리 장치의 코드워드 단위이고, 상기 제2 단위는 상기 제1 단위보다 클 수 있다. 상기 메모리 셀 어레이는 3차원 메모리 어레이일 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 반도체 메모리 장치는 모듈 기판 상에 실장되는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 메모리 컨트롤러는 상기 복수의 반도체 메모리 장치들 각각에 초기화-기입 커맨드 또는 파워-업 신호를 인가할 수 있다. 상기 복수의 반도체 메모리 장치들 각각은 상기 초기화-기입 커맨드 또는 파워-업 신호에 응답하여 상기 셀 데이터 초기화 동작을 수행할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 반도체 메모리 장치가 메모리 셀 어레이에 대한 노멀 메모리 동작이 수행되기 전에 메모리 셀들에 코드워드 단위로 초기화 비트들을 기입하는 셀 데이터 초기화 동작을 수행한다. 이후 노멀 메모리 동작을 수행할 때, 상기 초기화 비트들과 상기 코드워드 단위보다 작은 메인 데이터에 기초하여 기입 동작을 수행함으로써 ECC 수행 단위와 독출/기입 동작의 단위가 달라도 성능을 유지하면서 오버헤드를 증가시키지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 6은 셀 데이터 초기화 동작이 수행되는 경우의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 7은 노멀 메모리 동작이 수행되는 경우의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 9는 도 7의 반도체 메모리 장치에서 셀 데이터 초기화 동작이 수행된 후의 타겟 페이지에 대한 기입 동작을 나타낸다.
도 10은 도 7의 반도체 메모리 장치에서 셀 데이터 초기화 동작이 수행된 후의 타겟 페이지에 대한 마스크된 기입 동작을 나타낸다.
도 11은 페이지 단위로 초기화 비트들이 메모리 셀 어레이에 기입되는 경우의 리셋 데이터를 나타낸다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치의 동작 방법에서 노멀 메모리 동작을 나타내는 흐름도이다.
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템의 동작 시퀀스를 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(또는, 전자 장치, 10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200n)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200n)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200n) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory)이나, RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), 및 FRAM(Ferroelectric Random Access Memory) 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200n) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다.
일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 독출 및 기입 응답 시간들에 견줄만한 독출 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, MRAM 데이터는 자기저항 요소들에 의해 데이터를 저장한다. 일반적으로, 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 자화(magnetization)를 가진다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 장치이다. 자성층의 자화 방향에 따라 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 제거할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 별도의 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 메인 데이터(MD)를 교환하고, 별도의 핀들(104, 204)은 전송선(TL4)을 통하여 데이터 마스크 신호(DM)를 전송할 수 있다. 후술되는 바와 같이, 반도체 메모리 장치(200a)는 마스크 신호(DM)에 응답하여 마스크된 기입 동작을 수행할 수 있다. 실시예에 있어서, 별도의 핀들(104, 204)과 전송선(TL4)은 메모리 시스템(20)에 포함되지 않을 수도 있다.
반도체 메모리 장치(200a)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 회로(400) 및 에러 정정 회로(400)를 제어하는 제어 로직 회로(또는 제어 로직, 210)를 포함할 수 있다. 반도체 메모리 장치(200a)는 커맨드 신호(CMD)가 초기화-기입 커맨드인 경우, 메모리 셀 어레이(300)의 복수의 메모리 셀들을 코드워드 상태로 만드는 셀 데이터 초기화 동작을 코드워드 단위(제2 단위)로 수행할 수 있다. 또한 반도체 메모리 장치(200a)는 커맨드 신호(CMD)가 노멀 메모리 동작을 지시하는 경우, 메모리 셀 어레이(300)에 대한 기입/독출 동작을 프리페치 단위인 제1 단위로 수행할 수 있다. 여기서 제2 단위는 제1 단위보다 클 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(297), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 에러 정정 회로(400), 데이터 입출력 버퍼(299) 및 레지스터(360)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(310~340)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(310~340)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340), 제1 내지 제4 뱅크 센스 앰프들(285a~2854), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(297)는 제어 로직 회로(210)로부터의 제어에 따라 메모리 셀 어레이(300)에 포함되는 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(245)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(310~340)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(310~340)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
입출력 게이팅 회로(290)는 메모리 셀 어레이(300)에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 메모리 셀 어레이(300)의 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행할 수 있다.
노멀 모드에서, 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(400)와 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(310~340) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 에러 정정 회로(400)에서 코드워드(CW)로 인코딩된다. 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(299)는 노멀 모드의 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 에러 정정 회로(400)에 제공하고, 노멀 모드의 독출 동작에서는 에러 정정 회로(400)로부터 제공되는 메인 데이터(MD)를 데이터 입출력 버퍼(299)에 제공할 수 있다. 또한 데이터 입출력 버퍼(299)는 메모리 컨트롤러(100)로부터 제공되는 마스크 신호(DM)를 입출력 게이팅 회로(290)에 제공할 수 있다.
에러 정정 회로(400)는 노멀 모드의 기입 동작에서 데이터 입출력 버퍼(299)로부터 제공되는 메인 데이터(MD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 코드워드(CW)를 메모리 셀 어레이(300)의 타겟 페이지에 기입할 수 있다. 또한 에러 정정 회로(400)는 노멀 모드의 독출 동작에서 메모리 셀 어레이(300)의 타겟 페이지로부터 독출된 코드워드(CW)를 입출력 게이팅 회로(290)로부터 제공받을 수 있다. 에러 정정 회로(400)는 독출된 코드워드(CW)에 포함되는 패리티 데이터를 메인 데이터(MD)에 대한 디코딩을 수행하여 메인 데이터(MD)에 포함되는 싱글 비트 에러를 정정하여 데이터 입출력 버퍼(299)에 제공할 수 있다.
레지스터(360)는 복수의 서브 세트들을 저장하고, 초기화 시작 신호(ISS)에 응답하여 상기 복수의 서브 세트들 중 하나를 리셋 코드워드(또는 초기화 코드워드, RTCW)로서 입출력 게이팅 회로(290)에 제공할 수 있다. 리셋 코드워드(RTCW)는 복수의 서브 세트들 중 하나로 구성되는 초기화 비트들을 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)은 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 에러 정정 회로(400)를 제어하는 제2 제어 신호(CTL2) 및 레지스터(360)를 제어하는 초기화 시작 신호(ISS)를 생성할 수 있다. 제어 로직 회로(210)는 커맨드(CMD)가 메모리 셀 어레이(300)의 메모리 셀들을 초기화시키는 셀 데이터 초기화 동작을 지시하는 초기화-기입 커맨드인 경우에 상기 초기화 시작 신호(ISS)를 레지스터(360)에 제공할 수 있다. 또한 제어 로직 회로(210)는 메모리 시스템(20) 또는 반도체 메모리 장치(200a)의 파워-업 시퀀스 동안에 메모리 컨트롤러(100)로부터 인가되는 파워-업 신호(PWRUP)에 응답하여 초기화 시작 신호(ISS)를 레지스터(360)에 제공할 수 있다.
레지스터(360)는 초기화 시작 신호(ISS)에 응답하여 복수의 서브 세트들 중 하나를 리셋 코드워드(또는 초기화 코드워드, RTCW)로서 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 제어 신호(CTL1)에 응답하여 초기화 비트들을 메모리 셀(300)의 메모리 셀들에 코드워드 단위(제2 단위) 또는 페이지 단위로 기입하여 메모리 셀 어레이(300)에 대한 초기화 동작을 수행할 수 있다. 메모리 셀 어레이(300)에 대한 초기화 동작이 수행된 후, 메모리 셀 어레이(300)에 대한 기입 및 독출 동작을 포함하는 노멀 메모리 동작이 수행될 수 있다. 상기 메모리 셀 어레이(300)에 대한 노멀 메모리 동작은 상기 제2 단위 보다는 작은 제1 단위인 프리페치 단위로 수행될 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 4a 내지 도 4d에서는 도 3의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 4e는 도 3의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 4a는 선택 소자가 없는 저항성 메모리 셀을 나타낸다. 도 4b 내지 도 4d는 선택 소자를 포함하는 저항성 메모리 셀을 나타낸다.
도 4a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다. 이처럼 선택 소자가 없는 구조를 갖는 저항성 메모리 셀은 비트 라인(BTL)과 워드 라인(WL) 사이에 인가되는 전압에 의해서 데이터를 저장한다.
도 4b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 워드 라인(WL) 및 비트 라인(BTL)의 바이어스에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 다이오드(D)는 워드 라인(WL) 전압에 의해 턴온 또는 턴오프 된다. 따라서, 비선택된 워드 라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항성 메모리 셀은 구동되지않는다.
도 4c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다. 저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 양방향 다이오드(BD)는 비선택 저항성 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다. 트랜지스터(CT)와 저항성 소자(RE)의 위치는 서로 바뀔 수 있다. 메모리 셀(MC)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(CT)의 온-오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다. 트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 5를 참조하면, 메모리 셀(30)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL)과 소스 라인(SL)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 6은 셀 데이터 초기화 동작이 수행되는 경우의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 6에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 레지스터(360)가 도시되어 있다.
도 6을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200a)의 메모리 용량을 결정하는 블록이다. 제1 메모리 블록들(311, 312, 313)은 제1 영역으로 호칭될 수 있다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 영역으로 호칭될 수 있다. ECC 용 및/또는 리던던시 리페어 용 블록인 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
제1 메모리 블록들(311, 312, 313) 각각의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(BTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(BTL)의 교차점에 연결되는 제1 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다. 제2 메모리 블록(314)의 행들은 예를 들어 8K 워드라인(WL)들로 구성되고, 열들은 예를 들어 1K 비트라인(RBTL)들로 구성될 수 있다. 워드라인들(WL)과 비트라인들(RBTL)의 교차점에 연결되는 제2 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200a)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200a)는 예시적으로 버스트 길이가 8로 설정될 수 있다. 이에 따라 비트라인들(BTL)은 128개의 칼럼 선택 신호들 각각에 연결되는 칼럼 선택부에 각각 연결되고 하나의 칼럼 선택부에 의하여 8개의 비트라인들이 동시에 선택될 수 있다.
레지스터(360)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
레지스터(360)는 셀 데이터 초기화 동작이 수행될 때, 제어 로직 회로(210)로부터의 초기화 시작 신호(ISS)에 응답하여 복수의 서브 세트들(361, 363) 중 하나를 리셋 코드워드(RTCW)로서 입출력 게이팅 회로(290)에 제공할 수 있다. 리셋 코드워드(RTCW)는 리셋 메인 데이터(RTD) 및 리셋 패리티 데이터(RPRT)로 구성될 수 있다. 또한 서브 세트(361)는 리셋 메인 데이터(RTD1) 및 리셋 패리티 데이터(RPRT1)를 포함할 수 있고, 서브 세트(363)는 리셋 메인 데이터(RTD2) 및 리셋 패리티 데이터(RPRT2)를 포함할 수 있다. 서브 세트(361)의 데이터 비트들을 제1 로직 레벨(로직 로우 레벨)을 가질 수 있고, 서브 세트(363)의 데이터 비트들을 제2 로직 레벨(로직 하이 레벨)을 가질 수 있다.
도 7은 노멀 메모리 동작이 수행되는 경우의 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 7에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 에러 정정 회로(또는 ECC 회로, 400)가 도시되어 있다.
ECC 회로(400)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
반도체 메모리 장치(200a)가 제1 단위의 기입 데이터(MD)를 기입하는 기입 동작을 수행하는 경우, 입출력 게이팅 회로(290)는 메모리 블록들(311~314)의 타겟 페이지로부터 초기화 비트들로 구성되는, 제2 단위의 리셋 코드워드(RTCW)를 독출하여 ECC 회로(400)에 제공하고, ECC 회로(400)는 리셋 패리티 데이터(RPRT)를 이용하여 리셋 메인 데이터(RTD)의 에러를 정정하고, 기입 데이터(MD)와 리셋 메인 데이터(RTD)의 일부를 이용하여 기입 패리티 데이터를 생성할 수 있다. 입출력 게이팅 회로(290)는 기입 데이터(MD)와 기입 패리티 데이터를 메모리 블록들(311~314)의 타겟 페이지에 기입할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 에러 정정 회로와 입출력 게이팅 회로를 나타낸다.
도 8을 참조하면, ECC 회로(400)는 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다. 입출력 게이팅 회로(290)는 스위칭부(291),기입 드라이버(293) 및 래치부(295)를 포함할 수 있다. 입출력 게이팅 회로(290)는 마스킹 로직(296)을 더 포함할 수 있다. 스위칭부(291)는 도 6 및 도 7의 스위치들(291a~291d)를 포함할 수 있다.
기입 드라이버(293)는 파워-업 시퀀스 동안에 레지스터(360)로부터 제2 단위의 리셋 코드워드(RTCW)를 제공받아, 메모리 셀 어레이(300)에 초기화 비트들을 기입하는 셀 데이터 초기화 동작을 수행할 수 있다. ECC 디코더(430)는 셀 데이터 초기화 동작 이후의 기입 동작에서 메모리 셀 어레이(300)의 타겟 페이지로부터 리셋 코드워드(RTCW)를 독출하여, 리셋 메인 데이터(RTD)를 정정하고 리셋 메인 데이터(RTD)를 ECC 인코더(410)에 제공할 수 있다. ECC 인코더(410)는 제1 단위의 기입 데이터(MD)와 리셋 메인 데이터(RTD)의 일부에 기초하여 기입 패리티 데이터를 생성하고(기입 데이터(MD)와 기입 패리티 데이터는 정정된 코드워드(MCW)에 해당함) 기입 드라이버(293)는 제1 단위의 기입 데이터(MD)와 기입 패리티 데이터를 타겟 페이지에 기입할 수 있다.
입출력 게이팅 회로(290)는 노멀 모드의 독출 동작에서 타겟 페이지로부터의 독출 코드워드(RCW)를 ECC 디코더(430)에 제공하고, ECC 디코더(430)는 독출 코드워드(RCW)에 대하여 ECC 디코딩을 수행하고, 정정된 메인 데이터(C_MD)를 출력할 수 있다.
마스킹 로직(296)은 마스크된 기입 동작 시에 메모리 컨트롤러(100)로부터 인가되는 마스크 신호(DM)에 응답하여 기입 드라이버(293)와 ECC 인코더(410)가 마스크된 기입 동작을 수행하도록 할 수 있다.
도 9는 도 7의 반도체 메모리 장치에서 셀 데이터 초기화 동작이 수행된 후의 타겟 페이지에 대한 기입 동작을 나타낸다.
도 7 내지 도 9를 참조하면, 메모리 셀 어레이(300)에 대한 셀 데이터 초기화 동작이 수행되어, 메모리 셀들이 코드워드 상태에 있고, 타겟 페이지에 저장된 리셋 코드워드(RTCW)는 128 비트의 리셋 메인 데이터(RTD) 및 8 비트의 리셋 패리티 데이터(RPRT)를 포함하고, 리셋 메인 데이터(RTD)는 64 비트의 제1 포션(511) 및 64 비트의 제2 포션(513)으로 구성될 수 있다. 제1 단위, 즉 64 비트의 기입 데이터(MD)가 입력되면, ECC 디코더(430)는 입출력 게이팅 회로(290)를 통하여 타겟 페이지로부터 132 비트의 리셋 코드워드(RTCW)를 제공받아, 리셋 패리티 데이터(RPRT)를 이용하여 리셋 메인 데이터(RTD)의 에러를 정정한다. ECC 인코더(410)는 64 비트의 기입 데이터(MD)와 리셋 메인 데이터(RTD)의 제2 포션(513)에 기초하여 8 비트의 기입 패리티 데이터(PRT)를 생성하고, 기입 데이터(MD), 제2 포션(513) 및 기입 패리티 데이터(PRT)를 포함하는 정정된 코드워드(MCW)를 기입 드라이버(293)에 제공한다. 기입 드라이버(293)는 34 비트의 기입 데이터(MD) 및 8 비트의 기입 패리티 데이터(PRT)를 타겟 페이지에 기입할 수 있다. 타겟 페이지에 저장된 코드워드(WDT)는 64 비트의 기입 데이터(MD), 64 비트의 제2 포션(513) 및 8 비트의 기입 패리티 데이터(PRT)를 포함한다. 도 9에서는 메인 데이터(MD)가 64 비트로 구성되는 경우를 설명하였으나, 메인 데이터(MD)는 32 비트로 구성될 수도 있다.
도 9에서 참조 번호(521)는 입출력 게이팅 회로(290)와 ECC 디코더(430)가 수행하는 기입 동작(READ), 참조 번호(523)는 ECC 인코더(410)가 수행하는 수정(및 인코딩) 동작(MODIFY), 참조 번호(525)는 기입 드라이버(293)가 수행하는 기입 동작(WRITE)을 나타낸다. 즉 도 9는 독출-수정-기입(read-modify-write) 동작을 나타낸다.
만일, 메모리 셀 어레이(300)에 대하여 셀 데이터 초기화 동작이 수행되지 않아서, 메모리 셀들이 코드워드 상태에 있지 않으면, 독출-수정-기입 동작을 수행하는 경우에 독출 동작(521)에서 에러가 발생할 수 있고, 기입 드라이버(293)는 타겟 페이지에 132 비트의 코드워드를 기입하여야 하므로 기입 동작 시의 소비 전력이 증가할 수 있다.
도 10은 도 7의 반도체 메모리 장치에서 셀 데이터 초기화 동작이 수행된 후의 타겟 페이지에 대한 마스크된 기입 동작을 나타낸다.
도 10의 마스크된 기입 동작은 도 9의 기입 동작과 기입 데이터(MD)가 64 비트의 제1 포션(531)과 64 비트의 제2 포션(533)을 포함하고, 마스트 신호(DM)가 입력된다는 점에서 차이가 있다. 제1 포션(53)에 대한 마스크 신호(DM)는 로우 레벨이고, 제2 포션(533)에 대한 마스크 신호(DM)는 하이 레벨이다. 따라서 기입 데이터(MD)의 제1 포션(531)과 기입 패리티 데이터(PRT)가 타겟 페이지에 기입된다.
도 11은 페이지 단위로 초기화 비트들이 메모리 셀 어레이에 기입되는 경우의 리셋 데이터를 나타낸다.
도 11을 참조하면, 메모리 셀 어레이(300)에 코드워드 단위가 아닌 페이지 단위(즉 워드라인 단위)로 셀 데이터 초기화 동작이 수행되는 경우에, 리셋 데이터(RTDT)는 복수의 리셋 코드워드들(RTCW1~RTCWp, p는 2이상의 자연수)로 구성될 수 있음을 알 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 3 내지 도 12를 참조하면, 반도체 메모리 장치(200a)의 동작 방법에서는, 입출력 게이팅 회로(290)가 메모리 셀 어레이(300)의 복수의 메모리 셀들에 코드워드 단위로 초기화 비트들을 기입하여 메모리 셀 어레이(300)를 초기화시킨다(S500). ECC 회로(400)가 상기 초기화 비트들과 메인 데이터에 기초하여 메모리 셀 어레이(300)의 타겟 페이지에 대하여 상기 코드워드 단위보다 작은 제1 단위로 노멀 메모리 동작을 수행한다(S600).
도 13은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치의 동작 방법에서 노멀 메모리 동작을 나타내는 흐름도이다.
도 3 내지 도 13을 참조하면, 노멀 메모리 동작을 수행(S600)하기 위하여, ECC 회로(400)가 메모리 셀 어레이(300)의 타겟 페이지로부터 초기화 비트들로 구성되는 리셋 코드워드(RTCW)를 독출한다(S610). ECC 디코더(430)가 리셋 코드워드(RTCW)의 리셋 패리티 데이터(RPRT)를 이용하여 리셋 메인 데이터(RTD)의 에러를 정정한다(S620). ECC 인코더(410)가 제1 단위의 메인 데이터(MD)와 리셋 메인 데이터(RTD)의 일부에 기초하여 기입 패리티 데이터(PRT)를 생성한다(S630). 입출력 게이팅 회로(290)가 메인 데이터(MD)와 기입 패리티 데이터(PRT)를 타겟 페이지에 기입한다(S640).
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템의 동작 시퀀스를 나타낸다.
도 14를 참조하면, 메모리 시스템(20)이 파워-업(121)된 후, 개별 메모리 정보인 SPD(Serial Presence Detect)를 독출한다(123). SPD는 불휘발성 메모리(일예로서, EEPROM)로 구현될 수 있다. SPD에는, 메모리 인터페이스 설계시, 반도체 메모리 장치들에 대한 정보(일예로서, 로우 및 칼럼 어드레스의 개수, 데이터 폭(width), 반도체 메모리 장치의 메모리 밀도 등) 등이 기록될 수 있다. 메모리 시스템(20)을 초기화하는 경우, 반도체 메모리 장치(200a)의 정보가 SPD로부터 메모리 콘트롤러(100)로 제공될 수 있다.
반도체 메모리 장치(200a)를 초기화한다(125). 반도체 메모리 장치(200a)를 초기화한 후에 선택적으로 반도체 메모리 장치(200a)에 대한 트레이닝 동작이 수행될 수 있다(S127). 트레이닝 동작이 수행된 후 반도체 메모리 장치(200a)에 대한 노멀 메모리 동작이 수행될 수 있다(S129).
도 14에서 참조번호들(121, 123, 125)은 메모리 시스템(20)의 파워-업 시퀀스를 구성할 수 있다. 본 발명의 실시예들에 따른 셀 데이터 초기화 동작은 상기 파워-업 시퀀스 동안에 수행될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 15에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역은 도 8을 참조하여 설명한 바와 같이 제1 메모리 블록들 및 제2 메모리 블록을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 제어 신호들을 생성할 수 있다.
한편, 제k 반도체 레이어(620)는, 데이터가 저장되는 메모리 영역(621), 메모리 영역(621)에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 ECC 회로(622) 및 초기화 비트들을 저장하는 레지스터(623)를 포함할 수 있다. 메모리 영역(621), ECC 회로(622) 및 레지스터(623)는 도 3 내지 도 11을 참조하여 설명한 셀 데이터 초기화 동작을 수행할 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩이나 MRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 마스터 칩(731)과 슬레이브 칩(732)은 도 3의 반도체 메모리 장치(200a)를 포함할 수 있다.
또한 반도체 메모리 장치(730)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 메인 데이터(MD), 커맨드/어드레스(CMD/ADDR) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 메모리 컨트롤러(720)는 셀 데이터 초기화 동작을 지시하는 초기화-기입 커맨드(IDR-CMD)나 파워-업 신호(PWRUP)를 메모리 장치들(730)에 제공할 수 있고, 메모리 장치들(730)은 초기화-기입 커맨드(IDR-CMD)나 파워-업 신호(PWRUP)에 응답하여 도 3 내지 도 11을 참조하여 설명한 셀 데이터 초기화 동작을 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(800)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨팅 시스템(800)은 시스템 버스(805)에 전기적으로 연결되는 메모리 시스템(810), 중앙 처리 장치(CPU, 820), RAM(830), 사용자 인터페이스(840) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850)을 포함할 수 있다. 컴퓨팅 시스템(800)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera ImageProcessor: CIS), 입출력 장치 등을 더 포함할 수 있다.
사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(840)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(840) 또는 모뎀(850)을 통해 제공되거나 중앙 처리 장치(820)에 의해서 처리된 데이터는 메모리 시스템(810)에 저장될 수 있다.
메모리 시스템(810)은 반도체 메모리 장치(812)와 메모리 컨트롤러(811)를 포함할 수 있다. 반도체 메모리 장치(812)에는 중앙 처리 장치(820)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 반도체 메모리 장치(812)는 도 3의 반도체 메모리 장치(200a)를 채용할 수 있다. 메모리 컨트롤러(811)는 셀 데이터 초기화 동작을 지시하는 초기화-기입 커맨드(IDR-CMD)나 파워-업 신호(PWRUP)를 메모리 장치(812)에 제공할 수 있고, 메모리 장치(812)은 초기화-기입 커맨드(IDR-CMD)나 파워-업 신호(PWRUP)에 응답하여 도 3 내지 도 11을 참조하여 설명한 셀 데이터 초기화 동작을 수행할 수 있다.
컴퓨팅 시스템(800)이 무선 통신을 수행하는 장비인 경우, 컴퓨팅 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), GPSR(general packet radio service), WCDMA(wideband code division multiple access)과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(740)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 상기 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행하는 입출력 게이팅 회로; 및
    상기 초기화 비트들에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 대하여 상기 제2 단위로 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 단위는 상기 반도체 메모리 장치의 기입 및 독출 동작 수행시의 프리페치(pre-fetch) 단위이고, 상기 제2 단위는 상기 반도체 메모리 장치의 코드워드 단위이고, 상기 제2 단위는 상기 제1 단위보다 크고,
    상기 입출력 게이팅 회로는 외부 장치로부터의 초기화-기입 커맨드 또는 상기 외부 장치로부터의 파워-업 신호에 상기 셀 데이터 초기화 동작을 수행하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    복수의 서브 세트들을 저장하고, 초기화 시작 신호에 응답하여 상기 복수의 서브 세트들 중 하나를 상기 초기화 비트들로 제공하는 레지스터; 및
    외부 장치로부터의 초기화 기입-커맨드 및 상기 외부 장치로부터의 파워-업 신호 중 하나에 응답하여 상기 초기화 시작 신호를 상기 레지스터에 출력하는 제어 로직 회로를 더 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 초기화 비트들은 제1 로직 레벨 및 상기 제1 로직 레벨과는 다른 제2 로직 레벨 중 하나를 가지고,
    상기 제어 로직 회로는 상기 초기화 기입-커맨드 및 상기 파워-업 신호 중 하나에 응답하여 상기 입출력 게이팅 회로를 제어하는 제1 제어 신호 및 상기 에러 정정 회로를 제어하는 제2 제어 신호를 생성하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 셀 데이터 초기화 동작이 수행된 후, 외부 장치로부터의 상기 제1 단위의 메인 데이터를 상기 타겟 페이지에 기입하는 기입 동작을 수행하는 경우,
    상기 에러 정정 회로는
    상기 타겟 페이지로부터 상기 초기화 비트들로 구성되며 리셋 메인 데이터와 리셋 패리티 데이터를 포함하는, 상기 제2 단위의 리셋 코드워드를 독출하고,
    상기 리셋 패리티 데이터를 이용하여 상기 리셋 메인 데이터의 에러를 정정하고,
    상기 메인 데이터와 상기 리셋 메인 데이터의 일부에 기초하여 기입 패리티 데이터를 생성하고,
    상기 입출력 게이팅 회로는
    상기 메인 데이터와 상기 기입 패리티 데이터를 상기 타겟 페이지에 기입하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 에러 정정 회로는
    상기 리셋 코드워드를 독출하여 상기 리셋 메인 데이터의 에러를 정정하는 ECC 인코더; 및
    상기 메인 데이터와 상기 리셋 메인 데이터의 일부에 기초하여 상기 기입 패리티 데이터를 생성하는 ECC 디코더를 포함하고,
    상기 타겟 페이지는 상기 메인 데이터가 저장되는 노멀 영역 및 상기 기입 패리티 데이터가 저장되는 리던던시 영역을 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 동적 메모리 셀 및 저항성 메모리 셀 중 하나인 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 셀 데이터 초기화 동작은 상기 반도체 메모리 장치의 파워-업 시퀀스 동안에 수행되는 반도체 메모리 장치.
  9. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대하여 제1 단위로 노멀 메모리 동작이 수행되기 전에, 상기 복수의 메모리 셀들에 상기 제1 단위와는 다른 제2 단위로 초기화 비트들을 기입하여 셀 데이터 초기화 동작을 수행하는 입출력 게이팅 회로; 및
    상기 초기화 비트들에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 대하여 상기 제2 단위로 에러 정정 코드(error correction code; 이하 ECC) 인코딩과 ECC 디코딩을 수행하는 에러 정정 회로를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 단위는 상기 반도체 메모리 장치의 기입 및 독출 동작 수행시의 프리페치(pre-fetch) 단위이고, 상기 제2 단위는 상기 반도체 메모리 장치의 코드워드 단위이고, 상기 제2 단위는 상기 제1 단위보다 크고,
    상기 메모리 셀 어레이는 3차원 메모리 어레이인 메모리 시스템.
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