JP2021144772A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作速度を向上しつつ、半導体記憶装置のサイズの増加を抑制する。【解決手段】実施形態の半導体記憶装置は、直列接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタを含む第１ストリングと、第１スイッチ素子と、第１ストリングの第１端と第１スイッチ素子の第１端との間に直列に接続される第１ラッチ回路と、第１スイッチ素子の第２端と、データバスとの間を互いに並列接続する第２スイッチ素子及び第３スイッチ素子と、を備える。【選択図】図５

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

米国特許第９５８３２２０号明細書 米国特許第８８８５４２５号明細書 米国特許出願公開第２０１２／００７５９４３号明細書

動作速度を向上しつつ、半導体記憶装置のサイズの増加を抑制する。

実施形態の半導体記憶装置は、直列接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタを含む第１ストリングと、第１スイッチ素子と、第１ストリングの第１端と第１スイッチ素子の第１端との間に直列に接続される第１ラッチ回路と、第１スイッチ素子の第２端と、データバスとの間を互いに並列接続する第２スイッチ素子及び第３スイッチ素子と、を備える。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置中のセンスアンプモジュール及びデータレジスタの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のカラムユニット、入出力回路、バス選択回路、及びカラム選択回路の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の動作例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図。 第１実施形態に係る半導体記憶装置におけるアクセス動作の際の、グローバルバス、ローカルバス、及びカラムユニットの接続の一例を示す図。 不良なカラムユニットがある場合の、第１実施形態に係る半導体記憶装置における、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図。 第２実施形態に係る半導体記憶装置中のカラムユニット、入出力回路、バス選択回路、及びカラム選択回路の構成の一例を示すブロック図。 第２実施形態に係る半導体記憶装置における、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図。 その他の実施形態において、アクセスの順番を決定する方法の例を説明するためのフローチャート。 その他の実施形態において、カラムユニットを疑似不良化する方法の例を説明するためのフローチャート。 変形例における疑似不良化処理前の、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図。 変形例における疑似不良化処理後の、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

＜１． 第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜１．１ 構成について＞
第１実施形態に係る半導体記憶装置の構成について説明する。

＜１．１．１ メモリシステムの全体構成について＞
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。

メモリシステム３００は、例えば、外部のホスト機器４００と通信する。メモリシステム３００は、ホスト機器４００からのデータを保持し、また、データをホスト機器４００に読み出す。メモリシステム３００は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）やＳＤ^ＴＭカード等である。

図１に示すように、メモリシステム３００は、メモリコントローラ２００及び半導体記憶装置１００を備えている。

メモリコントローラ２００は、ホスト機器４００から命令を受取り、受け取った命令に基づいて半導体記憶装置１００を制御する。具体的には、メモリコントローラ２００は、ホスト機器４００から書込みを指示されたデータを半導体記憶装置１００に書込み、ホスト機器４００から読出しを指示されたデータを半導体記憶装置１００から読み出してホスト機器４００に送信する。

半導体記憶装置１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。半導体記憶装置１００は、メモリコントローラ２００とＮＡＮＤバスによって接続される。

ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢ、ＤＱＳ、／ＤＱＳ、及びＤＱ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置１００をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間に半導体記憶装置１００に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置１００に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置１００に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置１００に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に半導体記憶装置１００に流れる信号ＤＱ＜７：０＞を半導体記憶装置１００に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１００に信号ＤＱ＜７：０＞を出力することを指示する。信号ＲＥは、信号／ＲＥの相補信号である。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置１００に指示する。信号／ＲＢは、半導体記憶装置１００がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱＳはデータストローブ信号である。信号／ＤＱＳは、信号ＤＱＳの相補信号である。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。

信号ＤＱ＜７：０＞は、半導体記憶装置１００とメモリコントローラ２００との間で送受信され、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。信号ＤＱＳ及び／ＤＱＳは、データＤＡＴとしての信号ＤＱ＜７：０＞とともに、半導体記憶装置１００とメモリコントローラ２００との間で送受信される。

以上で説明したメモリシステム３００を使用するホスト機器４００としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。

＜１．１．２ メモリコントローラの構成について＞
図１に示されるように、メモリコントローラ２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０１、内蔵メモリ２０２、バッファメモリ２０３、ＮＡＮＤ Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２０４、及びホスト Ｉ／Ｆ（ホストインタフェース回路）２０５を含む。メモリコントローラ２００は、例えばＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）として構成される。

ＣＰＵ２０１は、メモリコントローラ２００全体の動作を制御する。ＣＰＵ２０１は、例えば、ホスト機器４００から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置１００に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、ＣＰＵ２０１は、半導体記憶装置１００からの読出しデータに対して、種々の演算を実行する機能を有する。

内蔵メモリ２０２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリであり、ＣＰＵ２０１の作業領域として使用される。内蔵メモリ２０２は、半導体記憶装置１００を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

バッファメモリ２０３は、メモリコントローラ２００が半導体記憶装置１００から受信した読出しデータや、ホスト機器４００から受信した書込みデータ等を一時的に記憶する。

ＮＡＮＤインタフェース回路２０４は、ＮＡＮＤバスを介して半導体記憶装置１００と接続され、半導体記憶装置１００との通信を司る。ＮＡＮＤインタフェース回路２０４は、ＣＰＵ２０１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置１００に送信する。また、ＮＡＮＤインタフェース回路２０４は、半導体記憶装置１００から読出しデータを受信する。

ホストインタフェース回路２０５は、ホストバスを介してホスト機器４００と接続され、メモリコントローラ２００とホスト機器４００との間の通信を司る。ホストインタフェース回路２０５は、例えば、ホスト機器４００から受信した命令及びデータを、それぞれＣＰＵ２０１及びバッファメモリ２０３に転送する。

＜１．１．３ 半導体記憶装置の構成について＞
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置１００の構成の一例を示すブロック図である。

半導体記憶装置１００は、入出力回路１０１、アドレスレジスタ１０２、シーケンサ（データ転送制御回路）１０３、バス選択回路１０４、メモリセルアレイ１０５、センスアンプモジュール１０６、データレジスタ１０７、カラム選択回路１０８、コマンドレジスタ１０９、ロジック制御回路１１０、ロウデコーダ１１１、及び電圧生成回路１１２を含む。

入出力回路１０１は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ及び／ＤＱＳを、メモリコントローラ２００との間で送受信する。入出力回路１０１は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤを、それぞれアドレスレジスタ１０２及びコマンドレジスタ１０９に転送する。入出力回路１０１は、バス選択回路１０４及びカラム選択回路１０８を介して、データレジスタ１０７とデータＤＡＴを送受信する。

アドレスレジスタ１０２は、入出力回路１０１から転送されるアドレスＡＤＤを保持する。アドレスレジスタ１０２は、アドレスＡＤＤ内のカラムアドレスＣＡをセンスアンプモジュール１０６及びデータレジスタ１０７に転送し、アドレスＡＤＤ内のブロックアドレスＢＡをロウデコーダ１１１に転送する。

シーケンサ１０３は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置１００全体を制御する。また、シーケンサ１０３は、書込み動作の際、及び読出し動作の際に、入出力回路１０１とデータレジスタ１０７との間におけるデータ転送動作を可能にするために、バス選択回路１０４及びカラム選択回路１０８を制御する。すなわち、本実施形態において、シーケンサ１０３は、バス選択回路１０４及びカラム選択回路１０８を介した入出力回路１０１とデータレジスタ１０７との間におけるデータ転送制御を実行するためのデータ転送制御回路として機能する。なお、カラムアドレスＣＡがデータ転送制御回路としてのシーケンサ１０３にも転送されるように構成されていてもよい。

バス選択回路１０４は、シーケンサ１０３による制御に基づいて、入出力回路１０１から受け取ったデータＤＡＴをデータレジスタ１０７へ向けて転送するとともに、データレジスタ１０７から受け取ったデータＤＡＴを入出力回路１０１へ転送する。より具体的には、バス選択回路１０４は、書込み動作の際、入出力回路１０１から受け取った書込みデータをデータレジスタ１０７に接続されたローカルバスＬＢＵＳに転送し、読出し動作の際、データレジスタ１０７からローカルバスＬＢＵＳを介して受け取った読出しデータを、入出力回路１０１に転送する。

メモリセルアレイ１０５は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫ（Ｌ−１）（Ｌは２以上の整数））を含む。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルトランジスタを含み、例えばデータの消去単位となる。半導体記憶装置１００では、書込みデータがメモリセルアレイ１０５に記憶される書込み動作、読出しデータがメモリセルアレイ１０５から読み出される読出し動作等の、各種動作が実行される。

センスアンプモジュール１０６は、メモリセルアレイ１０５から読み出されたデータをセンスして読出しデータを生成し、生成した読出しデータをデータレジスタ１０７に転送する。また、センスアンプモジュール１０６は、データレジスタ１０７から書込みデータを受け取り、受け取った書込みデータをメモリセルアレイ１０５に転送する。

データレジスタ１０７は、複数のラッチ回路を含む。データレジスタ１０７は、バス選択回路１０４からローカルバスＬＢＵＳを介して受け取った書込みデータを一時的に保持し、センスアンプモジュール１０６に転送する。データレジスタ１０７は、センスアンプモジュール１０６から受け取った読出しデータを一時的に保持し、ローカルバスＬＢＵＳを介してバス選択回路１０４に転送する。

カラム選択回路１０８は、シーケンサ１０３による制御に基づいて、データレジスタ１０７中のデータを順次ローカルバスＬＢＵＳへ転送させる。

コマンドレジスタ１０９は、入出力回路１０１から転送されるコマンドＣＭＤを保持する。

ロジック制御回路１１０は、メモリコントローラ２００から、例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ及びＲＥ、及びライトプロテクト信号／ＷＰを受信する。ロジック制御回路１１０は、受信される信号に基づいて、入出力回路１０１を制御する。また、ロジック制御回路１１０は、レディ／ビジー信号／ＲＢを生成し、生成したレディ／ビジー信号／ＲＢをメモリコントローラ２００に送信する。

ロウデコーダ１１１は、アドレスレジスタ１０２から受け取ったブロックアドレスＢＡに基づいて、ブロックＢＬＫ０〜ＢＬＫ（Ｌ−１）のいずれかを選択する。ロウデコーダ１１１は、選択したブロックＢＬＫにおける複数のワード線に対応するロウ方向を選択し、電圧生成回路１１２から供給された電圧を選択ワード線に印加する。

電圧生成回路１１２は、シーケンサ１０３からの指示に基づいて、書込み動作及び読出し動作等に使用される電圧を生成し、生成した電圧を、メモリセルアレイ１０５、センスアンプモジュール１０６、及びロウデコーダ１１１等に供給する。

＜１．１．４ メモリセルアレイの構成について＞
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。

図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。

ＮＡＮＤストリングＮＳの各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を備える。なお、各々のＮＡＮＤストリングＮＳに備えられるメモリセルトランジスタＭＴの個数は４８個に限られず、８個や１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。

あるブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、選択ゲート線ＳＧＳは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ２毎に分割されていて（すなわち、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ２のゲートがそれぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３（図示せず）に接続されて）もよい。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。

また、メモリセルアレイ１０５内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。

また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。

上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、メモリセルユニットＭＵと称される。つまり、メモリセルユニットＭＵは、一括して書込み、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。

メモリセルユニットＭＵ内の複数のメモリセルトランジスタＭＴの各々に保持された１ビットのデータのデータ列の単位が「ページ」として定義される。例えば、メモリセルトランジスタＭＴが２ビットを記憶可能な場合、メモリセルユニットＭＵには、２ページ分のデータが記憶される。なお、メモリセルトランジスタＭＴは、２ビットに限らず、３ビット以上のデータが記憶可能に構成されていてもよい。

＜１．１．５ センスアンプ及びデータレジスタの構成について＞
図４は、第１実施形態に係る半導体記憶装置１００中のセンスアンプモジュール１０６及びデータレジスタ１０７の構成の一例を示すブロック図である。

センスアンプモジュール１０６は複数のセンスアンプユニットＳＡＵを含む。

センスアンプモジュール１０６において、センスアンプユニットＳＡＵが、例えばビット線ＢＬ毎に設けられる。例えば、８本のビット線ＢＬの組み合わせ毎に、８個のセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ７）が設けられる。各々のセンスアンプユニットＳＡＵは、対応するビット線ＢＬを介してデータを読み出し、また対応するビット線ＢＬに書込みデータを転送する。

データレジスタ１０７は複数のラッチ回路ＸＤＬを含む。

データレジスタ１０７において、ラッチ回路ＸＤＬが、センスアンプユニットＳＡＵ毎に設けられる。例えば、上述した８個のセンスアンプユニットＳＡＵ毎に、当該センスアンプユニットＳＡＵの各々に１対１で対応する８個のラッチ回路ＸＤＬ０〜ＸＤＬ７（図４では、ラッチ回路ＸＤＬ＜７：０＞としてまとめて図示されている）が設けられる。各々のラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵに接続される。各々のラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵを介して１つのビット線ＢＬと対応付けられており、対応するビット線ＢＬに関連するデータを一時的に保持する。

８本のビット線ＢＬ、当該ビット線ＢＬに対応する８個のセンスアンプユニットＳＡＵ、及び８個のラッチ回路ＸＤＬが、１つの制御単位カラムユニットＣＵを形成する。この場合、１つのカラムユニットＣＵは、８ビットのデータに対応する。但し、１つのカラムユニットＣＵに含まれるビット線ＢＬの本数、センスアンプユニットＳＡＵの個数、及び、ラッチ回路ＸＤＬの個数は、８個に限定されない。

ラッチ回路ＸＤＬ＜７：０＞は、信号ＤＱ＜７：０＞に対応する複数のデータ線ＤＱのうち対応するデータ線ＤＱに接続される。複数のデータ線ＤＱの各々は、ラッチ回路ＸＤＬ＜７：０＞のうち対応するラッチ回路ＸＤＬに接続される。

ラッチ回路ＸＤＬは、ラッチ回路ＸＤＬ毎に対応するセンスアンプユニットＳＡＵとの間を接続とする配線（インターコネクト）とデータ線ＤＱとを介して、当該センスアンプユニットＳＡＵとバス選択回路１０４との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ２００等から受信したデータは、データ線ＤＱを介してデータレジスタ１０７中のラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＸＤＬとセンスアンプユニットＳＡＵとの間の配線を介して、センスアンプモジュール１０６中のセンスアンプユニットＳＡＵに転送される。また、センスアンプユニットＳＡＵ中のデータは、ラッチ回路ＸＤＬに転送されて保持され、データ線ＤＱを介して半導体記憶装置１００の外部に出力される。

＜１．１．６ バス選択回路及びカラム選択回路の構成について＞
図５は、第１実施形態に係る半導体記憶装置１００中のカラムユニットＣＵ、入出力回路１０１、バス選択回路１０４、及びカラム選択回路１０８の構成の一例を示すブロック図である。

図５に示すように、センスアンプモジュール１０６及びデータレジスタ１０７は、例えば、（５ｎ＋５）個のカラムユニットＣＵ（ＣＵ０＿０〜ＣＵ０＿ｎ、ＣＵ１＿０〜ＣＵ１＿ｎ、ＣＵ２＿０〜ＣＵ２＿ｎ、ＣＵ３＿０〜ＣＵ３＿ｎ、及びＣＵ４＿０〜ＣＵ４＿ｎ）を含む。

カラム選択回路１０８は、（５ｎ＋５）個のカラム選択スイッチＣＳ（ＣＳ０＿０〜ＣＳ０＿ｎ、ＣＳ１＿０〜ＣＳ１＿ｎ、ＣＳ２＿０〜ＣＳ２＿ｎ、ＣＳ３＿０〜ＣＳ３＿ｎ、及びＣＳ４＿０〜ＣＳ４＿ｎ）を含む。

（５ｎ＋５）個のカラムユニットＣＵ及びカラム選択スイッチＣＳは、５つのセクションＳｅｃ０〜Ｓｅｃ４に分類される。具体的には、カラムユニットＣＵ０＿０〜ＣＵ０＿ｎ及びカラム選択スイッチＣＳ０＿０〜ＣＳ０＿ｎは、セクションＳｅｃ０に分類され、カラムユニットＣＵ１＿０〜ＣＵ１＿ｎ及びカラム選択スイッチＣＳ１＿０〜ＣＳ１＿ｎは、セクションＳｅｃ１に分類され、カラムユニットＣＵ２＿０〜ＣＵ２＿ｎ及びカラム選択スイッチＣＳ２＿０〜ＣＳ２＿ｎは、セクションＳｅｃ２に分類され、カラムユニットＣＵ３＿０〜ＣＵ３＿ｎ及びカラム選択スイッチＣＳ３＿０〜ＣＳ３＿ｎは、セクションＳｅｃ３に分類され、カラムユニットＣＵ４＿０〜ＣＵ４＿ｎ及びカラム選択スイッチＣＳ４＿０〜ＣＳ４＿ｎは、セクションＳｅｃ４に分類される。

カラム選択スイッチＣＳ０＿０〜ＣＳ０＿ｎはそれぞれ、カラムユニットＣＵ０＿０〜ＣＵ０＿ｎに接続された第１端を含む。カラム選択スイッチＣＳ１＿０〜ＣＳ１＿ｎはそれぞれ、カラムユニットＣＵ１＿０〜ＣＵ１＿ｎに接続された第１端を含む。カラム選択スイッチＣＳ２＿０〜ＣＳ２＿ｎはそれぞれ、カラムユニットＣＵ２＿０〜ＣＵ２＿ｎに接続された第１端を含む。カラム選択スイッチＣＳ３＿０〜ＣＳ３＿ｎはそれぞれ、カラムユニットＣＵ３＿０〜ＣＵ３＿ｎに接続された第１端を含む。

カラム選択スイッチＣＳ０＿０〜ＣＳ０＿ｎ、ＣＳ１＿０〜ＣＳ１＿ｎ、ＣＳ２＿０〜ＣＳ２＿ｎ、ＣＳ３＿０〜ＣＳ３＿ｎ、及びＣＳ４＿０〜ＣＳ４＿ｎはそれぞれ、ローカルバスＬＢＵＳ０〜ＬＢＵＳ４に共通接続された第２端を含む。

バス選択回路１０４は、２０個のローカルバス選択スイッチＬＳ（ＬＳ０＿０、ＬＳ０＿１、ＬＳ０＿２、ＬＳ０＿３、ＬＳ１＿０、ＬＳ１＿１、ＬＳ１＿２、ＬＳ１＿３、ＬＳ２＿０、ＬＳ２＿１、ＬＳ２＿２、ＬＳ２＿３、ＬＳ３＿０、ＬＳ３＿１、ＬＳ３＿２、ＬＳ３＿３、ＬＳ４＿０、ＬＳ４＿１、ＬＳ４＿２、及びＬＳ４＿３）と、４個のデータバッファＤＢ（ＤＢ０、ＤＢ１、ＤＢ２、及びＤＢ３）と、４個のグローバルバス選択スイッチＧＳ（ＧＳ０、ＧＳ１、ＧＳ２、及びＧＳ３）と、を含む。

ローカルバス選択スイッチＬＳ０＿１〜ＬＳ０＿３、ＬＳ１＿１〜ＬＳ１＿３、ＬＳ２＿１〜ＬＳ２＿３、ＬＳ３＿１〜ＬＳ３＿３、及びＬＳ４＿１〜ＬＳ４＿３はそれぞれ、ローカルバスＬＢＵＳ０〜ＬＢＵＳ４に共通接続された第１端を含む。

ローカルバス選択スイッチＬＳ０＿０、ＬＳ１＿０、ＬＳ２＿０、ＬＳ３＿０、及びＬＳ４＿０は、グローバルバスＧＢＵＳ０を介してデータバッファＤＢ０に共通接続された第２端を含む。ローカルバス選択スイッチＬＳ０＿１、ＬＳ１＿１、ＬＳ２＿１、ＬＳ３＿１、及びＬＳ４＿１は、グローバルバスＧＢＵＳ１を介してデータバッファＤＢ１に共通接続された第２端を含む。バス選択スイッチＬＳ０＿２、ＬＳ１＿２、ＬＳ２＿２、ＬＳ３＿２、及びＬＳ４＿２は、グローバルバスＧＢＵＳ２を介してデータバッファＤＢ２に共通接続された第２端を含む。バス選択スイッチＬＳ０＿３、ＬＳ１＿３、ＬＳ２＿３、ＬＳ３＿３、及びＬＳ４＿３は、グローバルバスＧＢＵＳ３を介してデータバッファＤＢ３に共通接続された第２端を含む。

グローバルバス選択スイッチＧＳ０〜ＧＳ３はそれぞれ、データバッファＤＢ０〜ＤＢ３に接続された第１端と、データ線ＤＱに共通接続された第２端と、を含む。

４個のグローバルバス選択スイッチＧＳは、４本のグローバルバスＧＢＵＳのうちの任意の１本と、データ線ＤＱとの間を電気的に接続可能に構成される。このため、データバッファＤＢの数とグローバルバスＧＢＵＳの数とは一致する。

シーケンサ１０３は、不良なカラムユニットＣＵのアドレスを予め記憶する。これにより、シーケンサ１０３は、不良なカラムユニットＣＵの有無に応じて、（５ｎ＋５）個のカラム選択スイッチＣＳ、及び２０個のローカルバス選択スイッチＬＳの各々を独立に制御可能に構成される。なお、以降の説明において、不良なカラムユニットＣＵとは、ラッチ回路ＸＤＬ、ＮＡＮＤストリング、及びビット線ＢＬ等が不良であることより、データの転送に用いることができないカラムユニットＣＵをいう。

すなわち、２０個のローカルバス選択スイッチＬＳは、４本のグローバルバスＧＢＵＳのうちの任意の１本と、５本のローカルバスＬＢＵＳのうちの任意の１本との間を電気的に接続可能に構成される。（ｎ＋１）個のカラム選択スイッチＣＳ＿０〜ＣＳ＿ｎは、対応するローカルバスＬＢＵＳと、対応するセクションＳｅｃ内の任意の１つのカラムユニットＣＵとの間を電気的に接続可能に構成される。このため、セクションＳｅｃの数とローカルバスＬＢＵＳの数とは一致する。

なお、図５では説明を省略しているが、カラム選択スイッチＣＳ、ローカルバスＬＢＵＳ、ローカルバス選択スイッチＬＳ、グローバルバスＧＢＵＳ、データバッファＤＢ、及びグローバルバス選択スイッチＧＳの各々は、カラムユニットＣＵ内の８つのラッチ回路ＸＤＬと、対応する８つのデータ線ＤＱ＜７：０＞との間を個別に接続する８つの互いに同等な構成を含む。

また、本実施形態では、データ線ＤＱとカラムユニットＣＵとの間を接続する構成要素を、“ローカル”な構成要素と、“グローバル”な構成要素と、に分類する。“ローカル”な構成要素は、“グローバル”な構成要素を介して、データ線ＤＱと接続されるものとする。“グローバル”な構成要素は、“ローカル”な構成要素を介して、カラムユニットＣＵに接続されるものとする。すなわち、“ローカル”な構成要素は、データ線ＤＱとカラムユニットＣＵとの間の接続において、“グローバル”な構成要素よりも、カラムユニットＣＵに近い側に設けられる。

＜１．２ データ転送動作について＞
次に、入出力回路１０１とデータレジスタ１０７との間のデータ転送動作について説明する。データ転送動作は、例えば、書込み動作においてメモリコントローラ２００からの書込みデータＤＡＴを入出力回路１０１からラッチ回路ＸＤＬへ転送する動作や、読出し動作においてメモリセルアレイ１０５からの読出しデータＤＡＴをラッチ回路ＸＤＬから入出力回路１０１へ転送する動作等が含まれる。以降の説明では、データ転送動作の具体例として、書込み動作において、書込みデータＤＡＴをデータレジスタ１０７内のラッチ回路ＸＤＬに転送する動作について説明する。

書込み動作におけるデータ転送動作は、データ分配動作と、当該データ分配動作後のアクセス動作と、を含む。

データ分配動作において、半導体記憶装置１００は、グローバルバス選択スイッチＧＳを制御することで、入出力回路１０１からの書込みデータＤＡＴを、バス選択回路１０４内の複数のデータバッファＤＢに周期的に分配する。

アクセス動作において、半導体記憶装置１００は、ローカルバス選択スイッチＬＳ及びカラム選択スイッチＣＳを制御することで、複数のデータバッファＤＢの各々と、対応する複数のカラムユニットＣＵとの間の互いに独立した接続を、同時に確立する。これにより、複数のデータバッファＤＢに分配された書込みデータＤＡＴを、互いに異なるカラムユニットＣＵ内のラッチ回路ＸＤＬに並行して転送する。

＜１．２．１ データ分配動作の詳細について＞
データ分配動作の詳細について、図６を用いて説明する。図６は、第１実施形態に係る半導体記憶装置１００の動作例を示すタイミングチャートである。

メモリコントローラ２００から送出される書込みデータＤＡＴの単位は、例えば、データ周期Ｔによって定義される。図６の例では、書込みデータＤＡＴは、単位データＤ（Ｄ０〜Ｄ７）を含み、これら単位データＤ０〜Ｄ７がデータ周期Ｔ毎に連続して入出力回路１０１に送出され、バス選択回路１０４に転送される。

データ分配動作において、半導体記憶装置１００は、４つのグローバルバス選択スイッチＧＳのうち１つを選択的にオン状態にする。

具体的には、例えば、半導体記憶装置１００は、データ周期Ｔにわたって（図６における時刻ｔ０から時刻ｔ１までの間）、グローバルバス選択スイッチＧＳ０を“Ｈ”レベルの状態（オン状態）にし、それ以外のグローバルバス選択スイッチＧＳ１〜ＧＳ３を“Ｌ”レベルの状態（オフ状態）にする。

これにより、時刻ｔ０から時刻ｔ１までの間、データ線ＤＱ＜７：０＞がデータバッファＤＢ０に電気的に接続され、単位データＤ０がデータバッファＤＢ０に保持される。

半導体記憶装置１００は、次のデータ周期Ｔにわたって（時刻ｔ１から時刻ｔ２までの間）、グローバルバス選択スイッチＧＳ１を“Ｈ”レベルの状態（オン状態）にし、それ以外のグローバルバス選択スイッチＧＳ０、ＧＳ２、及びＧＳ３を“Ｌ”レベルの状態（オフ状態）にする。これにより、時刻ｔ１から時刻ｔ２までの間、データ線ＤＱ＜７：０＞がデータバッファＤＢ１に電気的に接続され、単位データＤ１がデータバッファＤＢ１に保持される。

同様にして、時刻ｔ２から時刻ｔ３までの間に単位データＤ２がデータバッファＤＢ２に保持され、時刻ｔ３から時刻ｔ４までの間に単位データＤ３がデータバッファＤＢ３に保持される。そして、時刻ｔ４から時刻ｔ５までの間において、単位データＤ４は、再びデータバッファＤＢ０に保持される。

このように、半導体記憶装置１００は、例えばグローバルバス選択スイッチＧＳ０、ＧＳ１、ＧＳ２、及びＧＳ３を、この順で選択的にオン状態にすることを繰り返す。これにより、バス選択回路１０４に連続して（シリアルに）転送されてくる複数の単位データＤを、４つのデータバッファＤＢ０〜ＤＢ３に１つの単位データＤずつ分配することができる。このため、１つのデータバッファＤＢに単位データＤが保持され始めてから次の単位データＤが転送されるまで、データ周期Ｔの４倍の期間４Ｔの猶予が生まれる。

半導体記憶装置１００は、当該期間４Ｔの間に、データバッファＤＢ内に保持された単位データＤを、以降で説明するアクセス動作により、対応するカラムユニットＣＵのラッチ回路ＸＤＬに転送する。これにより、データバッファＤＢが再度データ分配動作を実行可能な状態にする。

半導体記憶装置１００は、例えば、単位データＤ０〜Ｄ３に関するアクセス動作をそれぞれ、新たな単位データＤ４〜Ｄ７がデータバッファＤＢ０〜ＤＢ３に保持されるまでに完了する。

上述のような、ある単位データＤがデータバッファＤＢに保持されてから、当該単位データＤが対応するカラムユニットＣＵのラッチ回路ＸＤＬに転送されるまでの動作（データ分配動作及びアクセス動作の組合せ）を「サイクル」と呼ぶ。半導体記憶装置１００は、データバッファＤＢ０〜ＤＢ３の各々に関する４つのサイクルをそれぞれ期間Ｔずつずらしながら並行して実行する。これにより、周期Ｔがサイクルに要する時間よりも短い場合においても、書込みデータＤＡＴを滞留させることなく、高速にラッチ回路ＸＤＬに転送することができる。

半導体記憶装置１００は、このようなサイクルを、例えば、転送される書込みデータＤＡＴがなくなるまで、繰り返し実行することができる。なお、以下では、説明の便宜上、データバッファＤＢ０に対するＭ回目のサイクルを第Ｍサイクルと呼ぶ。

なお、半導体記憶装置１００は、グローバルバス選択スイッチＧＳを、ローカルバス選択スイッチＬＳ及びカラム選択スイッチＣＳと独立に制御することができる。すなわち、データ分配動作とアクセス動作とは独立に制御され得る。

＜１．２．２ アクセス動作について＞
次に、アクセス動作について説明する。

シーケンサ１０３は、アクセス動作を実行する前に、単位データＤが転送されるカラムユニットＣＵの順番を予め設定する。なお、以降の説明において、単位データＤが転送されるカラムユニットＣＵの順番をアクセスの順番とも呼称する。

シーケンサ１０３は、ローカルバス選択スイッチＬＳ及びカラム選択スイッチＣＳを制御し、アクセスの順番にアクセス動作を実行する。

＜１．２．２．１ アクセスの順番について＞
アクセスの順番について説明する。

シーケンサ１０３は、例えば、カラムユニットＣＵ０＿ｋ、ＣＵ１＿ｋ、ＣＵ２＿ｋ、ＣＵ３＿ｋ、ＣＵ４＿ｋの組が、ｋをインクリメントさせながら繰り返されるように、アクセスの順番を設定することができる（ｋは０以上ｎ以下の整数）。

すなわち、シーケンサ１０３は、（５ｋ＋１）〜（５ｋ＋５）番目にアクセスされるカラムユニットＣＵをそれぞれ、カラムユニットＣＵ０＿ｋ、ＣＵ１＿ｋ、ＣＵ２＿ｋ、ＣＵ３＿ｋ、及びＣＵ４＿ｋに設定することができる。

具体的に、アクセスの順番について、図７を用いて説明する。図７は、書込みデータＤＡＴ、及び書込みデータＤＡＴが格納されるカラムユニットＣＵの一例を説明するための模式図である。図７では、書込みデータＤＡＴ内の単位データＤと、当該単位データＤが保持されるデータバッファＤＢと、が対応付けて図示される。

上述の通り、シーケンサ１０３は、カラムユニットＣＵ０＿ｋ、ＣＵ１＿ｋ、ＣＵ２＿ｋ、ＣＵ３＿ｋ、ＣＵ４＿ｋの組が、ｋをインクリメントさせながら繰り返されるように、アクセスの順番を設定する。具体的には、シーケンサ１０３は、アクセスの順番を、アクセス動作が開始される前に、カラムユニットＣＵ０＿０、ＣＵ１＿０、ＣＵ２＿０、ＣＵ３＿０、ＣＵ４＿０、ＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、ＣＵ３＿１、ＣＵ４＿１、ＣＵ０＿２、ＣＵ１＿２、・・・と、予め設定する。

この場合、例えば、第１サイクルにおいてデータバッファＤＢ０〜ＤＢ３に分配された単位データＤ０〜Ｄ３はそれぞれ、カラムユニットＣＵ０＿０、ＣＵ１＿０、ＣＵ２＿０、及びＣＵ３＿０に転送される。第２サイクルにおいてデータバッファＤＢ０〜ＤＢ３に分配された単位データＤ４〜Ｄ７はそれぞれ、カラムユニットＣＵ４＿０、ＣＵ０＿１、ＣＵ１＿１、及びＣＵ２＿１に転送される。第３サイクルにおいてデータバッファＤＢ０〜ＤＢ３に分配された単位データＤ８〜Ｄ１１はそれぞれ、カラムユニットＣＵ３＿１、ＣＵ４＿１、ＣＵ０＿２、及びＣＵ１＿２に転送される。

＜１．２．２．２ ローカルバス選択スイッチ及びカラム選択スイッチの制御ついて＞
次に、アクセス動作におけるローカルバス選択スイッチ及びカラム選択スイッチの制御ついて説明する。

シーケンサ１０３は、アクセス動作において、ローカルバス選択スイッチＬＳを選択することにより、データバッファＤＢと、当該データバッファＤＢ内の単位データＤの転送先として予め設定されたカラムユニットＣＵに対応するローカルバスＬＢＵＳと、を接続する。具体的には、シーケンサ１０３は、４つのデータバッファＤＢの各々について、共通接続される５つのローカルバス選択スイッチＬＳのうちの１つをオン状態にし、それ以外の４つのローカルバス選択スイッチＬＳをオフ状態にする。

また、シーケンサ１０３は、アクセス動作において、カラム選択スイッチＣＳを選択することにより、ローカルバスＬＢＵＳと、単位データＤの転送先として予め設定されたカラムユニットＣＵと、を接続する。具体的には、シーケンサ１０３は、５つのローカルバスＬＢＵＳのうち、データバッファＤＢと接続された４つのローカルバスＬＢＵＳの各々について、共通接続される同一セクションＳｅｃ内のｎ個のカラム選択スイッチＣＳのうちの１つをオン状態にし、それ以外のローカルバス選択スイッチＣＳをオフ状態にする。また、シーケンサ１０３は、５つのローカルバスＬＢＵＳのうち、データバッファＤＢと接続されない１つのローカルバスＬＢＵＳに共通接続される同一セクションＳｅｃ内のｎ個のカラム選択スイッチＣＳの全てをオフ状態にする。

これらの制御により、シーケンサ１０３は、書込みデータＤＡＴが保持されたデータバッファＤＢに対応するグローバルバスＧＢＵＳと、予め設定されたカラムユニットＣＵに対応するローカルバスＬＢＵＳと、予め設定されたカラムユニットＣＵと、を電気的に接続する。これにより、シーケンサ１０３は、書込みデータＤＡＴを予め設定されたカラムユニットＣＵに格納することができる。

更なる具体例として、第１サイクルのうち、データバッファＤＢ０〜ＤＢ３内にそれぞれ単位データＤ０〜Ｄ３が分配されている際のローカルバス選択スイッチＬＳ及びカラム選択スイッチＣＳの制御について、図８を用いて説明する。図８は、第１実施形態に係る半導体記憶装置１００におけるアクセス動作の際のグローバルバスＧＢＵＳ、ローカルバスＬＢＵＳ、及びカラムユニットＣＵの接続の一例を示す図である。

データバッファＤＢ０内の単位データＤ０をカラムユニットＣＵ０＿０に転送するために、シーケンサ１０３は、ローカルバス選択スイッチＬＳ０＿０及びカラム選択スイッチＣＳ０＿０を選択する。すなわち、単位データＤ０のアクセス動作において、シーケンサ１０３は、データバッファＤＢ０に共通接続されるローカルバス選択スイッチＬＳのうち、ローカルバス選択スイッチＬＳ０＿０をオン状態にし、それ以外のローカルバス選択スイッチＬＳ１＿０、ＬＳ２＿０、ＬＳ３＿０、及びＬＳ４＿０をオフ状態にする。また、シーケンサ１０３は、セクションＳｅｃ０に分類されるカラム選択スイッチＣＳのうち、カラム選択スイッチＣＳ０＿０をオン状態にし、それ以外のカラム選択スイッチＣＳ０＿１〜ＣＳ０＿ｎをオフ状態にする。

これらの制御により、シーケンサ１０３は、グローバルバスＧＢＵＳ０と、ローカルバスＬＢＵＳ０と、カラムユニットＣＵ０＿０と、を電気的に接続する。これにより、シーケンサ１０３は、書込みデータＤ０をカラムユニットＣＵ０＿０に転送することができる。

上述の制御と並行して、シーケンサ１０３は、ローカルバス選択スイッチＬＳ１＿１、ＬＳ２＿２、及びＬＳ３＿３をオン状態にし、その他のローカルバス選択スイッチＬＳ０＿１〜ＬＳ０＿３、ＬＳ１＿２及びＬＳ１＿３、ＬＳ２＿１及びＬＳ２＿３、ＬＳ３＿１及びＬＳ３＿２、並びにＬＳ４＿１〜ＬＳ４＿３をオフ状態にする。また、シーケンサ１０３は、カラム選択スイッチＣＳ１＿０、ＣＳ２＿０、ＣＳ３＿０をオン状態にし、その他のカラム選択スイッチＣＳ１＿１〜ＣＳ１＿ｎ、ＣＳ２＿１〜ＣＳ２＿ｎ、ＣＳ３＿１〜ＣＳ３＿ｎ、及びＣＳ４＿０〜ＣＳ４＿ｎをオフ状態にする。これにより、単位データＤ０のカラムユニットＣＵ０＿０へのアクセス動作と並行して、単位データＤ１〜Ｄ３のカラムユニットＣＵ１＿０、ＣＵ２＿０、及びＣＵ３＿０へのアクセス動作を実行できる。

続いて、第２サイクルにおいて、半導体記憶装置１００は、第１サイクルと同様に、データバッファＤＢ０〜ＤＢ３内にそれぞれ分配された単位データＤ４〜Ｄ７のアクセス動作を実行する。

単位データＤ４のアクセス動作において、シーケンサ１０３は、データバッファＤＢ０に共通接続されるローカルバス選択スイッチＬＳのうち、ローカルバス選択スイッチＬＳ４＿０をオン状態にし、それ以外のローカルバス選択スイッチＬＳ０＿０、ＬＳ１＿０、ＬＳ２＿０、及びＬＳ３＿０をオフ状態にする。また、シーケンサ１０３は、セクションＳｅｃ４に分類されるカラム選択スイッチＣＳのうち、カラム選択スイッチＣＳ４＿０をオン状態にし、それ以外のカラム選択スイッチＣＳ４＿１〜ＣＳ４＿ｎをオフ状態にする。

これらの制御により、シーケンサ１０３は、書込みデータＤ４をカラムユニットＣＵ４＿０に転送することができる。

上述の制御と並行して、シーケンサ１０３は、ローカルバス選択スイッチＬＳ０＿１、ＬＳ１＿２、及びＬＳ２＿３をオン状態にし、その他のローカルバス選択スイッチＬＳ０＿２及びＬＳ０＿３、ＬＳ１＿１及びＬＳ１＿３、ＬＳ２＿１及びＬＳ２＿２、ＬＳ３＿１〜ＬＳ３＿３、並びにＬＳ４＿１〜ＬＳ４＿３をオフ状態にする。また、シーケンサ１０３は、カラム選択スイッチＣＳ０＿１、ＣＳ１＿１、ＣＳ２＿１をオン状態にし、その他のカラム選択スイッチＣＳ０＿０、ＣＳ０＿２〜ＣＳ０＿ｎ、ＣＳ１＿０、ＣＳ１＿２〜ＣＳ１＿ｎ、ＣＳ２＿０、ＣＳ２＿２〜ＣＳ２＿ｎ、及びＣＳ３＿０〜ＣＳ３＿ｎをオフ状態にする。これにより、単位データＤ４のカラムユニットＣＵ４＿０へのアクセス動作と並行して、単位データＤ５〜Ｄ７のカラムユニットＣＵ０＿１、ＣＵ１＿１、及びＣＵ２＿１へのアクセス動作を実行できる。

以降のサイクルにおいても、上述と同様にローカルバス選択スイッチＬＳ及びカラム選択スイッチＣＳを制御することで、半導体記憶装置１００は、４つの単位データＤに対するアクセス動作をそれぞれ、独立に並行して実行可能である。

＜１．３ 不良なカラムユニットがある場合の書き込み時の動作について＞
不良なカラムユニットＣＵがある場合の書き込み時の動作について説明する。

不良なカラムユニットＣＵがある場合、半導体記憶装置１００は、不良なカラムユニットＣＵを除いて、カラムユニットＣＵのアクセスの順番を設定する。以下の説明では、不良なカラムユニットＣＵがない場合と同様の動作については、それらの説明を省略し、不良なカラムユニットＣＵがない場合と異なる動作（例えば、アクセスの順番の設定）について主に説明する。

＜１．３．１ アクセスの順番について＞
不良なカラムユニットＣＵがある場合のアクセスの順番について説明する。

シーケンサ１０３は、予め保持された不良なカラムユニットＣＵのアドレスのリストに基づき、不良なカラムユニットＣＵをアクセスの順番から除き（スキップし）、正常なカラムユニットＣＵの順番にアクセスの順番を決定する。

不良なカラムユニットＣＵがある場合のアクセスの順番の具体例について、図９を用いて説明する。図９は、書込みデータＤＡＴ、及び書込みデータＤＡＴを格納するカラムユニットＣＵの一例を説明するための模式図である。

図９に示す例において、カラムユニットＣＵ１＿１、及びＣＵ４＿０は不良なカラムユニットＣＵであり、図９中、これらのカラムユニットＣＵに×印が付されている。

シーケンサ１０３は、カラムユニットＣＵ０＿０〜ＣＵ３＿０をそれぞれ正常であるとし、この順にアクセスの順番を設定する。これにより、第１サイクル中にデータバッファＤＢ０〜ＤＢ３に分配される単位データＤ０〜Ｄ３のアクセス先が決定される。

続いて、シーケンサ１０３は、カラムユニットＣＵ３＿０の次にアクセスする予定のカラムユニットＣＵ４＿０が不良であるとし、カラムユニットＣＵ４＿０をアクセスの順番から除く。

シーケンサ１０３は、カラムユニットＣＵ４＿０の次にアクセスする予定のカラムユニットＣＵ０＿１が正常であるとし、カラムユニットＣＵ０＿１のアクセスの順番を、カラムユニットＣＵ３＿０の次に設定する。

以降のカラムユニットＣＵについても、シーケンサ１０３は、不良なカラムユニットＣＵをアクセスの順番から除きつつ、アクセスの順番を設定することができる。

以上のようにして、シーケンサ１０３は、カラムユニットＣＵのアクセスの順番を、アクセス動作が開始される前に、カラムユニットＣＵ０＿０、ＣＵ１＿０、ＣＵ２＿０、ＣＵ３＿０、ＣＵ０＿１、ＣＵ２＿１、ＣＵ３＿１、ＣＵ４＿１、ＣＵ０＿２、ＣＵ１＿２、・・・と予め設定することができる。

この場合、第１サイクルにおいてデータバッファＤＢ０〜ＤＢ３に分配された単位データＤ０〜Ｄ３はそれぞれ、カラムユニットＣＵ０＿０〜ＣＵ３＿０に転送され、第２サイクルにおいてデータバッファＤＢ０〜ＤＢ３に分配された書込みデータＤ４〜Ｄ７はそれぞれ、カラムユニットＣＵ０＿１、ＣＵ２＿１、ＣＵ３＿１、及びＣＵ４＿１に転送され、第３サイクルにおいてデータバッファＤＢ０及びＤＢ１に分配された書込みデータＤ８及びＤ９はそれぞれ、カラムユニットＣＵ０＿２及びＣＵ１＿２に転送される。

以降のカラムユニットＣＵについても、上述と同様にアクセスの順番を設定することができる。

＜１．４ 効果＞
第１実施形態によれば、データバスＤＱは、互いに並列な４つのグローバルバスＧＢＵＳ０〜ＧＢＵＳ３に接続される。センスアンプモジュール１０６及びデータレジスタ１０７は、グローバルバスＧＢＵＳの本数より多い５つのセクションＳｅｃ０〜Ｓｅｃ４に分類される。セクションＳｅｃ０〜Ｓｅｃ４はそれぞれ、ローカルデータバスＬＢＵＳ０〜ＬＢＵＳ４に接続される。ローカルデータバスＬＢＵＳ０〜ＬＢＵＳ４の各々は、グローバルバスＧＢＵＳ０〜ＧＢＵＳ３の各々と、複数のローカルバス選択スイッチＬＳを介して接続される。シーケンサ１０３は、複数のローカルバス選択スイッチＬＳを制御することにより、セクションＳｅｃ０〜Ｓｅｃ４の各々を、グローバルバスＧＢＵＳ０〜ＧＢＵＳ３のいずれを介しても、データバスＤＱと接続可能に構成される。これにより、グローバルバスＧＢＵＳ０〜ＧＢＵＳ３に並行して入力された４つの単位データを、５つのセクションＳｅｃ０〜Ｓｅｃ４のうちの任意の４つに、同じサイクル内で転送することができる。このため、カラムユニットＣＵの不良に起因して、データ転送先として割り当てられた４つのセクションＳｅｃのうちの１つにアクセスができない場合、当該アクセスできないセクションＳｅｃに代えて、データ転送先として割り当てられていなかった残りの１つのセクションＳｅｃを新たなデータの転送先として割り当て直すことができる。したがって、不良なカラムユニットＣＵの有無に依らず、高速にデータを入出力させることができる。

また、シーケンサ１０３は、カラムユニットＣＵが不良であるか否かを判定した後、データを転送するセクションＳｅｃを決定する。すなわち、シーケンサ１０３は、不良なカラムユニットＣＵの有無に依らず、全ての正常なカラムユニットＣＵをデータの転送先として設定できる。そのため、どのセクションＳｅｃで不良があったとしても、別のセクションＳｅｃに転送先を設定することができるため、セクションＳｅｃ毎に置換領域（リダンダンシ領域）を持ち、セクションＳｅｃ内で不良があった場合、同一セクションＳｅｃ内のリダンダンシ領域に転送先を設定する場合等と比べて、救済効率を損なうことなく、メモリ密度を向上させることができる。したがって、あるメモリ容量を有する半導体記憶装置１００に要するメモリセルアレイ１０５の面積サイズを、リダンダンシ領域を設ける場合より低減することができる。

＜２． 第２実施形態＞
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態は、バス選択回路１０４に含まれるローカルバス選択スイッチＬＳの数が２０個ではなく、８個である点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。

＜２．１ 構成について＞
第２実施形態に係る半導体記憶装置１００の構成について説明する。

図１０は、第２実施形態に係る半導体記憶装置１００中のカラムユニットＣＵ、入出力回路１０１、バス選択回路１０４、及びカラム選択回路１０８の構成の一例を示すブロック図である。

カラムユニットＣＵ及びカラム選択スイッチＣＳを含むセクションＳｅｃの構成は、第１実施形態と同等である。

第２実施形態に係る半導体記憶装置１００において、バス選択回路１０４は、８個のローカルバス選択スイッチＬＳ（ＬＳ０＿０、ＬＳ１＿０、ＬＳ１＿１、ＬＳ２＿１、ＬＳ２＿２、ＬＳ３＿２、ＬＳ３＿３、及びＬＳ４＿３）を含む。

ローカルバス選択スイッチＬＳ０＿０は、ローカルバスＬＢＵＳ０に接続された第１端を含む。ローカルバス選択スイッチＬＳ１＿０及びＬＳ１＿１は、ＬＢＵＳ１に共通接続された第１端を含む。ローカルバス選択スイッチＬＳ２＿１及びＬＳ２＿２は、ＬＢＵＳ２に共通接続された第１端を含む。ローカルバス選択スイッチＬＳ３＿２及びＬＳ３＿３は、ＬＢＵＳ３に共通接続された第１端を含む。ローカルバス選択スイッチＬＳ４＿３は、ローカルバスＬＢＵＳ４に接続された第１端を含む。

ローカルバス選択スイッチＬＳ０＿０及びＬＳ１＿０は、グローバルバスＧＢＵＳ０を介してデータバッファＤＢ０に共通接続された第２端を含む。ローカルバス選択スイッチＬＳ１＿１及びＬＳ２＿１は、グローバルバスＧＢＵＳ１を介してデータバッファＤＢ１に共通接続された第２端を含む。バス選択スイッチＬＳ２＿２及びＬＳ３＿２は、グローバルバスＧＢＵＳ２を介してデータバッファＤＢ２に共通接続された第２端を含む。バス選択スイッチＬＳ３＿３及びＬＳ４＿３は、グローバルバスＧＢＵＳ３を介してデータバッファＤＢ３に共通接続された第２端を含む。

第２実施形態において、シーケンサ１０３は、（５ｎ＋５）個のカラム選択スイッチＣＳ、及び８個のローカルバス選択スイッチＬＳの各々を独立に制御可能に構成される。

すなわち、シーケンサ１０３は、ローカルバス選択スイッチＬＳ０＿０及びＬＳ１＿０を制御することにより、グローバルバスＧＢＵＳ０と、ローカルバスＬＢＵＳ０又はＬＢＵＳ１との間を電気的に接続可能に構成される。シーケンサ１０３は、ローカルバス選択スイッチＬＳ１＿１及びＬＳ２＿１を制御することにより、グローバルバスＧＢＵＳ１と、ローカルバスＬＢＵＳ１又はＬＢＵＳ２との間を電気的に接続可能に構成される。シーケンサ１０３は、ローカルバス選択スイッチＬＳ２＿２及びＬＳ３＿２を制御することにより、グローバルバスＧＢＵＳ２と、ローカルバスＬＢＵＳ２又はＬＢＵＳ３との間を電気的に接続可能に構成される。シーケンサ１０３は、ローカルバス選択スイッチＬＳ３＿３及びＬＳ４＿３を制御することにより、グローバルバスＧＢＵＳ３と、ローカルバスＬＢＵＳ３又はＬＢＵＳ４との間を電気的に接続可能に構成される。

＜２．２ データ転送動作について＞
第２実施形態に係る半導体記憶装置１００のデータ転送動作について説明する。

第２実施形態では、半導体記憶装置１００は、アクセスの順番を、第１実施形態におけるアクセスの順番から並べ替えて設定する。

＜２．２．１ アクセスの順番について＞
カラムユニットＣＵのアクセスの順番の設定方法について説明する。以下では、説明の便宜上、不良なカラムユニットＣＵがない場合について説明する。

まず、シーケンサ１０３は、第１実施形態における図７を用いて説明した場合と同様に、全てのカラムユニットＣＵのアクセスの順番を設定する。しかる後、シーケンサ１０３は、第（ｊ＋１）サイクルにおけるアクセスの順番が、（４ｊ＋１）番目〜（４ｊ＋４）番目（ｊは０以上の整数）のカラムユニットＣＵのそれぞれに対応するセクションＳｅｃｉ_４ｊ＋１、Ｓｅｃｉ_４ｊ＋２、Ｓｅｃｉ_４ｊ＋３、及びＳｅｃｉ_４ｊ＋４）がｉ_４ｊ＋１＜ｉ_４ｊ＋２＜ｉ_４ｊ＋３＜ｉ_４ｊ＋４について、セクション番号ｉ_４ｊ＋１〜ｉ_４ｊ＋４の大小関係を判定する（ｉ_４ｊ＋１〜ｉ_４ｊ＋４は、０以上４以下の、互いに異なる整数）。具体的には、シーケンサ１０３は、当該４つのセクション番号ｉ_４ｊ＋１〜ｉ_４ｊ＋４が、ｉ_４ｊ＋１＜ｉ_４ｊ＋２＜ｉ_４ｊ＋３＜ｉ_４ｊ＋４（セクションの条件）を満たすかどうか確認する。

セクション番号ｉ_４ｊ＋１〜ｉ_４ｊ＋４が上述したセクションの条件を満たす場合、シーケンサ１０３は、並べ替えを実行しないと判定し、（４ｊ＋１）番目〜（４ｊ＋４）番目のカラムユニットＣＵに対して、その順にアクセスの順番を設定する。

シーケンサ１０３は、セクション番号ｉ_４ｊ＋１〜ｉ_４ｊ＋４が上述したセクションの条件を満たさない場合は、並べ替えを実行すると判定し、セクション番号ｉ_４ｊ＋１〜ｉ_４ｊ＋４が昇順に並ぶように、（４ｊ＋１）番目〜（４ｊ＋４）番目のカラムユニットＣＵのアクセスの順番を並べ替える。

具体的に、第２実施形態におけるカラムユニットＣＵのアクセスの順番の設定方法について、図１１を用いて説明する。図１１は、書込みデータＤＡＴ、及び書込みデータＤＡＴを格納するカラムユニットＣＵの一例を説明するための模式図である。

図１１に示すように、シーケンサ１０３は、始めに、第１実施形態における不良がない場合のアクセスの順番（図１１中のカラムユニット（第１実施形態）に対応するカラムユニットＣＵの列）を設定する。

続いて、シーケンサ１０３は、第１サイクルにおけるアクセスの順番が１番目〜４番目のカラムユニットＣＵ０＿０〜ＣＵ３＿０のそれぞれに対応するセクション番号ｉ_１〜ｉ_４の大小関係を判定する。ここで、セクション番号ｉ_１〜ｉ_４はそれぞれ、０、１、２、及び３であるから、セクションの条件（ｉ_１＜ｉ_２＜ｉ_３＜ｉ_４）を満たす。このため、シーケンサ１０３は、カラムユニットＣＵ０＿０〜ＣＵ３＿０に対して、この順にアクセスの順番を設定する。

続いて、シーケンサ１０３は、第２サイクルにおけるアクセスの順番が５番目〜８番目のカラムユニットＣＵ４＿０〜ＣＵ２＿１のそれぞれに対応するセクション番号ｉ_５〜ｉ_８の大小関係を判定する。ここで、セクション番号ｉ_５〜ｉ_８はそれぞれ、４、０、１、及び２であるから、セクションの条件（ｉ_５＜ｉ_６＜ｉ_７＜ｉ_８）を満たさない。このため、シーケンサ１０３は、セクション番号ｉ_５〜ｉ_８が昇順に並ぶように（つまり、ＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、及びＣＵ４＿０の順に）、５番目〜８番目のカラムユニットＣＵのアクセスの順番を並べ替える。

このようにして、シーケンサ１０３は、アクセスの順番をカラムユニットＣＵ０＿０、ＣＵ１＿０、ＣＵ２＿０、ＣＵ３＿０、ＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、ＣＵ４＿０、ＣＵ０＿２、ＣＵ１＿２、ＣＵ３＿１、ＣＵ４＿１、・・・と予め設定する。

なお、図１１に示す例では不良なカラムユニットＣＵがない場合を例に説明したが、不良なカラムユニットＣＵがある場合についても同様にアクセスの順番を設定することができる。

＜２．３ 効果＞
第２実施形態によれば、第２サイクルにおいて、データバッファＤＢ０〜ＤＢ３にそれぞれ分配された単位データＤ４〜Ｄ７の転送先は、並べ替え前にはそれぞれＣＵ４＿０、ＣＵ０＿１、ＣＵ１＿１、及びＣＵ２＿１であったのに対し、並べ替え後にはそれぞれＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、及びＣＵ４＿０となる。このため、データバッファＤＢ０〜ＤＢ３は、並べ替え前にはそれぞれローカルバスＬＢＵＳ４、ＬＢＵＳ０、ＬＢＵＳ１、及びＬＢＵＳ２に接続する必要があったのに対し、並べ替え後にはそれぞれローカルバスＬＢＵＳ０、ＬＢＵＳ１、ＬＢＵＳ２、及びＬＢＵＳ４に接続されることになる。

このように、サイクル毎に並べ替えを実施することにより、データバッファＤＢ０の接続先はローカルバスＬＢＵＳ０又はＬＢＵＳ１に、データバッファＤＢ１の接続先はローカルバスＬＢＵＳ１又はＬＢＵＳ２に、データバッファＤＢ２の接続先はローカルバスＬＢＵＳ２又はＬＢＵＳ３に、データバッファＤＢ３の接続先はローカルバスＬＢＵＳ３又はＬＢＵＳ４に限定することができる。つまり、データバッファＤＢ０がローカルバスＬＢＵＳ２〜ＬＢＵＳ４に接続するための構成、データバッファＤＢ１がローカルバスＬＢＵＳ０、ＬＢＵＳ３、及びＬＢＵＳ４に接続するための構成、データバッファＤＢ２がローカルバスＬＢＵＳ０、ＬＢＵＳ１、及びＬＢＵＳ４に接続するための構成、並びにデータバッファＤＢ３がローカルバスＬＢＵＳ０〜ＬＢＵＳ２に接続するための構成を省略することができる。したがって、シーケンサ１０３のサイズ面積を低減することができる。

＜３． 変形例＞
なお、上述の第１実施形態及び第２実施形態に限らず、種々の変形が可能である。

例えば、アクセスの順番を設定する際に、正常なカラムユニットＣＵを疑似的に不良なカラムユニットＣＵとし（疑似不良化し）、１つのサイクル内に現れる不良なカラムユニットＣＵ数を調整してもよい。以下の説明では、第１実施形態と同様の動作については、それらの説明を省略し、不良なカラムユニットＣＵがない場合と異なる動作（例えば、アクセスの順番の設定）について主に説明する。

＜３．１ アクセスの順番について＞
図１２は、変形例に係る半導体記憶装置において、アクセスの順番を設定する方法の例を説明するためのフローチャートである。以下の説明において、第Ｋサイクルにおいて並行してアクセス動作が実行されるカラムユニットＣＵの組を第Ｋカラムセットとも呼ぶ。

まず、ステップＳ１において、シーケンサ１０３は、第１実施形態における図７を用いて説明した場合と同様に、全てのカラムユニットＣＵのアクセスの順番を暫定的に設定する。ステップＳ１の段階では、アクセスの順番に、不良なカラムユニットＣＵの存在は考慮されていなくてもよい。

ステップＳ２において、シーケンサ１０３は、番号Ｋを１に初期化する（Ｋは自然数）。

ステップＳ３において、シーケンサ１０３は、第Ｋカラムセットを設定する。具体的には、シーケンサ１０３は、第（Ｋ−１）カラムセットの最後のカラムユニットＣＵの次にアクセスするカラムユニットＣＵから、データバッファＤＢ数Ｎ_ＤＢ個の正常なカラムユニットＣＵを第Ｋカラムセットとして設定する。当該Ｎ_ＤＢ個の正常なカラムユニットＣＵの間には、任意の数の不良なカラムユニットＣＵが含まれ得る。

なお、説明の便宜上、全てのカラムセットにおいて、最初のカラムユニットＣＵは、正常であるものとする。すなわち、第Ｋカラムセット内の最後の正常なカラムユニットＣＵの次にアクセスするカラムユニットＣＵが不良である場合、当該不良なカラムユニットＣＵは、第Ｋカラムセットに属するものとする。

ステップＳ４において、シーケンサ１０３は、第Ｋカラムセットに含まれる不良なカラムユニットＣＵの数（不良数）が、セクションＳｅｃの数Ｎ_ＳｅｃとデータバッファＤＢの数Ｎ_ＤＢとの差（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）以下であるか否かを確認する。不良数が、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）以下である場合（ステップＳ４；ｙｅｓ）、処理はステップＳ７に進み、不良数が、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）以下でない場合（ステップＳ４；ｎｏ）、処理はステップＳ５に進む。

ステップＳ５において、シーケンサ１０３は、第Ｋカラムセットに含まれる最初の不良なカラムユニットＣＵに対応する番号Ｐを記憶する。具体的には、シーケンサ１０３は、第Ｋカラムセットに含まれる最初の不良なカラムユニットＣＵまでに存在する正常なカラムユニットＣＵの数を番号Ｐとして記憶する。

ステップＳ６において、シーケンサ１０３は、番号Ｐに基づき、カラムユニットＣＵの疑似不良化処理を実行する。番号Ｐに基づく疑似不良化処理は、Ｐ個の正常なカラムユニットＣＵを疑似的に不良なカラムユニットＣＵと見なすことにより、１つのカラムセット内に含まれる不良なカラムユニットＣＵの数が差（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）より多くなる場合を回避するための処理である。番号Ｐに基づく疑似不良化処理の詳細については後述する。ステップ６が終了すると、処理はステップＳ８に進む。

ステップＳ７において、シーケンサ１０３は、全てのカラムユニットＣＵについて、カラムセットが設定されたか否かを判定する。設定されていないカラムユニットＣＵがある場合（ステップＳ７；ｎｏ）、処理はステップＳ８に進み、全てのカラムユニットＣＵについてカラムセットが設定されている場合（ステップＳ７；ｙｅｓ）、処理はステップＳ９に進む。

ステップＳ８において、シーケンサ１０３は、番号Ｋをインクリメントし（Ｋ＝Ｋ＋１）、処理はステップＳ３に戻る。以上のようにして、シーケンサ１０３は、ステップＳ７において、全てのカラムユニットＣＵについてカラムセットが仮設定されるまで、ステップＳ３〜Ｓ８を繰り返す。

ステップＳ９において、シーケンサ１０３は、設定された全てのカラムセットに基づいてカラムユニットのアクセスの順番を確定し、以降のデータ転送処理に適用する。

なお、例えば、ステップＳ４において、シーケンサ１０３は、カラムセット内の不良数がある一定数Ｎ_ｔｈｒ（Ｎ_ｔｈｒは、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）よりも大きい整数であり、例えば、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）＋２）よりも多いかどうかを判定するステップを有してもよい。不良数が一定数Ｎ_ｔｈｒ以上であると判定した場合、シーケンサ１０３は、不良のチップであるとして、アクセスの順番の設定を終了する。

次に、ステップＳ６における番号Ｐに基づく疑似不良化処理について、図１３に示すフローチャートを用いて説明する。

まず、ステップＳ６＿１において、シーケンサ１０３は、番号Ｑを１に初期化する（Ｑは自然数）。

ステップＳ６＿２において、シーケンサ１０３は、第Ｑカラムセット内の不良数が０であるか否かを判定する。第Ｑカラムセット内の不良数が０である場合（ステップＳ６＿２；ｙｅｓ）、処理はステップＳ６＿３に進み、０でない場合（ステップＳ６＿２；ｎｏ）、処理はステップＳ６＿６に進む。

ステップＳ６＿３において、シーケンサ１０３は、第（Ｑ＋１）カラムセット内の最初のカラムユニットＣＵを疑似不良化する。これにより、シーケンサ１０３は、疑似不良化されたカラムユニットＣＵを、第Ｑカラムセット内の最後のカラムユニットＣＵと見なすと共に、疑似不良化されたカラムユニットＣＵの次にアクセスされるカラムユニットＣＵを、第（Ｑ＋１）カラムセット内の最初のカラムユニットＣＵとして、第（Ｑ＋１）〜第Ｋカラムセットを再度設定する。

ステップＳ６＿４において、シーケンサ１０３は、番号Ｐをデクリメントする（Ｐ＝Ｐ−１）。

ステップＳ６＿５において、シーケンサ１０３は、番号Ｐが０であるか否かを判定する。すなわち、疑似不良化するカラムユニットＣＵが残っていないかどうかを判定する。番号Ｐが０でない場合（ステップＳ６＿５；ｎｏ）、処理はステップＳ６＿６に進み、番号Ｐが０である場合（ステップＳ６＿５；ｙｅｓ）、番号Ｐに基づく疑似不良化処理が完了する。

ステップＳ６＿６において、シーケンサ１０３は、番号Ｑをインクリメントし（Ｑ＝Ｑ＋１）、処理はステップＳ６＿２に戻る。これにより、シーケンサ１０３は、ステップＳ６＿５において番号Ｐが０になったと判定されるまで、ステップＳ６＿２〜Ｓ６＿６を繰り返す。

以上のように動作することにより、番号Ｐに基づく疑似不良化処理によって、Ｐ個のカラムユニットＣＵが疑似不良化される。

なお、上述のアクセスの順番を設定する方法によりアクセスの順番を設定することができない場合、シーケンサ１０３は、不良のチップであるとして、アクセスの順番の設定を終了することができる。

次に、変形例に係る半導体記憶装置における疑似不良化処理を伴うアクセスの順番の設定方法の具体例について、図１４及び図１５を用いて説明する。図１４及び図１５は、書込みデータ、及び書込みデータが格納されるカラムユニットの例を説明するための模式図であり、それぞれ図１２におけるステップＳ６の実行前、及び実行後に対応する。

なお、以下に示す例において、セクションＳｅｃの数Ｎ_Ｓｅｃは５であり、データバッファＤＢの数Ｎ_ＤＢは４である。

始めに、シーケンサ１０３は、第１実施形態における不良がない場合のアクセスの順番（図１４及び図１５中のカラムユニットＣＵの列）を暫定的に設定する。なお、図１４及び図１５に示す例において、カラムユニットＣＵ２＿２、及びＣＵ４＿１は不良なカラムユニットＣＵであり、図１４及び図１５中、これらのカラムユニットＣＵに×印が付されている。

続いて、シーケンサ１０３は、４つの正常なカラムユニットＣＵ０＿０〜ＣＵ３＿０を、第１カラムセットに設定する。第１カラムセットの不良数は０であり、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）以下である。これにより、処理は第２カラムセットの設定に進む。

続いて、シーケンサ１０３は、４つの正常なカラムユニットＣＵ４＿０〜ＣＵ２＿１を、第２カラムセットに設定する。第２カラムセットの不良数は０であり、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）以下である。これにより、処理は第３カラムセットの設定に進む。

続いて、シーケンサ１０３は、４つの正常なカラムユニットＣＵ３＿１、ＣＵ０＿２、ＣＵ１＿２、及びＣＵ３＿２、並びに２つの不良なカラムユニットＣＵ４＿１、及びＣＵ２＿２を、第３カラムセットに設定する。第３カラムセットの不良数は２であり、（Ｎ_Ｓｅｃ−Ｎ_ＤＢ）より大きい。これにより、シーケンサ１０３は、第３カラムセットにおける最初の不良なカラムユニットＣＵ４＿１に対応する番号Ｐに基づき、疑似不良化処理を実行する。番号Ｐは、例えば、第３カラムセットの先頭から不良なカラムユニットＣＵ４＿１（カラムユニットＣＵ４＿１は含まない）までのカラムユニット数であり、図１４の例ではＰ＝１である。すなわち、シーケンサ１０３は、疑似不良化処理において、番号Ｐ（＝１）に基づき、１つのカラムユニットＣＵを疑似的に不良なカラムユニットＣＵとみなす。

具体的には、シーケンサ１０３は、第１カラムセットのカラムセット内の不良数を０と判定し、図１５に示すように、第２カラムセットの最初のカラムユニットＣＵ４＿０を疑似不良化する。これにより、疑似不良化されたカラムユニットＣＵ４＿０は、第１カラムセットの最後のカラムユニットＣＵとみなされると共に、正常なカラムユニットＣＵ０＿１が第２カラムセット内の最初のカラムユニットＣＵとなる。なお、図１５中、疑似不良化されたカラムユニットＣＵ４＿０に破線の×印が付されている。

続いて、シーケンサ１０３は、４つの正常なカラムユニットＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、及びＣＵ３＿１、並びに１つの不良なカラムユニットＣＵ４＿１を、第２カラムセットに設定し、４つの正常なカラムユニットＣＵ０＿２、ＣＵ１＿２、ＣＵ３＿２、及びＣＵ４＿２、並びに１つの不良なカラムユニットＣＵ２＿２を、第３カラムセットに設定する。

このようにして、シーケンサ１０３は、カラムセットが設定されていないカラムユニットＣＵがなくなるまで、カラムセットの設定を行う。カラムセットの設定を終了した後、シーケンサ１０３は、全てのカラムセットに基づき、疑似不良化されたカラムユニットＣＵ、及び不良なカラムユニットＣＵをアクセスの順番から除き、アクセスの順番を確定させる。

このようにして、シーケンサ１０３は、カラムユニットＣＵのアクセスの順番を、アクセス動作が開始される前に、カラムユニットＣＵ０＿０、ＣＵ１＿０、ＣＵ２＿０、ＣＵ３＿０、ＣＵ０＿１、ＣＵ１＿１、ＣＵ２＿１、ＣＵ３＿１、ＣＵ０＿２、ＣＵ１＿２、ＣＵ３＿２、ＣＵ４＿２、・・・と予め設定することができる。

なお、以上の説明では、第１実施形態に係る半導体記憶装置１００を用いた場合のデータ転送動作について説明したが、第２実施形態に係る半導体記憶装置１００を用いた場合にも同様に疑似不良化をすることができる。例えば、上述のように疑似不良化を行い、アクセスの順番を設定した後、第２実施形態における図１１を用いて説明した場合と同様に、カラムユニットＣＵを並べ替えてアクセスの順番を設定すればよい。

＜３．２ 効果＞
変形例によれば、シーケンサ１０３は、不良数が閾値（セクション数Ｎ_ｓｅｃ−データバッファ数Ｎ_ＤＢ）以下でないカラムセットを検出すると、疑似不良化処理を実行する。疑似不良化処理において、シーケンサ１０３は、当該検出されたカラムセットよりも前のカラムセットのうち、不良数が０のカラムセットの次のカラムセットの最初のカラムユニットＣＵを疑似不良化する。そして、シーケンサ１０３は、当該検出されたカラムセット内の最初の不良なカラムユニットＣＵに対応する番号Ｐだけ、上述の疑似不良化処理を繰り返す。これにより、１つのカラムセット内に存在する不良なカラムユニットＣＵの数を、１サイクル内にリダンダンシ領域として機能できるセクション数（セクション数Ｎｓｅｃ−データバッファ数ＮＤＢ）以下に調整することができる。すなわち、数個の正常なカラムユニットＣＵを擬似的に使用不可とすることにより、メモリセルアレイ１０５全体が使用不可となることを回避することができる。したがって、メモリセルアレイ１０５を効率的に使用することができる。

＜４． その他＞
第１実施形態及び第２実施形態において、カラム選択回路１０８とデータ線ＤＱ＜７：０＞との間が、５本のローカルバスＬＢＵＳ、及び４本のグローバルバスＧＢＵＳによって接続される場合が示されるが、これに限られない。例えば、ローカルバスＬＢＵＳの本数は、グローバルバスＧＢＵＳの本数より多ければ、任意の数に設計可能である。また、グローバルバスの本数は、４本に限られず、任意の数に設計可能である。

また、第１実施形態、第２実施形態、及び変形例において、４つのサイクルをそれぞれ期間Ｔずつずらしながら並行して実行する例を示したが、並行して実行するサイクルの数は４つに限らず、任意の数に変更することが可能である。この場合、上述のように、ローカルバスＬＢＵＳの本数、及びグローバルバスＧＢＵＳの本数を任意の数に設計することで、任意の数のサイクルを並行して実行することができる。

また、第１実施形態、第２実施形態において、半導体記憶装置１００がデータバッファＤＢを備える場合を説明したが、第１実施形態に係る発明はこれに限られるものではなく、データバッファＤＢを備えなくてもよい。この場合、例えば、半導体記憶装置１００は、データ分配動作において、単位データＤをデータバッファＤＢに保持せずに、アクセス動作により、対応するカラムユニットＣＵのラッチ回路ＸＤＬに転送すればよい。

また、上記実施形態では、書込みデータＤＡＴの半導体記憶装置１００への書き込み時の場合を例に挙げて説明した。しかし、データの読み出し時であっても同様である。データの読み出し時には、ページ単位でデータが読み出され、各カラムユニットＣＵ単位でラッチ回路ＸＤＬに格納される。その後、データ線ＤＱを介して、各ラッチ回路ＸＤＬが読出しデータを出力する。この際、どのラッチ回路ＸＤＬからデータを読み出すか、つまりどのカラム選択スイッチＣＳ、ローカルバス選択スイッチＬＳ、及びグローバルバス選択スイッチＧＳをオン状態にするかの制御も、書き込み時と同様の方法を用いて行うことができる。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…半導体記憶装置、１０１…入出力回路、１０２…アドレスレジスタ、１０３…シーケンサ（データ転送制御回路）、１０４…バス選択回路、１０５…メモリセルアレイ、１０６…センスアンプモジュール、１０７…データレジスタ、１０８…カラム選択回路、１０９…コマンドレジスタ、１１０…ロジック制御回路、１１１…ロウデコーダ、１１２…電圧生成回路、２００…メモリコントローラ、２０１…ＣＰＵ、２０２…内蔵メモリ、２０３…バッファメモリ、２０４…ＮＡＮＤ Ｉ／Ｆ、２０５…ホスト Ｉ／Ｆ、３００…メモリシステム、４００…ホスト機器、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＵ…メモリセルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ、ＳＧＳ…選択ゲート線、ＣＥＬＳＲＣ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＡＵ…センスアンプユニット、ＸＤＬ…ラッチ回路、ＣＵ…カラムユニット、Ｓｅｃ…セクション、ＣＳ…カラム選択スイッチ、ＬＢＵＳ…ローカルバス、ＬＳ…ローカルバス選択スイッチ、ＧＢＵＳ…バス、ＤＢ…データバッファ、ＧＳ…グローバルバス選択スイッチ。

Claims (9)

1. 直列接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタを含む第１ストリングと、
   第１スイッチ素子と、
   前記第１ストリングの第１端と前記第１スイッチ素子の第１端との間に直列に接続される第１ラッチ回路と、
   前記第１スイッチ素子の第２端と、データバスとの間を互いに並列接続する第２スイッチ素子及び第３スイッチ素子と、
   を備える、半導体記憶装置。
2. 直列接続された第３メモリセルトランジスタ及び第４メモリセルトランジスタを含む第２ストリングと、
   第４スイッチ素子と、
   前記第２ストリングの第１端と前記第４スイッチ素子の第１端との間に直列に接続される第２ラッチ回路と、
   直列接続された第５メモリセルトランジスタ及び第６メモリセルトランジスタを含む第３ストリングと、
   第５スイッチ素子と、
   前記第３ストリングの第１端と前記第５スイッチ素子の第１端との間に直列に接続される第３ラッチ回路と、
   前記第１スイッチ素子の第２端に接続された第１端と、前記第２スイッチ素子の第１端に接続された第２端と、を含む第６スイッチ素子と、
   前記第６スイッチ素子の第１端と共に前記第１スイッチ素子の第２端に共通接続された第１端と、前記第３スイッチ素子の第１端に接続された第２端と、を含む第７スイッチ素子と、
   前記第４スイッチ素子の第２端に接続された第１端と、前記第６スイッチ素子の第２端と共に前記第２スイッチ素子の第１端に共通接続された第２端と、を含む第８スイッチ素子と、
   前記第５スイッチ素子の第２端に接続された第１端と、前記第７スイッチ素子の第２端と共に前記第３スイッチ素子の第１端に共通接続された第２端と、を含む第９スイッチ素子と、
   を更に備える、請求項１に記載の半導体記憶装置。
3. 前記第１ラッチ回路及び前記第２ラッチ回路に並行してアクセスする第１動作、及び前記第２ラッチ回路及び前記第３ラッチ回路に並行してアクセスする第２動作、及び前記第１ラッチ回路及び前記第３ラッチ回路に並行してアクセスする第３動作を実行するように構成された制御回路を更に備え、
   前記制御回路は、
   前記第１動作において、前記第７スイッチ素子及び前記第８スイッチ素子をオン状態にしつつ、前記第６スイッチ素子及び前記第９スイッチ素子をオフ状態にし、
   前記第２動作において、前記第８スイッチ素子及び前記第９スイッチ素子をオン状態にしつつ、前記第６スイッチ素子及び前記第７スイッチ素子をオフ状態にし、
   前記第３動作において、前記第６スイッチ素子及び前記第９スイッチ素子をオン状態にしつつ、前記第７スイッチ素子及び前記第８スイッチ素子をオフ状態にする
   ように構成された、
   請求項２記載の半導体記憶装置。
4. 前記制御回路は、
   第１条件を満たす場合、前記第１動作を前記第２動作に切り替え、
   第２条件を満たす場合、前記第１動作を前記第３動作に切り替える、
   ように構成された、
   請求項３記載の半導体記憶装置。
5. 前記第１条件は、前記第１ストリング又は前記第１ラッチ回路が不良であることを含み、
   前記第２条件は、前記第２ストリング又は前記第２ラッチ回路が不良であることを含む、
   請求項４記載の半導体記憶装置。
6. 前記第８スイッチ素子の第１端とともに前記第４スイッチ素子の第２端に共通接続された第１端と、前記第７スイッチ素子の第２端、及び前記第９スイッチ素子の第２端と共に前記第３スイッチ素子の第１端に共通接続された第２端と、を含む第１０スイッチ素子と、
   前記第９スイッチ素子の第１端とともに前記第５スイッチ素子の第２端に共通接続された第１端と、前記第６スイッチ素子の第２端、及び前記第８スイッチ素子の第２端と共に前記第２スイッチ素子の第１端に共通接続された第２端と、を含む第１１スイッチ素子と、
   を更に備える、請求項２記載の半導体記憶装置。
7. 前記第１ラッチ回路及び前記第２ラッチ回路に並行してアクセスする第１動作、及び前記第２ラッチ回路及び前記第３ラッチ回路に並行してアクセスする第２動作、及び前記第１ラッチ回路及び前記第３ラッチ回路に並行してアクセスする第３動作を実行するように構成された制御回路を更に備え、
   前記制御回路は、
   前記第１動作において、前記第６スイッチ素子及び前記第７スイッチ素子のうちの一方、及び前記第８スイッチ素子及び前記第１０スイッチ素子のうちの一方をオン状態にしつつ、前記第６スイッチ素子及び前記第７スイッチ素子のうちの他方、前記第８スイッチ素子及び前記第１０スイッチ素子のうちの他方、前記第９スイッチ素子、並びに前記第１１スイッチ素子をオフ状態にし、
   前記第２動作において、前記第８スイッチ素子及び前記第１０スイッチ素子のうちの一方、及び前記第９スイッチ素子及び前記第１１スイッチ素子のうちの一方をオン状態にしつつ、前記第８スイッチ素子及び前記第１０スイッチ素子のうちの他方、前記第９スイッチ素子及び前記第１１スイッチ素子のうちの他方、前記第６スイッチ素子、並びに前記第７スイッチ素子をオフ状態にし、
   前記第３動作において、前記第６スイッチ素子及び前記第７スイッチ素子のうちの一方、及び前記第９スイッチ素子及び前記第１１スイッチ素子のうちの一方をオン状態にしつつ、前記第６スイッチ素子及び前記第７スイッチ素子のうちの他方、前記第９スイッチ素子及び前記第１１スイッチ素子のうちの他方、前記第８スイッチ素子、並びに前記第１０スイッチ素子をオフ状態にする、
   ように構成された、
   請求項６記載の半導体記憶装置。
8. 前記制御回路は、
   第１条件を満たす場合、前記第１動作を前記第２動作に切り替え、
   第２条件を満たす場合、前記第１動作を前記第３動作に切り替える
   ように構成された、
   請求項７記載の半導体記憶装置。
9. 前記第１条件は、前記第１ストリング又は前記第１ラッチ回路が不良であることを含み、
   前記第２条件は、前記第２ストリング又は前記第２ラッチ回路が不良であることを含む、
   請求項８記載の半導体記憶装置。

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