CN113393881A

CN113393881A - 半导体存储装置

Info

Publication number: CN113393881A
Application number: CN202110053220.0A
Authority: CN
Inventors: 高际辉男
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-03-12
Filing date: 2021-01-15
Publication date: 2021-09-14
Anticipated expiration: 2041-01-15
Also published as: TW202135073A; TWI774182B; US20210286746A1; JP2021144772A; CN113393881B; US11461261B2

Abstract

实施方式提供一种能够提高动作速度并且抑制尺寸增加的半导体存储装置。实施方式的半导体存储装置具备：第1串，包含串联连接的第1存储单元晶体管及第2存储单元晶体管；第1开关元件；第1锁存电路，串联连接在第1串的第1端与第1开关元件的第1端之间；以及第2开关元件及第3开关元件，将第1开关元件的第2端与数据总线之间相互并联连接。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2020-42795号(申请日：2020年3月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高动作速度并且抑制尺寸增加的半导体存储装置。

实施方式的半导体存储装置具备：第1串，包含串联连接的第1存储单元晶体管及第2存储单元晶体管；第1开关元件；第1锁存电路，串联连接在第1串的第1端与第1开关元件的第1端之间；以及第2开关元件及第3开关元件，将第1开关元件的第2端与数据总线之间相互并联连接。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

图3是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。

图4是表示第1实施方式的半导体存储装置中的感测放大器模块及数据寄存器的构成的一例的框图。

图5是表示第1实施方式的半导体存储装置中的列组件、输入输出电路、总线选择电路及列选择电路的构成的一例的框图。

图6是表示第1实施方式的半导体存储装置的动作例的时序图。

图7是用来对第1实施方式的半导体存储装置中的写入数据及存储写入数据的列组件的例子进行说明的示意图。

图8是表示第1实施方式的半导体存储装置中的访问动作时的全局总线、局部总线及列组件的连接的一例的图。

图9是用来对存在不良列组件时的第1实施方式的半导体存储装置中的写入数据及存储写入数据的列组件的例子进行说明的示意图。

图10是表示第2实施方式的半导体存储装置中的列组件、输入输出电路、总线选择电路及列选择电路的构成的一例的框图。

图11是用来对第2实施方式的半导体存储装置中的写入数据及存储写入数据的列组件的例子进行说明的示意图。

图12是用来对其它实施方式中决定访问顺序的方法的例子进行说明的流程图。

图13是用来对其它实施方式中将列组件伪不良化的方法的例子进行说明的流程图。

图14是用来对变化例中的伪不良化处理前的写入数据及存储写入数据的列组件的例子进行说明的示意图。

图15是用来对变化例中的伪不良化处理后的写入数据及存储写入数据的列组件的例子进行说明的示意图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。

＜1.第1实施方式＞

以下，对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。

＜1.1关于构成＞

对第1实施方式的半导体存储装置的构成进行说明。

＜1.1.1关于存储器系统的整体构成＞

首先，利用图1对存储器系统的构成例进行说明。图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。

存储器系统300例如与外部的主机设备400进行通信。存储器系统300保存来自主机设备400的数据，另外，将数据读出到主机设备400。存储器系统300例如是SSD(solidstate drive，固态驱动器)或SD(Secure Digital，安全数字)^TM卡等。

如图1所示，存储器系统300具备存储器控制器200及半导体存储装置100。

存储器控制器200从主机设备400接收命令，基于所接收到的命令控制半导体存储装置100。具体来说，存储器控制器200将由主机设备400指示写入的数据写入到半导体存储装置100，将由主机设备400指示读出的数据从半导体存储装置100读出并发送到主机设备400。

半导体存储装置100具备多个存储单元晶体管，非易失地存储数据。半导体存储装置100与存储器控制器200通过NAND总线连接。

NAND总线对按照NAND接口的各个信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS及DQ＜7∶0＞经由个别的信号线进行收发。信号/CE是用来使半导体存储装置100成为使能的信号。信号CLE向半导体存储装置100通知在信号CLE为“H(High，高)”电平的期间流至半导体存储装置100的信号DQ＜7∶0＞为指令。信号ALE向半导体存储装置100通知在信号ALE为“H”电平的期间流至半导体存储装置100的信号DQ＜7∶0＞为地址。信号/WE指示将信号/WE为“L(Low，低)”电平的期间流至半导体存储装置100的信号DQ＜7∶0＞获取到半导体存储装置100。信号/RE指示将信号DQ＜7∶0＞输出到半导体存储装置100。信号RE是信号/RE的互补信号。信号/WP对半导体存储装置100指示数据写入及擦除的禁止。信号/RB表示半导体存储装置100是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号DQS是数据选通信号。信号/DQS是信号DQS的互补信号。信号DQ＜7∶0＞是例如8比特的信号。

信号DQ＜7∶0＞在半导体存储装置100与存储器控制器200之间进行收发，包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据及读出数据。信号DQS及/DQS与作为数据DAT的信号DQ＜7∶0＞一起在半导体存储装置100与存储器控制器200之间进行收发。

作为使用以上所说明的存储器系统300的主机设备400，例如可以列举数码相机或个人计算机等。

＜1.1.2关于存储器控制器的构成＞

如图1所示，存储器控制器200包含CPU(Central Processing Unit，中央处理器)201、内置存储器202、缓冲存储器203、NAND I/F(NAND接口电路)204及主机I/F(主机接口电路)205。存储器控制器200例如构成为SoC(System-on-a-chip，片上系统)。

CPU201控制存储器控制器200整体的动作。CPU201例如响应从主机设备400接收到的数据的读出命令，对半导体存储装置100发出基于NAND接口的读出命令。该动作在写入及擦除的情况下也一样。另外，CPU201具有对来自半导体存储装置100的读出数据执行各种运算的功能。

内置存储器202例如是DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作CPU201的作业区域。内置存储器202保存用来管理半导体存储装置100的固件及各种管理表格等。

缓冲存储器203暂时存储由存储器控制器200从半导体存储装置100接收到的读出数据或从主机设备400接收到的写入数据等。

NAND接口电路204经由NAND总线与半导体存储装置100连接，负责与半导体存储装置100的通信。NAND接口电路204通过CPU201的指示，将指令CMD、地址ADD及写入数据发送到半导体存储装置100。另外，NAND接口电路204从半导体存储装置100接收读出数据。

主机接口电路205经由主机总线与主机设备400连接，负责存储器控制器200与主机设备400之间的通信。主机接口电路205例如将从主机设备400接收到的命令及数据分别传输到CPU201及缓冲存储器203。

＜1.1.3关于半导体存储装置的构成＞

接下来，利用图2对第1实施方式的半导体存储装置的构成例进行说明。图2是表示第1实施方式的半导体存储装置100的构成的一例的框图。

半导体存储装置100包含输入输出电路101、地址寄存器102、定序器(数据传输控制电路)103、总线选择电路104、存储单元阵列105、感测放大器模块106、数据寄存器107、列选择电路108、指令寄存器109、逻辑控制电路110、行解码器111及电压产生电路112。

输入输出电路101与存储器控制器200之间收发信号DQ＜7∶0＞以及数据选通信号DQS及/DQS。输入输出电路101将信号DQ＜7∶0＞内的地址ADD及指令CMD分别传输到地址寄存器102及指令寄存器109。输入输出电路101经由总线选择电路104及列选择电路108与数据寄存器107收发数据DAT。

地址寄存器102保存从输入输出电路101传输的地址ADD。地址寄存器102将地址ADD内的列地址CA传输到感测放大器模块106及数据寄存器107，将地址ADD内的块地址BA传输到行解码器111。

定序器103接收指令，根据基于所接收到的指令的序列控制整个半导体存储装置100。另外，定序器103在写入动作时及读出动作时控制总线选择电路104及列选择电路108，以能够进行输入输出电路101与数据寄存器107之间的数据传输动作。也就是说，在本实施方式中，定序器103作为数据传输控制电路发挥功能，所述数据传输控制电路用来执行经由总线选择电路104及列选择电路108进行的输入输出电路101与数据寄存器107之间的数据传输控制。此外，也可以构成为列地址CA也被传输到作为数据传输控制电路的定序器103。

总线选择电路104基于定序器103的控制，将从输入输出电路101接收到的数据DAT朝向数据寄存器107传输，并且将从数据寄存器107接收到的数据DAT向输入输出电路101传输。更具体来说，总线选择电路104在写入动作时，将从输入输出电路101接收到的写入数据传输到连接于数据寄存器107的局部总线LBUS，在读出动作时，将从数据寄存器107经由局部总线LBUS接收到的读出数据传输到输入输出电路101。

存储单元阵列105包含多个块BLK(BLK0、BLK1、…、BLK(L－1)(L为2以上的整数))。块BLK包含与位线及字线建立关联的多个非易失性存储单元晶体管，例如成为数据的擦除单位。在半导体存储装置100中执行将写入数据存储到存储单元阵列105的写入动作、将读出数据从存储单元阵列105读出的读出动作等各种动作。

感测放大器模块106感测从存储单元阵列105读出的数据，产生读出数据，并将所产生的读出数据传输到数据寄存器107。另外，感测放大器模块106从数据寄存器107接收写入数据，并将所接收到的写入数据传输到存储单元阵列105。

数据寄存器107包含多个锁存电路。数据寄存器107暂时保存从总线选择电路104经由局部总线LBUS接收到的写入数据，并传输到感测放大器模块106。数据寄存器107暂时保存从感测放大器模块106接收到的读出数据，并经由局部总线LBUS传输到总线选择电路104。

列选择电路108基于定序器103的控制，将数据寄存器107中的数据依次向局部总线LBUS传输。

指令寄存器109保存从输入输出电路101传输的指令CMD。

逻辑控制电路110从存储器控制器200接收例如芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号/RE及RE、以及写入保护信号/WP。逻辑控制电路110基于所接收的信号，控制输入输出电路101。另外，逻辑控制电路110产生就绪/忙碌信号/RB，并将所产生的就绪/忙碌信号/RB发送到存储器控制器200。

行解码器111基于从地址寄存器102接收到的块地址BA，选择块BLK0～BLK(L－1)中的任一个。行解码器111选择所选择的块BLK中的多条字线对应的行方向，对选择字线施加从电压产生电路112供给的电压。

电压产生电路112基于来自定序器103的指示，产生写入动作及读出动作等使用的电压，并将所产生的电压供给至存储单元阵列105、感测放大器模块106及行解码器111等。

＜1.1.4关于存储单元阵列的构成＞

接下来，利用图3对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明。图3是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图的一例。

如图3所示，块BLK具备例如4个串组件SU(SU0～SU3)。各串组件SU包含多个NAND串NS。

各NAND串NS具备例如48个存储单元晶体管MT(MT0～MT47)、选择晶体管ST1及选择晶体管ST2。此外，各NAND串NS所具备的存储单元晶体管MT的个数不限于48个，也可以是8个或16个、32个、64个、96个、128个等，它的数量不受限定。存储单元晶体管MT具备包含控制栅极与电荷蓄积层的积层栅极。各存储单元晶体管MT串联连接在选择晶体管ST1与ST2之间。

在某个块BLK内，串组件SU0～SU3的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。另外，块BLK内的所有串组件SU的选择晶体管ST2的栅极共通连接于选择栅极线SGS。此外，选择栅极线SGS与选择栅极线SGD同样地，也可以针对串组件SU0～SU3的各选择晶体管ST2中的每一个被分割(也就是说，串组件SU0～SU3的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3(没有图示))。同一个块BLK内的存储单元晶体管MT0～MT47的控制栅极分别连接于字线WL0～WL47。也就是说，相同地址的字线WL共通连接于同一个块BLK内的所有串组件SU，选择栅极线SGS共通连接于同一个块BLK内的所有串组件SU。另一方面，选择栅极线SGD只连接于同一个块BLK内的1个串组件SU。

另外，在存储单元阵列105内呈矩阵状配置的NAND串NS中，位于同一行的NAND串NS的选择晶体管ST1的另一端连接于m条位线BL(BL0～BL(m－1)(m为自然数))中的任一条。另外，位线BL遍及多个块BLK共通连接于同一列的NAND串NS。

另外，选择晶体管ST2的另一端连接于源极线CELSRC。源极线CELSRC遍及多个块BLK共通连接于多个NAND串NS。

如上所述，数据的擦除例如对位于同一个块BLK内的存储单元晶体管MT一次性进行。与此相对，数据的读出及写入可以对任一个块BLK的任一个串组件SU中的共通连接于任一条字线WL的多个存储单元晶体管MT一次性进行。这种在1个串组件SU中共有字线WL的存储单元晶体管MT的组例如被称为存储单元组件MU。也就是说，存储单元组件MU是可以一次性执行写入或读出动作的存储单元晶体管MT的组。

存储单元组件MU内的多个存储单元晶体管MT各自所保存的1比特数据的数据列的单位定义为“页”。例如，在存储单元晶体管MT能够存储2比特的情况下，在存储单元组件MU中存储2页数据。此外，存储单元晶体管MT并不限于2比特，也可以构成为能够存储3比特以上的数据。

＜1.1.5关于感测放大器及数据寄存器的构成＞

图4是表示第1实施方式的半导体存储装置100中的感测放大器模块106及数据寄存器107的构成的一例的框图。

感测放大器模块106包含多个感测放大器组件SAU。

在感测放大器模块106中，例如对每一条位线BL设置感测放大器组件SAU。例如，以8条位线BL的组合为单位设置8个感测放大器组件SAU(SAU0～SAU7)。各感测放大器组件SAU经由对应的位线BL读出数据，另外，将写入数据传输到对应的位线BL。

数据寄存器107包含多个锁存电路XDL。

在数据寄存器107中，对每一个感测放大器组件SAU设置锁存电路XDL。例如，以所述8个感测放大器组件SAU为单位，设置与所述感测放大器组件SAU分别一一对应的8个锁存电路XDL0～XDL7(图4中，概括地图示为锁存电路XDL＜7∶0＞)。各锁存电路XDL连接于对应的感测放大器组件SAU。各锁存电路XDL经由对应的感测放大器组件SAU与1条位线BL建立对应，暂时保存与对应的位线BL有关的数据。

8条位线BL、与所述位线BL对应的8个感测放大器组件SAU及8个锁存电路XDL形成1个控制单位列组件CU。在该情况下，1个列组件CU与8比特的数据对应。但是，1个列组件CU中包含的位线BL的条数、感测放大器组件SAU的个数及锁存电路XDL的个数并不限定于8个。

锁存电路XDL＜7∶0＞连接于与信号DQ＜7∶0＞对应的多条数据线DQ中对应的数据线DQ。多条数据线DQ分别连接于锁存电路XDL＜7∶0＞中对应的锁存电路XDL。

锁存电路XDL可以经由将每一个锁存电路XDL与对应的感测放大器组件SAU之间连接的配线(互连)与数据线DQ，在该感测放大器组件SAU与总线选择电路104之间收发数据。也就是说，例如从存储器控制器200等接收到的数据经由数据线DQ保存在数据寄存器107中的锁存电路XDL中，然后，经由锁存电路XDL与感测放大器组件SAU之间的配线被传输到感测放大器模块106中的感测放大器组件SAU。另外，感测放大器组件SAU中的数据被传输并保存在锁存电路XDL中，并经由数据线DQ输出到半导体存储装置100的外部。

＜1.1.6关于总线选择电路及列选择电路的构成＞

图5是表示第1实施方式的半导体存储装置100中的列组件CU、输入输出电路101、总线选择电路104及列选择电路108的构成的一例的框图。

如图5所示，感测放大器模块106及数据寄存器107例如包含(5n+5)个列组件CU(CU0_0～CU0_n、CU1_0～CU1_n、CU2_0～CU2_n、CU3_0～CU3_n及CU4_0～CU4_n)。

列选择电路108包含(5n+5)个列选择开关CS(CS0_0～CS0_n、CS1_0～CS1_n、CS2_0～CS2_n、CS3_0～CS3_n及CS4_0～CS4_n)。

(5n+5)个列组件CU及列选择开关CS被分类到5个区Sec0～Sec4。具体来说，列组件CU0_0～CU0_n及列选择开关CS0_0～CS0_n被分类到区Sec0，列组件CU1_0～CU1_n及列选择开关CS1_0～CS1_n被分类到区Sec1，列组件CU2_0～CU2_n及列选择开关CS2_0～CS2_n被分类到区Sec2，列组件CU3_0～CU3_n及列选择开关CS3_0～CS3_n被分类到区Sec3，列组件CU4_0～CU4_n及列选择开关CS4_0～CS4_n被分类到区Sec4。

列选择开关CS0_0～CS0_n分别包含连接于列组件CU0_0～CU0_n的第1端。列选择开关CS1_0～CS1_n分别包含连接于列组件CU1_0～CU1_n的第1端。列选择开关CS2_0～CS2_n分别包含连接于列组件CU2_0～CU2_n的第1端。列选择开关CS3_0～CS3_n分别包含连接于列组件CU3_0～CU3_n的第1端。

列选择开关CS0_0～CS0_n、CS1_0～CS1_n、CS2_0～CS2_n、CS3_0～CS3_n及CS4_0～CS4_n分别包含共通连接于局部总线LBUS0～LBUS4的第2端。

总线选择电路104包含20个局部总线选择开关LS(LS0_0、LS0_1、LS0_2、LS0_3、LS1_0、LS1_1、LS1_2、LS1_3、LS2_0、LS2_1、LS2_2、LS2_3、LS3_0、LS3_1、LS3_2、LS3_3、LS4_0、LS4_1、LS4_2及LS4_3)、4个数据缓冲区DB(DB0、DB1、DB2及DB3)、及4个全局总线选择开关GS(GS0、GS1、GS2及GS3)。

局部总线选择开关LS0_1～LS0_3、LS1_1～LS1_3、LS2_1～LS2_3、LS3_1～LS3_3及LS4_1～LS4_3分别包含共通连接于局部总线LBUS0～LBUS4的第1端。

局部总线选择开关LS0_0、LS1_0、LS2_0、LS3_0及LS4_0包含经由全局总线GBUS0共通连接于数据缓冲区DB0的第2端。局部总线选择开关LS0_1、LS1_1、LS2_1、LS3_1及LS4_1包含经由全局总线GBUS1共通连接于数据缓冲区DB1的第2端。总线选择开关LS0_2、LS1_2、LS2_2、LS3_2及LS4_2包含经由全局总线GBUS2共通连接于数据缓冲区DB2的第2端。总线选择开关LS0_3、LS1_3、LS2_3、LS3_3及LS4_3包含经由全局总线GBUS3共通连接于数据缓冲区DB3的第2端。

全局总线选择开关GS0～GS3分别包含连接于数据缓冲区DB0～DB3的第1端、及共通连接于数据线DQ的第2端。

4个全局总线选择开关GS构成为可以将4条全局总线GBUS中的任意1条与数据线DQ之间电连接。因此，数据缓冲区DB的数量与全局总线GBUS的数量一致。

定序器103预先存储不良列组件CU的地址。由此，定序器103构成为可以根据有无不良列组件CU而独立地控制(5n+5)个列选择开关CS及20个局部总线选择开关LS的各个。此外，在以下说明中，所谓不良列组件CU，是指因锁存电路XDL、NAND串及位线BL等不良而导致无法用于传输数据的列组件CU。

也就是说，20个局部总线选择开关LS构成为可以将4条全局总线GBUS中的任意1条与5条局部总线LBUS中的任意1条之间电连接。(n+1)个列选择开关CS_0～CS_n构成为可以将对应的局部总线LBUS与对应的区Sec内的任意1个列组件CU之间电连接。因此，区Sec的数量与局部总线LBUS的数量一致。

此外，图5中虽然省略了说明，但列选择开关CS、局部总线LBUS、局部总线选择开关LS、全局总线GBUS、数据缓冲区DB及全局总线选择开关GS分别包含将列组件CU内的8个锁存电路XDL与对应的8条数据线DQ＜7∶0＞之间个别地连接的8个相互同等的构成。

另外，在本实施方式中，将使数据线DQ与列组件CU之间连接的构成要素分类成“局部”的构成要素与“全局”的构成要素。“局部”的构成要素设为经由“全局”的构成要素与数据线DQ连接的构成要素。“全局”的构成要素设为经由“局部”的构成要素连接于列组件CU的构成要素。也就是说，“局部”的构成要素在数据线DQ与列组件CU之间的连接中，设置在较之“全局”的构成要素更靠近列组件CU的一侧。

＜1.2关于数据传输动作＞

接下来，对输入输出电路101与数据寄存器107之间的数据传输动作进行说明。数据传输动作例如包含在写入动作中将来自存储器控制器200的写入数据DAT从输入输出电路101传输到锁存电路XDL的动作、或在读出动作中将来自存储单元阵列105的读出数据DAT从锁存电路XDL传输到输入输出电路101的动作等。在以下说明中，作为数据传输动作的具体例，对在写入动作中将写入数据DAT传输到数据寄存器107内的锁存电路XDL的动作进行说明。

写入动作中的数据传输动作包含数据分配动作与该数据分配动作后的访问动作。

在数据分配动作中，半导体存储装置100通过控制全局总线选择开关GS，将来自输入输出电路101的写入数据DAT周期性地分配到总线选择电路104内的多个数据缓冲区DB。

在访问动作中，半导体存储装置100通过控制局部总线选择开关LS及列选择开关CS，同时确立多个数据缓冲区DB的各个与对应的多个列组件CU之间的相互独立的连接。由此，将分配到多个数据缓冲区DB的写入数据DAT并行地传输到互不相同的列组件CU内的锁存电路XDL。

＜1.2.1关于数据分配动作的详情＞

利用图6对数据分配动作的详情进行说明。图6是表示第1实施方式的半导体存储装置100的动作例的时序图。

从存储器控制器200送出的写入数据DAT的单位例如由数据周期T定义。在图6的例子中，写入数据DAT包含单位数据D(D0～D7)，这些单位数据D0～D7每隔数据周期T连续地送出到输入输出电路101，并传输到总线选择电路104。

在数据分配动作中，半导体存储装置100选择性地使4个全局总线选择开关GS中的1个为接通状态。

具体来说，例如，半导体存储装置100在数据周期T内(图6中的时刻t0到时刻t1的期间)，使全局总线选择开关GS0为“H”电平的状态(接通状态)，使除此以外的全局总线选择开关GS1～GS3为“L”电平的状态(断开状态)。

由此，在时刻t0到时刻t1的期间，数据线DQ＜7∶0＞电连接于数据缓冲区DB0，将单位数据D0保存在数据缓冲区DB0中。

半导体存储装置100在下一个数据周期T内(时刻t1到时刻t2的期间)，使全局总线选择开关GS1为“H”电平的状态(接通状态)，使除此以外的全局总线选择开关GS0、GS2及GS3为“L”电平的状态(断开状态)。由此，在时刻t1到时刻t2的期间，数据线DQ＜7∶0＞电连接于数据缓冲区DB1，将单位数据D1保存在数据缓冲区DB1中。

以同样的方式，在时刻t2到时刻t3的期间，将单位数据D2保存在数据缓冲区DB2中，在时刻t3到时刻t4的期间，将单位数据D3保存在数据缓冲区DB3中。并且，在时刻t4到时刻t5的期间，将单位数据D4再次保存在数据缓冲区DB0中。

像这样，半导体存储装置100例如重复进行将全局总线选择开关GS0、GS1、GS2及GS3依序选择性地设为接通状态的动作。由此，可以将连续地(串行地)传输到总线选择电路104的多个单位数据D逐个单位数据D地分配到4个数据缓冲区DB0～DB3。因此，开始将单位数据D保存在1个数据缓冲区DB中之后至传输下一个单位数据D之前，产生数据周期T的4倍即期间4T的宽限期。

半导体存储装置100在该期间4T内，将保存在数据缓冲区DB内的单位数据D通过以下要说明的访问动作传输到对应的列组件CU的锁存电路XDL。由此，数据缓冲区DB成为可以再次执行数据分配动作的状态。

半导体存储装置100例如在将新的单位数据D4～D7保存在数据缓冲区DB0～DB3之前，分别完成与单位数据D0～D3相关的访问动作。

如上所述的某个单位数据D被保存在数据缓冲区DB后至该单位数据D被传输到对应的列组件CU的锁存电路XDL为止的动作(数据分配动作及访问动作的组合)称为“循环”。半导体存储装置100将与各数据缓冲区DB0～DB3相关的4个循环分别各错开期间T并行地执行。由此，在周期T比循环所需的时间短的情况下，也可以使写入数据DAT不滞留地高速地传输到锁存电路XDL。

半导体存储装置100可以重复执行这种循环，直到例如没有传输的写入数据DAT为止。此外，以下，为了便于说明，将对于数据缓冲区DB0的第M次循环称为第M循环。

此外，半导体存储装置100可以将全局总线选择开关GS与局部总线选择开关LS及列选择开关CS分开进行控制。也就是说，数据分配动作与访问动作可以分开进行控制。

＜1.2.2关于访问动作＞

接下来，对访问动作进行说明。

定序器103执行访问动作之前，预先设定被传输单位数据D的列组件CU的顺序。此外，在以下说明中，也将被传输单位数据D的列组件CU的顺序称为访问顺序。

定序器103控制局部总线选择开关LS及列选择开关CS，按照访问顺序执行访问动作。

＜1.2.2.1关于访问顺序＞

对访问顺序进行说明。

定序器103例如能够以一边使k递增一边重复列组件CU0_k、CU1_k、CU2_k、CU3_k、CU4_k的组的方式设定访问顺序(k为0以上n以下的整数)。

也就是说，定序器103可以将第(5k+1)～(5k+5)个访问的列组件CU分别设定为列组件CU0_k、CU1_k、CU2_k、CU3_k及CU4_k。

利用图7对访问顺序具体进行说明。图7是用来对写入数据DAT及存储写入数据DAT的列组件CU的一例进行说明的示意图。在图7中，将写入数据DAT内的单位数据D与保存该单位数据D的数据缓冲区DB建立对应地图示。

如上所述，定序器103以一边使k递增一边重复列组件CU0_k、CU1_k、CU2_k、CU3_k、CU4_k的组的方式设定访问顺序。具体来说，定序器103在开始访问动作之前，将访问顺序预先设定为列组件CU0_0、CU1_0、CU2_0、CU3_0、CU4_0、CU0_1、CU1_1、CU2_1、CU3_1、CU4_1、CU0_2、CU1_2、…。

在该情况下，例如，在第1循环中分配到数据缓冲区DB0～DB3的单位数据D0～D3分别被传输到列组件CU0_0、CU1_0、CU2_0及CU3_0。在第2循环中分配到数据缓冲区DB0～DB3的单位数据D4～D7分别被传输到列组件CU4_0、CU0_1、CU1_1及CU2_1。在第3循环中分配到数据缓冲区DB0～DB3的单位数据D8～D11分别被传输到列组件CU3_1、CU4_1、CU0_2及CU1_2。

＜1.2.2.2关于局部总线选择开关及列选择开关的控制＞

接下来，对访问动作中的局部总线选择开关及列选择开关的控制进行说明。

定序器103在访问动作中，通过对局部总线选择开关LS进行选择而将数据缓冲区DB与预先设定为该数据缓冲区DB内的单位数据D的传输目的地的列组件CU对应的局部总线LBUS连接。具体来说，定序器103针对4个数据缓冲区DB的各个，使共通连接的5个局部总线选择开关LS中的1个为接通状态，使除此以外的4个局部总线选择开关LS为断开状态。

另外，定序器103在访问动作中，通过对列选择开关CS进行选择而将局部总线LBUS与预先设定为单位数据D的传输目的地的列组件CU连接。具体来说，定序器103针对5条局部总线LBUS中与数据缓冲区DB连接的4条局部总线LBUS的各个，使共通连接的同一区Sec内的n个列选择开关CS中的1个为接通状态，使除此以外的局部总线选择开关CS为断开状态。另外，定序器103使共通连接于5条局部总线LBUS中未与数据缓冲区DB连接的1条局部总线LBUS的同一区Sec内的n个列选择开关CS全部为断开状态。

通过这些控制，定序器103将保存着写入数据DAT的数据缓冲区DB对应的全局总线GBUS、预先设定的列组件CU对应的局部总线LBUS、及预先设定的列组件CU电连接。由此，定序器103可以将写入数据DAT存储到预先设定的列组件CU中。

作为更具体的示例，利用图8对第1循环中在数据缓冲区DB0～DB3内分别分配有单位数据D0～D3时的局部总线选择开关LS及列选择开关CS的控制进行说明。图8是表示第1实施方式的半导体存储装置100中的访问动作时的全局总线GBUS、局部总线LBUS及列组件CU的连接的一例的图。

为了将数据缓冲区DB0内的单位数据D0传输到列组件CU0_0，定序器103选择局部总线选择开关LS0_0及列选择开关CS0_0。也就是说，在单位数据D0的访问动作中，定序器103使共通连接于数据缓冲区DB0的局部总线选择开关LS中的局部总线选择开关LS0_0为接通状态，使除此以外的局部总线选择开关LS1_0、LS2_0、LS3_0及LS4_0为断开状态。另外，定序器103使分类到区Sec0的列选择开关CS中的列选择开关CS0_0为接通状态，使除此以外的列选择开关CS0_1～CS0_n为断开状态。

通过这些控制，定序器103将全局总线GBUS0、局部总线LBUS0及列组件CU0_0电连接。由此，定序器103可以将写入数据D0传输到列组件CU0_0。

与所述控制并行地，定序器103使局部总线选择开关LS1_1、LS2_2及LS3_3为接通状态，使其它局部总线选择开关LS0_1～LS0_3、LS1_2及LS1_3、LS2_1及LS2_3、LS3_1及LS3_2、以及LS4_1～LS4_3为断开状态。另外，定序器103使列选择开关CS1_0、CS2_0、CS3_0为接通状态，使其它列选择开关CS1_1～CS1_n、CS2_1～CS2_n、CS3_1～CS3_n及CS4_0～CS4_n为断开状态。由此，可以与单位数据D0向列组件CU0_0的访问动作并行地执行单位数据D1～D3向列组件CU1_0、CU2_0及CU3_0的访问动作。

接着，在第2循环中，半导体存储装置100与第1循环同样地执行分别分配在数据缓冲区DB0～DB3内的单位数据D4～D7的访问动作。

在单位数据D4的访问动作中，定序器103使共通连接于数据缓冲区DB0的局部总线选择开关LS中的局部总线选择开关LS4_0为接通状态，使除此以外的局部总线选择开关LS0_0、LS1_0、LS2_0及LS3_0为断开状态。另外，定序器103使分类到区Sec4的列选择开关CS中的列选择开关CS4_0为接通状态，使除此以外的列选择开关CS4_1～CS4_n为断开状态。

通过这些控制，定序器103可以将写入数据D4传输到列组件CU4_0。

与所述控制并行地，定序器103使局部总线选择开关LS0_1、LS1_2及LS2_3为接通状态，使其它局部总线选择开关LS0_2及LS0_3、LS1_1及LS1_3、LS2_1及LS2_2、LS3_1～LS3_3、以及LS4_1～LS4_3为断开状态。另外，定序器103使列选择开关CS0_1、CS1_1、CS2_1为接通状态，使其它列选择开关CS0_0、CS0_2～CS0_n、CS1_0、CS1_2～CS1_n、CS2_0、CS2_2～CS2_n及CS3_0～CS3_n为断开状态。由此，可以与单位数据D4向列组件CU4_0的访问动作并行地执行单位数据D5～D7向列组件CU0_1、CU1_1及CU2_1的访问动作。

在之后的循环中，也与所述同样地控制局部总线选择开关LS及列选择开关CS，由此，半导体存储装置100可以分别独立地并行执行对于4个单位数据D的访问动作。

＜1.3关于存在不良列组件的情况下的写入时的动作＞

对存在不良列组件CU的情况下的写入时的动作进行说明。

当存在不良列组件CU时，半导体存储装置100将不良列组件CU除去而设定列组件CU的访问顺序。在以下说明中，省略与没有不良列组件CU的情况同样的动作的说明，主要对与没有不良列组件CU的情况不同的动作(例如，访问顺序的设定)进行说明。

＜1.3.1关于访问顺序＞

对存在不良列组件CU时的访问顺序进行说明。

定序器103基于预先保存的不良列组件CU的地址的列表，将不良列组件CU从访问顺序中除去(跳过)，按正常列组件CU的顺序决定访问顺序。

利用图9对存在不良列组件CU时的访问顺序的具体例进行说明。图9是用来对写入数据DAT及存储写入数据DAT的列组件CU的一例进行说明的示意图。

在图9所示的例子中，列组件CU1_1及CU4_0是不良的列组件CU，图9中，对这些列组件CU标注×记号。

定序器103将列组件CU0_0～CU3_0分别视为正常，按照该顺序设定访问顺序。由此，决定第1循环中分配到数据缓冲区DB0～DB3的单位数据D0～D3的访问目的地。

接着，定序器103将继列组件CU3_0之后要访问的预定的列组件CU4_0视为不良，将列组件CU4_0从访问顺序中除去。

定序器103将继列组件CU4_0之后要访问的预定的列组件CU0_1视为正常，将列组件CU0_1的访问顺序设定为继列组件CU3_0之后。

关于之后的列组件CU，定序器103也可以一边将不良列组件CU从访问顺序中除去，一边设定访问顺序。

像以上那样，定序器103可以在访问动作开始之前，将列组件CU的访问顺序预先设定为列组件CU0_0、CU1_0、CU2_0、CU3_0、CU0_1、CU2_1、CU3_1、CU4_1、CU0_2、CU1_2、…。

在该情况下，第1循环中分配到数据缓冲区DB0～DB3的单位数据D0～D3分别被传输到列组件CU0_0～CU3_0，第2循环中分配到数据缓冲区DB0～DB3的写入数据D4～D7分别被传输到列组件CU0_1、CU2_1、CU3_1及CU4_1，第3循环中分配到数据缓冲区DB0及DB1的写入数据D8及D9分别被传输到列组件CU0_2及CU1_2。

关于之后的列组件CU，也可以与所述同样地设定访问顺序。

＜1.4效果＞

根据第1实施方式，数据总线DQ连接于相互并联的4条全局总线GBUS0～GBUS3。感测放大器模块106及数据寄存器107被分类到比全局总线GBUS的条数多的5个区Sec0～Sec4。区Sec0～Sec4分别连接于局部数据总线LBUS0～LBUS4。各局部数据总线LBUS0～LBUS4经由多个局部总线选择开关LS与各全局总线GBUS0～GBUS3连接。定序器103构成为通过控制多个局部总线选择开关LS，可以将各个区Sec0～Sec4经由全局总线GBUS0～GBUS3中的任一条与数据总线DQ连接。由此，可以将并行地输入到全局总线GBUS0～GBUS3的4个单位数据在同一循环内传输到5个区Sec0～Sec4中的任意4个。因此，当因列组件CU的不良而导致无法对分配为数据传输目的地的4个区Sec中的1个进行访问时，可以代替该无法访问的区Sec将未分配为数据传输目的地的其余1个区Sec重新分配为新的数据传输目的地。因此，不论有无不良列组件CU，都可以高速地使数据输入输出。

另外，定序器103在判定列组件CU是否不良之后，决定传输数据的区Sec。也就是说，定序器103不论有无不良列组件CU，都可以将所有正常的列组件CU设定为数据传输目的地。因此，不管在哪一个区Sec产生不良，都可以将传输目的地设定为其它区Sec，所以，与在每一个区Sec设有替换区域(冗余区域)，当区Sec内产生不良时将传输目的地设定为同一区Sec内的冗余区域等情况相比，不会有损救助效率，且可以使存储器密度提高。因此，可以使具有某存储器容量的半导体存储装置100所需的存储单元阵列105的面积尺寸较之设置冗余区域的情况减少。

＜2.第2实施方式＞

接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式与第1实施方式的不同点在于，总线选择电路104中包含的局部总线选择开关LS的数量为8个，而并非20个。以下，省略与第1实施方式同等的构成及动作的说明，主要对与第1实施方式不同的构成及动作进行说明。

＜2.1关于构成＞

对第2实施方式的半导体存储装置100的构成进行说明。

图10是表示第2实施方式的半导体存储装置100中的列组件CU、输入输出电路101、总线选择电路104及列选择电路108的构成的一例的框图。

包含列组件CU及列选择开关CS的区Sec的构成与第1实施方式同等。

在第2实施方式的半导体存储装置100中，总线选择电路104包含8个局部总线选择开关LS(LS0_0、LS1_0、LS1_1、LS2_1、LS2_2、LS3_2、LS3_3及LS4_3)。

局部总线选择开关LS0_0包含连接于局部总线LBUS0的第1端。局部总线选择开关LS1_0及LS1_1包含共通连接于LBUS1的第1端。局部总线选择开关LS2_1及LS2_2包含共通连接于LBUS2的第1端。局部总线选择开关LS3_2及LS3_3包含共通连接于LBUS3的第1端。局部总线选择开关LS4_3包含连接于局部总线LBUS4的第1端。

局部总线选择开关LS0_0及LS1_0包含经由全局总线GBUS0共通连接于数据缓冲区DB0的第2端。局部总线选择开关LS1_1及LS2_1包含经由全局总线GBUS1共通连接于数据缓冲区DB1的第2端。总线选择开关LS2_2及LS3_2包含经由全局总线GBUS2共通连接于数据缓冲区DB2的第2端。总线选择开关LS3_3及LS4_3包含经由全局总线GBUS3共通连接于数据缓冲区DB3的第2端。

在第2实施方式中，定序器103构成为可以独立地控制(5n+5)个列选择开关CS及8个局部总线选择开关LS的各个。

也就是说，定序器103构成为通过控制局部总线选择开关LS0_0及LS1_0，可以将全局总线GBUS0与局部总线LBUS0或LBUS1之间电连接。定序器103构成为通过控制局部总线选择开关LS1_1及LS2_1，可以将全局总线GBUS1与局部总线LBUS1或LBUS2之间电连接。定序器103构成为通过控制局部总线选择开关LS2_2及LS3_2，可以将全局总线GBUS2与局部总线LBUS2或LBUS3之间电连接。定序器103构成为通过控制局部总线选择开关LS3_3及LS4_3，可以将全局总线GBUS3与局部总线LBUS3或LBUS4之间电连接。

＜2.2关于数据传输动作＞

对第2实施方式的半导体存储装置100的数据传输动作进行说明。

在第2实施方式中，半导体存储装置100从第1实施方式中的访问顺序重排而设定访问顺序。

＜2.2.1关于访问顺序＞

对列组件CU的访问顺序的设定方法进行说明。以下，为了便于说明，对没有不良列组件CU的情况进行说明。

首先，定序器103与第1实施方式中的利用图7所说明的情况同样地，设定所有列组件CU的访问顺序。然后，定序器103针对第(j+1)循环中的访问顺序为第(4j+1)个～第(4j+4)个(j为0以上的整数)的列组件CU各自所对应的区Seci_4j+1、Seci_4j+2、Seci_4j+3及Seci_4j+4，判定区编号i_4j+1～i_4j+4的大小关系是否为i_4j+1＜i_4j+2＜i_4j+3＜i_4j+4(i_4j+1～i_4j+4是0以上4以下的互不相同的整数)。具体来说，定序器103确认这4个区编号i_4j+1～i_4j+4是否满足i_4j+1＜i_4j+2＜i_4j+3＜i_4j+4(区条件)。

在区编号i_4j+1～i_4j+4满足所述区条件的情况下，定序器103判定为不执行重排，对第(4j+1)个～第(4j+4)个列组件CU按照它们的顺序设定访问顺序。

在区编号i_4j+1～i_4j+4不满足所述区条件的情况下，定序器103判定为执行重排，以区编号i_4j+1～i_4j+4按照升序排列的方式重排第(4j+1)个～第(4j+4)个列组件CU的访问顺序。

利用图11对第2实施方式中的列组件CU的访问顺序的设定方法具体进行说明。图11是用来对写入数据DAT及存储写入数据DAT的列组件CU的一例进行说明的示意图。

如图11所示，定序器103首先设定第1实施方式中的没有出现不良时的访问顺序(图11中的列组件(第1实施方式)对应的列组件CU的列)。

接着，定序器103判定第1循环中的访问顺序为第1个～第4个的列组件CU0_0～CU3_0各自对应的区编号i₁～i₄的大小关系。此处，区编号i₁～i₄分别为0、1、2及3，因此，满足区条件(i₁＜i₂＜i₃＜i₄)。因此，定序器103对列组件CU0_0～CU3_0按照该顺序设定访问顺序。

接着，定序器103判定第2循环中的访问顺序为第5个～第8个的列组件CU4_0～CU2_1各自对应的区编号i₅～i₈的大小关系。此处，区编号i₅～i₈分别为4、0、1及2，因此，不满足区条件(i₅＜i₆＜i₇＜i₈)。因此，定序器103以区编号i₅～i₈按照升序排列的方式(也就是说，按照CU0_1、CU1_1、CU2_1及CU4_0的顺序)，重排第5个～第8个列组件CU的访问顺序。

像这样，定序器103将访问顺序预先设定为列组件CU0_0、CU1_0、CU2_0、CU3_0、CU0_1、CU1_1、CU2_1、CU4_0、CU0_2、CU1_2、CU3_1、CU4_1、…。

此外，在图11所示的例子中，以没有不良列组件CU的情况为例进行了说明，但关于存在不良列组件CU的情况，也可以同样地设定访问顺序。

＜2.3效果＞

根据第2实施方式，在第2循环中，分别分配到数据缓冲区DB0～DB3的单位数据D4～D7的传输目的地在重排前分别为CU4_0、CU0_1、CU1_1及CU2_1，与此相对，在重排后分别成为CU0_1、CU1_1、CU2_1及CU4_0。因此，数据缓冲区DB0～DB3在重排前必须分别连接于局部总线LBUS4、LBUS0、LBUS1及LBUS2，与此相对，在重排后要分别连接于局部总线LBUS0、LBUS1、LBUS2及LBUS4。

像这样，通过对每一循环实施重排，数据缓冲区DB0的连接目的地可以限定为局部总线LBUS0或LBUS1，数据缓冲区DB1的连接目的地可以限定为局部总线LBUS1或LBUS2，数据缓冲区DB2的连接目的地可以限定为局部总线LBUS2或LBUS3，数据缓冲区DB3的连接目的地可以限定为局部总线LBUS3或LBUS4。也就是说，可以省略用于数据缓冲区DB0连接于局部总线LBUS2～LBUS4的构成、用于数据缓冲区DB1连接于局部总线LBUS0、LBUS3及LBUS4的构成、用于数据缓冲区DB2连接于局部总线LBUS0、LBUS1及LBUS4的构成、以及用于数据缓冲区DB3连接于局部总线LBUS0～LBUS2的构成。因此，可以减小定序器103的尺寸面积。

＜3.变化例＞

此外，不限于所述第1实施方式及第2实施方式，可以进行各种变化。

例如，设定访问顺序时，也可以将正常列组件CU虚拟地视为不良列组件CU(伪不良化)，调整1个循环内出现的不良列组件CU数量。在以下说明中，省略与第1实施方式同样的动作的说明，主要对与没有不良列组件CU的情况不同的动作(例如，访问顺序的设定)进行说明。

＜3.1关于访问顺序＞

图12是用来对在变化例的半导体存储装置中设定访问顺序的方法的例子进行说明的流程图。在以下说明中，也将在第K循环中并行地执行访问动作的列组件CU的组称为第K列组。

首先，在步骤S1中，定序器103与第1实施方式中的利用图7所说明的情况同样地，暂时设定所有列组件CU的访问顺序。在步骤S1的阶段，访问顺序也可以不考虑不良列组件CU的存在。

在步骤S2中，定序器103将编号K初始化为1(K为自然数)。

在步骤S3中，定序器103设定第K列组。具体来说，定序器103从继第(K－1)列组的最后一个列组件CU之后要访问的列组件CU起，将数据缓冲区DB数N_DB个正常列组件CU设定为第K列组。这N_DB个正常列组件CU间可以包含任意数量的不良列组件CU。

此外，为了便于说明，设为在所有列组中，第一个列组件CU是正常的。也就是说，当继第K列组内的最后一个正常列组件CU之后要访问的列组件CU不良时，使该不良列组件CU属于第K列组。

在步骤S4中，定序器103确认第K列组中包含的不良列组件CU的数量(不良数)是否在区Sec的数量N_Sec与数据缓冲区DB的数量N_DB的差(N_Sec－N_DB)以下。当不良数在(N_Sec－N_DB)以下时(步骤S4；是)，处理进入步骤S7，当不良数不在(N_Sec－N_DB)以下时(步骤S4；否)，处理进入步骤S5。

在步骤S5中，定序器103存储第K列组中包含的第一个不良列组件CU对应的编号P。具体来说，定序器103存储第K列组中包含的第一个不良列组件CU为止所存在的正常列组件CU的数量作为编号P。

在步骤S6中，定序器103基于编号P，执行列组件CU的伪不良化处理。基于编号P的伪不良化处理用于通过将P个正常列组件CU虚拟地视为不良列组件CU，来避免1个列组内包含的不良列组件CU的数量比差(N_Sec－N_DB)多的情况。关于基于编号P的伪不良化处理的详情，将在下文进行叙述。当步骤6结束时，处理进入步骤S8。

在步骤S7中，定序器103判定是否对所有列组件CU设定了列组。当存在尚未设定的列组件CU时(步骤S7；否)，处理进入步骤S8，当对所有列组件CU设定了列组时(步骤S7；是)，处理进入步骤S9。

在步骤S8中，定序器103使编号K递增(K＝K+1)，使处理返回到步骤S3。像以上那样，定序器103重复步骤S3～S8，直到在步骤S7中对所有列组件CU暂时设定列组为止。

在步骤S9中，定序器103基于所设定的所有列组确定列组件的访问顺序，应用于之后的数据传输处理。

此外，例如，在步骤S4中也可以包含如下步骤，即，定序器103判定列组内的不良数是否比某个固定数N_thr(N_thr是比(N_Sec－N_DB)大的整数，例如(N_Sec－N_DB)+2)多。当判定不良数在固定数N_thr以上时，定序器103视为不良芯片，结束访问顺序的设定。

接下来，利用图13所示的流程图对步骤S6中的基于编号P的伪不良化处理进行说明。

首先，在步骤S6_1中，定序器103将编号Q初始化为1(Q为自然数)。

在步骤S6_2中，定序器103判定第Q列组内的不良数是否为0。当第Q列组内的不良数为0时(步骤S6_2；是)，处理进入步骤S6_3，当不是0时(步骤S6_2；否)，处理进入步骤S6_6。

在步骤S6_3中，定序器103将第(Q+1)列组内的第一个列组件CU伪不良化。由此，定序器103将伪不良化的列组件CU视为第Q列组内的最后一个列组件CU，并且将继伪不良化的列组件CU之后要访问的列组件CU作为第(Q+1)列组内的第一个列组件CU，再次设定第(Q+1)～第K列组。

在步骤S6_4中，定序器103使编号P递减(P＝P－1)。

在步骤S6_5中，定序器103判定编号P是否为0。也就是说，判定是否还有要伪不良化的列组件CU。当编号P不是0时(步骤S6_5；否)，处理进入步骤S6_6，当编号P为0时(步骤S6_5；是)，基于编号P的伪不良化处理完成。

在步骤S6_6中，定序器103使编号Q递增(Q＝Q+1)，使处理返回到步骤S6_2。由此，定序器103重复步骤S6_2～S6_6，直到在步骤S6_5中判定编号P变成0为止。

通过像以上那样动作，通过基于编号P的伪不良化处理将P个列组件CU伪不良化。

此外，在无法通过所述设定访问顺序的方法设定访问顺序的情况下，定序器103可以视为不良芯片，结束访问顺序的设定。

接下来，利用图14及图15，对变化例的半导体存储装置中的伴有伪不良化处理的访问顺序的设定方法的具体例进行说明。图14及图15是用来对写入数据及存储写入数据的列组件的例子进行说明的示意图，分别对应于图12中的步骤S6执行前及执行后。

此外，在以下所示的例子中，区Sec的数量N_Sec为5，数据缓冲区DB的数量N_DB为4。

首先，定序器103暂时设定第1实施方式中的没有出现不良时的访问顺序(图14及图15中的列组件CU的列)。此外，在图14及图15所示的例子中，列组件CU2_2及CU4_1是不良的列组件CU，图14及图15中，对这些列组件CU标注×记号。

接着，定序器103将4个正常的列组件CU0_0～CU3_0设定为第1列组。第1列组的不良数为0，在(N_Sec－N_DB)以下。由此，处理进入第2列组的设定。

接着，定序器103将4个正常的列组件CU4_0～CU2_1设定为第2列组。第2列组的不良数为0，在(N_Sec－N_DB)以下。由此，处理进入第3列组的设定。

接着，定序器103将4个正常的列组件CU3_1、CU0_2、CU1_2及CU3_2、以及2个不良的列组件CU4_1及CU2_2设定为第3列组。第3列组的不良数为2，大于(N_Sec－N_DB)。由此，定序器103基于第3列组中的第一个不良的列组件CU4_1对应的编号P，执行伪不良化处理。编号P例如是从第3列组的开头到不良的列组件CU4_1(不包含列组件CU4_1)的列组件数，在图14的例子中，P＝1。也就是说，定序器103在伪不良化处理中，基于编号P(＝1)，将1个列组件CU虚拟地视为不良列组件CU。

具体来说，定序器103将第1列组的列组内的不良数判定为0，如图15所示，将第2列组的第一个列组件CU4_0伪不良化。由此，伪不良化的列组件CU4_0被视为第1列组的最后一个列组件CU，并且正常的列组件CU0_1成为第2列组内的第一个列组件CU。此外，图15中，对伪不良化的列组件CU4_0标注虚线的×记号。

接着，定序器103将4个正常的列组件CU0_1、CU1_1、CU2_1及CU3_1、以及1个不良的列组件CU4_1设定为第2列组，将4个正常的列组件CU0_2、CU1_2、CU3_2及CU4_2、以及1个不良的列组件CU2_2设定为第3列组。

像这样，定序器103进行列组的设定，直到不存在尚未设定列组的列组件CU为止。列组的设定结束之后，定序器103基于所有列组，将伪不良化的列组件CU及不良的列组件CU从访问顺序中除去，使访问顺序确定。

像这样，定序器103可以在访问动作开始之前，将列组件CU的访问顺序预先设定为列组件CU0_0、CU1_0、CU2_0、CU3_0、CU0_1、CU1_1、CU2_1、CU3_1、CU0_2、CU1_2、CU3_2、CU4_2、…。

此外，在以上说明中，对使用第1实施方式的半导体存储装置100时的数据传输动作进行了说明，但在使用第2实施方式的半导体存储装置100的情况下，也可以同样地进行伪不良化。例如，像所述那样进行伪不良化，设定访问顺序之后，与第2实施方式中的利用图11所说明的情况同样地，重排列组件CU而设定访问顺序即可。

＜3.2效果＞

根据变化例，定序器103检测出不良数不在阈值(区数N_Sec－数据缓冲区数N_DB)以下的列组时，执行伪不良化处理。在伪不良化处理中，定序器103将该检测出的列组之前的列组中，不良数为0的列组的下一个列组的第一个列组件CU伪不良化。并且，定序器103仅以该检测出的列组内的第一个不良的列组件CU对应的编号P重复所述伪不良化处理。由此，可以将1个列组内存在的不良列组件CU的数量调整为能够在1循环内作为冗余区域发挥功能的区数(区数N_Sec－数据缓冲区数N_DB)以下。也就是说，通过虚拟地使数个正常列组件CU不能使用，可以避免存储单元阵列105整体不能使用的情况。因此，可以有效率地使用存储单元阵列105。

＜4.其它＞

在第1实施方式及第2实施方式中，示出列选择电路108与数据线DQ＜7∶0＞之间通过5条局部总线LBUS及4条全局总线GBUS而连接的情况，但不限于此。例如，局部总线LBUS的条数只要比全局总线GBUS的条数多，则可以设计成任意数量。另外，全局总线的条数不限于4条，可以设计成任意数量。

另外，在第1实施方式、第2实施方式及变化例中，示出将4个循环分别各错开期间T并行地执行的例子，但并行地执行的循环的数量不限于4个，可以变更为任意数量。在该情况下，如上所述，通过将局部总线LBUS的条数及全局总线GBUS的条数设计成任意数量，可以并行地执行任意数量的循环。

另外，在第1实施方式、第2实施方式中，对半导体存储装置100具备数据缓冲区DB的情况进行了说明，但第1实施方式的发明不限于此，也可以不具备数据缓冲区DB。在该情况下，例如，半导体存储装置100在数据分配动作中，不将单位数据D保存在数据缓冲区DB，而是通过访问动作传输到对应的列组件CU的锁存电路XDL即可。

另外，在所述实施方式中，列举写入数据DAT向半导体存储装置100写入时的情况为例进行了说明。但是，即使在读出数据时也一样。在读出数据时，以页为单位读出数据，并以各列组件CU为单位存储在锁存电路XDL中。然后，经由数据线DQ，各锁存电路XDL输出读出数据。此时，从哪一个锁存电路XDL读出数据、也就是使哪一个列选择开关CS、局部总线选择开关LS及全局总线选择开关GS为接通状态的控制也可以使用与写入时同样的方法进行。

上文对若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

100 半导体存储装置

101 输入输出电路

102 地址寄存器

103 定序器(数据传输控制电路)

104 总线选择电路

105 存储单元阵列

106 感测放大器模块

107 数据寄存器

108 列选择电路

109 指令寄存器

110 逻辑控制电路

111 行解码器

112 电压产生电路

200 存储器控制器

201 CPU

202 内置存储器

203 缓冲存储器

204 NAND I/F

205 主机I/F

300 存储器系统

400 主机设备

BLK 块

SU 串组件

NS NAND串

MU 存储单元组件

BL 位线

WL 字线

SGD、SGS 选择栅极线

CELSRC 源极线

MT 存储单元晶体管

SAU 感测放大器组件

XDL 锁存电路

CU 列组件

Sec 区

CS 列选择开关

LBUS 局部总线

LS 局部总线选择开关

GBUS 总线

DB 数据缓冲区

GS 全局总线选择开关。

Claims

1.一种半导体存储装置，具备：

第1串，包含串联连接的第1存储单元晶体管及第2存储单元晶体管；

第1开关元件；

第1锁存电路，串联连接在所述第1串的第1端与所述第1开关元件的第1端之间；及

第2开关元件及第3开关元件，将所述第1开关元件的第2端与数据总线之间相互并联连接。

2.根据权利要求1所述的半导体存储装置，还具备：

第2串，包含串联连接的第3存储单元晶体管及第4存储单元晶体管；

第4开关元件；

第2锁存电路，串联连接在所述第2串的第1端与所述第4开关元件的第1端之间；

第3串，包含串联连接的第5存储单元晶体管及第6存储单元晶体管；

第5开关元件；

第3锁存电路，串联连接在所述第3串的第1端与所述第5开关元件的第1端之间；

第6开关元件，包含连接于所述第1开关元件的第2端的第1端、及连接于所述第2开关元件的第1端的第2端；

第7开关元件，包含与所述第6开关元件的第1端一起共通连接于所述第1开关元件的第2端的第1端、及连接于所述第3开关元件的第1端的第2端；

第8开关元件，包含连接于所述第4开关元件的第2端的第1端、及与所述第6开关元件的第2端一起共通连接于所述第2开关元件的第1端的第2端；及

第9开关元件，包含连接于所述第5开关元件的第2端的第1端、及与所述第7开关元件的第2端一起共通连接于所述第3开关元件的第1端的第2端。

3.根据权利要求2所述的半导体存储装置，还具备控制电路，

所述控制电路构成为执行并行访问所述第1锁存电路及所述第2锁存电路的第1动作、并行访问所述第2锁存电路及所述第3锁存电路的第2动作、以及并行访问所述第1锁存电路及所述第3锁存电路的第3动作，且

所述控制电路构成为如下，即，

在所述第1动作中，使所述第7开关元件及所述第8开关元件为接通状态，并且使所述第6开关元件及所述第9开关元件为断开状态，

在所述第2动作中，使所述第8开关元件及所述第9开关元件为接通状态，并且使所述第6开关元件及所述第7开关元件为断开状态，

在所述第3动作中，使所述第6开关元件及所述第9开关元件为接通状态，并且使所述第7开关元件及所述第8开关元件为断开状态。

4.根据权利要求3所述的半导体存储装置，其中

所述控制电路构成为如下，即，

当满足第1条件时，将所述第1动作切换成所述第2动作，

当满足第2条件时，将所述第1动作切换成所述第3动作。

5.根据权利要求4所述的半导体存储装置，其中

所述第1条件包含所述第1串或所述第1锁存电路不良，

所述第2条件包含所述第2串或所述第2锁存电路不良。

6.根据权利要求2所述的半导体存储装置，还具备：

第10开关元件，包含与所述第8开关元件的第1端一起共通连接于所述第4开关元件的第2端的第1端、以及与所述第7开关元件的第2端及所述第9开关元件的第2端一起共通连接于所述第3开关元件的第1端的第2端；及

第11开关元件，包含与所述第9开关元件的第1端一起共通连接于所述第5开关元件的第2端的第1端、以及与所述第6开关元件的第2端及所述第8开关元件的第2端一起共通连接于所述第2开关元件的第1端的第2端。

7.根据权利要求6所述的半导体存储装置，还具备控制电路，

所述控制电路构成为执行并行访问所述第1锁存电路及所述第2锁存电路的第1动作、并行访问所述第2锁存电路及所述第3锁存电路的第2动作、以及并行访问所述第1锁存电路与所述第3锁存电路的第3动作，且

所述控制电路构成为如下，即，

在所述第1动作中，使所述第6开关元件与所述第7开关元件中的一个、及所述第8开关元件与所述第10开关元件中的一个为接通状态，并且使所述第6开关元件与所述第7开关元件中的另一个、所述第8开关元件与所述第10开关元件中的另一个、所述第9开关元件、以及所述第11开关元件为断开状态，

在所述第2动作中，使所述第8开关元件与所述第10开关元件中的一个、及所述第9开关元件与所述第11开关元件中的一个为接通状态，并且使所述第8开关元件与所述第10开关元件中的另一个、所述第9开关元件与所述第11开关元件中的另一个、所述第6开关元件、以及所述第7开关元件为断开状态，

在所述第3动作中，使所述第6开关元件与所述第7开关元件中的一个、及所述第9开关元件与所述第11开关元件中的一个为接通状态，并且使所述第6开关元件与所述第7开关元件中的另一个、所述第9开关元件与所述第11开关元件中的另一个、所述第8开关元件、以及所述第10开关元件为断开状态。

8.根据权利要求7所述的半导体存储装置，其中

所述控制电路构成为如下，即，

当满足第1条件时，将所述第1动作切换成所述第2动作，

当满足第2条件时，将所述第1动作切换成所述第3动作。

9.根据权利要求8所述的半导体存储装置，其中

所述第1条件包含所述第1串或所述第1锁存电路不良，

所述第2条件包含所述第2串或所述第2锁存电路不良。