CN101727979A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN101727979A
CN101727979A CN200910179225A CN200910179225A CN101727979A CN 101727979 A CN101727979 A CN 101727979A CN 200910179225 A CN200910179225 A CN 200910179225A CN 200910179225 A CN200910179225 A CN 200910179225A CN 101727979 A CN101727979 A CN 101727979A
Authority
CN
China
Prior art keywords
aforementioned
voltage
wiring
storage unit
electric current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910179225A
Other languages
English (en)
Other versions
CN101727979B (zh
Inventor
细野浩司
高濑觉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101727979A publication Critical patent/CN101727979A/zh
Application granted granted Critical
Publication of CN101727979B publication Critical patent/CN101727979B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及半导体存储装置。半导体存储装置具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而成，该存储单元通过串联连接整流元件与可变电阻元件而构成；控制电路，其以在选择存储单元上施加第1电位差的方式，在选择的第1布线上施加第1电压并且在选择的第2布线上施加第2电压，该选择存储单元配置于选择的第1布线及选择的第2布线的交叉部分处。控制电路具备：信号输出电路，其基于经由选择的第1布线及选择的第2布线流过选择存储单元的第1电流和参考电流，输出第1信号；电流保持电路，其在预定的期间，保持流过第1布线或与第1布线电连接的布线的第2电流。信号输出电路，基于由电流保持电路保持的第2电流，确定第1电流。控制电路，基于第1信号，停止第1电压向第1布线的施加。

Description

半导体存储装置
相关申请的交叉引用
本申请以2008年10月10日提交的在先日本专利申请No.2008-264319为基础并要求其优先权，该在先申请的全部内容通过引用的方式结合在此。
技术领域
本发明涉及半导体存储装置。
背景技术
近年来，作为闪速存储器的后继候补，电阻变化存储器受到关注。在此，在电阻变化存储装置中，除了以过渡金属氧化物为记录层而非易失性地存储其电阻值状态的狭义的电阻变化存储器(ReRAM：Resistive RAM)之外，还包括将硫属元素化物等用作记录层而利用其结晶状态(导体)与非结晶状态(绝缘体)的电阻值信息的相变存储器(PCRAM：Phase ChangeRAM)。
已知在电阻变化存储器的可变电阻元件中，存在2种类型的工作模式。其一为通过转换施加电压的极性而设定高电阻状态与低电阻状态的工作模式，其称为双极型。另一种并不转换施加电压的极性，而是通过对电压值与电压施加时间进行控制，可以进行高电阻状态与低电阻状态的设定的工作模式，其称为单极型。
为了实现高密度存储单元阵列，优选单极型。这是因为，在单极型的情况下，无需使用晶体管，而通过在位线及字线的交叉部分处重叠可变电阻元件和二极管等整流元件，就能够构成单元阵列。进而，通过三维地叠层排列这样的存储单元阵列，不会使单元阵列面积增大，便可以实现大容量(参照特表2002-541613号公报)。
在单极型的ReRAM的情况下，对于存储单元的数据写入，通过在可变电阻元件上短时间施加预定的电压而进行。由此，可变电阻元件从高电阻状态向低电阻状态变化。以下，将该使可变电阻元件从高电阻状态向低电阻状态变化的操作称为置位操作。另一方面，对于存储单元MC的数据擦除，通过对置位操作后的低电阻状态的可变电阻元件长时间施加比置位操作时低的预定的电压而进行。由此，可变电阻元件从低电阻状态向高电阻状态变化。以下，将该使可变电阻元件从低电阻状态向高电阻状态变化的操作称为复位操作。存储单元如果以例如高电阻状态为稳定状态(复位状态)而进行2值数据存储，则利用使复位状态变化为低电阻状态的置位操作进行数据的写入。
在复位操作时，若将因复位电流所流经的路径整体的寄生电阻引起的电压降低纳入考虑，则需要对包括可变电阻元件的存储单元施加比预定的电压大的电压。在此情况下，有可能在复位操作时所施加的电压会超过存储单元的置位操作所需要的电压，从而在复位操作完成后存储单元被错误地进行置位操作。
发明内容
本发明的一种方式的半导体存储装置，具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及控制电路，其以在配置于所选择的前述第1布线及所选择的前述第2布线的交叉部分处的选择存储单元上施加第1电位差的方式，在所选择的前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；前述控制电路具备：信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流是经由所选择的前述第1布线及所选择的前述第2布线流过前述选择存储单元的电流；以及电流保持电路，其在预定的期间，保持流过前述第1布线或与前述第1布线电连接的布线的第2电流；其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；前述控制电路，基于前述第1信号，停止前述第1电压向前述第1布线的施加。
本发明的另一方式的半导体存储装置，具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及控制电路，其以在配置于所选择的多条前述第1布线及所选择的前述第2布线的交叉部分处的多个选择存储单元上施加第1电位差的方式，在所选择的多条前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；前述控制电路具备：信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流是经由一条所选择的前述第1布线及一条所选择的前述第2布线流过前述选择存储单元的电流；以及电流保持电路，其在预定的期间，保持流过前述第1布线或与第1布线电连接的布线的第2电流；其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；前述控制电路，基于前述第1信号，停止电压对于一个选择存储单元的施加，另一方面基于前述第1信号，继续电压对于其他选择存储单元的施加。
本发明的又一方式的半导体存储装置，具备：存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及控制电路，其以在配置于所选择的多条前述第1布线及所选择的前述第2布线的交叉部分处的多个选择存储单元上施加第1电位差的方式，在所选择的多条前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；前述控制电路具备：信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流是经由一条所选择的前述第1布线及一条所选择的前述第2布线流过前述选择存储单元的电流；电流保持电路，其在预定的期间，保持流过前述第1布线或与第1布线电连接的布线的第2电流；以及检测电路，其在向所选择的多条前述第1布线及所选择的前述第2布线施加了前述第1电压及前述第2电压之后，读出多个前述选择存储单元的状态，并检测所读出的前述选择存储单元的电阻状态是否发生了变化；其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；前述控制电路，基于前述第1信号，停止电压相对于一个选择存储单元的施加，另一方面基于前述第1信号，继续电压相对于其他选择存储单元的施加，并且直至前述检测电路检测到全部的前述选择存储单元的电阻状态发生了变化的情况为止，重复前述第1电压及前述第2电压向前述第1布线及前述第2布线的施加。
附图说明
图1A是表示本发明的实施方式的电阻变化存储装置的存储单元阵列的图；
图1B是表示本发明的实施方式的电阻变化存储装置的施加于位线及字线上的电压施加状态的表；
图2A是表示本发明的实施方式的电阻变化存储装置的存储单元阵列中的电压施加状态的图；
图2B是表示本发明的实施方式的电阻变化存储装置的施加于位线及字线上的电压施加状态的表；
图3是表示本发明的实施方式的电阻变化存储装置的存储单元阵列的图；
图4是说明本发明的实施方式的电阻变化存储装置的存储单元的工作的图；
图5是关于在置位操作、复位操作、读出操作中，在存储单元MC中产生的电压及电流进行说明的图；
图6是关于在置位操作、复位操作、读出操作中，在存储单元MC中产生的电压及电流进行说明的图；
图7是关于在置位操作、复位操作、读出操作中，在存储单元MC中产生的电压及电流进行说明的图；
图8是表示本发明的第1实施方式的电阻变化存储装置的外围电路的结构的电路图；
图9是说明第1实施方式的数据控制电路的细节的电路图；
图10是说明第1实施方式的数据控制电路的细节的电路图；
图11A是说明第1实施方式的电阻变化存储装置中的读出操作的时序图；
图11B是说明第1实施方式的电阻变化存储装置中的读出操作的图；
图12A是说明第1实施方式的电阻变化存储装置中的置位操作的时序图；
图12B是说明第1实施方式的电阻变化存储装置中的置位操作的时序图；
图12C是说明第1实施方式的电阻变化存储装置中的置位操作的图；
图13是说明比较例的电阻变化存储装置中的复位操作的时序图；
图14A是说明第1实施方式的电阻变化存储装置中的复位操作的时序图；
图14B是说明第1实施方式的电阻变化存储装置中的复位操作的图；
图15是说明第2实施方式的数据控制电路20的细节的电路图；
图16是说明第2实施方式的电阻变化存储装置中的复位操作的时序图；
图17是说明第3实施方式的锁存数据检查电路的细节的电路图；
图18是说明第3实施方式的电阻变化存储装置中的自动置位操作的时序图；
图19是说明第3实施方式的电阻变化存储装置中的检验电流的图；以及
图20是说明第3实施方式的电阻变化存储装置中的自动复位操作的时序图。
具体实施方式
以下，参照附图关于本发明的实施方式进行说明。在本实施方式中，半导体存储装置作为具有存储单元阵列叠层而成的三维存储单元阵列结构的电阻变化存储装置而进行说明。但是，该结构完全是一例，本发明当然并非限定于此。
[第1实施方式]
(第1实施方式的半导体存储装置的结构)
图1A是表示本发明的第1实施方式的电阻变化存储装置的存储单元阵列100的布局的一部分的例子的图。单极型的电阻变化存储装置，如图1A所示，在互相交叉的位线BL及字线WL的各交叉部分处，配置电阻变化型的单位存储单元MC，该电阻变化型的单位存储单元MC是整流元件例如二极管Di与可变电阻元件VR串联连接而成的。在此，作为前提，以连接于二极管Di的阳极侧的信号线为位线BL，以连接于阴极侧的信号线为字线WL。并且，用图示的符号表示由二极管Di与可变电阻元件VR的串联连接形成的存储单元MC。在以下的例子中也是同样的。在此，构成存储单元MC的二极管Di及可变电阻元件VR的配置、极性也并不限定于图示的情况。图1A所示的存储单元阵列100，在位线BL的纵长方向(图1A中所示的y方向)及字线WL的纵长方向(图1A中所示的x方向)上，分别配置有例如1×103个单位存储单元MC，其排列为二维矩阵状。
可变电阻元件VR例如具有由电极/过渡金属氧化物/电极构成的结构等，其通过电压、电流、热等的施加条件造成金属氧化物的电阻值变化，将该电阻值不同的状态非易失性地存储为信息。作为该可变电阻元件VR，更具体地，能够采用：如硫属元素化物等通过结晶状态与非结晶状态的相转变而使电阻值发生变化的元件(PCRAM)；通过使金属阳离子析出而在电极间形成桥接(接触桥，コンタクティングブリッジ)、使析出的金属离子化而破坏桥接来使电阻值发生变化的元件(CBRAM：ConductiveBridging RAM，传导桥接RAM)；利用电压或者电流施加而电阻值发生变化的元件(ReRAM)(大致区分为根据被俘获到存在于电极表面的电荷陷阱中的电荷的存在与否引起电阻变化的元件、根据因氧缺失等引起的传导路径的存在与否引起电阻变化的元件)等。
在单极型的ReRAM的情况下，对于存储单元MC的数据写入，通过在可变电阻元件VR上，在10ns～100ns左右的时间内施加例如3.5V(若包括二极管Di的电压下降量则实际为4.5V左右)的电压、10nA左右的电流而进行。由此，可变电阻元件VR从高电阻状态向低电阻状态变化。以下，将该使可变电阻元件VR从高电阻状态向低电阻状态变化的操作称为置位操作。
另一方面，对于存储单元MC的数据擦除，通过对于置位操作后的低电阻状态的可变电阻元件VR，在500ns～2μs左右的时间内施加0.8V(若包括二极管Di的电压下降量则实际为1.8V左右)的电压、1μA～10μA左右的电流而进行。由此，可变电阻元件VR从低电阻状态向高电阻状态变化。以下，将该使可变电阻元件VR从低电阻状态向高电阻状态变化的操作称为复位操作。
存储单元MC，如果以例如高电阻状态为稳定状态(复位状态)而进行2值数据存储，则利用使复位状态变化为低电阻状态的置位操作进行数据的写入。
存储单元MC的读出操作，通过对可变电阻元件VR供给0.4V(若包括二极管Di的电压下降量则实际为1.4V左右)的电压，用读出放大器监视经由可变电阻元件VR流过的电流而进行。由此，判定可变电阻元件VR处于低电阻状态还是处于高电阻状态。还有，在1个存储单元MC可以保持2位的数据的情况下，在读出放大器中生成3种不同的参考电压，并对该参考电压与单元信号进行比较。
如图1B的表1所示，在电阻变化存储装置工作时，在存储单元阵列100的位线BL及字线WL上，存在4种电压施加状态。由此，在存储单元MC上也存在4种电压施加状态。以下，关于存储单元MC的电压施加状态，以置位操作时为例进行说明。在图1A中，选择位线BL及选择字线WL是位线BL10及字线WL10，其分别被施加电压Vset及电压0V。非选择位线BL及非选择字线WL是位线BL00、BL20及字线WL00、WL20，其分别被施加电压0V及电压Vset。
设与图1A所示的选择位线BL10及选择字线WL10的交叉部分连接的存储单元MC以下处于选择状态，用状态C0表示。对于处于选择状态C0的存储单元MC，从位线BL10(电压Vset)向字线WL10(电压0V)在二极管Di的正向上施加置位电压Vset。由此，在选择存储单元MC上施加电位差VSET从而可变电阻元件VR从高电阻状态向低电阻状态变化，从而完成置位操作。
设与图1A所示的选择位线BL10及非选择字线WL00、WL20的交叉部分连接的存储单元MC以下处于非选择状态，用状态C1表示。同样地，设与选择字线WL10及非选择位线BL00、BL20的交叉部分连接的存储单元MC以下处于非选择状态，用状态C2表示。在非选择字线WL00、WL20上，施加与选择位线BL10相同的电压(电压Vset)。同样地，在非选择位线BL00、BL20上，施加与选择字线WL10相同的电压(电压0V)。因此，在非选择状态C1、C2的存储单元MC上，不存在电位差，从而没有电流流过。
也设与图1A所示的非选择字线WL00、WL20及非选择位线BL00、BL20的交叉部分连接的存储单元MC以下处于非选择状态，用状态C3表示。对于处于非选择状态C3的存储单元MC，从非选择字线WL(电压Vset)向非选择位线BL(电压0V)在二极管Di的逆偏压方向上施加电压，从而成为在非选择存储单元MC上能够流过逆向泄漏电流Irev(0.1nA左右)的状态。因为在存储单元阵列100的位线方向(y方向)及字线方向(x方向)上分别配置有103个存储单元MC，所以处于有逆向泄漏电流Irev流过的非选择状态C3的存储单元MC的总数约为103×103＝106个。因而，逆向泄漏电流Irev的总计将为100μA左右。
这样，当在非选择状态C3的存储单元MC上有逆向泄漏电流Irev流过的情况下，需要使存储单元MC的工作中所需的预定量或预定量以上的电流流过位线BL、二极管Di、可变电阻元件VR、字线WL的路径。因此，因位线BL及字线WL的寄生电阻引起的电压下降将变大，从而存储单元阵列100的尺寸受到限制。若换言之，则由位线BL、字线WL等引起的电压下降成为决定工作余量的要素。并且，在使与同一字线WL连接的多个存储单元MC同时工作的情况下，流入字线WL的电流进一步增加，从而由字线WL引起的电压下降变大。因此，能够同时工作的存储单元数由于信号线所具有的寄生电阻而受限。
并且，在电阻变化存储装置中，需要在与选择位线BL相交叉的非选择字线WL的全部上施加非选择电压。从而，在与多条非选择字线WL连接的全部的非选择状态的存储单元MC的二极管Di上施加逆向偏置电压。尤其是，在与复位操作等相比需要高的电压的置位操作中，若置位电压变得比外部的电源电压高，则要用升压电路在非选择字线WL上施加电压，从而升压电路的消耗电流显著变大。即，必须考虑所容许的消耗电流而确定存储单元阵列100的尺寸、同时工作单元数等。
也就是说，若二极管Di的逆向泄漏电流特性差，则存储单元阵列100的尺寸和能够同时工作的存储单元数都会恶化。因为同时进行工作的存储单元的数量也影响到操作速度(例如复位操作速度等)，所以需要改善二极管的逆向泄漏特性。
图2A是表示本发明的第1实施方式的电阻变化存储装置的存储单元阵列100中的另一电压施加状态的图。在图2A中，对于具有与图1A同样的结构的位置附加同一符号，并省略其说明。图2A所示的存储单元阵列100，其在非选择位线BL及非选择字线WL上施加的电压与图1A所示的前一例的存储单元阵列100不同。
如图2B的表2所示，使在置位操作时、复位操作时等，在非选择字线WL上施加的电压从电压Vset、电压Vreset等变为电压Vset-Vα、Vreset-Vα。在此，电压Vα是例如0～0.5V左右的电压。并且，在非选择位线BL上，在置位操作时、复位操作时等，施加0～0.5V左右的电压Vβ。
当在非选择字线WL及非选择位线BL上施加了这样的电压的情况下，对于处于非选择状态C1的存储单元MC，从位线BL10(电压Vset)向字线WL00、WL20(电压Vset-Vα)在二极管Di的正向上施加电压Vα。并且，在非选择状态C1的存储单元MC上流过正向电流Ifwd1(例如0.1nA左右)。同样地，对于处于非选择状态C2的存储单元MC，从位线BL00、BL20(电压Vβ)向字线WL10(电压0V)在二极管Di的正向上施加电压Vβ，从而在非选择状态C2的存储单元MC上流过正向电流Ifwd2(例如0.1nA左右)。并且，对于处于非选择状态C3的存储单元MC，从非选择字线WL(电压Vset-Vα)向位线BL(电压Vβ)在二极管Di的逆偏压方向上施加电压。该逆偏压方向的电压，比图1B所示的状态缓和电压Vα+Vβ(例如1V左右)的量。因此，在非选择状态C3的存储单元MC上流过的逆向泄漏电流Irev例如为0.1pA左右。
因为在存储单元阵列100的位线方向(y方向)及字线方向(x方向)上分别配置有103个存储单元，所以处于有正向电流Ifwd1、Ifwd2流过的非选择状态C1、C2的存储单元MC的总数约为2×103个。因而，正向电流Ifwd1、Ifwd2的总计将为0.2μA左右。并且，因为处于有逆向泄漏电流Irev流过的非选择状态C3的存储单元MC的总数约为103×103＝106个，所以逆向泄漏电流Irev的总计将为0.1μA左右。因而，流过存储单元阵列100的整体的正向电流Ifwd1、Ifwd2及逆向泄漏电流Irev的总计将为0.3μA左右。如果采用图2B所示的电压的施加方法，则与图1B所示的例子相比，能够降低流过存储单元阵列100的整体的电流量。
这样的电压施加方法，因为如果不降低二极管的逆向泄漏电流，则将仅会增加不必要的消耗电流，所以需要考虑综合的泄漏电流的降低的效果而确定电压Vα、Vβ的值。在二极管的逆向泄漏电流与上述的例子不同的情况下，将电压Vα、Vβ的值分别设定为0，能够形成为图1B所示的电压施加方法。在本实施方式的电阻变化存储器中，能够采用图1B所示的电压施加方法及图2B所示的电压施加方法的任意一种。
在此，关于3维地叠层电阻变化存储装置的存储单元阵列100而成的结构进行说明。图3是表示在3维方向(图3所示的z方向)上叠层而成的存储单元阵列100的结构的例子。图3的存储单元阵列100，是将图1A、图2A所示的存储单元阵列100叠层了2层的量而成的结构。
第1层的存储单元阵列100由设置于最下层的第1布线层的字线WL00～WL20、设置于第2布线层的位线BL00～BL20及配置于字线WL00～WL20与位线BL00～BL20的交叉部分处的存储单元MC构成。第2层的存储单元阵列100由位线BL00～BL20、设置于第3布线层的字线WL01～WL21及配置于位线BL00～BL20与字线WL01～WL21的交叉部分处的存储单元MC构成。在图3所示的存储单元阵列100中，成为在上下两层之间共享位线BL00～BL20的形式。在与图1A及图2A所示的存储单元阵列100同样，使单元电流Icell从选择位线BL流至选择字线WL而执行各种操作的情况下，二极管Di的方向在第1层的存储单元阵列100与第2层的存储单元阵列100中相反。在该例中，选择位线BL及选择字线WL也是位线BL10及字线WL10，其在置位操作时分别被施加电压Vset及电压0V。并且，将在非选择字线WL上施加的电压设定为电压Vset-Vα，在非选择位线BL上施加电压Vβ。
在图3中，所示出的是在纵向方向(z方向)上2层的量地形成存储单元阵列100而得到的例子。在进一步增加叠层数的情况下，既可以使设置于第3布线层的字线WL作为上层的存储单元阵列100的字线WL而共享，也可以以夹持层间绝缘膜而进一步叠加与图3同样的存储单元阵列100的方式构成。或者，也可以将图2A所示的1层存储单元阵列100隔着层间绝缘膜叠加于上方。
在此，与在上下叠层的存储单元阵列100间共享位线BL、字线WL等的方式相应地，与之附随的存储单元MC的数量增加，从而前述的二极管Di的逆向泄漏电流Irev增加。虽然图3示出的是叠层2层存储单元阵列100而得到的例子，但是因为共享位线BL，所以处于有逆向泄漏电流Irev流过的非选择状态C3的存储单元MC的数量，相比于图2A的例子约为2倍。但是，如果采用图2B所示的电压施加方法，则能够降低处于该非选择状态C3的存储单元MC的逆向泄漏电流Irev。并且，在叠层存储单元阵列的例子中，根据二极管的逆向泄漏电流的特性，也可以采用如图1B所示的那样的电压施加方法。
接下来，关于在电阻变化装置的置位操作、复位操作、读出操作时，在选择状态的存储单元MC中产生的电压及电流，使用图4～图7进行说明。
图4是配置于一条位线BL与一条字线WL的交叉部分处的一个存储单元MC的电流路径的简略图。在位线BL的一端，连接有位线选择晶体管4，在字线WL的一端，连接有字线选择晶体管5。还有，图4中所示的电阻RBL、RWL是位线BL、字线WL的寄生电阻。位线选择晶体管4的另一端经由寄生电阻R1连接至布线节点DSA，布线节点DSA连接至数据控制电路(未图示)。并且，字线选择晶体管5的另一端经由寄生电阻R2、未图示的接地用晶体管的导通(ォン)电阻与接地端子VSS连接。
在此，以存储单元MC的一端的节点O1的电位Vw为基准(Vw＝0V)，将可变电阻元件VR与二极管Di之间的节点O2的电位设定为Vcell，将二极管Di的阳极侧的节点O3的电位设定为Vbl，在图5中示出置位、复位及读出操作的操作点分析图。在图5中，在可变电阻元件VR的复位状态(高电阻状态Roff)与置位状态(低电阻状态Ron)下的电压-电流特性(V＝IR)上，重叠二极管Di的负载曲线L10、11、12而进行表示。并且，图5的横轴为电压Vcell，纵轴为单元电流Icell。
首先，在置位操作中，若作为节点O3的电位Vbl＝Vset而绘制流过存储单元MC的电流，则操作点为P_set。该操作点是用于将高电阻状态Roff(“1”数据)的存储单元改变为低电阻状态Ron(“0”数据)的操作点，是置位操作完成之前的操作点。操作点P_set需要能够设定在这样的位置处：超过能够置位全部的存储单元MC的电压(V_set_max)。
接下来，在复位操作中，若设定节点O3的电位Vbl＝Vreset，则操作点成为图5所示的点P_rst。该操作点P_rst是用于将低电阻状态Ron(“0”数据)的存储单元改变为高电阻状态Roff(“1”数据)的操作点，需要能够设定在这样的位置处：超过能够复位全部的存储单元MC的电流(I_reset_max)。
还有，在读出操作中，若设定节点O3的电位Vbl＝Vread，则操作点成为Pr0或Pr1。从而，利用区分此时流过的单元电流Ion(“0”单元)与Ioff(“1”单元)的判定电流Ith，能够判定数据为“0”还是为“1”。
接下来，利用图6与图7说明复位操作、置位操作各自中的问题。
在图6中，示出置位操作时的置位操作完成前后的操作点。在存储单元MC的可变电阻元件VR处于高电阻状态Roff的情况下，操作点处于P_set的位置。其后，在置位操作完成从而变化为低电阻状态Ron之后，对流过存储单元MC的电流进行控制，以使操作点不在点P_err_rst而变化为Pset’。这是因为，由于操作点P_err_rst处于超过电流I_reset_min的位置处，所以当在该操作点上继续操作的情况下，有可能会在刚置位完成之后再错误地被进行复位(被误复位)。因此，以置位操作后的操作点不变为操作点P_err_rst的方式，在供给置位电压Vset的电路中插入电流钳位电路，不使钳位电流Iclamp以上的电流流过存储单元。如果该钳位电流Iclamp被设定为比存储单元MC的复位操作所需的电流I_reset_min小，则被误复位的可能性变得非常小。
接下来，在图7中，示出复位操作中的复位操作完成前后的操作点。在复位操作中，操作点，在从低电阻状态Ron(复位完成前)下的Prst变化为高电阻状态Roff(复位完成后)之后，移动到Prst’。在此，为了进行复位操作，为了设定超过复位所需要的电流I_reset_max的操作点，需要在位线BL上施加Vreset。此时，若复位电位流过的电流路径整体的寄生电阻大，则流过二极管Di的电流的特性由负载曲线L11’表示。负载曲线L11是复位电位流过的电流路径整体的寄生电阻小的情况下的负载曲线。实际上，需要供给比Vreset高的电压Vreset’作为电流路径的最大电位差。这样，复位完成后的操作点将成为P_err_rst。因为该操作点P_err_rst超过用于存储单元的置位操作的电压V_set_min，所以有可能在刚复位操作完成之后存储单元MC再错误地被进行置位(被误置位)。
以下，关于有效地抑制这样的存储单元的复位操作后的误置位的发生的电阻变化存储装置的实施方式进行说明。
本实施方式的电阻变化存储装置的外围电路的结构示于图8。在此，代表性地示出了上述的存储单元MC排列而成的2个存储单元阵列(以下，称为存储块MAT)MATa、MATb。在本实施方式中，既可以仅对于1个存储块MATa执行操作，也可以使多个存储块MATa、MATb同时工作。或者，也可以在一次地址指定、工作起动等之后，以预定的顺序使多个存储块MATa、MATb依次工作。
外围电路包括数据控制电路20、列译码器60、非选择位线驱动电路70、全局行译码器80、局部行译码器90、非选择字线驱动电路110、块译码器120、锁存数据检查电路130、地址寄存器140、数据输入输出缓冲器150、控制电路160、电压生成电路170及状态电路180。还有，在图8中，如列译码器60、局部行译码器90那样，每一存储块MAT所必要的结构，用下标a、b来区别。
位线BL经由位线选择晶体管4-1～4-3连接至数据控制电路20。如后所述，数据控制电路20具备对读出的数据进行检测的读出放大电路SA、暂时保存所读出的数据及写入数据的锁存电路LT以及复位脉冲控制电路RSTCTL。位线BL并且也连接至非选择电压供给晶体管6-1～6-3。在位线BL为非选择的情况下，位线BL经由非选择电压供给晶体管6-1～6-3连接至非选择位线驱动电路70，与操作相应地被供给预定的非选择位线电压。
并且，字线WL经由字线选择晶体管5-1～5-3连接至局部行译码器90。字线WL并且也连接至非选择电压供给晶体管7-1～7-3。在字线WL为非选择的情况下，字线WL经由非选择电压供给晶体管7-1～7-3连接至非选择字线驱动电路110，与操作相应地被供给预定的非选择字线电压。
在该图8中，行译码器被形成为全局行译码器80和附随于各存储块MATa、MATb的局部行译码器90的分层结构，利用该分层结构的行译码器来进行字线选择。还有，在该图8的行译码器中，字线选择晶体管5-1～5-3与非选择电压供给晶体管7-1～7-3两者都由NMOS晶体管构成。在此情况下，全局行译码器80的输出信号，虽然图示省略，但是为了各个晶体管的栅驱动用而为互补信号。同样地，位线选择晶体管4-1～4-3与非选择电压供给晶体管6-1～6-3也都是NMOS晶体管，并且从列译码器60输出对各个晶体管的栅进行控制的2个互补信号。
还有，位线选择晶体管4-1～4-3及非选择电压供给晶体管7-1～7-3也可以为PMOS晶体管。在该情况下，从列译码器60及全局行译码器80输出的译码信号也可以不是互补信号而是单个信号。能否在位线选择部及字线选择部中使用PMOS晶体管，根据传送的所需的某一电压是否比PMOS晶体管的阈值电压充分高而确定。
在位线选择部中，在将位线选择晶体管4-1～4-3形成为PMOS晶体管的情况下，输出至位线的电压必须为在PMOS晶体管的阈值电压Vth上加上余量而得到的值或以上。读出时的选择位线电压变得最低的，是读出操作时的Vread。例如，若在PMOS晶体管的阈值电压Vth(-0.7～-1V左右)上加上作为余量的0.4V，则成为1.4V或以上，如果这在读出时的操作设定中不成问题，则可以实现PMOS晶体管化。
并且，在字线选择部中，能够将非选择电压供给晶体管7-1～7-3形成为PMOS晶体管。输出至非选择字线WL的电压的最小值为读出操作时的Vread。因为在非选择字线WL上施加的电压可以比在选择位线BL上施加的读出电压Vread高，所以非选择电压供给晶体管7-1～7-3的PMOS晶体管化比位线选择部容易。以下，虽然在本实施方式中，将位线选择晶体管4-1～4-3、非选择电压供给晶体管7-1～7-3作为NMOS晶体管进行说明，但是并非限定于此。
块译码器120是用于选择存储块MAT的译码器。在非选择的存储块MAT中，只要不与相邻的存储块MAT共享位线BL及字线WL，则位线BL、字线WL都能够设定为0V。在存储块MATa被选择而存储块MATb为非选择的情况下，块译码器120a输出选择状态的译码信号MATSEL＝H，块译码器120b输出非选择状态的译码信号MATSEL＝L。由此，在选择存储块MATa侧的位线BL、字线WL等上，进行由读出及置位操作、复位操作等进行的数据改写所需的上述的电压控制。
另一方面，在非选择存储块MATb侧，只要不与相邻的存储块MAT共享位线BL及字线WL，则接受块译码器120b的输出信号，局部行译码器90b的输出全都为0V，非选择字线驱动电路110b的输出也全都为0V。并且控制为，数据控制电路20b的输出信号(节点DSA的电位)也为0V，非选择位线驱动电路70b的输出也全都为0V。当然，也可以将存储块MATa、MATb同时设定为选择状态。
列译码器60、全局行译码器80、局部行译码器90及块译码器120，基于从地址寄存器140供给的地址数据进行工作。在此，虽然未示出细节，但是与其他通常的存储装置同样，在地址寄存器140与各种译码器之间能够适宜组入预译码电路、暂时锁存地址的缓冲器等适于实施方式的电路。
数据输入输出缓冲器150对芯片外部与直至数据控制电路20的锁存电路LT为止的芯片内部的电路之间的数据的交换进行中继，并根据需要暂时保存数据。其也可以如NAND型闪速存储器那样，是命令、地址等也经由该数据输入输出缓冲器150被获取到芯片内部那样的电路结构。并且，数据的改写、读出等操作由从控制电路160输出的各种控制信号、由电压生成电路17输出的电压等进行控制。作为在这些操作控制中起辅助作用的电路，设置有锁存数据检查电路130及状态电路180。它们具有：检测在数据控制电路内的数据锁存器中保存的数据是否成为预定的状态，并反馈给控制电路160的功能；能够向芯片外部输出数据改写操作的成功/失败结果。
接下来，参照图9说明数据控制电路20的细节。如前所述，数据控制电路20由读出放大电路SA、锁存电路LT、复位脉冲控制电路RSTCTL所大致构成。
读出放大电路SA具备钳位晶体管21、差动放大器22。钳位晶体管21其一端连接至节点DSA，另一端连接至差动放大器22的反相输入端子(读出节点NSEN)。节点DSA虽然在图9中省略了图示，但是其经由前述的位线选择晶体管4连接至位线BL。在差动放大器22的非反相输入端子上，被供给参考电位VREF_R。
还有，在节点DSA与接地端子(或VUB端子(被施加0V～二极管的正向电压Vf(～0.6V左右)的端子))之间，连接有电容器35、NMOS晶体管36。NMOS晶体管36具有以下功能：通过后述的短路信号G_GND被输入至其栅上，将节点DSA放电至接地电位(或VUB端子的电位)。
并且，在读出节点NSEN上，连接有由NMOS晶体管32a、32b、PMOS晶体管33a、34a、33b、34b构成的电流反射镜电路CM。由PMOS晶体管33a、34a、33b、34b构成具有开关控制功能的电流反射镜电路，并且NMOS晶体管32a、32b并联连接在PMOS晶体管34a与接地端子之间，由此在电流反射镜电路上供给电流。NMOS晶体管32a，在向节点DSA输入参考电流的情况下，基于信号G_IREF_R而导通；NMOS晶体管32b，在如后所述进行向选择位线BL的预充电的情况下，基于信号PRECHG而导通。
读出放大电路SA的基本工作如下。边用钳位晶体管21对位线BL的电位进行钳位，边使单元电流Icell流过选择存储单元MC。从电流反射镜电路CM向读出节点NSEN流入参考电流。利用差动放大器22判定由该单元电流Icell与参考电流的差形成的读出节点NSEN的电位的变化。
差动放大器22的输出，作为读出放大电路SA的输出，被获取到锁存电路LT中。锁存电路LT，通过交叉耦合时钟控制的反相器27a与27b而构成。还有，将时钟控制的反相器27a的输入端子定义为节点DC，将输出端子定义为节点DCn。在锁存电路LT的节点DC、DCn上，连接NMOS晶体管28a、28b，锁存电路LT的数据，根据被输入至晶体管28a、28b的栅的信号DTS，而被输出至数据线DQ、DQn。
NMOS晶体管26a，根据栅信号RST_U，将节点DC置位为“H”电平。相反，晶体管26b，根据栅信号SET_ALL，将节点DC置位为“L”电平。
在节点DC上，还连接有用于将差动放大器22的输出获取到锁存电路LT中、串联连接的2个PMOS晶体管24、25。差动放大器22的输出信号经由数据传送电路23被输入至PMOS晶体管24的栅GP。PMOS晶体管25连接于PMOS晶体管24的源与电源端子(与锁存电路LT的电源端子相同)之间，当栅信号STRBn成为“L”电平时，能够将节点DC改变为“H”电平。即，如果节点GP为“L”电平，则能够将节点DC改变为“H”电平，如果节点GP为“H”电平，则节点DC保持先前的状态。
接下来，进行用于使位线BL的控制反映锁存电路LT的状态的电压控制电路CTRL的结构的说明。电压控制电路CTRL具备NOR门29a、反相器29b、NAND门29c、NOR门29d、反相器29e、电平转换器30、NAND门31a、反相器31b、反相器53a、NAND门53b及电平转换器54。
NOR门29a、反相器29b作为逻辑门部而起作用，该逻辑门部在信号RVFY为“H”电平时(即读出操作执行时，检验操作执行时(以下，称为“读出类操作”))，不使锁存电路LT的输出影响位线BL的控制。即，成为这样的结构：虽然在NOR门29a的输入端子的一个上连接着节点DCn，但是通过将信号RVFY设定为“H”电平，可忽视该节点DCn的状态。即，在读出类操作中，并不依赖于在锁存电路LT中保存的数据，而能够用由信号RVFY确定的预定的数据控制电路20进行读出操作。
如图8所示，该半导体存储装置由多个数据控制电路20构成，各个数据控制电路20的信号RVFY能够形成为根据例如地址、数据输入输出端子I/O等被分组了的信号(例如RVFY_a、RVFY_b)。如果将这些信号在全部的数据控制电路20中设定为相同，则全部的数据控制电路20将被激活而进行读出类操作。例如，如果分别地控制信号RVFY_a和信号RVFY_b，则可仅使被输入了信号RVFY_a的数据控制电路20被激活，而RVFY_b并不工作等，能够仅使被输入了预定的信号的数据控制电路20激活。这样设定的理由是因为，优选：使检验操作与读出操作在尽可能相同的条件下工作。并且，关于信号RVFY的分组，是因为要能够限制被激活的数据控制电路20的数量，同时调整从位线流入字线的电流量。但是，另一方面，只要不将信号RVFY设定为“H”，则基于该信号RVFY所实现的控制也能够设定为基于锁存电路LT的数据的操作。
反相器29b的输出信号DCOUTn与信号MATSEL一同输入至NAND门29c。信号MATSEL是在待机状态、存储块MAT为非选择时等，变成“L”电平的信号。若信号MATSEL为“L”电平，则经由电平转换器30，信号G_PCM1及G_PCM2被设定为“H”电平，由此PMOS晶体管33a、34b及43a、43b变为截止，从而对节点DSA进行充电的路径被切断。并且，经由NAND门31a及反相器31b，信号G_GND被设定为“H”，从而NMOS晶体管36成为导通状态，成为将节点DSA放电至接地电位或VUB端子的电位的状态。
并且，NAND门29c的输出信号CTL_P及NAND门53b的输出信号CTL_P2，成为NAND门31a的输入信号。NAND门31a的输出信号进而输入至反相器31b，反相器31b输出前述的信号G_GND。在信号CTL_P与信号CTL_P2双方都被设定为“H”电平的情况下，信号G_GND由NAND门29e的输出信号所控制，该信号G_GND是对节点DSA的放电工作进行控制的信号。
还有，电平转换器30，如图9所示，是连接例如NMOS晶体管30a、30c、PMOS晶体管30d、30e及反相器30b而构成的电路。在电源端子与接地端子之间分别连接晶体管30a与30d、晶体管30c与30e，并交叉连接晶体管30d与30e的栅及漏而构成。晶体管30a的栅被设定为电平转换器30的输入端子。晶体管30c的栅经由反相器30b连接至输入端子。
从该电平转换器30的输出端子OUT输出的输出信号G_PCM1的振幅，为电平转换后的电压V_BST。电平转换前的电源，虽然在此并未图示，但是与反相器30b的电源相同(例如Vdd)。在电平转换器30的输入端子IN上，输入前述的信号CTL_P，信号V_SEL对应于前述的电压V_BST。电平变换器54也为与电平转换器30相同的电路结构。电平转换器54的输出G_PCM2对成为后述的复位脉冲控制电路RSTCTL的充电通路的开关的P沟道晶体管进行控制。
接下来，关于数据控制电路20的复位脉冲控制电路RSTCTL的电路结构的细节，参照图10进行说明。复位脉冲控制电路RSTCTL由复位电压设定电路VRSTC、电流保持电路IMEM及信号输出电路SOUT构成。复位脉冲控制电路RSTCTL，作为整体具有以下功能：对于连接了被执行复位操作的选择存储单元MC的节点DSA，施加具有复位操作所需的预定电流及预定电压的复位脉冲。
(复位电压设定电路VRSTC的结构)
复位电压设定电路VRSTC是将连接至节点DSA的位线BL的电压设定为复位电压Vreset的电路。复位电压设定电路VRSTC具备在反相输入端子上被供给复位电压Vreset的差动放大器41。在差动放大器41的非反相输入端子上，连接节点DSA，并被供给位线BL的电位。在差动放大器41的输出节点OUTamp上，连接着由PMOS晶体管44a、44b、43a、43b构成的电流反射镜电路。如图10所示，在被进行电流反射镜连接的PMOS晶体管44a、44b的栅上，连接着输出节点OUTamp。PMOS晶体管43a、43b为复位脉冲的输出开关，其根据在图9中说明的锁存电路LT的数据，初始被进行导通/截止控制。当在导通状态下向存储单元MC施加复位脉冲从而使之变化为高电阻状态Roff的情况下，基于后述的电流检测结果的栅信号G_PCM2变成“H”电平，从而PMOS晶体管43a、43b成为截止状态。在信号G_PCM2为“L”电平的情况下，PMOS晶体管43a、43b导通，从而继续施加复位电压。复位电压设定电路VRSTC以复位电压Vreset为参考电压，利用电源VSELH将节点DSA的电位保持为电压Vreset。
在此，在复位操作时流过位线BL的电流Ireset+Ifwd，是使选择存储单元MC进行复位操作的复位电流Ireset与流过图2A及图3所示的非选择单元MC的正向电流Ifwd相加而得到的电流。
在复位电压设定电路VRSTC中，连接至输出节点OUTamp的PMOS晶体管42是在复位电压设定电路VRSTC停止期间将输出节点OUTamp保持为预定的电压的上拉晶体管。并且，在电流反射镜电路的PMOS晶体管44a与接地端子之间，串联连接有NMOS晶体管45a、45b。NMOS晶体管45a、45b，通过信号RESET_P及为了预定的恒定电流控制而准备的信号IREF_BLD被输入至其栅而导通，从而使电流Ibld流至接地端子，并使输出至节点DSA的复位电压Vreset稳定。信号RESET_P如前所述，是在进行复位操作的情况下上升为“H”电平的信号。
在此，在对于节点DSA施加复位电压Vreset时，流过NMOS晶体管44a的电流是经由节点DSA流至位线BL的电流Ireset+Ifwd与经由NMOS晶体管45a、45b流至接地端子的电流Ibld相加而成的电流。利用由PMOS晶体管44a、44b构成的电流反射镜电路，该复位操作时的电流被反射至节点CM1侧。即，在与PMOS晶体管44b的漏端子连接的节点CM1上，流过当节点DSA被设定为复位电压Vreset时所流动的电流Ibld+(Ireset+Ifwd)。
(电流保持电路IMEM的结构)
电流保持电路IMEM连接于节点CM1。NMOS晶体管46a、46b并联地连接至节点CM1，晶体管46b的源与晶体管46a的栅端子GBK连接。并且，晶体管46b的源与NMOS晶体管46c的漏连接，晶体管46c的源接地。作为电容器而起作用的NMOS晶体管46d的栅连接至栅端子GBK，其源及漏都接地。
在晶体管46c根据信号GRST变成截止状态时，晶体管46a成为在由晶体管46b传送至栅端子GBK的电压下使来自节点CM1的电流流过的电流通路。
在晶体管46b的栅上，输入信号GTRN。在信号GTRN的电压比电压VCM1(节点CM1的电位)+Vtn(将电压VCM1的基板偏压效应考虑在内了的晶体管46b的阈值电压)充分高的情况下，栅端子GBK的电位与节点CM1成为相同电位。此时，晶体管46a成为二极管电连接的状态。并且，通过即使在将预定定时下的节点CM1的电位传送至栅端子GBK之后，也保持晶体管46c的截止状态不变，能够在该预定定时下使经由晶体管46a从节点CM1流向接地端子的电流持续流动。即，晶体管46a～46d为这样的电路：在预定的定时下暂时存储流过节点CM1的电流，并且在之后也使之持续流动。通过采用该电流保持电路IMEM，能够使在向选择存储单元MC施加复位电压VRESET之前流过节点CM1的电流，在之后的复位操作时也持续流动。
(信号输出电路SOUT的结构)
信号输出电路SOUT也连接至节点CM1。NMOS晶体管47a、47b为共同被信号DET1所控制的开关。并且，晶体管48a、48b为电流反射镜电路，其将流至晶体管48a侧的电流反射至与晶体管47b连接的节点CM2侧。
在节点CM2上，连接有由PMOS晶体管49a、49b构成的电流反射镜电路。在此，晶体管49b侧的栅与漏共同被进行二极管连接，在晶体管49b的漏上，串联地连接有NMOS晶体管50a、50b。晶体管50a为由信号DET1进行控制的开关，晶体管50b是设定参考电流Irefrst的晶体管，该参考电流Irefrst判定流至位线BL的复位电流Ireset的变化。晶体管50b基于信号GIrefrst而导通。信号GIrefrst为能够以晶体管50b的晶体管尺寸使参考电流Irefrst流过的预定的电压。
在信号输出电路SOUT中，若根据信号DET1而晶体管47a、47b、50a变成导通状态，则在由晶体管48a、48b构成的电流通路中，将有流过节点CM1的电流流动，该电流被反射至节点CM2。并且，在晶体管50a、50b上，流过参考电流Irefrst。节点CM2是用于这样的工作的节点：对用于该复位操作判定的参考电流Irefrst与流过节点DSA的电流进行比较。用NAND门51a判定流过节点CM2的电流，并从反相器51b输出信号FLGRST。
在NAND门51a上，输入信号DET2作为使能信号。信号FLGRST，当为“H”电平时，表示处于复位完成了的状态。信号FLGRST经由反相器53a输入至NAND门53b，该NAND门53b控制节点DSA的电压。与此同时，在NAND门53a上，输入信号DCOUTn、信号MATSEL及信号RESET_P。当NAND门53b的输出信号CTL_P2为“L”电平时，经由电平转换器54而将信号G_PCM2设定为“L”电平，从而可以向节点DSA施加复位电压。反之，当信号CTL_P2为“H”电平时，将信号G_PCM2设定为“H”电平，从而使PMOS晶体管43a及43b截止，并且经由NAND门31a、反相器31b而将G_GND设定为“H”电平，从而利用晶体管36对节点DSA进行放电。
(复位脉冲控制电路RSTCTL的工作)
该复位脉冲控制电路RSTCTL是在复位操作时在位线BL上施加复位电压Vreset的电路，其具有这样的功能：以流过选择位线BL的电流的变化检测存储单元的复位完成了的情况，从而自动地停止复位电压施加。
存储单元MC，虽然在复位操作前处于有数μA以上的电流流过的状态，但是若复位操作完成而变化为高电阻状态，则可变电阻元件VR的电阻值将变化为100MΩ左右从而几乎无电流流过。但是，没有电流流过的仅是选择存储单元MC，在采用了如图2A所示的缓和二极管的逆向泄漏电流Irev那样的电压施加方式的情况下，在存储块MAT上将流过恒定的正向电流Ifwd。并且，本实施方式的复位脉冲控制电路RSTCTL，为了使复位电压Vreset稳定，有意地使从节点DSA至接地端子流过电流Ibld。本实施方式的复位脉冲控制电路RSTCTL，这样即使在选择位线BL上包括流过选择存储单元MC的电流以外的背景电流，也能够检测选择存储单元的电流变化。
在采用图2A所示的电压施加方法所进行的存储单元MC的复位操作中，首先在全部的字线WL上施加电压Vreset-Vα。其后，在选择位线上施加复位电压Vreset。在该状态下，在非选择状态的存储单元上，流过正向电流Ifwd。在此，电流保持电路IMEM的NMOS晶体管46a的电流通路，是使激活晶体管47a的电流通路之前的电流持续流动的电流通路。在正向电流Ifwd流过非选择状态的存储单元期间，将信号DET1设定为“L”电平，从而将信号输出电路SOUT设定为截止状态。此时，在NMOS晶体管46a的电流通路中，流过以下的电流：经由位线BL流至选择存储单元MC以外的非选择存储单元的正向电流Ifwd，和从晶体管45a、45b泄漏的电流Ibld。但是，也可以采用图1B所示的电压施加方法形成为不使正向电流Ifwd流过的操作。
此后，使选择字线WL的电位下降至0V，从而对于选择存储单元MC执行复位操作。在此，将信号DET1设定为“H”电平，从而使得在晶体管47a、48a的电流通路中流过这样的电流：该电流流过节点CM1。
此时，将信号GTRN设定为“L”电平。在此，优选：晶体管46a与一般用于电流反射镜电路的晶体管尺寸同样地，形成为充分抑制了沟道长度调制效应的尺寸。即，若栅电压被确定，则能够在宽范围的漏电压区域，减小流过晶体管46a的电流量的变化。从而，即使将信号GTRN设定为“L”电平，也能够通过作为电容器的晶体管46d保持节点GBK的电位，从而使NMOS晶体管46a持续流过电流Ifwd+Ibld。因此，晶体管47a、48a的电流通路作为以下的电流通路而起作用：在复位操作时，在经由节点DSA流至位线BL的电流Ibld+(Ireset+Ifwd)之中，使流至选择存储单元MC的复位电流Ireset流过。
也就是说，将不使复位电流流过选择存储单元MC的状态的电流存储于电流保持电路IMEM的晶体管46a侧的电流通路中。其后，通过使复位电流Ireset开始流过选择存储单元MC，能够仅使流过选择存储单元MC的复位电流Ireset流过信号输出电路SOUT的晶体管47a侧的电流通路。
如果采用本实施方式的复位脉冲控制电路RSTCTL，则在复位操作时从复位电压设定电路VRSTC被反射至节点CM1的电流之中，仅用于选择存储单元MC的复位操作的复位电流Ireset流至信号输出电路SOUT侧。信号输出电路SOUT能够基于该复位电流Ireset，检测存储单元MC的电阻状态，并对复位脉冲控制电路RSTCTL的工作进行控制。即，在复位电流Ireset流过的情况下，信号CTL_P2及信号G_PCM2成为“L”电平，从而在选择存储单元MC上继续施加复位电压Vreset。另一方面，在没有复位电流Ireset流过的情况下，对于选择存储单元MC的复位操作完成，从而信号CTL_P2及信号G_PCM2成为“H”电平，停止复位电压Vreset的施加。
(第1实施方式的半导体存储装置的各操作)
接下来，关于本实施方式的电阻变化存储装置的读出操作、置位操作及复位操作，参照图11A～图14B进行说明。
(电阻变化存储装置的读出操作)
图11A是电阻变化存储装置的读出操作时的时序图，图11B所示的表3，示出了读出操作时的特定的定时下的几个节点的状态。在读出操作中，如图2B的表2所示，在选择位线BL上施加读出电压Vread。于是，与存储单元MC的电阻状态相应地，基于图5中所示的二个操作点Pr0、Pr1的单元电流Ion、Ioff流过。从而，以其中间的电流作为读出的判定电流Ith而进行读出操作。在本实施方式中，以直至将通过读出操作所读出的数据保存在锁存电路LT中为止作为读出操作。
首先，在进行读出操作之前，将锁存电路LT设定为用于读出操作的初始状态。即，将信号SEL_ALL设定为“H”电平，从而将锁存电路LT的节点DC设定为“L”电平(参照图11B的表3)。并且。将表示读出操作的执行的信号RVFY_P设定为“H”电平，从而进行读出操作。
如图11A所示，首先，在时刻r0，在包括选择存储单元MC的存储块MAT中，在选择字线WL和非选择字线WL上共同施加读出电压Vread。
接下来，在时刻r1，将选择位线BL预充电至读出电压Vread。并且，与选择位线连接的读出节点NSEN也与选择位线BL同时被进行预充电。在此，非选择存储单元MC因为不与选择位线BL连接，所以并不被预充电(参照图11B的表3)。与图9所示的节点DSA连接的位线BL的电压，由在NMOS晶体管21的栅上施加的钳位电压BLCLAMP所控制。因此，在时刻r1，将信号RVFY_P设定为“H”电平，从而将晶体管36设定为非导通状态，同时将钳位电压BLCLAMP设定为Vread+Vtn。在此，电压Vtn是这样的电压，其相当于将读出电压Vread的基板偏压效应考虑在内而得到的晶体管21的阈值电压。
接下来，在时刻r1～r2期间，将信号PRECHG设定为“H”电平。由此，使NMOS晶体管32b导通，使经由钳位晶体管21对读出节点NSEN进行预充电的供给电流增加，从而能够快速进行向选择位线BL的预充电。此时，NMOS晶体管32a侧，流过读出判定所需的参考电流IREF_R。
接下来，在时刻r2，使预充电信号PRECHG下降，并且将选择字线WL放电至0V。由此，字线WL及位线BL的状态变成如图2B的表2所示。从选择位线BL向选择字线WL，流过与单元的电阻状态相应的电流。在此，在选择存储单元MC为高电阻状态(Roff)的情况下，选择位线BL的电位保持为Vread。另一方面，在选择存储单元MC为低电阻状态(Ron)的情况下，在选择存储单元MC上流过单元电流Icell，并且选择位线BL的电位稍微下降。
时刻r2～r3的时间成为实质的数据读出时间。读出节点NSEN根据参考电流IREF_R与流过单元的单元电流Icell之差，逐渐放电，从而电位下降。数据的读出通过以下过程而进行：判定在时刻r2充电至读出节点NSEN的电容(电容器35及寄生电容)的电荷，至时刻r3为止是否放电至预定的电位(参考电位VREF_R)。例如，在读出节点NSEN的寄生电容为100fF、参考电流IREF_R为0.2μA、定时r2～r3的时间为500ns、读出节点NSEN的预充电电位Vread为2.5V、参考电位VREF_R为1.5V的情况下，成为将判定电流Ith设定为0.4μA的判定工作。
如图9所示，读出节点NSEN的电位，在由差动放大器22放大之后，经由数据传送电路23输入至PMOS晶体管24的节点GP。在读出操作时，数据传送电路23激活反相器23a、23b，从而驱动节点GP。从而，例如，在读出节点NSEN的电位比VREF_R高的情况下，若换言之则在存储单元MC处于高电阻状态并且单元电流Icell比0.4μA小的情况下，节点GP成为“L”电平。另一方面，在读出节点NSEN的电位比VREF_R低的情况下，若换言之则在存储单元MC处于低电阻状态并且单元电流Icell比0.4μA大的情况下，节点GP成为“H”电平。
接下来，在时刻r3，将信号STRBn设定为“L”电平，从而使PMOS晶体管导通，将读出放大器SA的输出获取到锁存电路LT中。锁存电路LT的节点，通过初始的数据复位而被设定为节点DC＝“L”电平。从而，在节点GP为“H”电平的情况下，锁存电路LT的数据并不改变，节点DC为“L”电平；在节点GP为“L”电平的情况下，节点DC改变为“H”电平(参照图12B的表3)。在为了使锁存电路LT的节点DC的状态发生变化而所需的足够时间经过之后，在时刻r4，将信号STRBn设定为“H”电平。
接下来，在时刻r5，将信号RVFY_P设定为“L”电平，经由NMOS晶体管36对选择位线BL进行放电。然后，在时刻r6，对非选择字线WL进行放电，从存储单元MC向锁存电路LT读出数据的读出操作结束。
在向芯片外部读出数据的情况下，以预定的定时将信号DTS设定为“H”电平，从而数据输入输出信号线DQ、DQn与锁存电路LT相连接。在节点DC是与外部输出引脚同相的信号的情况下，低电阻状态被输出为数据“0”电平、高电阻状态被输出为“1”电平。
(电阻变化存储装置的置位操作)
图12A、图12B是电阻变化存储装置的置位操作时的时序图，图12C所示的表4，示出了置位操作时的特定的定时下的几个节点的状态。
首先，在开始置位操作之前，将信号RST_U设定为“H”电平，从而将在成为置位操作的对象的存储单元阵列中设置的全部的锁存电路LT的节点DC设定为“H”电平。其后，以预定的定时，锁存电路LT的信号DTS被设定为“H”电平，从而数据从芯片外部输入至锁存电路LT。在进行置位脉冲施加的数据控制电路中，在节点DC上被置位“L”电平的数据，在未进行置位脉冲施加的数据控制电路中，在节点DC上被置位“H”电平的数据。
由存储单元的电阻状态引起的数据的变化，如图12C的表4所示，存在4种：“1”→“0”，“0”→“0”，“1”→“1”，“0”→“1”。写入“0”数据的锁存电路LT的节点DC从“H”电平被改写为“L”电平，写入“1”数据的锁存电路LT的节点DC为“H”电平不变。以下，按照图12A所示的时序图，关于置位操作进行说明。
首先，在时刻s0，开始置位脉冲施加操作。在非选择字线WL上施加非选择字线电压Vset-Vα。
接下来，在时刻s1，将信号SET_P设定为“H”电平，从而在选择位线BL上施加置位电压Vset。在此，使选择位线BL的电压在时刻s0之后的时刻s1上升，是为了不错误地在非选择存储单元MC上施加置位电压Vset的缘故。在图12A的时序图中，将在节点DSA上施加的电压与经由图4的寄生电阻RI施加在选择位线BL的节点O3上的电压双方重叠地示出。在以后的时序图中也是同样。并且，也可以形成为在选择位线BL及非选择位线BL上施加电压Vβ的操作。
在时刻s1，如图9所示，在选择位线上，经由PMOS晶体管34b、33b、钳位晶体管21施加电压Vset。在此，在钳位晶体管21的栅上，施加电压Vset+Vtn。在此，Vtn是这样的电压，其相当于将Vset的基板偏压效应考虑在内而得到的NMOS晶体管的阈值。由此，经由钳位晶体管21施加于节点DSA上的置位脉冲的电压，成为电压Vset。
并且，在置位操作中，如前所述，如果不对电流进行钳位，则在置位操作完成之后将会进行误复位。因此，以存储单元MC不误复位的方式，将流过PMOS晶体管34b的电流抑制为钳位电流Iclamp，从而进行脉冲施加。为此，将NMOS晶体管32b设定为截止状态，从而将NMOS晶体管32a的栅信号G_IREF_R的电压设定为流过电流Iclamp的程度的电压。因为PMOS晶体管34a与34b是电流反射镜电路连接，所以流过PMOS晶体管34b的电流成为流过PMOS晶体管34a的电流Iclamp。该电流Iclamp，经由钳位晶体管21流至节点DSA。在此，虽然因为置位电压Vset在通常的操作中成为最高的电压，所以图2B所示的那样的电压施加方法是有效的，但是必须将正向电流Ifwd设定得比用于防止误复位的钳位电流Iclamp充分低。
并且，PMOS晶体管33b作为是否输出置位脉冲的开关而起作用。施加于晶体管33b上的栅信号G_PCM1，由锁存电路LT的数据所控制。如图12C的表4所示，在写入数据为“0”的情况下，锁存电路LT的节点DC变成“L”电平。在该情况下，信号G_PCM1＝“L”电平，PMOS晶体管33b导通，从而将施加于PMOS晶体管34b的源上的电源电压V_SEL施加在读出节点NSEN上。另一方面，在写入数据为“1”的情况下，锁存电路LT的节点DC变成“H”电平。在该情况下，信号G_PCM1变成“H”电平，从而PMOS晶体管33a、33b截止，并且信号G_GND变成“H”电平，从而节点DC被接地。也就是说，被设定为节点DC＝“H”电平的数据控制电路并不在位线BL上施加置位脉冲。
图12A的时刻s1～s2的期间成为置位操作时间Tset。若在置位操作时间Tset内，存储单元MC的状态从高电阻状态变化为低电阻状态，则以转变快的用“快”表示、转变慢的用“慢”表示的方式，选择位线BL的电压发生变化。在此，“快”表示存储单元快速地转变为低电阻状态的情况，“慢”表示存储单元缓慢地转变为低电阻状态的情况。即，若存储单元MC从高电阻状态变化为低电阻状态，则在存储单元MC中将流过电流。此时，因为钳位电流Iclamp固定，所以存储单元MC和二极管Di所引起的电压下降的总计降低。从而，若电阻状态的变化完成，则选择位线的电位，如图12A所示，从Vset变化为Vset’。关于与在直至时刻s2为止的期间内状态未转变的存储单元MC连接的位线BL的电位，在图12A中用虚线表示。
在经过了置位操作时间Tset之后，在时刻s2将信号SET_P设定为“L”电平，经由NMOS晶体管37对位线BL进行放电。然后，在时刻s3对非选择字线WL进行放电，并结束置位脉冲施加操作。
在此，在图12A所示的置位脉冲施加操作中，因为使钳位电流Iclamp原样流过来进行选择位线BL的充电，所以如图12A所示，上升时间有可能非常慢。
于是，图12B所示的时序图示出了如下的例子：在时刻s1’～s2’的期间，将选择位线BL预先充电至置位电压Vset，将从时刻s2’的选择字线WL的放电直至时刻s3’为止的期间设定为置位操作时间Tset。在该情况下，因为直至时刻s2’为止并不在选择存储单元MC上施加置位电压Vset，所以能够不进行电流钳位地使选择位线BL的电位上升。这能够通过以下的过程来执行：在时刻s1’～s2’，将信号PRECHG设定为“H”电平，并且为了防止误复位而使流过PMOS晶体管34b的电流比电流Iclamp大。
(电阻变化存储装置的复位操作)
图13、图14A是电阻变化存储装置的复位操作时的时序图，图14B所示的表5，示出了在复位操作时的特定的定时下的几个节点的状态。在此，图13是比较例的复位脉冲施加操作的时序图。首先，使用图13说明比较例的复位脉冲施加操作。
首先，在时刻rs0’，在非选择字线WL上施加电压Vreset-Vα，并同时在非选择位线BL上施加0V或Vβ。
接着，在时刻rs1’，将信号RESET_P设定为“H”电平，并在选择位线BL上施加复位电压Vreset。
在此，图13的时刻rs1’～rs2’的期间成为复位操作时间Treset。若在复位操作时间Treset内，存储单元MC的状态从低电阻状态变化为高电阻状态，则以转变快的用“快”表示、转变慢的用“慢”表示的方式，选择位线BL的电压发生变化。在此，“快”表示存储单元快速地转变为高电阻状态的情况，“慢”表示存储单元缓慢地转变为高电阻状态的情况。关于与在直至时刻rs2’为止的期间内状态未转变的存储单元MC连接的位线BL的电位，在图13中用虚线表示。若存储单元MC从低电阻状态变化为高电阻状态，则如图7的复位操作时的操作点所示，供给于存储单元MC的电压变大。从而，若电阻状态的变化完成，则选择位线BL的节点O3的电位如图13所示那样上升。
在复位操作时，虽然在存储单元MC为低电阻状态的情况下，由二极管Di、布线部等的寄生电阻引起的电压下降大，但是若成为高电阻状态，则大部分电压将集中于存储单元MC。若使复位操作时间Treset为对于全部的存储单元都相同的、预先确定的预定时间，则因为如图13所示的波形那样电阻状态改变越快，在复位完成后上升的施加电压被施加越长时间，所以误置位的危险变高。
图14A是由本实施方式的复位脉冲控制电路RSTCTL所进行的复位脉冲施加操作的时序图。使用该图14A对本实施方式的复位脉冲施加操作进行说明。
首先，在开始复位操作之前，将信号RST_U设定为“H”电平，从而将在成为复位操作的对象的存储块MAT中设置的全部的锁存电路LT的节点DC设定为“H”电平。其后，以预定的定时，锁存电路LT的信号DTS被设定为“H”电平，从而数据从芯片外部输入至锁存电路LT。在进行复位脉冲施加的数据控制电路中，在节点DC上被置位“L”电平的数据，在未进行复位脉冲施加的数据控制电路中，在节点DC上被置位“H”电平的数据。
由存储单元MC的电阻状态引起的数据的变化，如图14B的表5所示，存在4种：“1”→“0”，“0”→“0”，“1”→“1”，“0”→“1”。在复位操作时，写入“1”数据的锁存电路LT的节点DC从“H”电平被改写为“L”电平，写入“0”数据的锁存电路LT的节点DC为“H”电平不变(参照图14B的表5)。
虽然在上述的置位操作中，在该状态下开始置位脉冲施加操作，但是在复位操作中，在进行复位脉冲施加操作之前，进行预读操作。
首先，在存储单元MC的状态变化相当于“1”→“0”、“0”→“0”的2个状态的情况下，不需要在存储单元MC上施加复位脉冲。因此，在预读操作中，读出节点NSEN不被进行预充电。因为在数据控制电路中，节点DC已经变成“H”电平，所以即便将信号STRBn设定为“L”电平而获取读出数据，锁存电路LT的数据也无变化。
接下来，在存储单元MC的状态变化为“1”→“1”的情况下，在读出操作中，读出节点NSEN被预充电。数据传送电路23的反相器23a、23b被激活，因为在已处于高电阻状态的存储单元MC中，首先读出节点NSEN变成“H”电平，从而差动放大器的输出成为“L”电平，所以节点GP变成“L”电平。若将信号STRBn设定为“L”电平而获取读出数据，则节点DC从“L”电平改变为“H”电平。
而且，在存储单元MC的状态变化为“0”→“1”的情况下，在读出操作中，读出节点NSEN也被进行预充电。因为在处于低电阻状态的存储单元MC中，首先读出节点NSEN变成“L”电平，从而差动放大器的输出成为“H”电平，所以节点GP变成“H”电平。即便将信号STRBn设定为“L”电平而获取读出数据，DC也为“L”电平不变。从而，仅将选择存储单元MC的状态改变为“0”→“1”(将选择存储单元MC从低电阻状态设定为高电阻状态)的数据控制电路的节点DC成为“L”电平。对于该选择存储单元MC，复位电压Vreset被输出至位线BL。
以下，关于输出复位电压Vreset的操作，按照图14A进行说明。
首先，在时刻rs0，在选择字线WL及非选择字线WL上施加电压Vreset-Vα。并且，将信号GRST设定为“H”电平，从而将栅端子GBK设定为“L”电平。
接下来，在时刻rs1，开始进行复位电压Vreset对于选择位线BL的施加。电压Vreset从图10所示的复位脉冲控制电路RSTCTL所输出。并且，将直至此时为止为“H”电平的信号GRST设定为“L”电平。由此，NMOS晶体管46a的栅端子GBK不处于接地状态。
接下来，在时刻rs2，在栅端子GTRN上施加预定的“H”电平的电压，从而将节点CM1的电位传送至栅端子GBK，将NMOS晶体管46a设定为二极管电连接。并且，直至时刻rs2为止，复位电压Vreset对于选择位线BL的充电结束，从而在非选择存储单元MC中，正向电流Ifwd开始流动。
在时刻rs2～rs3的期间，因为信号DET1为“L”电平，所以流过NMOS晶体管46a的电流成为有意地流过选择位线BL的正向电流Ifwd与为了复位脉冲控制电路RSTCTL的电压电平稳定而流动的电流Ibld之和。如前所述，电流保持电路IMEM，在信号GRST为“L”电平期间，使该电流Ifwd+Ibld持续流动。只是，如果用图1B所示的那样的电压施加方法进行复位操作，则将没有流过选择位线BL的正向电流Ifwd。
接下来，在时刻rs3，将信号GTRN设定为“L”电平。如前所述，即使将信号GTRN设定为“L”电平，晶体管46a的节点GBK的电位Vgbk也由作为电容器的晶体管46d所保持。因此，NMOS晶体管46a能够使在时刻rs2～rs3期间流动的电流Ifwd+Ibld持续流动。
接下来，在时刻rs4，将选择字线WL放电至0V，从而开始进行复位脉冲对于选择存储单元MC的施加。由此，在选择位线BL上，除了上述的电流Ifwd+Ibld之外，复位电流Ireset也开始流动。并且，在时刻rs4，将信号DET1设定为“H”电平，从而开始进行节点CM2处的电流的比较。然后，通过在时刻rs5将信号DET2设定为“H”电平，使从信号输出电路SOUT输出与节点CM2的判定相应的输出信号FLGRST。
在图14A中，对在时刻rs4～rs6的使复位电流流动的期间内，存储单元MC的电阻状态的转变完成的定时早的单元的选择位线电压波形附加“快”，对未完成转变的存储单元MC的选择位线电压波形附加“慢”来表示。流过选择存储单元MC的复位电流波形，仅关于电阻状态的变化快的存储单元MC，以Ireset(快)而示出。并且，正向电流波形，仅以Ifwd(快)示出流过与电阻状态的变化快的单元连接的位线BL的正向电流。
如图10所示，流过存储单元MC的复位电流Ireset被反射至节点CM2侧，在节点CM2处与参考电流Irefrst相比较。若在图14A的定时Trstfast，选择存储单元MC的状态发生变化从而Ireset(快)减小，则通过逐渐变得比参考电流Irefrst小，节点CM2的操作点发生变化，而信号FLGRST变成“H”电平。若信号FLGRST变成“H”电平，则信号CTL_P2变成“H”电平，并且信号G_PCM2也变成电平转换后的“H”电平，从而复位电压设定电路VRSTC的PMOS晶体管43a、43b变成截止状态。并且，因为信号G_GND也变成“H”电平，所以NMOS晶体管36导通，从而节点DSA及选择位线BL接地而复位脉冲施加操作结束。
并且，即使在存储单元MC向复位状态的转变并未完成的情况下，也在预定的时刻rs6将信号RESET_P设定为“L”电平，从而经由NMOS晶体管37对位线BL进行放电，并使复位脉冲施加操作结束。
最后，在时刻rs7，对非选择字线WL、非选择位线BL等进行放电，进而将信号GRST设定为“H”电平，从而对栅端子GBK进行放电，而使复位操作结束。
(第1实施方式的半导体存储装置的效果)
如果采用本实施方式的复位脉冲控制电路RSTCTL，则在复位操作时，在选择存储单元MC的电阻状态发生了变化之后，能够自动地停止复位电压施加。该复位电压的施加的停止能够按每一位线BL来进行控制。
在对多个存储单元MC同时进行复位操作的情况下，若存储单元MC的性能参差不齐，则电阻状态发生变化的定时有时会偏离。若采用对于多个存储单元MC仅施加相同的时间的复位脉冲的操作，则复位操作较早完成了的存储单元MC有可能错误地被进行置位操作。本实施方式的复位脉冲控制电路RSTCTL，因为按每一位线BL自动地停止复位电压的施加，所以发生误置位的可能性降低。
并且，利用图2A所示的那样的对存储块MAT的电压施加方法，具备电流保持电路IMEM，该电路即使在复位电流Ireset以外的电流(例如正向电流Ifwd等)流过位线BL的情况下，也存储这些电流。因此，能够在当复位操作执行时流过位线BL的电流之中，仅检测用于选择存储单元MC的复位操作的电流Ireset，从而正确地进行复位脉冲的控制。本实施方式的电阻变化存储装置，能够有效地抑制存储单元MC的复位操作后的误置位的发生。
在本实施方式的电阻变化存储装置中，电流保持电路IMEM所存储的电流，是正向电流Ifwd与流过复位电压设定电路VRSTC的电流Ibld相加而得到的电流。但是，在复位电压设定电路VRSTC中没有电流Ibld流动的情况下，电流保持电路IMEM所保持的电流，也可以仅是正向电流Ifwd。并且，在利用图1B所示的电压施加方法而没有正向电流Ifwd流动的情况下，电流保持电路IMEM所保持的电流也可以仅是流过复位电压设定电路VRSTC的电流Ibld。
[第2实施方式]
(第2实施方式的半导体存储装置的结构)
接下来，关于本发明的第2实施方式进行说明。在本实施方式的电阻变化存储装置中，存储块MAT、数据控制电路20等的结构与上述的第1实施方式的电阻变化存储装置相同。本实施方式的电阻变化存储装置其复位脉冲控制电路RSTCTL的结构与第1实施方式的电阻变化存储装置不同。以下，关于本实施方式的数据控制电路20的复位脉冲控制电路RSTCTL，参照图15进行说明。
复位脉冲控制电路RSTCTL由复位电压设定电路VRSTC、电流保持电路IMEM及信号输出电路SOUT构成。
(复位电压设定电路VRSTC的结构)
本实施方式的复位电压设定电路VRSTC是将连接至节点DSA的位线BL的电压设定为复位电压Vreset’的电路。复位电压设定电路VRSTC具备：被进行电流反射镜连接的PMOS晶体管44a、44b，作为该电流反射镜电路的输出开关的PMOS晶体管43a、43b。晶体管43a、43b的开关操作与第1实施方式相同。
本实施方式的复位电压设定电路VRSTC，在如下点上与第1实施方式不同：输出至节点DSA的复位电压Vreset’是将在PMOS晶体管43a上施加的电源电压VSELH减去晶体管44a的阈值电压(Vtp)的量而得到的电压。
在本实施方式中，在施加复位电压Vreset’时，流过电流反射镜电路的PMOS晶体管43a的电流，是使选择存储单元MC进行复位操作的复位电流Ireset与流过非选择存储单元MC的正向电流Ifwd相加而得到的电流。利用由PMOS晶体管44a、44b构成的电流反射镜电路，在位线BL上施加复位电压Vreset’时的电流被反射至节点CM1侧。即，在与PMOS晶体管44b的漏端子连接的节点CM1上，流过当节点DSA被设定为复位电压Vreset’时所流动的电流Ireset+Ifwd。
(电流保持电路IMEM的结构)
电流保持电路IMEM连接于节点CM1。构成电流保持电路IMEM的NMOS晶体管46a～46d的结构及电流保持电路IMEM的功能与第1实施方式相同。即，晶体管46a～46d为这样的电路：在预定的定时下暂时存储流过节点CM1的电流，并且在之后也使之持续流动。通过采用该电流保持电路IMEM，能够使在向选择存储单元MC施加复位电压VRESET之前流过节点CM1的电流，在之后的复位操作时也持续流动。在此，因为并不存在第1实施方式中的电流Ibld，所以流过晶体管46a的电流通路的电流仅为Ifwd。
(信号输出电路SOUT的结构)
信号输出电路SOUT具备差动放大器41，该差动放大器41在非反相输入端子上连接节点DSA，在反相输入端子上连接节点CM1。在此，在节点CM1上，串联连接有NMOS晶体管50a、50b。与第1实施方式同样，晶体管50b是设定参考电流Irefrst的晶体管，该参考电流Irefrst判定复位电流Ireset的变化。
差动放大器41对流过选择位线BL的电流Ireset+Ifwd与流过位线BL的正向电流Ifwd及参考电流Irefrst之和进行比较。差动放大器41的输出节点OUTamp连接至NAND门51a。NAND门51a的输出端子经由反相器51b、51c而输入至SR触发电路，该SR触发电路由NAND门51f、51d所构成。在NAND门51a及SR触发电路上，输入信号DET2作为使能信号。从该SR触发电路经由反相器51e输出信号LTFLG。
若通过信号DET1而晶体管50a变成导通状态，则在晶体管50a、50b上流过参考电流Irefrst。如上所述，差动放大器41对流过位线BL的正向电流Ireset+Ifwd与流过位线BL的正向电流Ifwd及参考电流Irefrst之和进行比较。该结果经由NAND门51a及SR触发电路而输出。
若复位操作完成则流过存储单元MC的电流Ireset减少，从而输出信号LTFLG变成“H”电平。信号LTFLG代替信号FLGRST经由反相器53a输入至NAND门53b，该NAND门53b控制节点DSA的电压。当NAND门53b的输出信号CTL_P2为“L”电平时，经由电平转换器54而将信号G_PCM2设定为“L”电平，从而可以向节点DSA施加复位电压。反之，当信号CTL_P2为“H”电平时，将信号G_PCM2设定为“H”电平，从而PMOS晶体管43a及43b截止，并且经由NAND门31a、反相器31b而将信号G_GND设定为“H”电平，从而利用晶体管36对节点DSA进行放电。在此，因为电流比较结果的输出信号由SR触发电路输出，所以即使在用NMOS晶体管36对位线BL急剧地进行了放电的情况下，信号LTFLG也不会再次反转。
(复位脉冲控制电路RSTCTL的工作)
本实施方式的复位脉冲控制电路RSTCTL也具有如下功能：在复位操作时，以流过选择位线BL的电流的变化检测存储单元MC的复位完成了的情况，从而自动地停止复位电压施加。
在存储单元MC的复位操作中，首先在全部的字线WL上施加电压Vreset-Vα。其后，在选择位线BL上施加复位电压Vreset。在该状态下，在非选择状态的存储单元MC上，流过正向电流Ifwd。
在此，电流保持电路IMEM的NMOS晶体管46a的电流通路，是使对于选择存储单元的复位操作执行之前的电流持续流动的电流通路。在正向电流Ifwd流过非选择状态的存储单元MC期间，将信号DET1、DET2设定为“L”电平，从而将信号输出电路SOUT设定为截止状态。此时，在NMOS晶体管46a的电流通路中，流过以下的电流：经由位线BL流至选择存储单元MC以外的存储单元的正向电流Ifwd。此后，使选择字线WL的电位下降至0V，从而对于选择存储单元MC执行复位操作。
如果采用本实施方式的复位脉冲控制电路RSTCTL，则在复位操作时，对从复位电压设定电路VRSTC被反射至节点CM1的电流Ireset+Ifwd与正向电流Ifwd及参考电流Irefrst之和进行比较。基于该比较结果，信号输出电路SOUT能够检测存储单元MC的电阻状态，并对复位脉冲控制电路RSTCTL的工作进行控制。即，在复位电流Ireset流过的情况下，信号CTL_P2及信号G_PCM2变成“L”电平，从而在选择存储单元MC上继续施加复位电压Vreset。另一方面，在没有复位电流Ireset流过的情况下，对选择存储单元MC的复位操作完成，从而信号CTL_P2及信号G_PCM2变成“H”电平，停止复位电压Vreset的施加。
(第2实施方式的半导体存储装置的复位操作)
接下来，关于本实施方式的电阻变化存储装置的复位操作，参照图16进行说明。
图16是由本实施方式的复位脉冲控制电路RSTCTL进行的复位脉冲施加操作的时序图。复位脉冲施加操作前的向锁存电路LT的数据输入操作、预读操作与第1实施方式相同。
在本实施方式中，在时刻rs1以后供给选择位线BL的电压Vreset’的值与图14A所示的第1实施方式不同。复位电压Vreset’是将在PMOS晶体管43a上施加的电源电压VSELH减去晶体管44a的阈值电压(Vtp)的量而得到的电压。并且，电压Vreset’其电压值根据流过位线BL的电流而变化。因此，在时刻rs4，若对选择字线WL进行放电而使电流开始流过存储单元MC，则经由节点DSA施加于位线BL上的电压值降低。这一点也与第1实施方式不同。
在图16所示的时序图中，除了上述的选择位线BL的电压的变化以外，施加于位线BL及字线WL上的电压的定时、信号的施加定时、电流波形都与第1实施方式相同。
(第2实施方式的半导体存储装置的效果)
如果采用本实施方式的复位脉冲控制电路RSTCTL，则在执行复位操作时，在选择存储单元MC的电阻状态发生了变化之后，能够自动地停止复位电压施加。因为该复位电压的施加的停止可以按每一位线BL来进行控制，所以能够降低发生误置位的可能性。
并且，利用对存储单元阵列的电压施加状态，具备电流保持电路IMEM，该电路即使在复位电流Ireset以外的电流(例如正向电流Ifwd等)流过位线BL的情况下，也存储这些电流。因此，能够在当复位操作执行时流过位线BL的电流之中，正确地比较用于选择存储单元MC的复位操作的电流Ireset和参考电流Irefrst，而进行复位脉冲的控制。并且，本实施方式的复位脉冲控制电路RSTCTL，消耗的电流比第1实施方式的复位脉冲控制电路RSTCTL小。本实施方式的电阻变化存储装置，能够有效地抑制存储单元MC的复位操作后的误置位的发生。
在本实施方式中，在因为输出至位线BL的电压受PMOS晶体管44a的阈值的影响所以需要对该影响进行补偿的情况下，能够采用将阈值电压Vtp的变化量考虑在内了的电源电压VSELH。并且，由制造工艺导致的晶体管44a的阈值电压Vtp的偏差，能够通过微调(トリミング)进行最佳化。
[第3实施方式]
(第3实施方式的半导体存储装置的结构)
接下来，关于本发明的第3实施方式进行说明。在本实施方式的电阻变化存储装置中，存储块MAT、数据控制电路20等的结构，与上述的第1实施方式的半导体存储装置相同。在本实施方式中，对多个存储单元MC的自动置位操作、自动复位操作进行说明。
(锁存数据检查电路的结构)
图17是本实施方式的电阻变化存储装置的锁存数据检查电路130。在此，图17所示的节点DSA、读出放大器SA及锁存电路LT的结构与图9所示的数据控制电路20的对应位置相同。
锁存数据检查电路130具有放电电路，该放电电路由在栅上连接锁存电路LT的节点DCn的NMOS晶体管55b、和连接在晶体管55b的漏与节点COM之间的NMOS晶体管55a构成。晶体管55b的源端子接地，并且放电电路通过节点DCn的状态及信号LTCHK而将节点COM接地。
在本实施方式中，对于多个存储单元MC的操作同时执行。在存储块MAT上的多个存储单元MC上施加电压的位线BL，分别经由节点DSA连接至数据控制电路20的读出放大器SA、锁存电路LT。通过判定该多个锁存电路LT的状态，能够掌握与多条位线BL连接的选择存储单元MC的状态。
由晶体管55a、55b构成的放电电路，对于一并地判定状态的多个锁存电路LT分别设置。节点COM与这些放电电路的晶体管55a的漏共同连接。在图17中，节点COM与附随于连接在节点DSA0～DSA7上的锁存电路LT的各个的放电电路连接。
并且，锁存数据检查电路130具有连接至节点COM、判定节点COM的电位的检测电路55。检测电路55包括：基于信号LTCHK对节点COM进行预充电的PMOS晶体管55c、辅助进行节点COM的电位保持的电容器55d和判定节点COM的电位的逻辑门55e、55f、55g。在NAND门55f上，输入作为使能信号的信号BLKSEL，检测电路55输出基于节点COM的电位的信号FLGFAIL。
(锁存数据检查电路的工作)
接下来，对本实施方式中的锁存数据检查电路130的工作进行说明。
首先，将信号LTCHK设定为“L”电平而使PMOS晶体管55c导通。由此，将节点COM充电至电源电压Vdd。接下来，若将信号LTCHK设定为“H”电平，则PMOS晶体管55c截止，从而节点COM的充电停止，并且各放电电路的NMOS晶体管55a导通。当在共同连接至节点COM的放电电路所连接至的锁存电路LT之中，即使存在一个节点DCn为“H”电平的情况下，节点COM也被放电。在该状态下，若信号BLKSEL变成“H”电平，则信号FLGFAIL变成“H”电平。
另一方面，在全部的节点DCn为“L”电平的情况下，节点COM不放电，而是保持所充电的电位。在该情况下，若信号BLKSEL变成“H”电平，则信号FLGFAIL变成“L”电平。
从而，该检测电路55能够一并地检测：检测对象的全部的锁存电路LT的保持数据是否变成节点DCn为“L”电平的数据。
(第3实施方式的半导体存储装置的工作)
接下来，关于本实施方式的电阻变化存储装置的自动置位操作及自动复位操作，参照图18～图20进行说明。在此，所谓自动置位操作及自动复位操作，是指：直至一并地进行处理的多个存储单元MC的置位(复位)操作完成为止，自动地重复置位(复位)脉冲施加操作与置位(复位)检验操作的操作。关于对于个别的存储单元MC的置位操作、复位操作，是与第1实施方式相同的电压施加操作。
(电阻变化存储装置的自动置位操作)
图18是电阻变化存储装置的自动置位操作时的时序图。在图18中，对于与向置位状态的转变完成快的存储单元MC连接的选择位线BL附加“情况1”，并且对于与向置位状态的转变完成慢的存储单元MC连接的选择位线BL附加“情况2”而进行表示。图18所示的自动置位操作波形，是向置位状态的转变的时间不同的多个存储单元MC同时被执行自动置位操作的情况，所示出的是在2位的存储单元MC的置位操作完成中需要3个周期的置位脉冲施加操作的例子。并且，在1个周期的脉冲施加操作中，时刻s0’～s4’的期间是实质的置位脉冲施加时间，时刻r0～r6的期间是置位检验操作时间。并且，时刻d0～d1的期间是锁存数据检查时间。在自动置位操作中，在置位脉冲施加后执行置位检验操作、锁存数据检查操作，检测多个存储单元MC的状态。电阻变化存储装置，在多个存储单元MC之中的任意一个存储单元MC的电阻状态未变化为置位状态的情况下，继续进行自动置位操作。
首先，在时刻s0’，开始自动置位操作。时刻s0’～s4’的脉冲施加时间中的置位操作波形，与上述的第1实施方式的置位操作波形相同，时刻s0’～s4’与图12B所示的时刻s0’～s4’相对应。在此，与选择位线BL(情况1)连接的存储单元MC，通过第1周期的置位脉冲施加操作，从高电阻状态转变为低电阻状态。另一方面，与选择位线BL(情况2)连接的存储单元MC，即使通过第1周期的置位脉冲施加操作，电阻状态也不转变。
在时刻r0，开始置位检验操作。置位检验操作，通过执行与上述的第1实施方式中的读出操作同样的操作而进行。
时刻r0～r6的置位检验操作时间中的操作波形与第1实施方式的读出操作波形相同，时刻r0～r6与图11A所示的时刻r0～r6相对应。在时刻r6从存储单元MC所读出的数据被保持于锁存电路LT中。在此，在本实施方式的置位检验操作中，为了确认存储单元MC的电阻状态是否充分地变化为低电阻状态，使比通常的读出操作的判定电流(Ith)大预定值的量的置位检验电流(Ivfys)流动(参照图19)。即，以判定电流作为置位检验电流Ivfys而进行读出操作，将数据获取到锁存电路LT中。
与选择位线BL(情况1)连接的选择存储单元MC，在第1周期的置位脉冲施加操作后，电阻状态变化为低电阻状态Ron。因此，单元电流Icell变得比置位检验电流Ivfys大，对读出节点NSEN进行了读出的差动放大器22的输出变成“H”电平。在置位检验操作中，因为图9的数据传送电路23的反相器23c被激活，所以节点GP变成“L”电平。其后，若信号STRBn变成“L”电平，则锁存电路LT的节点DC的状态从“L”电平反转为“H”电平。与选择位线BL(情况1)连接的锁存电路LT，在第1周期的置位检验操作后，节点DC变成“H”电平，节点DCn变成“L”电平。在该情况下，从下一周期开始不再从数据控制电路输出置位脉冲。
另一方面，与选择位线BL(情况2)连接的选择存储单元MC，即使在第1周期的置位脉冲施加操作后，电阻状态也不变化。在该情况下，单元电流Icell变得比置位检验电流Ivfys小，从而节点GP变成“H”电平，无法使锁存电路LT的数据反转。在与选择位线BL(情况2)连接的锁存电路的节点DC上，保持“L”电平，在节点DCn上保持“H”电平。还有，置位检验操作时的各节点的状态，在图12C所示的表4中示出。
接下来，在时刻d0，将锁存数据检查电路130的信号LTCHK设定为“H”电平，从而开始进行锁存数据检查电路130中的数据检查。如上所述，与多个存储单元MC连接的锁存电路LT的节点DCn的状态，用锁存数据检查电路130一并地进行检测。
与选择位线BL(情况1)连接的锁存电路LT，其节点DC变成“H”电平，节点DCn变成“L”电平。另一方面，在与选择位线BL(情况2)连接的锁存电路的节点DC上，保持“L”电平，在节点DCn上保持“H”电平。因为锁存数据检查电路即使在存在一个节点DCn为“H”电平的情况下，也输出信号FLGFAIL＝“H”电平，所以在时刻d1，锁存数据检查电路130的输出信号FLGFAIL变成“H”电平。
以下，直至锁存数据检查电路的输出信号FLGFAIL变成“L”电平为止，重复自动置位操作的周期。通过第3周期的置位脉冲施加操作，与选择位线BL(情况2)连接的存储单元MC，从高电阻状态转变为低电阻状态。
在该情况下，在第3周期的时刻d4～d5的数据检查中，锁存数据检查电路130的输出信号FLGFAIL变成“L”电平，从而对于全部的存储单元MC的置位操作已完成的指示被输出至芯片外部的电路。由此，自动置位操作结束。
在此，各自动置位操作的周期中的置位电压Vset，能够随着自动置位操作的重复而增加。例如，如图18所示，能够以相对于第1周期的置位电压Vset(0)，使第2周期的置位电压Vset(1)增加的方式，每经过1个周期便各增加预定量dVset。
并且，也可以在使自动置位操作重复多个周期之后，停止置位电压的增加。例如，如图18所示，能够将第3周期的置位电压设定为Vset(2)＝Vset(1)，从而若达到预定的周期数则使Vset的增加停止。在采用这样的置位电压施加方法的情况下，通过从尽可能低的值的置位电压Vset开始，且减小增加电压dVset，能够精细地控制在置位操作中设定的存储单元MC的状态分布。并且，以预定的周期数停止置位电压Vset的阶段性的增加，主要是为了使对晶体管的施加电压限于耐压补偿范围内。
并且，自动置位操作重复的周期数，需要指定预定次数而进行限制。在存在即使达到该上限的周期数、置位操作也未完成的存储单元MC的情况下，能够按照锁存数据检查电路130的信号FLGFAIL，从图8的状态电路180向芯片外部电路指示：置位操作失败。
(电阻变化存储装置的自动复位操作)
图20是电阻变化存储装置的自动复位操作时的时序图。在图20中，对于与向复位状态的转变完成快的存储单元MC连接的选择位线BL附加“情况1”，对于与向复位状态的转变完成慢的存储单元MC连接的选择位线BL附加“情况2”而进行表示。图20所示的自动复位操作波形，是向复位状态的转变的时间不同的多个存储单元MC同时被执行自动复位操作的情况，所示出的是在2位的存储单元MC的复位操作完成中需要3个周期的复位脉冲施加操作的例子。并且，在1个周期的脉冲施加操作中，时刻rs0～rs7的期间是实质的复位脉冲施加时间，时刻r0～r6的期间是复位检验操作时间。并且，时刻d0～d1的期间是锁存数据检查时间。在自动复位操作中，在复位脉冲施加后执行复位检验操作、锁存数据检查操作，检测多个存储单元MC的状态。电阻变化存储装置，在多个存储单元MC之中的任意一个存储单元MC的电阻状态未变化为复位状态的情况下，继续进行自动复位操作。
在自动复位操作中，与上述的自动置位操作不同，在执行最初的自动复位操作的周期之前，在期间“预读”中进行与前述的复位操作同样的预读操作。基于该预读操作的结果，仅在低电阻状态的存储单元MC上进行复位脉冲施加操作。
首先，在时刻rs0，开始自动复位操作。时刻rs0～rs7的脉冲施加时间中的复位操作波形，与上述的第1实施方式的复位操作波形相同。时刻rs0～rs7与图14A所示的时刻rs0～rs7相对应。在此，与选择位线BL(情况1)连接的存储单元MC，通过第1周期的复位脉冲施加操作，从低电阻状态转变为高电阻状态。另一方面，与选择位线BL(情况2)连接的存储单元MC，即使通过第1周期的复位脉冲施加操作，电阻状态也不转变。
在时刻r0，开始复位检验操作。复位检验操作，通过执行与上述的第1实施方式中的读出操作同样的操作而进行。
时刻r0～r6的复位检验操作时间中的操作波形与第1实施方式的读出操作波形相同，时刻r0～r6与图11A所示的时刻r0～r6相对应。在时刻r6从存储单元MC所读出的数据被保持于锁存电路LT中。在此，在本实施方式的复位检验操作中，为了确认存储单元MC的电阻状态是否充分地变化为高电阻状态，使比通常的读出操作的判定电流(Ith)小预定值的量的复位检验电流(Ivfyrs)流动(参照图19)。即，以判定电流作为复位检验电流Ivfyrs而进行读出操作，将数据获取到锁存电路LT中。
与选择位线BL(情况1)连接的选择存储单元MC，在第1周期的复位脉冲施加操作后，电阻状态变化为高电阻状态Roff。因此，单元电流Icell变得比复位检验电流Ivfyrs小，对读出节点NSEN进行了读出的差动放大器22的输出变成“L”电平。在复位检验操作中，因为图9的数据传送电路23的反相器23a、23b被激活，所以节点GP变成“L”电平。其后，若信号STRBn变成“L”电平，则锁存电路LT的节点DC的状态从“L”电平反转为“H”电平。与选择位线BL(情况1)连接的锁存电路LT，在第1周期的复位检验操作后，节点DC变成“H”电平，节点DCn变成“L”电平。在该情况下，从下一周期开始不再从数据控制电路输出复位脉冲。
另一方面，与选择位线BL(情况2)连接的选择存储单元MC，即使在第1周期的复位脉冲施加操作后，电阻状态也不变化。在该情况下，单元电流Icell变得比复位检验电流Ivfyrs大，从而节点GP变成“H”电平，无法使锁存电路LT的数据反转。在与选择位线BL(情况2)连接的锁存电路LT的节点DC上，保持“L”电平，在节点DCn上保持“H”电平。还有，复位检验操作时的各节点的状态，在图14B所示的表5中示出。
接下来，在时刻d2，将锁存数据检查电路130的信号LTCHK设定为“H”电平，从而开始进行锁存数据检查电路130中的数据检查。如上所述，与多个存储单元MC连接的锁存电路LT的节点DCn的状态，用锁存数据检查电路130一并地进行检测。
与选择位线BL(情况1)连接的锁存电路LT，其节点DC变成“H”电平，节点DCn变成“L”电平。另一方面，在与选择位线BL(情况2)连接的锁存电路的节点DC上，保持“L”电平，在节点DCn上保持“H”电平。因为锁存数据检查电路即使在存在一个节点DCn为“H”电平的情况下，也输出信号FLGFAIL＝“H”电平，所以在时刻d1，锁存数据检查电路130的输出信号FLGFAIL变成“H”电平。
以下，直至锁存数据检查电路的输出信号FLGFAIL变成“L”电平为止，重复自动复位操作的周期。通过第3周期的复位脉冲施加操作，与选择位线BL(情况2)连接的存储单元MC，从低电阻状态转变为高电阻状态。
在该情况下，在第3周期的时刻d6～d7的数据检查中，锁存数据检查电路130的输出信号FLGFAIL变成“L”电平，从而对于全部的存储单元MC的复位操作已完成的指示被输出至芯片外部的电路。由此，自动复位操作结束。
在此，本实施方式的复位脉冲控制电路RSTCTL，也与第1及第2实施方式同样，在复位操作时，能够在选择存储单元MC的电阻状态发生了变化之后，自动地停止复位电压施加。该复位电压的施加的停止，可以按每一位线来进行控制。因此，对于选择位线BL(情况1)的复位脉冲施加操作，在第1周期的复位脉冲施加时间中的定时Trst1处结束。同样地，对于选择位线BL(情况2)的复位脉冲施加操作，在第3周期的复位脉冲施加时间中的定时Trst2处结束。
并且，在自动复位操作中，复位电压Vreset的升高电压(ステップァップ)、复位电压Vreset的上限设定、周期数的限制及自动复位操作整体的状态处理等，与自动置位操作相同。
(第3实施方式的半导体存储装置的效果)
如果采用本实施方式的复位脉冲控制电路RSTCTL，则在复位操作时，在选择存储单元MC的电阻状态发生了变化之后，能够自动地停止复位电压施加。该复位电压的施加的停止可以按每一位线BL来进行控制。
在对多个存储单元MC同时进行复位操作的情况下，若存储单元MC的特性参差不齐，则电阻状态发生变化的定时会偏离。若采用对于多个存储单元MC仅施加预定的固定的时间的复位脉冲的操作，则复位操作较早完成了的存储单元MC有可能被误置位。本实施方式的复位脉冲控制电路RSTCTL，因为按每一位线BL自动地停止复位电压的施加，所以能够降低被误置位的可能性。
并且，因为复位电压的施加的停止可以按每一位线BL来进行控制，所以对于复位操作已经结束并且电阻状态发生了变化的存储单元MC，不会再次施加复位脉冲，因此，即使重复复位脉冲施加操作，也能够避免被误置位的危险。本实施方式的电阻变化存储装置，能够有效地抑制存储单元MC的复位操作后的误置位的发生。
以上，虽然对本发明的实施方式进行了说明，但是本发明并非限定于此，而是可以在不脱离本发明的主旨的范围内进行各种变形、添加等。

Claims (20)

1.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及
控制电路，其以在配置于所选择的前述第1布线及所选择的前述第2布线的交叉部分处的选择存储单元上施加第1电位差的方式，在所选择的前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；
前述控制电路具备：
信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流是经由所选择的前述第1布线及所选择的前述第2布线流过前述选择存储单元的电流；以及
电流保持电路，其在预定的期间，保持流过前述第1布线或与前述第1布线电连接的布线的第2电流；
其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；
前述控制电路，基于前述第1信号，停止前述第1电压向前述第1布线的施加。
2.根据权利要求1所述的半导体存储装置，其特征在于：
前述信号输出电路：
通过从流过前述第1布线及与前述第1布线电连接的布线的电流减去前述第2电流，而确定前述第1电流，并且
通过对前述第1电流与前述参考电流进行比较，而输出前述第1信号。
3.根据权利要求1所述的半导体存储装置，其特征在于：
前述信号输出电路，通过对流过前述第1布线的电流与将前述第2电流与前述参考电流相加而得到的电流进行比较，而输出前述第1信号。
4.根据权利要求1所述的半导体存储装置，其特征在于：
前述控制电路，在开始向所选择的前述第1布线及所选择的前述第2布线施加前述第1电压及前述第2电压之前，读出前述选择存储单元的状态，并基于读出的前述选择存储单元的状态，对前述第1电压及前述第2电压向前述第1布线及前述第2布线的施加进行控制。
5.根据权利要求1所述的半导体存储装置，其特征在于：
前述可变电阻元件，利用前述第1电位差，从低电阻状态变化为高电阻状态。
6.根据权利要求1所述的半导体存储装置，其特征在于：
前述电流保持电路具备：
第1晶体管，其在前述预定的期间，在其栅端子上被施加预定的电压而成为使前述第2电流流过的电流通路；以及
电压保持元件，其连接至前述第1晶体管的栅端子，并且在前述第1晶体管使前述第2电流流过的期间保持前述栅端子的电压。
7.根据权利要求1所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第1布线上施加比前述第2电压大而比前述第1电压小的偏置电压。
8.根据权利要求1所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第2布线上施加比前述第2电压大而比前述第1电压小的偏置电压。
9.根据权利要求1所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第1布线上施加比前述第2电压大而比前述第1电压小的偏置电压，并在非选择的前述第2布线上施加比前述第1电压小而比前述偏置电压大的第3电压。
10.根据权利要求9所述的半导体存储装置，其特征在于：
前述第2电流是利用前述偏置电压及前述第3电压而流过前述非选择存储单元的正向泄漏电流。
11.根据权利要求1所述的半导体存储装置，其特征在于：
与前述第1布线电连接的布线，当在前述第1布线上流过前述第1电流时，使预定的电流值的恒定电流流向接地端子；
前述第2电流，是流过前述布线的恒定电流。
12.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及
控制电路，其以在配置于所选择的多条前述第1布线及所选择的前述第2布线的交叉部分处的多个选择存储单元上施加第1电位差的方式，在所选择的多条前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；
前述控制电路具备：
信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流是经由一条所选择的前述第1布线及一条所选择的前述第2布线流过前述选择存储单元的电流；以及
电流保持电路，其在预定的期间，保持流过前述第1布线或与第1布线电连接的布线的第2电流；
其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；
前述控制电路，基于前述第1信号，停止电压对于一个选择存储单元的施加，另一方面基于前述第1信号，继续电压对于其他选择存储单元的施加。
13.根据权利要求12所述的半导体存储装置，其特征在于：
前述控制电路，在开始向所选择的多条前述第1布线及所选择的前述第2布线施加前述第1电压及前述第2电压之前，读出多个前述选择存储单元的状态，并基于读出的前述选择存储单元的状态，对前述第1电压及前述第2电压向前述第1布线及前述第2布线的施加进行控制。
14.根据权利要求12所述的半导体存储装置，其特征在于：
前述控制电路，将在继续电压的施加的选择存储单元上施加的电位差设定得比前述第1电位差大。
15.根据权利要求12所述的半导体存储装置，其特征在于：
前述可变电阻元件，利用前述第1电位差，从低电阻状态变化为高电阻状态。
16.根据权利要求12所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第1布线上施加比前述第2电压大而比前述第1电压小的偏置电压。
17.根据权利要求12所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第2布线上施加比前述第2电压大而比前述第1电压小的偏置电压。
18.根据权利要求12所述的半导体存储装置，其特征在于：
前述控制电路，以在配置于非选择的前述第1布线及非选择的前述第2布线的交叉部分处的非选择存储单元上施加比前述第1电位差小的第2电位差的逆向偏压的方式，在非选择的前述第1布线上施加比前述第2电压大而比前述第1电压小的偏置电压，并在非选择的前述第2布线上施加比前述第1电压小而比前述偏置电压大的第3电压。
19.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其通过存储单元被配置于多条第1布线及多条第2布线的交叉部分处而构成，其中所述存储单元通过串联连接整流元件与可变电阻元件而构成；以及
控制电路，其以在配置于所选择的多条前述第1布线及所选择的前述第2布线的交叉部分处的多个选择存储单元上施加第1电位差的方式，在所选择的多条前述第1布线上施加第1电压并且在所选择的前述第2布线上施加第2电压；
前述控制电路具备：
信号输出电路，其基于第1电流和参考电流，输出第1信号，所述第1电流经由一条所选择的前述第1布线及一条所选择的前述第2布线流过前述选择存储单元的电流；
电流保持电路，其在预定的期间，保持流过前述第1布线或与第1布线电连接的布线的第2电流；以及
检测电路，其在向所选择的多条前述第1布线及所选择的前述第2布线施加了前述第1电压及前述第2电压之后，读出多个前述选择存储单元的状态，并检测所读出的前述选择存储单元的电阻状态是否发生了变化；
其中，前述信号输出电路，基于由前述电流保持电路所保持的前述第2电流，确定前述第1电流；
前述控制电路，基于前述第1信号，停止电压对于一个选择存储单元的施加，另一方面基于前述第1信号，继续电压对于其他选择存储单元的施加，并且直至前述检测电路检测到全部的前述选择存储单元的电阻状态发生了变化的情况为止，重复前述第1电压及前述第2电压向前述第1布线及前述第2布线的施加。
20.根据权利要求19所述的半导体存储装置，其特征在于：
前述控制电路，在开始向所选择的多条前述第1布线及所选择的前述第2布线施加前述第1电压及前述第2电压之前，读出多个前述选择存储单元的状态，并基于读出的前述选择存储单元的状态，对前述第1电压及前述第2电压向前述第1布线及前述第2布线的施加进行控制。
CN2009101792257A 2008-10-10 2009-10-10 半导体存储装置 Expired - Fee Related CN101727979B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008264319A JP5127661B2 (ja) 2008-10-10 2008-10-10 半導体記憶装置
JP264319/2008 2008-10-10

Publications (2)

Publication Number Publication Date
CN101727979A true CN101727979A (zh) 2010-06-09
CN101727979B CN101727979B (zh) 2012-12-12

Family

ID=42098702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101792257A Expired - Fee Related CN101727979B (zh) 2008-10-10 2009-10-10 半导体存储装置

Country Status (5)

Country Link
US (1) US7978499B2 (zh)
JP (1) JP5127661B2 (zh)
KR (1) KR101046491B1 (zh)
CN (1) CN101727979B (zh)
TW (1) TWI420523B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107818807A (zh) * 2016-09-13 2018-03-20 东芝存储器株式会社 半导体存储装置
CN108028063A (zh) * 2015-09-14 2018-05-11 英特尔公司 交叉点存储器控制
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置
CN110600067A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 用于补偿关闭单元的电流的存储器设备及其操作方法
CN111667864A (zh) * 2019-03-06 2020-09-15 东芝存储器株式会社 半导体存储装置以及方法
CN111667860A (zh) * 2016-08-04 2020-09-15 三星电子株式会社 非易失性存储器件和存储系统
CN111681695A (zh) * 2019-03-11 2020-09-18 东芝存储器株式会社 半导体存储装置
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
CN113393881A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置
CN113393874A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置以及存储系统
CN113540151A (zh) * 2020-06-29 2021-10-22 台湾积体电路制造股份有限公司 存储器器件和形成存储器器件的方法
CN113921059A (zh) * 2020-07-08 2022-01-11 华邦电子股份有限公司 纵横式数组装置及其写入方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5282607B2 (ja) * 2009-02-26 2013-09-04 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
US8625328B2 (en) * 2009-10-15 2014-01-07 Panasonic Corporation Variable resistance nonvolatile storage device
JP2011142186A (ja) 2010-01-06 2011-07-21 Toshiba Corp 抵抗変化メモリ
JP5159847B2 (ja) * 2010-09-09 2013-03-13 株式会社東芝 抵抗変化メモリ装置
JP2011253595A (ja) * 2010-06-03 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
WO2011158821A1 (ja) 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法
JP2012038387A (ja) 2010-08-06 2012-02-23 Toshiba Corp 半導体記憶装置
JP5337115B2 (ja) * 2010-08-11 2013-11-06 株式会社東芝 半導体記憶装置
JP5209013B2 (ja) * 2010-09-22 2013-06-12 株式会社東芝 不揮発性半導体記憶装置
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US20120230081A1 (en) * 2011-03-10 2012-09-13 International Business Machines Corporation Cell-state measurement in resistive memory
KR20120103913A (ko) 2011-03-11 2012-09-20 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
JP5306401B2 (ja) * 2011-03-24 2013-10-02 株式会社東芝 抵抗変化メモリ
RU2457504C1 (ru) * 2011-04-15 2012-07-27 Открытое акционерное общество "Научно-исследовательский институт оптико-электронного приборостроения" (ОАО "НИИ ОЭП") Способ обзора пространства оптико-электронной системой
KR20130021199A (ko) 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
US8773888B2 (en) 2011-08-22 2014-07-08 Samsung Electronics Co., Ltd. Method of operating semiconductor device including variable resistance device
JP5630742B2 (ja) 2011-12-05 2014-11-26 株式会社東芝 半導体記憶装置
US8730745B2 (en) 2012-03-23 2014-05-20 Kabushiki Kaisha Toshiba Semiconductor device and method for controlling the same
JP2014027253A (ja) * 2012-06-22 2014-02-06 Toshiba Corp 整流回路
JP5911814B2 (ja) 2012-09-12 2016-04-27 株式会社東芝 抵抗変化メモリ
US9230646B2 (en) * 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
US9251889B2 (en) * 2014-01-21 2016-02-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Area-efficient, high-speed, dynamic-circuit-based sensing scheme for dual-rail SRAM memories
KR102140787B1 (ko) * 2014-07-07 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9576651B2 (en) * 2015-01-21 2017-02-21 Taiwan Semiconductor Manufacturing Company Limited RRAM and method of read operation for RRAM
CN107154272B (zh) * 2016-03-03 2020-07-03 东芝存储器株式会社 电流检测电路
TWI651733B (zh) * 2016-03-03 2019-02-21 東芝記憶體股份有限公司 電流檢測電路
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
US10998052B2 (en) 2018-04-12 2021-05-04 Samsung Electronics Co., Ltd. Non-volatile memory device and initialization information reading method thereof
JP2020047316A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 不揮発性記憶装置
KR102627994B1 (ko) * 2018-10-04 2024-01-22 삼성전자주식회사 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
TWI683313B (zh) * 2018-11-30 2020-01-21 旺宏電子股份有限公司 非揮發性記憶體及其讀取方法
JP2021047937A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6011721A (en) * 1998-08-12 2000-01-04 Advanced Micro Devices Method for sensing state of erasure of a flash electrically erasable programmable read-only memory (EEPROM)
JP4491948B2 (ja) * 2000-10-06 2010-06-30 ソニー株式会社 素子実装方法および画像表示装置の製造方法
US6734719B2 (en) * 2001-09-13 2004-05-11 Kabushiki Kaisha Toshiba Constant voltage generation circuit and semiconductor memory device
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6754123B2 (en) * 2002-10-01 2004-06-22 Hewlett-Packard Development Company, Lp. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
KR100618836B1 (ko) * 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US6990017B1 (en) * 2004-06-30 2006-01-24 Intel Corporation Accessing phase change memories
JP2006260742A (ja) * 2005-02-15 2006-09-28 Sanyo Electric Co Ltd メモリ
KR100587694B1 (ko) 2005-02-16 2006-06-08 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP2007164938A (ja) * 2005-12-16 2007-06-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7558149B2 (en) * 2006-01-24 2009-07-07 Macronix International Co., Ltd. Method and apparatus to control sensing time for nonvolatile memory
JP5012802B2 (ja) * 2006-07-25 2012-08-29 富士通株式会社 不揮発性半導体記憶装置
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR100872880B1 (ko) * 2006-09-11 2008-12-10 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치
KR100817061B1 (ko) * 2006-09-26 2008-03-27 삼성전자주식회사 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램
US7589989B2 (en) * 2006-10-24 2009-09-15 Sandisk 3D Llc Method for protecting memory cells during programming
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
KR100868105B1 (ko) * 2006-12-13 2008-11-11 삼성전자주식회사 저항 메모리 장치
US7577030B2 (en) * 2007-01-17 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor storage device

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108028063A (zh) * 2015-09-14 2018-05-11 英特尔公司 交叉点存储器控制
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US11942140B2 (en) 2016-08-04 2024-03-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices
CN111667860A (zh) * 2016-08-04 2020-09-15 三星电子株式会社 非易失性存储器件和存储系统
US11462260B2 (en) 2016-08-04 2022-10-04 Samsung Electronics Co., Ltd. Nonvolatile memory devices
CN111667860B (zh) * 2016-08-04 2021-05-04 三星电子株式会社 非易失性存储器件和存储系统
CN107818807A (zh) * 2016-09-13 2018-03-20 东芝存储器株式会社 半导体存储装置
CN107818807B (zh) * 2016-09-13 2021-06-29 东芝存储器株式会社 半导体存储装置
CN110277119B (zh) * 2018-03-15 2023-06-30 铠侠股份有限公司 半导体存储装置
CN110277119A (zh) * 2018-03-15 2019-09-24 东芝存储器株式会社 半导体存储装置
CN110600067A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 用于补偿关闭单元的电流的存储器设备及其操作方法
CN111667864B (zh) * 2019-03-06 2023-10-13 铠侠股份有限公司 半导体存储装置以及方法
CN111667864A (zh) * 2019-03-06 2020-09-15 东芝存储器株式会社 半导体存储装置以及方法
TWI714130B (zh) * 2019-03-11 2020-12-21 日商東芝記憶體股份有限公司 半導體記憶裝置
US10796757B1 (en) 2019-03-11 2020-10-06 Toshiba Memory Corporation Semiconductor storage device
CN111681695A (zh) * 2019-03-11 2020-09-18 东芝存储器株式会社 半导体存储装置
CN111681695B (zh) * 2019-03-11 2023-10-27 铠侠股份有限公司 半导体存储装置
CN113393874B (zh) * 2020-03-12 2024-04-12 铠侠股份有限公司 半导体存储装置以及存储系统
CN113393874A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置以及存储系统
CN113393881B (zh) * 2020-03-12 2024-02-09 铠侠股份有限公司 半导体存储装置
CN113393881A (zh) * 2020-03-12 2021-09-14 铠侠股份有限公司 半导体存储装置
CN113540151A (zh) * 2020-06-29 2021-10-22 台湾积体电路制造股份有限公司 存储器器件和形成存储器器件的方法
CN113921059A (zh) * 2020-07-08 2022-01-11 华邦电子股份有限公司 纵横式数组装置及其写入方法

Also Published As

Publication number Publication date
KR20100040687A (ko) 2010-04-20
JP2010092568A (ja) 2010-04-22
KR101046491B1 (ko) 2011-07-04
JP5127661B2 (ja) 2013-01-23
TWI420523B (zh) 2013-12-21
CN101727979B (zh) 2012-12-12
US7978499B2 (en) 2011-07-12
TW201015546A (en) 2010-04-16
US20100091551A1 (en) 2010-04-15

Similar Documents

Publication Publication Date Title
CN101727979B (zh) 半导体存储装置
CN109949837B (zh) 存储装置的漏电流补偿读取方法
JP5197427B2 (ja) 半導体記憶装置
JP5521612B2 (ja) 不揮発性半導体メモリデバイス
CN105378850B (zh) 感测放大器局部反馈以控制位线电压
US8391047B2 (en) Method of executing a forming operation to variable resistance element
US7986575B2 (en) Semiconductor memory device and redundancy method therefor
KR101632428B1 (ko) 전류 검출회로 및 반도체 기억장치
CN112289359B (zh) 存储装置及操作该存储装置的方法
KR102550416B1 (ko) 메모리 장치
CN104051008A (zh) 存储器装置及降低读取操作下位线上耦合噪声的方法
TW201703045A (zh) 記憶體裝置、記憶體系統及記憶體控制方法
US8582345B2 (en) Nonvolatile semiconductor memory device
JP2012221547A (ja) 半導体装置
JP2020155168A (ja) 半導体記憶装置
JP3299910B2 (ja) 半導体記憶装置およびその読み出し方法
KR20200118331A (ko) 메모리 장치
KR20240123105A (ko) 프로그램 동작을 수행하는 메모리 장치 및 이의 동작 방법
KR20220049201A (ko) 리드 기준을 생성하는 비휘발성 메모리 장치 및 이의 동작 방법
KR20180047835A (ko) 저항성 메모리 장치
JPH1131390A (ja) 不揮発性メモリのスクリーニング法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121212

Termination date: 20141010

EXPY Termination of patent right or utility model