TWI714130B - 半導體記憶裝置 - Google Patents

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TWI714130B TW108121490A TW108121490A TWI714130B TW I714130 B TWI714130 B TW I714130B TW 108121490 A TW108121490 A TW 108121490A TW 108121490 A TW108121490 A TW 108121490A TW I714130 B TWI714130 B TW I714130B
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Abstract

本發明之實施形態提供一種可良好地控制之半導體記憶裝置。 本發明之實施形態之半導體記憶裝置具備：第1配線；第1可變電阻元件，其連接於第1配線；第1非線性元件，其連接於第1可變電阻元件；第2配線，其連接於第1非線性元件；第2可變電阻元件，其連接於第1配線；第2非線性元件，其連接於第2可變電阻元件；及第3配線，其連接於第2非線性元件。又，於讀出動作或寫入動作之第1時序，第1配線之電壓成為第1極性之第1電壓，第2配線之電壓成為與第1極性不同之第2極性之第2電壓。又，於第1時序之後之第2時序，第1配線之電壓成為小於第1極性之第1電壓之大小之第3電壓，第3配線之電壓成為大於第1極性之第3電壓之大小之第4電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：第1配線；第1可變電阻元件，其連接於第1配線；第1非線性元件，其連接於第1可變電阻部；及第2配線，其連接於第1非線性元件。
實施形態提供一種可良好地控制之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：第1配線；第1可變電阻元件，其連接於第1配線；第1非線性元件，其連接於第1可變電阻元件；第2配線，其連接於第1非線性元件；第2可變電阻元件，其連接於第1配線；第2非線性元件，其連接於第2可變電阻元件；及第3配線，其連接於第2非線性元件。又，於讀出動作或寫入動作之第1時序，第1配線之電壓成為第1極性之第1電壓，第2配線之電壓成為與第1極性不同之第2極性之第2電壓。又，於第1時序之後之第2時序，第1配線之電壓成為小於第1極性之第1電壓之大小之第3電壓，第3配線之電壓成為大於第1極性之第3電壓之大小之第4電壓。
一實施形態之半導體記憶裝置具備：第1配線；第1可變電阻元件，其連接於第1配線；第1非線性元件，其連接於第1可變電阻元件；第2配線，其連接於第1非線性元件；第2可變電阻元件，其連接於第1配線；第2非線性元件，其連接於第2可變電阻元件；第3配線，其連接於第2非線性元件；第3可變電阻元件，其連接於第1配線；第3非線性元件，其連接於第3可變電阻元件；及第4配線，其連接於第3非線性元件。又，半導體記憶裝置具備：第1電壓供給電路，其連接於第1配線，且輸出第1極性之電壓；第1連接電晶體及第2連接電晶體，其等連接於第2配線；第3連接電晶體及第4連接電晶體，其等連接於第3配線；第2電壓供給電路，其經由第1連接電晶體而連接於第2配線，經由第3連接電晶體而連接於第3配線，且輸出與第1極性不同之第2極性之電壓；第3電壓供給電路，其經由第2連接電晶體而連接於第2配線，經由第4連接電晶體而連接於第3配線，且輸出電壓；以及第4電壓供給電路，其連接於第4配線，且輸出第1極性之電壓。
其次，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態僅為一例，並非意在限定本發明而表示。又，以下之圖式係模式性者，為了方便說明，存在省略一部分構成之情況。
又，於本說明書中，將相對於基板表面平行之特定之方向稱為X方向，將相對於基板表面平行且與X方向垂直之方向稱為Y方向，將相對於基板表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿特定之面之方向稱為第1方向，將沿該特定之面且與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等表述以基板為基準。例如，於上述第1方向與基板表面交叉之情形時，將沿該第1方向遠離基板之朝向稱為上，將沿第1方向接近基板之朝向稱為下。又，於針對某一構成提及下表面或下端之情形時，意指該構成之基板側之面或端部，於提及上表面或上端之情形時，意指該構成之與基板相反一側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中，於提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，於提及第1構成與第2構成「電性絕緣」之情形時，例如意指在第1構成與第2構成之間設置有絕緣膜等、未設置將第1構成與第2構成連接之接觸件或配線等之狀態。
又，於本說明書中，於提及電路等使2條配線等「導通」之情形時，有時意指例如該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑，且該電晶體等成為接通狀態。 [第1實施形態]
[構成] 圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性方塊圖。圖2及圖3係表示該半導體記憶裝置之一部分構成之模式性電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
例如，如圖2所示，記憶胞陣列MCA具備複數個記憶體墊MM。記憶體墊MM具備複數條位元線BL及虛設位元線DBL、複數條字元線WL及虛設字元線DWL、連接於位元線BL及字元線WL之複數個記憶胞MC、以及連接於虛設位元線DBL及虛設字元線DWL中之至少一者之虛設記憶胞DMC。記憶胞MC之陰極E C連接於位元線BL。又，記憶胞MC之陽極E A連接於字元線WL。記憶胞MC具備電阻變化元件VR及非線性元件NO。虛設記憶胞DMC具備與記憶胞MC同樣之構成。
例如，如圖1所示，周邊電路PC具備連接於字元線WL之列解碼器12、連接於位元線BL之行解碼器13、以及分別對列解碼器12及行解碼器13供給列位址及行位址之上位塊解碼器14。又，周邊電路PC具備將供給至位元線BL、虛設位元線DBL、字元線WL及虛設字元線DWL之電壓輸出之電源電路15、以及控制上位塊解碼器14及電源電路15之控制電路16。
例如，如圖3所示，列解碼器12具備連接於字元線WL之P型電晶體121及N型電晶體122。列解碼器12經由P型電晶體121將正極性之電壓Vp傳送至選擇字元線WL。又，經由N型電晶體122將電壓VUX傳送至非選擇字元線WL。再者，雖省略了圖示，但列解碼器12具備與複數條字元線WL對應之複數個P型電晶體121及複數個N型電晶體122。
行解碼器13具備連接於位元線BL之N型電晶體131及P型電晶體132。行解碼器13經由N型電晶體131將負極性之電壓Vn傳送至選擇位元線BL。又，經由P型電晶體132將電壓VUB傳送至非選擇位元線BL。再者，雖省略了圖示，但行解碼器13具備與複數條位元線BL對應之複數個N型電晶體131及複數個P型電晶體132。
例如，如圖1所示，電源電路15經由列解碼器12將正極性之電壓Vp供給至選擇字元線WL，並將電壓VUX供給至非選擇字元線WL。又，經由行解碼器13將負極性之電壓Vn供給至選擇位元線BL，並將電壓VUB供給至非選擇位元線BL。又，對虛設字元線DWL及虛設位元線DBL分別供給負極性之電壓VDWL及正極性之電壓VDBL。電源電路15例如具備輸出該等電壓之複數條偏壓電路151。
圖4係表示第1實施形態之半導體記憶裝置之一部分之構成例之模式性立體圖。圖5係表示該半導體記憶裝置之一部分之構成例之模式性XZ剖視圖。圖6係表示該半導體記憶裝置之一部分之構成例之模式性YZ剖視圖。
例如，如圖4所示，本實施形態之記憶胞陣列MCA具備於Z方向上排列之複數個記憶體墊MM。記憶體墊MM具備於X方向上排列且於Y方向上延伸之複數條位元線BL及虛設位元線DBL、於Y方向上排列且於X方向上延伸之複數條字元線WL及虛設字元線DWL、以及與位元線BL及字元線WL對應地於X方向及Y方向上排列之複數個記憶胞MC及虛設記憶胞DMC。如圖所示，關於在Z方向上排列之2個記憶體墊MM，亦可共通地設置位元線BL及虛設位元線DBL、或字元線WL及虛設字元線DWL。
例如，如圖5所示，本實施形態之周邊電路PC包含設置於半導體基板100上之場效型電晶體。
半導體基板100例如為含有硼(B)等P型雜質之單晶矽(Si)等之半導體基板。對半導體基板100，例如供給0 V左右之電壓。
又，於半導體基板100之表面設置有P型電晶體121(圖3)。例如，於半導體基板100之表面設置有含有磷(P)等N型雜質之N型井101a。於N型井101a之表面設置有閘極絕緣膜201、閘極電極202及設置於其等之側壁之側壁絕緣膜203。又，於N型井101a設置有含有硼等P型雜質之P型半導體區域103。該等P型半導體區域103分別經由接觸件204、配線205及字元線接觸件WLC等而連接於字元線WL或電源電路15(圖3)。再者，對N型井101a，例如供給5 V左右之電壓。
又，於半導體基板100之表面設置有N型電晶體122(圖3)。例如，於N型井101a之表面設置有含有硼等P型雜質之P型井102a。於P型井102a之表面設置有閘極絕緣膜201、閘極電極202及設置於其等之側壁之側壁絕緣膜203。又，於P型井102a設置有含有磷等N型雜質之N型半導體區域104。該等N型半導體區域104分別經由接觸件204、配線205及字元線接觸件WLC等而連接於字元線WL或電源電路15(圖3)。再者，對P型井102a，例如供給-2 V左右之電壓。
又，例如，如圖6所示，於半導體基板100之表面設置有P型電晶體132(圖3)。例如，於半導體基板100之表面設置有含有磷等N型雜質之N型井101b。於N型井101b之表面設置有閘極絕緣膜201、閘極電極202及設置於其等之側壁之側壁絕緣膜203。又，於N型井101b設置有含有硼等P型雜質之P型半導體區域103。該等P型半導體區域103分別經由接觸件204、配線205及位元線接觸件BLC等而連接於位元線BL或電源電路15(圖3)。再者，對N型井101b，例如供給2 V左右之電壓。
又，於半導體基板100之表面設置有N型電晶體131(圖3)。例如，於N型井101b之表面設置有含有硼等P型雜質之P型井102b。於P型井102b之表面設置有閘極絕緣膜201、閘極電極202及設置於其等之側壁之側壁絕緣膜203。又，於P型井102b設置有含有磷等N型雜質之N型半導體區域104。該等N型半導體區域104分別經由接觸件204、配線205及位元線接觸件BLC等而連接於位元線BL或電源電路15(圖3)。再者，對P型井102b，例如供給-5 V左右之電壓。
圖7係本實施形態之記憶胞MC之模式性剖視圖。圖7(a)對應於位元線BL設置於下方且字元線WL設置於上方者。圖7(b)對應於字元線WL設置於下方且位元線BL設置於上方者。
如圖7所示，本實施形態之記憶胞MC具備於Z方向上依序積層之導電層311、硫族元素層312、導電層313、硫族元素層314及導電層315。
導電層311連接於設置在記憶胞MC正下方之位元線BL或字元線WL，且作為記憶胞MC之陰極E C或陽極E A發揮功能。導電層311例如可為氮化鈦(TiN)及鎢(W)之積層膜等，亦可為注入了磷(P)等N型雜質之多晶矽等，還可為碳(C)、氮化碳(CN)、碳化鎢(WC)、碳氮化鎢(WCN)或碳氮化鎢矽化物(WCNSi)等其他導電層。
硫族元素層312作為非線性元件NO發揮功能。例如，於對硫族元素層312施加了低於特定閾值之電壓之情形時，硫族元素層312為高電阻狀態。當對硫族元素層312施加之電壓達到特定閾值時，硫族元素層312成為低電阻狀態，流至硫族元素層312之電流呈多位數增大。當對硫族元素層312施加之電壓低於特定電壓時，硫族元素層312再次成為高電阻狀態。
硫族元素層312例如含有至少1種以上之硫族元素。硫族元素層312例如亦可包含含有硫族元素之化合物即硫屬化物。又，硫族元素層312亦可含有選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種元素。
再者，此處所提及之硫族元素係屬於週期表第16族之元素之中除氧(O)以外之元素。硫族元素例如包含硫(S)、硒(Se)、碲(Te)等。
導電層313作為將非線性元件NO及電阻變化元件VR連接之電極發揮功能。導電層313例如亦可包含與導電層311同樣之材料。
硫族元素層314作為電阻變化元件VR發揮功能。硫族元素層314藉由熔融溫度以上之加熱及急速冷卻而成為非晶形狀態(重設狀態：高電阻狀態)。又，硫族元素層314藉由低於熔融溫度且高於結晶化溫度之溫度過熱及緩慢冷卻而成為結晶狀態(設定狀態：低電阻狀態)。
硫族元素層314例如含有至少1種以上之硫族元素。硫族元素層314例如亦可包含含有硫族元素之化合物即硫屬化物。硫族元素層314例如亦可為GeSbTe、GeTe、SbTe、SiTe等。又，硫族元素層314亦可含有選自鍺(Ge)、銻(Sb)及碲(Te)之中之至少1種元素。
導電層315連接於設置在記憶胞MC正上方之字元線WL或位元線BL，且作為記憶胞MC之陽極E A或陰極E C發揮功能。導電層315例如亦可包含與導電層311同樣之材料。
再者，於圖7中表示了記憶胞MC之構成，但虛設記憶胞DMC亦具備與記憶胞MC同樣之構成。
圖8係表示本實施形態之記憶胞MC之電流-電壓特性之模式性曲線圖。橫軸表示記憶胞MC之陰極E C-陽極E A間之電壓差即胞電壓Vcell。縱軸以對數軸表示流至記憶胞MC之胞電流Icell。
於胞電流Icell小於特定電流值I 1之範圍內，對應於胞電流Icell之增大，胞電壓Vcell單調遞增。於胞電流Icell達到電流值I 1之時序，低電阻狀態之記憶胞MC之胞電壓Vcell達到電壓V 1。又，高電阻狀態之記憶胞MC之胞電壓Vcell達到電壓V 2。電壓V 2大於電壓V 1。
於胞電流Icell大於電流值I 1且小於電流值I 2之範圍內，對應於胞電流Icell之增大，胞電壓Vcell單調遞減。於該範圍內，高電阻狀態之記憶胞之胞電壓Vcell大於低電阻狀態之記憶胞MC之胞電壓Vcell。
於胞電流Icell大於電流值I 2且小於電流值I 3之範圍內，對應於胞電流Icell之增大，胞電壓Vcell暫時減少，其後增大。於該範圍內，對應於胞電流Icell之增大，高電阻狀態之記憶胞MC之胞電壓Vcell急遽減少，成為與低電阻狀態之記憶胞MC之胞電壓Vcell相同之程度。
於胞電流Icell大於電流值I 3之範圍內，對應於胞電流Icell之增大，胞電壓Vcell暫時減少，其後增大。
於使胞電流Icell自該狀態急速減少至小於電流I 1之大小之情形時，硫族元素層314成為高電阻狀態。又，於使胞電流Icell減少至特定大小，並耗費一定以上之時間使胞電流Icell減少至小於電流I 1之大小之情形時，硫族元素層314成為低電阻狀態。
[動作] 讀出動作時，例如，將胞電壓Vcell設為大於電壓V 1且小於電壓V 2之讀出電壓Vread，並檢測該狀態之胞電流Icell是否大於閾值。閾值電壓例如可設為電流值I 1以上。
寫入動作時，例如，首先將胞電壓Vcell調整為大於電壓V 2之寫入電壓Vwrite。其次，於欲將記憶胞MC設為高電阻狀態之情形時，例如，於特定時間以內使胞電壓Vcell減少至0 V。另一方面，於欲將記憶胞MC設為低電阻狀態之情形時，例如，耗費一定以上之時間將胞電壓Vcell設為0 V。
圖9係例示讀出動作或寫入動作中供給至字元線WL、虛設字元線DWL、位元線BL及虛設位元線DBL之電壓之模式性波形圖。
於圖示之例中，自時序t101至時序t102，對選擇字元線WL供給正極性之電壓Vp，對選擇位元線BL供給負極性之電壓Vn。於執行讀出動作之情形時，以電壓Vp及電壓Vn之差量Vp－Vn成為讀出電壓Vread(圖8)之方式調整電壓Vp及電壓Vn之大小。於執行寫入動作之情形時，以電壓Vp及電壓Vn之差量Vp－Vn成為寫入電壓Vwrite(圖8)之方式調整電壓Vp及電壓Vn之大小。電壓Vp及電壓Vn之大小例如可為相同程度，亦可一致。
又，於圖示之例中，自時序t101至時序t102，對非選擇字元線WL供給電壓VUX，對非選擇位元線BL供給電壓VUB。電壓VUX及電壓VUB例如亦可為0 V左右。又，對虛設字元線DWL供給負極性之電壓VDWL，對虛設位元線DBL供給正極性之電壓VDWL。
又，於圖示之例中，自時序t102至時序t103，使字元線WL及位元線BL之電壓之大小逐漸減少至0 V。例如，於寫入動作中欲將記憶胞MC設為高電阻狀態之情形時，自時序t102至時序t103之時間設定得相對較短。另一方面，於欲將記憶胞MC設為低電阻狀態之情形時，自時序t102至時序t103之時間設定得相對較長。
又，於圖示之例中，自時序t102至時序t103，將非選擇字元線WL之電壓維持為電壓VUX，將非選擇位元線BL之電壓維持為電壓VUB，將虛設字元線DWL之電壓維持為電壓VDWL，將虛設位元線DBL之電壓維持為電壓VDWL。
[效果] 如參照圖9等所說明般，於本實施形態之半導體記憶裝置中，對選擇字元線WL供給正極性之電壓Vp，對選擇位元線BL供給負極性之電壓Vn。根據此種形態，例如與不使用負極性之電壓之情形相比，可利用大小較小之電壓使半導體記憶裝置動作，從而可減少消耗電力。又，可容易地實現微細化等。
又，如參照圖5所說明般，於本實施形態之半導體記憶裝置中，N型井101a之電壓被設定為5 V左右之大小，P型井102a之電壓被設定為-2 V左右之大小。於此種形態中，對N型井101a及P型井102a之間供給反向偏壓。又，若字元線WL之電壓為高於-2 V之電壓，則亦對N型半導體區域104及P型井102a之間供給反向偏壓。又，若字元線WL之電壓為低於5 V之電壓，則亦對P型半導體區域103及N型井101a之間供給反向偏壓。
此處，如參照圖9等所說明般，於本實施形態中，存在自圖9之時序t102至時序t103使字元線WL及位元線BL之電壓之大小逐漸減少至0 V之情況。於此種情形時，若字元線WL之電壓之大小減少之速度較位元線BL之電壓之大小減少之速度快，則如圖10所例示般，存在字元線WL之電壓成為負電壓之情形。因此，若字元線WL之電壓變為低於-2 V之電壓，則對N型半導體區域104(圖5)及P型井102a(圖5)之間供給正向偏壓，大量電流自P型井102a流至N型半導體區域104，而有發生電晶體破損等之虞。
再者，於位元線BL之電壓變為高於2 V之電壓之情形時，亦可能發生同樣之現象。
因此，於本實施形態中，如參照圖9所說明般，自時序t102至時序t103，對虛設字元線DWL供給負極性之電壓VDWL，對虛設位元線DBL供給正極性之電壓VDWL。於此種形態中，例如，如圖11所示，於選擇字元線WL之電壓降低至特定電壓之時序，選擇字元線WL及虛設位元線DBL之電壓差達到電壓V 1(圖8)或電壓V 2(圖8)。藉此，電流I急遽地流至連接於其等之虛設記憶胞DMC，藉此，對選擇字元線WL進行充電(參照圖11、圖12)。藉此，可抑制對N型半導體區域104(圖5)及P型井102a(圖5)之間供給正向偏壓(參照圖11)。
再者，關於位元線BL，亦同樣地可藉由對虛設字元線DWL供給負極性之電壓VDWL，而抑制對P型半導體區域103(圖6)及N型井101b(圖6)之間供給正向偏壓。
[虛設位元線DBL及虛設字元線DWL之電壓] 虛設位元線DBL之電壓VDBL可適當調整。例如，於第1實施形態中，對P型井102a(圖5)供給了-2 V左右之電壓。此處，若將以此方式供給至P型井102a之電壓設為電壓Vb_ux，則虛設位元線DBL之電壓VDBL較理想為Vb_ux＋V 2以上。又，電壓V 2(圖8)大於讀出電壓Vread。因此，虛設位元線DBL之電壓VDBL較理想為至少高於Vb_ux＋Vread之電壓。
同樣地，虛設字元線DWL之電壓VDWL亦可適當調整。例如，若將供給至N型井101b之電壓設為電壓Vb_ub，則虛設字元線DWL之電壓VDWL較理想為Vb_ub－V 2以下。又，電壓V 2(圖8)大於讀出電壓Vread。因此，虛設字元線DWL之電壓VDWL較理想為至少低於Vb_ub－Vread之電壓。 [其他實施形態]
於第1實施形態中，作為記憶胞MC中所包含之電阻變化元件VR，例示了含有硫族元素之硫族元素層314。然而，亦可使用其他電阻變化元件VR作為記憶胞MC中所包含之電阻變化元件VR。例如，電阻變化元件VR亦可為磁化自由層、磁化固定層及設置於其等之間之包含氧化鎂(MgO)等隧道絕緣膜之磁阻層。又，電阻變化元件VR亦可為包含金屬氧化物等絕緣層且可於該絕緣層中生成金屬離子或氧缺陷等長絲之層。
再者，作為電阻變化元件VR，較理想為採用可藉由對一方向施加電壓而實現寫入動作之高電阻化及低電阻化、以及讀出動作之構成。
又，於第1實施形態中，作為記憶胞MC中所包含之非線性元件NO，例示了含有硫族元素者。然而，亦可使用其他非線性元件NO作為記憶胞MC中所包含之非線性元件NO。又，電阻變化元件VR亦可包含作為非線性元件NO之功能。
又，於第1實施形態中，如參照圖9所說明般，自寫入動作或讀出動作之時序t101至時序t103，對虛設字元線DWL供給電壓VDWL，對虛設位元線DBL供給電壓VDWL。然而，為了抑制如上所述之正向偏壓之供給，只要於選擇字元線WL或選擇位元線BL之電壓之極性有反轉之虞之時序供給此種電壓即可。因此，對虛設字元線DWL供給電壓VDWL並對虛設位元線DBL供給電壓VDWL之時序可為時序t102，亦可為時序t102及時序t103之間之時序。
[其他] 已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出者，並非意在限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2019-43401號(申請日：2019年3月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
12          列解碼器 13          行解碼器 14          上位塊解碼器 15          電源電路 16          控制電路 100        半導體基板 101a      N型井 101b      N型井 102a      P型井 102b      P型井 103        P型半導體區域 104        N型半導體區域 121        P型電晶體 122        N型電晶體 131        N型電晶體 132        P型電晶體 151        偏壓電路 201        閘極絕緣膜 202        閘極電極 203        側壁絕緣膜 204        接觸件 205        配線 311        導電層 312        硫族元素層 313        導電層 314        硫族元素層 315        導電層 BL         位元線 BLC       位元線接觸件 DBL       虛設位元線 DMC      虛設記憶胞 DWL      虛設字元線 E A陽極 E C陰極 MC        記憶胞 MCA      記憶胞陣列 MM       記憶體墊 NO        非線性元件 PC         周邊電路 t101       時序 t102       時序 t103       時序 VR         電阻變化元件 VUB      電壓 VUX      電壓 WL        字元線 WLC      字元線接觸件
圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性方塊圖。 圖2係表示該半導體記憶裝置之一部分構成之模式性電路圖。 圖3係表示該半導體記憶裝置之一部分構成之模式性電路圖。 圖4係表示該半導體記憶裝置之一部分構成之模式性立體圖。 圖5係表示該半導體記憶裝置之一部分構成之模式性剖視圖。 圖6係表示該半導體記憶裝置之一部分構成之模式性剖視圖。 圖7(a)、(b)係記憶胞MC之模式性剖視圖。 圖8係表示記憶胞MC之電流-電壓特性之模式性曲線圖。 圖9係用以對寫入動作或讀出動作進行說明之模式性曲線圖。 圖10係用以對寫入動作或讀出動作進行說明之模式性曲線圖。 圖11係用以對寫入動作或讀出動作進行說明之模式性曲線圖。 圖12係用以對寫入動作或讀出動作進行說明之模式性電路圖。
BL         位元線 DBL       虛設位元線 DWL      虛設字元線 t101       時序 t102       時序 t103       時序 VUB      電壓 VUX      電壓 WL        字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備：  第1配線；  第1可變電阻元件，其連接於上述第1配線；  第1非線性元件，其連接於上述第1可變電阻元件；  第2配線，其連接於上述第1非線性元件；  第2可變電阻元件，其連接於上述第1配線；  第2非線性元件，其連接於上述第2可變電阻元件；及  第3配線，其連接於上述第2非線性元件；且  於讀出動作或寫入動作之  第1時序，上述第1配線之電壓成為第1極性之第1電壓，上述第2配線之電壓成為與上述第1極性不同之第2極性之第2電壓，  於上述第1時序之後之第2時序，上述第1配線之電壓成為小於上述第1極性之上述第1電壓之大小之第3電壓，上述第3配線之電壓成為大於上述第1極性之上述第3電壓之大小之第4電壓。
  2. 如請求項1之半導體記憶裝置，其具備：  第3可變電阻元件，其連接於上述第1配線；  第3非線性元件，其連接於上述第3可變電阻元件；及  第4配線，其連接於上述第3非線性元件；且  於上述第1時序，上述第4配線之電壓成為小於上述第2電壓之大小之第5電壓。
  3. 一種半導體記憶裝置，其具備：  第1配線；  第1可變電阻元件，其連接於上述第1配線；  第1非線性元件，其連接於上述第1可變電阻元件；  第2配線，其連接於上述第1非線性元件；  第2可變電阻元件，其連接於上述第1配線；  第2非線性元件，其連接於上述第2可變電阻元件；  第3配線，其連接於上述第2非線性元件；  第3可變電阻元件，其連接於上述第1配線；  第3非線性元件，其連接於上述第3可變電阻元件；  第4配線，其連接於上述第3非線性元件；  第1電壓供給電路，其連接於上述第1配線，且輸出第1極性之電壓；  第1連接電晶體及第2連接電晶體，其連接於上述第2配線；  第3連接電晶體及第4連接電晶體，其連接於上述第3配線；  第2電壓供給電路，其經由上述第1連接電晶體而連接於上述第2配線，經由上述第3連接電晶體而連接於上述第3配線，且輸出與上述第1極性不同之第2極性之電壓；  第3電壓供給電路，其經由上述第2連接電晶體而連接於上述第2配線，經由上述第4連接電晶體而連接於上述第3配線，且輸出電壓；以及  第4電壓供給電路，其連接於上述第4配線，且輸出上述第1極性之電壓。
  4. 如請求項3之半導體記憶裝置，其中  上述第1連接電晶體及上述第3連接電晶體係第1導電型之場效電晶體，  上述第2連接電晶體及上述第4連接電晶體係與上述第1導電型不同之第2導電型之場效電晶體。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中  上述第1可變電阻元件及上述第1非線性元件中至少一者含有硫族元素。
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