CN102568582A - 可变电阻器件、包括可变电阻器件的半导体器件及操作方法 - Google Patents

可变电阻器件、包括可变电阻器件的半导体器件及操作方法 Download PDF

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Abstract

一种操作包括可变电阻器件的半导体器件的方法，该方法包括：向可变电阻器件施加第一电压以使得将可变电阻器件的电阻值从第一电阻值改变为不同于第一电阻值的第二电阻值；感测流过施加了第一电压的可变电阻器件的第一电流；确定第一电流是否属于第一电流范围；以及如果第一电流不属于第一电流范围，则向可变电阻器件施加等于第一电压的附加第一电压。

Description

可变电阻器件、包括可变电阻器件的半导体器件及操作方法
技术领域
本公开涉及半导体器件，更具体地，涉及可变电阻器件、包括可变电阻器件的半导体器件以及操作半导体器件的方法。
背景技术
随着对具有高存储容量和较少功耗的存储器件的需求的增加，已经进行了对不仅是非易失性的而且不需要刷新的下一代存储器件的研究。这样的下一代存储器件需要具有动态随机存取存储器(DRAM)的高集成特性、闪存的非易失性特性、静态随机存取存储器(SRAM)的高速操作特性等。最近，诸如相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、和电阻性RAM(RRAM)的下一代存储器件备受关注。上述下一代存储器件当中，RRAM基于这样的现象：当将足够高的电流施加到非导体材料时，产生电流在其中流动的路径从而降低电阻。该情况下，一旦产生路径，可以通过将合适的电压施加到非导体材料来消除或重新产生该路径。
发明内容
提供一种可变电阻器件、半导体器件、以及操作该半导体器件的方法，改善可变电阻器件的电流的散布以使得包括该可变电阻器件的半导体器件的可靠性提高。
另外的方面部分地将在接下来的描述中阐明，并且部分地从描述中变得清楚，或可以通过提供的实施例的实践习得。
根据本发明的一方面，一种操作具有可变电阻器件的半导体器件的方法包括：向可变电阻器件施加第一电压使得可变电阻器件的电阻值从第一电阻值改变为不同于第一电阻值的第二电阻值；感测流过施加了第一电压的可变电阻器件的第一电流；确定第一电流是否属于第一电流范围；以及如果第一电流不属于第一电流范围，则将等于第一电压的附加第一电压施加到可变电阻器件。
第一电阻值可以是置位电阻值，第二电阻值可以是重置电阻值，并且第二电阻值可以大于第一电阻值。
感测第一电流可以包括：通过施加量值低于第一电压的读取电压来感测流过可变电阻器件的第一电流。
在施加第一电压期间，可以施加第一电压大约1μs到大约1ns。
所述附加第一电压可以具有与第一电压相同的脉冲宽度。
可以用这样的方式预设第一电流范围以使得，在可变电阻器件具有第一电阻值时流过可变电阻器件的‘导通’电流与可变电阻器件具有第二电阻值时流过可变电阻器件的‘截止’电流之间确保预定的感测裕度。
可以用这样的方式预设第一电流范围以使得，在可变电阻器件具有第二电阻值时流过可变电阻器件的第一‘截止’电流与可变电阻器件具有大于第二电阻值的第三电阻值时流过可变电阻器件的第二‘截止’电流之间确保预定的感测裕度。
所述方法还可以包括：对于施加了附加第一电压的可变电阻器件重复地执行感测第一电流以及确定第一电流是否属于第一电流范围。
可以重复地执行以下操作直到第一电流属于第一电流范围为止：向可变电阻器件施加附加第一电压、感测第一电流、以及确定第一电流是否属于第一电流范围。
在确定第一电流是否属于第一电流范围之前，所述方法还可以包括确定第一电流是否属于第二电流范围，第二电流范围是与第二电阻值对应的数据的电流的范围。
第一电流范围包括在第二电流范围中。
如果第一电流大于第二电流范围中的最大值，则所述方法还可以包括改变第一电压。
可以对可变电阻器件重复地执行施加改变的第一电压以及感测第一电流。
如果第一电流小于第二电流范围中的最小值，则所述方法还可以包括向可变电阻器件施加第二电压以使得可变电阻器件的电阻值从第二电阻值改变为第一电阻值。
可以对施加了第二电压的可变电阻器件重复地执行施加第一电压以及感测第一电流。
确定第一电流是否属于第一电流范围可以包括以下中的至少一个：确定第一电流是否小于第一电流范围中的最大值，以及确定第一电流是否大于第一电流范围中的最小值。
确定第一电流是否属于第一电流范围可以包括：可变电阻器件具有第一电阻值时流过可变电阻器件的‘导通’电流与第一电流之间的差异大于预定级别。
所述方法还可以包括：向可变电阻器件施加第二电压以使得可变电阻器件的电阻值从第二电阻值改变为第一电阻值；以及感测流过施加了第二电压的可变电阻器件的第二电流。
感测第二电流可以包括：通过施加量值小于第一电压和第二电压的读取电压来感测流过施加了第二电压的可变电阻器件的第二电流。
施加第二电压大约1μs到大约1ns。
可以在执行感测第二电压之后执行向可变电阻器件施加第一电压。
所述方法还可以包括：确定第二电流是否属于第三电流范围；以及如果第二电流不属于第三电流范围，则向可变电阻器件施加等于第二电压的附加第二电压。
如果第二电流属于第三电流范围，则所述方法还可以包括向可变电阻器件施加第一电压。
可以对于施加了附加第二电压的可变电阻器件重复地执行感测第二电流以及确定第二电流是否属于第三电流范围。
根据本发明的另一方面，一种可变电阻器件包括：第一电极和第二电极；以及可变电阻材料层置于第一电极与第二电极之间，该可变电阻材料层的电阻值当在第一电极和第二电极之间施加第一电压时从第一电阻值改变为大于第一电阻值的第二电阻值，并且当在第一电极和第二电极之间施加第二电压时从第二电阻值改变为第一电阻值。如果可变电阻材料层具有第二电阻值，则将第一电压重复地施加到可变电阻材料层直到流过该可变电阻材料层的电流属于第一电流范围。
可变电阻材料层的电阻值当大于第一电压的第三电压被施加到可变电阻材料层时可以从第二电阻值改变为大于第二电阻值的第三电阻值。如果可变电阻材料层具有第三电阻值，则可以将第三电压重复地施加到可变电阻材料层直到流过该可变电阻材料层的电流属于第二电流范围。
根据本发明的另一方面，一种半导体器件包括：可变电阻器件，其电阻值当第一电压被施加到可变电阻器件时从第一电阻值改变为大于第一电阻值的第二电阻值，并且当第二电压被施加到可变电阻器件时从第二电阻值改变为第一电阻值；以及选择器件，串联连接到可变电阻器件。如果可变电阻材料层具有第二电阻值，则将第一电压重复地施加到可变电阻器件直到流过该可变电阻器件的电流属于第一电流范围。
可变电阻器件的电阻值当高于第一电压的第三电压被施加到可变电阻器件时可以从第二电阻值改变为大于第二电阻值的第三电阻值。如果可变电阻器件具有第三电阻值，则可以将第三电压重复地施加到可变电阻器件直到流过该可变电阻器件的电流属于第二电流范围。
附图说明
通过下面结合附图进行的对示例实施例的描述，本发明的这些和/或其他方面将会变得清楚和更加容易理解，其中：
图1是根据本发明实施例的可变电阻器件的示意性截面图；
图2是根据本发明另一实施例的可变电阻器件的示意性截面图；
图3是示出根据本发明实施例的可变电阻器件被包括在单比特存储器件中时可变电阻器件的电阻值的分布的曲线图；
图4是示出根据本发明另一实施例的可变电阻器件被包括在多比特存储器件中时可变电阻器件的电阻值的分布的曲线图；
图5是示出施加到图1的可变电阻器件10的操作电压的示例的曲线图；
图6是示出向其施加图5的操作电压时流过图1的可变电阻器件的电流的量的变化的曲线图；
图7是示出根据本发明实施例的操作包括可变电阻器件的半导体器件的方法的流程图；
图8是示出根据图7的方法向半导体器件施加的操作电压的示例的曲线图；
图9是根据本发明实施例的示出流过可变电阻器件的电流以便解释图7的方法中包括的操作140的曲线图；
图10是示出当根据图9的曲线图确定重置电流的量是否属于预定电流范围时数据的散布相对流过可变电阻器件的电流的量的曲线图；
图11是根据本发明另一实施例的示出流过可变电阻器件的电流以便解释图7的方法中包括的操作140的曲线图；
图12是示出当根据图11的曲线图确定重置电流的量是否属于预定电流范围时数据的散布相对流过可变电阻器件的电流的量的曲线图；
图13是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图；
图14是示出根据图13的方法向半导体器件施加的操作电压的示例的曲线图；
图15是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图；
图16是示出根据图15的方法向半导体器件施加的操作电压的示例的曲线图；
图17是示出根据图15的方法向半导体器件施加的操作电压的另一示例的曲线图；
图18是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图；
图19是示出根据图18的方法向半导体器件施加的操作电压的示例的曲线图；
图20是示出当根据常规方法操作半导体器件时流过包括在半导体器件中的可变电阻器件的电流的量的分布的曲线图；
图21是示出当根据本发明的实施例操作半导体器件时流过包括在半导体器件中的可变电阻器件的电流的量的分布的曲线图；
图22是示出根据本发明实施例的包括可变电阻器件的半导体器件的电路图；
图23是示出根据本发明另一实施例的包括可变电阻器件的半导体器件的电路图；
图24是根据本发明实施例的图23的半导体器件的截面图；
图25是根据本发明实施例的半导体器件的示意性框图；
图26是根据本发明实施例的存储卡的示意性框图；以及
图27是根据本发明实施例的电子控制系统的示意性框图。
具体实施方式
现在将详细参照其示例在附图中示出的实施例，其中相似的引用数字始终指示相似的元件。为此，实施例可以具有不同的形式并且不应当被解读为限于这里阐述的描述。因此，通过参照附图仅如下阐述实施例以解释本说明的各方面。
附图中，为了清楚可以夸大每个构成元件的尺寸。
本发明的以下实施例中使用的术语可以被理解为本发明所属的技术领域中一般公知的。如这里使用的，‘至少一个’意指一个或多个并且从而可以包括单独的组件及其混合/组合。
图1是根据本发明实施例的可变电阻器件10的示意性截面图。参照图1，可变电阻器件10可以包括下电极11、可变电阻材料层12、和上电极13。可变电阻材料层12可以形成在下电极11与上电极13之间。本发明的另一实施例中，可变电阻器件10还可以在下电极11上、或者在可变电阻材料层12上包括缓冲层(未示出)。
下电极11和上电极13可以由导电材料形成，例如，抗氧化金属层或多晶硅层。例如，抗氧化金属层可以由从由铱(Ir)、铂(Pt)、氧化铱(IrO)、氮化钛(TiN)、氮化钛铝(TiAlN)、钨(W)、钼(Mo)、钌(Ru)、和氧化钌(RuO)组成的组中选择的至少一个形成。可以在形成缓冲层之后形成抗氧化金属层。当前实施例中，下电极11和上电极13分别位于可变电阻材料层12上面和下面，但是本发明不限于此。本发明的另一实施例中，下电极11和上电极13可以分别位于可变电阻材料层12的左侧和右侧。
可变电阻材料层12可以包括基于钙钛矿的氧化物或过渡金属氧化物。基于钙钛矿的氧化物的示例包括Pr1-xCaxMnO3、La1-xCaxMnO3、SrZrO3/SrTiO3、CrTiO3、Pb(Zr，Ti)O3/Zn1-xCdxS等。过渡金属氧化物的示例包括镍、铌、钛、锆、铪、钴、铁、铜、锰、锌、铬等。可变电阻材料层12的电阻值可以根据施加到下电极11和上电极13的电压之间的差而改变。
图2是根据本发明另一实施例的可变电阻器件10′的示意性截面图。参照图2，可变电阻器件10′可以包括下电极11、可变电阻材料层12′、和上电极13。可变电阻材料层12′可以形成在下电极11于上电极13之间。当前实施例中，可变电阻材料层12′可以包括基薄膜12a和氧交换层12b。例如，基薄膜12a可以包括TaOx层，而氧交换层12b可以包括Ta2O5层。根据当前实施例的可变电阻器件10′是图1中示出的可变电阻器件10的修改示例，并且如上参照图1所述的实施例也可以应用于当前实施例。
图3是示出根据本发明实施例的可变电阻器件被包括在单比特存储器件中时可变电阻器件的电阻值的分布的曲线图。图3中，X轴表示包括可变电阻器件的单比特存储器件的电阻值，而Y轴表示单比特存储单元(cell)的总数。图1的可变电阻器件10或图2的可变电阻器件10′可以用于诸如单比特非易失性存储器件的半导体器件中，其根据可变电阻材料层12或可变电阻材料层12′的电阻状态来存储数据‘0’或‘1’。
当前实施例中，数据‘0’和数据‘1’可以表示高电阻状态和低电阻状态。向可变电阻器件写入数据‘1’可被称为置位(set)操作，而向可变电阻器件写入数据‘0’可被称为重置(reset)操作。然而，本发明不限于此，并且根据本发明的另一实施例，数据‘1’和数据‘0’可以对应于高电阻状态和低电阻状态。
单比特非易失性存储器件当被写入数据‘1’时可以‘导通(on)’，而且当被写入数据‘0’时可以‘截止(off)’。该情况下，为了提高单比特非易失性存储器件的可靠性，应当在单比特非易失性存储器件的‘导通’状态与‘截止’状态之间确保充分的感测裕度(sensing margin)SM。
图4是示出根据本发明另一实施例的可变电阻器件被包括在多比特存储器件中时可变电阻器件的电阻值的分布的曲线图。图4中，X轴表示包括可变电阻器件的多比特存储器件的电阻值，并且Y轴表示多比特存储单元的总数。图1的可变电阻器件10或图2的可变电阻器件10′可以用于诸如多比特非易失性存储器件的半导体器件，其根据可变电阻材料层12或可变电阻材料层12′的电阻状态来存储数据‘00’、‘01’、‘10’、或‘11’。
当前实施例中，数据‘11’可以表示可变电阻材料层12或可变电阻材料层12′的低电阻状态，并且数据‘01’、‘10’、和‘00’可以表示可变电阻材料层12或可变电阻材料层12′的高电阻状态。向可变电阻器件写入数据‘11’可被称为置位操作，而向可变电阻器件写入数据‘01’、‘10’、和‘00’可被称为重置操作。然而，本发明不限于此，并且根据本发明的另一该实施例，数据‘11’可以对应于高电阻状态，而数据‘01’、‘10’、和‘00’可以对应于低电阻状态。
多比特非易失性存储器件当被写入数据‘11’时可以导通’，而且当被写入数据‘01’、‘10’、或‘00’时可以‘截止’。该情况下，为了提高多比特非易失性存储器件的可靠性，应当在多比特非易失性存储器件的‘导通’状态与‘截止’状态之间确保充分的感测裕度SM1。此外，三种类型的数据可以对应于多比特非易失性存储器件的‘截止’状态，因此，应当在对应于‘截止’状态的三种数据之间确保充分的感测裕度SM2和感测裕度SM3。
图1的可变电阻器件10或图2的可变电阻器件10′可以用于诸如3比特非易失性存储器件的半导体器件，其根据可变电阻材料层12或可变电阻材料层12′的电阻状态来存储数据‘000’、‘001’、‘010’、‘011’、‘100’、‘101’、‘110’、或‘111’。此外，根据可变电阻材料层12或可变电阻材料层12′的电阻状态，图1的可变电阻器件10或图2的可变电阻器件10′可以用作诸如四比特或更多比特非易失性存储器件的半导体器件。
图5是示出施加到图1的可变电阻器件10的操作电压的示例的曲线图。图5中，X轴表示时间(秒)，而Y轴表示施加到可变电阻器件10的电压(V)。施加到可变电阻器件10的电压(V)表示施加到可变电阻器件10的下电极11和上电极13的电压之间的差，更具体地，其表示通过从施加到下电极11的电压减去施加到上电极13的电压而获得的值。
首先，可以将置位电压VSET施加到可变电阻器件10，并且可以将读取电压VREAD施加到可变电阻器件10以感测流过可变电阻器件10的电流。可以将其中将置位电压VSET和读取电压VREAD连续地施加到可变电阻器件10的循环(cycle)称为置位循环。当向其施加置位电压VSET时，可变电阻器件10可以从高电阻状态切换为低电阻状态。该情况下，电流可以流过可变电阻器件10。
接下来，可以将重置电压VRESET施加到可变电阻器件10，并且可以将读取电压VREAD施加到可变电阻器件10以感测流过可变电阻器件10的电流。可以将其中将重置电压VRESET和读取电压VREAD连续地施加到可变电阻器件10的循环称为重置循环。当向其施加重置电压VRESET时，可变电阻器件10可以从低电阻状态切换为高电阻状态。该情况下，几乎没有电流可以流过可变电阻器件10。
这里，重置电压VRESET和置位电压VSET的极性可以彼此相反。如果可变电阻器件10具有极性彼此相反的重置电压VRESET和置位电压VSET，则可变电阻器件10被称为‘双极可变电阻器件’。图5的曲线图中，施加到可变电阻器件10的置位电压VSET和重置电压VRESET分别具有负值和正值。然而，本发明不限于此，并且根据形成可变电阻器件10的可变电阻材料层12的材料的类型，置位电压VSET可以具有正值而重置电压VRESET可以具有负值。
置位电压VSET和重置电压VRESET中的每一个可以被施加到可变电阻10大约1μs到大约1ns，并且可以具有各种脉冲形状(例如，矩形、锯齿形、或梯形)中的一种。
虽然未示出，但是如果可变电阻器件10用于多比特非易失性存储器件，则可以将彼此不同的第一重置电压到第三重置电压施加到可变电阻器件10，以使得将与多比特非易失性存储器件的‘截止’状态对应的不同类型的数据分别写入到该多比特非易失性存储器件。例如，用于向可变电阻器件10写入数据‘00’的第三重置电压可以高于用于向可变电阻器件10写入数据‘10’的第二重置电压，并且第二重置电压可以高于用于向可变电阻器件10写入数据‘01’的第一重置电压。
图6是示出向其施加图5的操作电压时流过图1的可变电阻器件10的电流的量的变化的曲线图。图6中，X轴表示执行置位循环或者重置循环的次数，并且Y轴表示电流(A)的量。在置位循环之后流过可变电阻器件10的电流，即，当置位电压VSET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为置位电流ISET。而且，在重置循环之后流过可变电阻器件10的电流，即，当重置电压VRESET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为重置电流IRESET。
图6中，置位电流ISET保持在大约1.00E-5A的恒定电流电平。即，不管置位循环执行的次数怎样置位电流ISET都保持在恒定电流电平。然而，重置电流IRESET具有相对较大的散布并且保持在大约1.00E-9到大约1.00E-7的电流电平。该情况下，不管重置循环执行的次数怎样重置电流IRESET都表现出非线性的分布。
如上所述，在可变电阻器件10中，置位电流ISET具有相对较小的散布，并且重置电流IRESET具有相对较大的散布。从而，当不能充分保证可变电阻器件10的‘导通’状态与‘截止’状态之间的感测裕度时，可变电阻器件10很难被用作存储器件。特别地，当可变电阻器件10用于多比特非易失性存储器件时，与可变电阻器件10的‘截止’状态对应的多个数据片应当彼此区别。该情况下，当不能充分地保证多个数据片之间的感测裕度时，多比特非易失性存储器件10的可靠性大大降低。
图7是示出根据本发明实施例的操作包括可变电阻器件的半导体器件的方法的流程图。图8是示出根据图7的方法向半导体器件施加的操作电压的示例的曲线图。
参照图7和图8，在根据当前实施例的方法中，可以操作包括图1的可变电阻器件10的半导体器件。现在将描述根据当前实施例的方法，例如，针对图1的可变电阻器件10。在当前实施例中，假定可变电阻器件10用于多比特非易失性存储器件。图8中，X轴表示时间(秒)，并且Y轴表示施加到半导体器件的操作电压(V)。
在操作110中，向可变电阻器件10施加置位电压VSET。置位电压VSET可以对应于图8中示出的置位电压VSET。图8中示出的置位电压VSET可以是负电压，例如，大约-3.0V。
在操作120中，向可变电阻器件10施加重置电压VRESET。重置电压VRESET可以对应于图8中示出的重置电压VRESET。图8中示出的重置电压VRESET可以是正电压并且可以比读取电压VREAD高。
当可变电阻器件10用于多比特非易失性存储器件时，可以施加第一重置电压到第三重置电压以分别写入与‘截止’状态对应的不同的数据‘01’、‘10’、和‘00’。例如，用于向多比特非易失性存储器件写入数据‘01’的第一重置电压可以是大约3.2V，用于向多比特非易失性存储器件写入数据‘10’的第二重置电压可以是大约3.3V，并且用于向多比特非易失性存储器件写入数据‘00’的第三重置电压可以是大约3.4V。
在操作130中，感测流过施加了重置电压VRESET的可变电阻器件10的重置电流IRESET。具体地，可以将读取电压VREAD施加到施加了重置电压VRESET的可变电阻器件10，然后可以感测流过可变电阻器件10的重置电流IRESET。读取电压VREAD可以对应于图8的读取电压VREAD。图8中示出的读取电压VREAD可以是正电压，例如，大约0.5V。
在操作140中，确定感测的重置电流IRESET是否属于第一电流范围I1。可以对第一电流范围I1进行预设以改善流过可变电阻器件10的重置电流IRESET(即，‘截止’电流)的散布。详细地，可以预设第一电流范围I1以在可变电阻器件10的‘导通’电流与‘截止’电流之间确保充分的感测裕度。稍后将参照图9详细描述操作140。
当在操作140中确定感测的重置电流IRESET属于第一电流范围I1时，该方法结束。当感测的重置电流IRESET不属于第一电流范围I1时执行操作120。如果感测的重置电流IRESET不属于第一电流范围I1，则可以执行操作120以向可变电阻器件10附加地施加重置电压VRESET。附加地施加的重置电压VRESET可以对应于图8中示出的重置电压VRESET。从而，附加地施加的重置电压VRESET可以等于重置电压VRESET并且具有与其相同的脉冲宽度。
图9是根据本发明实施例的示出流过可变电阻器件10的电流以便解释图7的方法中包括的操作140的曲线图。图9中，X轴表示置位循环或者重置循环执行的次数，并且Y轴表示电流的量(A)。在置位循环之后流过可变电阻器件10的电流，即，当置位电压VSET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为置位电流ISET。而且，在重置循环之后流过可变电阻器件10的电流，即，当重置电压VRESET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为重置电流IRESET。例如，电压VSET可以是大约-5V并且可以施加大约1μs，并且重置电压VRESET是大约7V并且可以施加大约1μs。
当前实施例中，当确定感测的重置电流IRESET是否属于第一电流范围I1时，在操作140中，可以确定感测的重置电流IRESET是否小于或等于第一电流范围I1中的最大值I1_max。例如，第一电流范围I1中的最大值I1_max可以是大约5E-8A。
如果感测的重置电流IRESET小于或等于最大值I1_max，则确定感测的重置电流IRESET属于第一电流范围I1。图9中，使用‘□’指示感测的重置电流IRESET属于第一电流范围I1的情况。如果感测的重置电流IRESET大于最大值I1_max，则可以确定感测的重置电流IRESET不属于第一电流范围I1。图9中，使用‘■’指示感测的重置电流IRESET不属于第一电流范围I1的情况。
根据当前实施例，当确定感测的重置电流IRESET是否属于第一电流范围I1时，在操作140中，可以确定感测的重置电流IRESET是否等于或大于第一电流范围I1中的最小值I1_min。例如，第一电流范围I1中的最小值I1_min可以是大约8E-9A。
如果感测的重置电流IRESET等于或大于最小值I1_min，则可以确定感测的重置电流IRESET属于第一电流范围I1。图9中，使用‘□’指示感测的重置电流IRESET属于第一电流范围I1的情况。如果感测的重置电流IRESET小于最小值I1_min，则可以确定感测的重置电流IRESET不属于第一电流范围I1。
图10是示出当根据图9的曲线图确定重置电流的量是否属于预定电流范围时数据的散布相对流过可变电阻器件的电流的量的曲线图。图10中，X轴以对数标度表示流过可变电阻器件的电流的量(A)，并且Y轴表示与电流的量对应的数据片的总数。图10的曲线图中，阴影区域表示根据常规方法的、数据的散布相对流过可变电阻器件的电流的量，而虚线区域表示根据本发明实施例的、数据的散布相对流过可变电阻器件的电流的量。
当前实施例中，当施加置位电压VSET时，不对置位电压VSET是否属于预定电流范围进行确定，因而数据的散布与常规方法中的没有很大不同。当前实施例中，当施加重置电压VRESET时，确定重置电压VRESET是否属于预定电流范围，并且当确定重置电压VRESET不属于预定电流范围时附加地施加重置电压VRESET。该情况下，根据当前实施例的数据的散布比常规方法中的好。
图11是根据本发明另一实施例的示出流过图1的可变电阻器件10的电流以便解释图7的方法中包括的操作140的曲线图。图11中，X轴表示置位循环或者重置循环执行的次数，并且Y轴表示电流的量(A)。在置位循环之后流过可变电阻器件10的电流，即，当置位电压VSET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为置位电流ISET。而且，在重置循环之后流过可变电阻器件10的电流，即，当重置电压VRESET和读取电压VREAD连续地施加到可变电阻器件10时感测的电流，被称为重置电流IRESET。例如，置位电压VSET可以是大约-5V并且可以施加大约1μs，并且重置电压VRESET可以是大约7V并且可以施加大约1μs。
当前实施例中，当确定重置电流IRESET是否属于第一电流范围I1时，在操作140中，可以确定可变电阻器件10处于‘导通’时流过可变电阻器件10的‘导通’电流与感测的重置电流IRESET之间的差异(即，感测裕度)是否等于或大于预定级别。例如，预定级别可以是大约1000倍。
如果流过可变电阻器件10的‘导通’电流与感测的重置电流IRESET之间的差异等于或大于预定级别，则确定感测的重置电流IRESET属于第一电流范围I1。图11中，使用‘□’指示感测的重置电流IRESET属于第一电流范围I1的情况。如果流过可变电阻器件10的‘导通’电流与感测的重置电流IRESET之间的差异小于预定级别，则确定感测的重置电流IRESET不属于第一电流范围I1。图11中，使用‘■’指示感测的重置电流IRESET不属于第一电流范围I1的情况。
图12是示出当根据图11的曲线图确定重置电流的量是否属于预定电流范围时数据的散布相对流过可变电阻器件的电流的量的曲线图。图12中，X轴以对数标度表示流过可变电阻器件10的电流的量(A)，并且Y轴表示与电流的量对应的数据片的总数。图12的曲线图中，阴影区域表示根据常规方法的、数据的散布相对流过可变电阻器件的电流的量，而虚线区域表示根据本发明实施例的、数据的散布相对流过可变电阻器件的电流的量。
当前实施例中，当施加置位电压VSET时，不对置位电压VSET是否属于预定电流范围进行确定，因而数据的散布与常规方法中的没有很大不同。当前实施例中，当施加重置电压VRESET时，确定重置电压VRESET是否属于预定电流范围，并且当确定重置电压VRESET不属于预定电流范围时附加地施加重置电压VRESET。该情况下，根据当前实施例的数据的散布比常规方法中的好。因此，应当在置位电流ISET(即，‘导通’电流)与重置电流IRESET(即，‘截止’电流)之间确保充分的感测裕度。
图13是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图。图14是示出根据图13的方法向半导体器件施加的操作电压的示例的曲线图。
参照图13和图14，在根据当前实施例的方法中，可以操作包括图1的可变电阻器件10的半导体器件。例如，可以针对图1的可变电阻器件10来描述根据当前实施例的方法。当前实施例中，假定可变电阻器件10用于多比特非易失性存储器件。图14中，X轴表示时间(秒)，并且Y轴表示施加到半导体器件的操作电压(V)。
在操作210中，向可变电阻器件10施加置位电压VSET。置位电压VSET可以对应于图10中示出的置位电压VSET。图14中示出的置位电压VSET可以是负电压，例如，大约-3.0V。
在操作220中，感测流过施加了置位电压VSET的可变电阻器件10的重置电流IRESET。具体地，可以将读取电压VREAD施加到施加了置位电压VSET的可变电阻器件10，然后可以感测流过可变电阻器件10的置位电流ISET。读取电压VREAD可以对应于图14的读取电压VREAD。图14中示出的读取电压VREAD可以是正电压，例如，大约0.5V。
在操作230中，确定感测的置位电流ISET是否属于第一电流范围I1。可以对第一电流范围I1进行预设以改善流过可变电阻器件10的置位电流ISET(即，‘导通’电流)的散布。详细地，可以预设第一电流范围I1以在可变电阻器件10的‘导通’电流与‘截止’电流之间确保充分的感测裕度。
如果在操作230中确定感测的置位电流ISET属于第一电流范围I1，则执行操作240。如果在操作230中确定感测的置位电流ISET不属于第一电流范围I1，则执行操作210。如果感测的置位电流ISET不属于第一电流范围I1，则可以执行操作210以向可变电阻器件10附加地施加置位电压VSET。附加地施加的置位电压VSET可以对应于图14中示出的置位电压VSET。从而，附加地施加的置位电压VSET可以等于置位电压VSET并且具有与其相同的脉冲宽度。
在操作240中，向可变电阻器件10施加重置电压VRESET。重置电压VRESET可以对应于图14中示出的重置电压VRESET。图14中示出的重置电压VRESET可以是正电压并且可以比读取电压VREAD高。
当可变电阻器件10用于多比特非易失性存储器件时，可以施加第一重置电压到第三重置电压以分别写入与‘截止’状态对应的不同的数据‘01’、‘10’、和‘00’。例如，用于向多比特非易失性存储器件写入数据‘01’的第一重置电压可以是大约3.2V，用于向多比特非易失性存储器件写入数据‘10’的第二重置电压可以是大约3.3V，并且用于向多比特非易失性存储器件写入数据‘00’的第三重置电压可以是大约3.4V。
在操作250中，感测流过施加了重置电流VRESET的可变电阻器件10的重置电流IRESET。具体地，可以将读取电压VREAD施加到施加了重置电压VRESET的可变电阻器件10，然后可以感测流过可变电阻器件10的重置电流IRESET。读取电压VREAD可以对应于图14的读取电压VREAD。图14中示出的读取电压VREAD可以是正电压，例如，大约0.5V。
在操作260中，确定感测的重置电流IRESET是否属于第二电流范围I2。可以对第二电流范围I2进行预设以改善流过可变电阻器件10的重置电流IRESET(即，‘截止’电流)的散布。详细地，可以预设第二电流范围I2以在可变电阻器件10的‘导通’电流与‘截止’电流之间确保充分的感测裕度。在操作260中，可以执行如上参照图9到图12所述的实施例。
当在操作260中确定感测的重置电流IRESET属于第二电流范围I2时该方法结束。当感测的重置电流IRESET不属于第二电流范围I2时执行操作240。如果感测的重置电流IRESET不属于第二电流范围I2，则可以执行操作240以向可变电阻器件10附加地施加重置电压VRESET。附加地施加的重置电压VRESET可以对应于图14中示出的重置电压VRESET。从而，附加地施加的重置电压VRESET可以等于重置电压VRESET并且具有与其相同的脉冲宽度。
图15是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图。图16是示出根据图15的方法向半导体器件施加的操作电压的示例的曲线图。图17是示出根据图15的方法向半导体器件施加的操作电压的另一示例的曲线图。
参照图15到图17，在根据当前实施例的方法中，可以操作包括图1的可变电阻器件10的半导体器件。例如，可以针对图1的可变电阻器件10来描述根据当前实施例的方法。在当前实施例中，假定可变电阻器件10用于多比特非易失性存储器件。在图16和图17中，X轴表示时间(秒)，并且Y轴表示施加到半导体器件的操作电压(V)。
在操作310中，向可变电阻器件10施加置位电压VSET。置位电压VSET可以对应于图16和图17中示出的置位电压VSET。图16中示出的置位电压VSET可以是负电压，例如，大约-3.0V。
在操作320中，向可变电阻器件10施加重置电压VRESET。重置电压VRESET可以对应于图16和图17中示出的重置电压VRESET。图16和图17中示出的重置电压VRESET可以是正电压并且可以比读取电压VREAD高。
当可变电阻器件10用于多比特非易失性存储器件时，可以施加第一重置电压到第三重置电压以分别写入与‘截止’状态对应的不同的数据‘01’、‘10’、和‘00’。例如，用于向多比特非易失性存储器件写入数据‘01’的第一重置电压可以是大约3.2V，用于向多比特非易失性存储器件写入数据‘10’的第二重置电压可以是大约3.3V，并且用于向多比特非易失性存储器件写入数据‘00’的第三重置电压可以是大约3.4V。
在操作330中，感测流过施加了重置电流VRESET的可变电阻器件10的重置电流IRESET。具体地，可以将读取电压VREAD施加到施加了重置电压VRESET的可变电阻器件10，然后可以感测流过可变电阻器件10的重置电流IRESET。读取电压VREAD可以对应于图16和图17的读取电压VREAD。图16和图17中示出的读取电压VREAD可以是正电压，例如，大约0.5V。
在操作340中，确定感测的重置电流IRESET是否属于第一电流范围I1。这里，第一电流范围I1可以是将要被写入的数据的范围。如果可变电阻器件10用于多比特存储器件，则第一电流范围I1可以是当将要写入的数据是‘01’时流过写入数据‘01’的多比特存储器件的电流的范围，可以是当将要写入的数据是‘10’时流过写入数据‘10’的多比特存储器件的电流的范围，并且可以是当将要写入的数据是‘00’时流过写入数据‘00’的多比特存储器件的电流的范围。
如果在操作340中确定感测的重置电流IRESET大于第一电流范围I1中的最大值I1_max，则执行操作350。如果在操作340中确定感测的重置电流IRESET小于第一电流范围I1中的最小值I1_min，则执行操作360。如果在操作340中确定感测的重置电流IRESET属于第一电流范围I1，则执行操作370。
在操作350中，改变将要施加到可变电阻器件10的重置电压VRESET。改变的重置电压VRESET′可以对应于图16中示出的重置电压VRESET′。具体地，如果在操作340中确定感测的重置电流IRESET大于最大值I1_max，则可以理解为，施加的重置电压VRESET不足以对将要向可变电阻器件10写入的数据进行编程。该情况下，可以将改变为高于重置电压VRESET的改变的重置电压VRESET′施加到可变电阻器件10。
在操作360中，向可变电阻器件10施加置位电压VSET。置位电压VSET可以对应于图17中示出的置位电压VSET。具体地，如果在操作340中确定感测的重置电流IRESET小于最小值I1_min，则可以将置位电压VSET附加地施加到可变电阻器件10。置位电压VSET可以对应于图17中示出的置位电压VSET。
在操作370中，确定感测的重置电流IRESET是否属于第二电流范围I2。可以对第二电流范围I2进行预设以改善流过可变电阻器件10的重置电流IRESET(即，‘截止’电流)的散布。详细地，可以预设第二电流范围I2以在可变电阻器件10的‘导通’电流与‘截止’电流之间确保充分的感测裕度。在操作370中，可以执行如上参照图9到图12所述的实施例。
当在操作370中确定感测的重置电流IRESET属于第二电流范围I2时该方法结束。当感测的重置电流IRESET不属于第二电流范围I2时执行操作320。如果感测的重置电流IRESET不属于第二电流范围I2，则可以执行操作320以向可变电阻器件10附加地施加重置电压VRESET。附加地施加的重置电压VRERESET可以对应于图16和图17中示出的重置电压VRESET。从而，附加地施加的重置电压VRESET可以等于重置电压VRESET并且具有与其相同的脉冲宽度。
图18是示出根据本发明另一实施例的操作包括可变电阻器件的半导体器件的方法的流程图。图19是示出根据图18的方法向半导体器件施加的操作电压的示例的曲线图。
参照图18和图19，在根据当前实施例的方法中，可以操作包括图1的可变电阻器件10的半导体器件。例如，现在将针对图1的可变电阻器件10来描述根据当前实施例设计方法。当前实施例中，假定可变电阻器件10用于多比特非易失性存储器件。在图19中，X轴表示时间(秒)，并且Y轴表示施加到半导体器件的操作电压(V)。
在操作410中，向可变电阻器件10施加置位电压VSET。置位电压VSET可以对应于图19中示出的置位电压VSET。图19中示出的置位电压VSET可以是负电压，例如，大约-3.0V。在操作420中，向可变电阻器件10施加重置电压VRESET。重置电压VRESET可以对应于图19中示出的重置电压VRESET。图19中示出的重置电压VRESET可以是正电压并且可以比读取电压VREAD高。
如果可变电阻器件10用于多比特非易失性存储器件，则可以施加第一重置电压到第三重置电压以写入与‘截止’状态对应的不同的数据‘01’、‘10’、和‘00’。例如，用于向多比特非易失性存储器件写入数据‘01’的第一重置电压可以是大约3.2V，用于向多比特非易失性存储器件写入数据‘10’的第二重置电压可以是大约3.3V，并且用于向多比特非易失性存储器件写入数据‘00’的第三重置电压可以是大约3.4V。
在操作430中，感测流过施加了重置电压VRESET的可变电阻器件10的重置电流IRESET。具体地，可以将读取电压VREAD施加到施加了重置电压VRESET的可变电阻器件10，然后可以感测流过可变电阻器件10的重置电流IRESET。读取电压VREAD可以对应于图19的读取电压VREAD。图19中示出的读取电压VREAD可以是正电压，例如，大约0.5V。
在操作440中，确定感测的重置电流IRESET是否属于第一电流范围I1。这里，第一电流范围I1可以是将要写入的数据的范围。如果可变电阻器件10用于多比特存储器件，则第一电流范围I1可以是当将要写入的数据是‘01’时流过写入数据‘01’的多比特存储器件的电流的范围，可以是当将要写入的数据是‘10’时流过写入数据‘10’的多比特存储器件的电流的范围，并且可以是当将要写入的数据是‘00’时流过写入数据‘00’的多比特存储器件的电流的范围。
如果在操作440中确定感测的重置电流IRESET大于第一电流范围I1中的最大值I1_max，则执行操作450。如果在操作440中确定感测的重置电流IRESET小于第一电流范围I1中的最小值I1_min，则执行操作410。如果在操作440中确定感测的重置电流IRESET属于第一电流范围I1，则执行操作460。
在操作450中，改变将要施加到可变电阻器件10的重置电压VRESET。改变的重置电压VRESET′可以对应于图19中示出的重置电压VRESET′。具体地，如果在操作440中确定感测的重置电流IRESET大于最大值I1_max，则可以理解为，施加的重置电压VRESET不足以对将要向可变电阻器件10写入的数据进行编程。该情况下，可以将改变为高于重置电压VRESET的改变的重置电压VRESET′施加到可变电阻器件10。
具体地，如果在操作440中确定感测的重置电流IRESET小于最小值I1_min，则可以将置位电压VSET附加地施加到可变电阻器件10。置位电压VSET可以对应于图19中示出的置位电压VSET。
在操作460中，确定感测的重置电流IRESET是否属于第二电流范围I2。可以对第二电流范围I2进行预设以改善流过可变电阻器件10的重置电流IRESET(即，‘截止’电流)的散布。详细地，可以预设第二电流范围I2以在可变电阻器件10的‘导通’电流与‘截止’电流之间确保充分的感测裕度。在操作460中，可以执行如上参照图9到图12所述的实施例。
当确定感测的重置电流IRESET属于第二电流范围I2时该方法结束。当感测的重置电流IRESET不属于第二电流范围I2时执行操作420。如果感测的重置电流IRESET不属于第二电流范围I2，则可以执行操作420以向可变电阻器件10施加附加的重置电压VRESET。附加的重置电压VRESET可以对应于图19中示出的重置电压VRESET或者改变的重置电压VRESET′。具体地，如果在操作440中确定感测的重置电流IRESET属于第一电流范围I1，则附加的重置电压VRESET可以对应于图19中示出的重置电压VRESET。从而，附加的重置电压VRESET可以等于重置电压VRESET并且具有与其相同的脉冲宽度。当由于感测的重置电流IRESET不属于第一电流范围I1而执行操作450时，附加的重置电压VRESET可以对应于图19中示出的改变的重置电压VRESET′。从而，附加的重置电压VRESET可以等于改变的重置电压VRESET′并且具有与其相同的脉冲宽度。
上面已经详细地描述了当图1的可变电阻器件10用于多比特非易失性存储器件时、根据本发明各种实施例操作半导体存储器件的方法。然而，当图1的可变电阻器件10用于单比特非易失性存储器件时也可以执行根据本发明各种实施例来操作半导体存储器件的方法。如果可变电阻器件10用于单比特非易失性存储器件，则重置电压VRESET可以是，例如，大约3.0V。
图20是示出当根据常规方法操作半导体器件时流过包括在半导体器件中的可变电阻器件的电流的量的分布的曲线图。图20中，X轴表示置位循环或者重设循环执行的次数，并且Y轴表示电流的量的分布(A)。图20中，置位电流ISET表示当置位电压VSET施加到可变电阻器件时流过可变电阻器件的电流。例如，置位电压VSET可以是大约-3.0V，并且该情况下，可以向半导体器件写入数据‘11’。图20中，使用‘□’指示第一重置电流IRESET_1，其表示当向可变电阻器件施加第一重置电压VRESET_1时流过可变电阻器件的电流。例如，第一重置电压VRESET_1可以是大约3.2V，并且该情况下，可以向半导体器件写入数据‘01’。图20中，使用‘○’指示第二重置电流IRESET_2，其表示当向可变电阻器件施加第二重置电压VRESET_2时流过可变电阻器件的电流。例如，第二重置电压VRESET_2可以是大约3.3V，并且该情况下，可以向半导体器件写入数据‘10’。图20中，使用‘△’指示第三重置电流IRESET_3，其表示当向可变电阻器件施加第三重置电压VRESET_3时流过可变电阻器件的电流。例如，第三重置电压VRESET_3可以是大约3.4V，并且该情况下，可以向半导体器件写入数据‘00’。
参照图20，置位电流ISET保持在恒定电平，但是第一重置电流IRESET_1，第二重置电流IRESET_2、和第三重置电流IRESET_3具有非常大的散布。因此，可能不能在第一重置电流IRESET_1与第二重置电流IRESET_2之间确保充分的感测裕度，从而阻碍将数据‘01’或数据‘10’高效地写入半导体器件。而且，可能不能在第二重置电流IRESET_2与第三重置电流IRESET_3之间确保充分的感测裕度，从而阻碍将数据‘10’或数据‘00’高效地写入半导体器件。
图21是示出当根据本发明的实施例操作半导体器件时流过包括在半导体器件中的可变电阻器件的电流的量的分布的曲线图。图21中，X轴表示置位循环或者重设循环执行的次数，并且Y轴表示电流的量的分布(A)。图20中，置位电流ISET表示当置位电压VSET施加到可变电阻器件时流过可变电阻器件的电流。例如，置位电压VSET可以是大约-3.0V，并且该情况下，可以向半导体器件写入数据‘11’。图21中，使用‘□’指示第一重置电流IRESET_1，其表示当向可变电阻器件施加第一重置电压VRESET_1时流过可变电阻器件的电流。例如，第一重置电压VRESET_1可以是大约3.2V，并且该情况下，可以向半导体器件写入数据‘01’。使用‘○’指示第二重置电流IRESET_2，其表示当向可变电阻器件施加第二重置电压VRESET_2时流过可变电阻器件的电流。例如，第二重置电压VRESET_2可以是大约3.3V，并且该情况下，可以向半导体器件写入数据‘10’。使用‘△’指示第三重置电流IRESET_3，其表示当向可变电阻器件施加第三重置电压VRESET_3时流过可变电阻器件的电流。例如，第三重置电压VRESET_3可以是大约3.4V，并且该情况下，可以向半导体器件写入数据‘00’。
参照图21，置位电流ISET保持在恒定电平，而第一重置电流IRESET_1、第二重置电流IRESET_2、和第三重置电流IRESET_3与图20中示出的常规方法相比散布降低。因此，可以在第一重置电流IRESET_1与第二重置电流IRESET_2之间确保充分的感测裕度，从而允许将数据‘01’或数据‘10’高效地写入半导体器件。而且，可以在第二重置电流IRESET_2与第三重置电流IRESET_3之间确保充分的感测裕度，从而允许将数据‘10’或数据‘00’高效地写入半导体器件。因此根据当前的实施例，可以改善可变电阻器件的‘截止’电流的散布，从而大大地提高包括可变电阻器件的半导体器件的可靠性。
图22是示出根据本发明实施例的包括可变电阻器件R的半导体器件的电路图。图22中，半导体器件可以是例如非易失性存储器件，并且其单元元件MC1可以包括可变电阻器件R和二极管D。可变电阻器件R可以基本上与图1的可变电阻器件10相同。可变电阻器件R的第一端连接到位线BL，并且其第二端连接到二极管D。二极管D可以双向操作，并且可以根据施加到字线WL的电压选择单元元件MC1。
如果半导体器件是单比特非易失性存储器件，则当重置电压施加到可变电阻器件R时，可变电阻器件R可以从低电阻状态转换到高电阻状态，并且可以向半导体器件写入数据‘0’，而当置位电压施加到可变电阻器件R时，可变电阻器件R可以从高电阻状态转换到低电阻状态，并且可以向半导体器件写入数据‘1’。该情况下，当向半导体器件写入数据‘0’时，可以向可变电阻器件R重复地施加重置电压直到流过可变电阻器件R的电流的量属于预定电流范围。
如果半导体器件是多比特非易失性存储器件，则当第一重置电压施加到可变电阻器件R时，可变电阻器件R可以从低电阻状态转换到第一高电阻状态，并且数据‘01’被写入半导体器件，当高于第一重置电压的第二重置电压施加到可变电阻器件R时，可变电阻器件R可以转换到第二高电阻状态，并且数据‘10’被写入半导体器件，当高于第二重置电压的第三重置电压施加到可变电阻器件R时，可变电阻器件R可以转换到第三高电阻状态，并且数据‘00’被写入半导体器件，而当置位电压施加到可变电阻器件R时，可变电阻器件R可以转换到低电阻状态，并且数据‘11’被写入半导体器件。
当向半导体器件写入数据‘01’时，可以向可变电阻器件R重复地施加第一重置电压直到流过施加了重置电压的可变电阻器件R的电流的量属于第一电流范围。而且，当向半导体器件写入数据‘10’时，可以向可变电阻器件R重复地施加第二重置电压直到流过施加了第二重置电压的可变电阻器件R的电流的量属于第一电流范围。而且，当向半导体器件写入数据‘00’时，可以向可变电阻器件R重复地施加第三重置电压直到流过施加了第三重置电压的可变电阻器件R的电流的量属于第一电流范围。
图23是示出根据本发明另一实施例的包括可变电阻器件的半导体器件的电路图。参照图23中，半导体器件可以是例如非易失性存储器件，并且其单元元件MC2可以包括可变电阻器件R和存取晶体管T。可变电阻器件R可以基本上与图1的可变电阻器件10相同。可变电阻器件R的第一端连接到位线BL，并且其第二端连接到存取晶体管T。存取晶体管T包括连接到字线WL的栅极、连接到可变电阻器件R的第二端的漏极、以及连接到源线SL的源极。存取晶体管T可以根据施加到字线WL的电压而导通或截止以选择单元元件MC2。
如果半导体器件是单比特非易失性存储器件，则当重置电压施加到可变电阻器件R时，可变电阻器件R可以从低电阻状态转换到高电阻状态，并且可以向半导体器件写入数据‘0’，而当置位电压施加到可变电阻器件R时，可变电阻器件R可以从高电阻状态转换到低电阻状态，并且可以向半导体器件写入数据‘1’。该情况下，当向半导体器件写入数据‘0’时，可以向可变电阻器件R重复地施加重置电压直到流过可变电阻器件R的电流的量属于预定电流范围。
如果半导体器件是多比特非易失性存储器件，则当第一重置电压施加到可变电阻器件R时，可变电阻器件R可以从低电阻状态转换到第一高电阻状态，并且数据‘01’被写入半导体器件，当高于第一重置电压的第二重置电压施加到可变电阻器件R时，可变电阻器件R可以转换到第二高电阻状态，并且数据‘10’被写入半导体器件，当高于第二重置电压的第三重置电压施加到可变电阻器件R时，可变电阻器件R可以转换到第三高电阻状态，并且数据‘00’被写入半导体器件，而当置位电压施加到可变电阻器件R时，可变电阻器件R可以转换到低电阻状态，并且数据‘11’被写入半导体器件。
当向半导体器件写入数据‘01’时，可以向可变电阻器件R重复地施加第一重置电压直到施加第一重置电压时流过可变电阻器件R的电流的量属于第一电流范围。而且，当向半导体器件写入数据‘10’时，可以向可变电阻器件R重复地施加第二重置电压直到流过施加了第二重置电压的可变电阻器件R的电流的量属于第一电流范围。而且，当向半导体器件写入数据‘00’时，可以向可变电阻器件R重复地施加第三重置电压直到流过施加了第三重置电压的可变电阻器件R的电流的量属于第一电流范围。
图24是根据本发明实施例的图23的半导体器件的截面图。参照图24，在半导体基底500的区域中形成隔离层505以使得限定有源区域。在有源区域中形成漏区510和源区515，使其彼此分开地布置。栅极绝缘层520布置在漏区510与源区515之间的有源区域上，而且栅电极525布置在栅极绝缘层520上。栅电极525可以延伸以充当字线或可以连接到字线(未示出)。栅电极525、漏区510、和源区515一同形成存取晶体管T。
第一层间绝缘层530形成在存取晶体管T上，并且第一接触插塞CP1和第二接触插塞CP2形成在第一层间绝缘层530上。源区515可以经由第一接触插塞CP1连接到源线SL，并且漏区510可以经由第二接触插塞CP2连接到下电极540。
第二层间绝缘层560形成在第一层间绝缘层530上，并且下电极540、可变电阻材料层545、和上电极550可以在第二层间绝缘层560的一区域中依次形成。上电极550可以经由第三接触插塞CP3连接到位线570。下电极540、可变电阻材料层545、和上电极550一同形成可变电阻器件R。可变电阻器件R对应于可变电阻器件10。
上面已经详细地描述了根据本发明的实施例的可变电阻器件被包括在单比特非易失性存储器件中或多比特非易失性存储器件中的情况。然而，根据本发明实施例的每个可变电阻器件可以包括在逻辑门中以便用于逻辑电路。该情况下，可以减少逻辑电路的尺寸并且可以提高存储器件的集成度。具体地，根据本发明实施例的可变电阻器件可以应用于忆阻器(memristor)。从而，忆阻器可以按照与如上参照图7到图19所述的操作半导体器件的方法中的一个方法基本类似的方式操作。这里，“忆阻器”是指其中例如电流的方向和量被记忆并且电阻值根据记忆的电流的方向和量而变化的器件。
图25是根据本发明实施例的例如非易失性存储器件100的包括可变电阻器件的半导体器件的示意性框图，参照图25，非易失性存储器件100可以包括存储单元阵列101、行译码器102、列译码器103、读出放大器104、缓冲器105、比较器106、写电路108、和控制电路107。存储单元阵列101包括多个单元元件，诸如图22的单元元件MC1或图23的单元元件MC2，其排列成矩阵。行译码器102以行为单位顺序地激活存储单元阵列101中包括的多个单元元件。列译码器103以列为单位顺序地激活存储单元阵列101中包括的多个单元元件。读出放大器104放大从列译码器103输出的电流值。缓冲器105存储参考电流值。比较器106将读出放大器104放大的电流值与缓冲器105中存储的参考电流值进行比较。写电路108向分别由行译码器102和列译码器103激活的单元元件施加置位/重置电压。控制电路107控制缓冲器105、比较器106、和写电路108的操作。
例如，当写电路108向多个单元元件当中的一单元元件中包括的可变电阻器件施加重置电压时(图7的操作120)，行译码器102激活存储单元阵列101的其中一行，而且列译码器103激活存储单元阵列101的其中一列，以便感测重置电流(图7的操作130)。于是，可以感测位于激活的行和列的交叉点处的处于‘截止’状态的单元元件的电流值(重置电流)。列译码器103感测的电流值可以由读出放大器104放大并接着提供给比较器106。
接着，比较器106可以将感测的电流值与参考电流值进行比较以确定重置电流是否属于第一电流范围(图7的操作140)。参考电流值是用于改善‘截止’电流的弥散(dispersion)的预定电流值，而且可以存储在缓冲器105中。可以使用诸如晶体管的无源器件或参考器件(未示出)来存储参考电流值。
比较器106可以将感测的电流值(重置电流)与第一电流范围进行比较，并向控制电路107提供比较的结果。例如，如果感测的电流值(重置电流)属于第一电流范围，则比较器106可以向控制电路107发送处于第一状态的输出信号。然而，如果感测的电流值(重置电流)不属于第一电流范围，则比较器106可以向控制电路107发送处于第二状态的输出信号。
控制电路107操作以执行如上所述根据本发明的各种实施例的操作半导体器件的方法的任何一种。例如，如果控制电路107从比较器106接收处于第一状态的输出信号，则确定重置操作被正常执行，而且图7的方法结束。然而，如果控制电路107从比较器106接收处于第二状态的输出信号，则控制电路107可以控制例如写电路108、读出放大器104、缓冲器105、和比较器106额外执行图7的操作120至140。于是，可以在例如图1的可变电阻器件10(或图2的可变电阻器件10′)的‘导通’状态与‘截止’状态之间确保足够的感测裕度。
控制电路107可以在缓冲器105中存储参考电流值。为了在半导体器件中确保高的感测裕度，控制电路107可以设置参考电流值以减少第一电流范围，并在缓冲器105中存储参考电流值。然而，为了在半导体器件中确保相对低的高感测裕度，控制电路107可以设置参考电流值以增加第一电流范围，并在缓冲器105中存储参考电流值。
图26是根据本发明实施例的存储卡600的示意框图。参照图26，存储卡600包括控制器610和存储器单元620。可以将控制器610和存储单元620布置为互相交换电信号。例如，如果控制器170向存储单元620提供命令，则存储单元620可以向控制器170发送数据。存储单元620可以包括非易失性存储器件，该非易失性存储器件包括根据上面描述的一个实施例的可变电阻器件。
可以将存储卡600实现为各种类型的卡(存储器件)，例如，记忆棒卡、智能媒体(SM)卡、安全数码(SD)卡、迷你SD卡、和多媒体卡(MMC)。
图27是根据本发明实施例的电子系统700的示意框图。参照图27，电子系统700可以包括处理器710、存储器单元720、输入/输出(I/O)设备730、和接口单元740。电子系统700可以是移动系统或者是能够发送和接收信息的系统。移动系统可以是个人数字助理(PDA)、便携计算机、网络平板电脑、无线电话机、移动电话机、数字音乐播放器、或存储卡。
处理器710可以运行程序并且控制电子系统700。处理器710可以是例如微处理器、数字信号处理器、微控制器等。
I/O设备730可以用来向电子系统700输入数据或者从电子系统输出数据。电子系统700可以经由I/O设备730连接到诸如个人电脑(PC)或网络的外部设备(未示出)以便与外部设备交换数据。I/O设备730可以是例如键区、键盘、或显示器。
存储单元720可以存储用于操作处理器710的代码和/或数据，和/或可以存储由处理器710处理的数据。存储单元720可以包括包含根据如上所述的一个实施例的可变电阻器件的非易失性存储器件。
接口单元740可以用作电子系统700与外部设备(未示出)交换数据的路径。处理器710、存储单元730、I/O设备730、和接口单元740可以经由总线750彼此通信。
例如，可以在移动电话机、MP3播放器、导航设备、便携多媒体播放器(PMP)、固态驱动器(SSD)、或家用电器中采用电子系统700。
如上所述，根据本发明的一个或多个上述实施例，如果重置电压施加到包括在半导体器件中的可变电阻器件以使得向半导体器件写入与‘截止’状态对应的数据，则可以将重置电压重复地施加到可变电阻器件直到流过施加了重置电压的可变电阻器件的重置电流的量属于预定电流范围。因此，能够大大改善可变电阻器件的‘截止’电流的散布，从而提高半导体器件的可靠性。
根据本发明的一个或多个上述实施例，将重置电压施加到包括在半导体器件中的可变电阻器件，感测流过施加了重置电压的可变电阻器件的重置电流，并且确定感测的重置电流是否属于预定电流范围，从而提高半导体器件的耐久度。而且，以简单构造来制造用于驱动半导体器件的驱动电路，从而提高半导体器件的操作速度并且减少其功耗。
应当理解，这里描述的示范性实施例应当被认为仅是描述性的，而非为了限制的目的。每个实施例中的特征或方面的描述应当典型地被认为可用于其他实施例中的其他相似特征或方面。

Claims (28)

1.一种操作包括可变电阻器件的半导体器件的方法，该方法包括：
向可变电阻器件施加第一电压以使得将可变电阻器件的电阻值从第一电阻值改变为不同于第一电阻值的第二电阻值；
感测流过施加了第一电压的可变电阻器件的第一电流；
确定第一电流是否属于第一电流范围；以及
如果第一电流不属于第一电流范围，则向可变电阻器件施加等于第一电压的附加第一电压。
2.如权利要求1所述的方法，其中第一电阻值是置位电阻值，第二电阻值是重置电阻值，并且第二电阻值大于第一电阻值。
3.如权利要求1所述的方法，其中感测第一电流包括：通过施加量值低于第一电压的读取电压来感测流过可变电阻器件的第一电流。
4.如权利要求1所述的方法，其中，在施加第一电压期间，施加第一电压大约1μs到大约1ns。
5.如权利要求1所述的方法，其中，所述附加第一电压具有与第一电压相同的脉冲宽度。
6.如权利要求2所述的方法，其中，用这样的方式预设第一电流范围以使得，在可变电阻器件具有第一电阻值时流过可变电阻器件的‘导通’电流与可变电阻器件具有第二电阻值时流过可变电阻器件的‘截止’电流之间确保预定的感测裕度。
7.如权利要求2所述的方法，其中，用这样的方式预设第一电流范围以使得，在可变电阻器件具有第二电阻值时流过可变电阻器件的第一‘截止’电流与可变电阻器件具有大于第二电阻值的第三电阻值时流过可变电阻器件的第二‘截止’电流之间确保预定的感测裕度。
8.如权利要求1所述的方法，进一步包括：对于施加了附加第一电压的可变电阻器件重复地执行感测第一电流以及确定第一电流是否属于第一电流范围。
9.如权利要求8所述的方法，其中，重复地执行以下操作直到第一电流属于第一电流范围为止：向可变电阻器件施加附加第一电压、感测第一电流、以及确定第一电流是否属于第一电流范围。
10.如权利要求1所述的方法，在确定第一电流是否属于第一电流范围之前，进一步包括确定第一电流是否属于第二电流范围，第二电流范围是与第二电阻值对应的数据的电流的范围。
11.如权利要求10所述的方法，其中，第一电流范围包括在第二电流范围中。
12.如权利要求10所述的方法，如果第一电流大于第二电流范围中的最大值，则进一步包括改变第一电压。
13.如权利要求12所述的方法，其中，对可变电阻器件重复地执行施加改变的第一电压以及感测第一电流。
14.如权利要求10所述的方法，如果第一电流小于第二电流范围中的最小值，则进一步包括向可变电阻器件施加第二电压以使得可变电阻器件的电阻值从第二电阻值改变为第一电阻值。
15.如权利要求14所述的方法，其中，对施加了第二电压的可变电阻器件重复地执行施加第一电压以及感测第一电流。
16.如权利要求1所述的方法，其中，确定第一电流是否属于第一电流范围包括以下步骤中的至少一个：
确定第一电流是否小于第一电流范围中的最大值；以及
确定第一电流是否大于第一电流范围中的最小值。
17.如权利要求1所述的方法，其中，确定第一电流是否属于第一电流范围包括：可变电阻器件具有第一电阻值时流过可变电阻器件的‘导通’电流与第一电流之间的差异大于预定级别。
18.如权利要求1所述的方法，进一步包括：
向可变电阻器件施加第二电压以使得可变电阻器件的电阻值从第二电阻值改变为第一电阻值；以及
感测流过施加了第二电压的可变电阻器件的第二电流。
19.如权利要求18所述的方法，其中，感测第二电流包括：通过施加量值小于第一电压和第二电压的读取电压来感测流过施加了第二电压的可变电阻器件的第二电流。
20.如权利要求18所述的方法，其中，施加第二电压大约1μs到大约1ns。
21.如权利要求18所述的方法，其中，在执行感测第二电流之后执行向可变电阻器件施加第一电压。
22.如权利要求18所述的方法，进一步包括：
确定第二电流是否属于第三电流范围；以及
如果第二电流不属于第三电流范围，则向可变电阻器件施加等于第二电压的附加第二电压。
23.如权利要求22所述的方法，如果第二电流属于第三电流范围，则进一步包括向可变电阻器件施加第一电压。
24.如权利要求22所述的方法，其中，对于施加了附加第二电压的可变电阻器件重复地执行感测第二电流以及确定第二电流是否属于第三电流范围。
25.一种可变电阻器件，包括：
第一电极和第二电极；
可变电阻材料层，置于第一电极与第二电极之间，可变电阻材料层的电阻值当在第一电极和第二电极之间施加第一电压时从第一电阻值改变为大于第一电阻值的第二电阻值，并且当在第一电极和第二电极之间施加第二电压时从第二电阻值改变为第一电阻值，
其中，如果可变电阻材料层具有第二电阻值，则将第一电压重复地施加到可变电阻材料层直到流过可变电阻器件的电流属于第一电流范围为止。
26.如权利要求25所述的可变电阻器件，其中，所述可变电阻材料层的电阻值当大于第一电压的第三电压被施加到可变电阻材料层时从第二电阻值改变为大于第二电阻值的第三电阻值，而且
如果可变电阻材料层具有第三电阻值，则将第三电压重复地施加到可变电阻材料层直到流过可变电阻材料层的电流属于第二电流范围为止。
27.一种半导体器件，包括：
可变电阻器件，其电阻值当第一电压被施加到该可变电阻器件时从第一电阻值改变为大于第一电阻值的第二电阻值，并且当第二电压被施加到该可变电阻器件时从第二电阻值改变为第一电阻值；以及
选择器件，串联连接到可变电阻器件，
其中，如果可变电阻器件具有第二电阻值，则将第一电压重复地施加到可变电阻器件直到流过可变电阻器件的电流属于第一电流范围为止。
28.如权利要求27所述的半导体器件，其中，可变电阻器件的电阻值当高于第一电压的第三电压被施加到该可变电阻器件时从第二电阻值改变为大于第二电阻值的第三电阻值，而且
如果可变电阻器件具有第三电阻值，则将第三电压重复地施加到可变电阻器件直到流过可变电阻器件的电流属于第二电流范围为止。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106278234A (zh) * 2015-06-26 2017-01-04 Tdk株式会社 电压非线性电阻器陶瓷和电子部件
CN106886644A (zh) * 2017-02-20 2017-06-23 中国人民解放军国防科学技术大学 一种基于忆阻元件的可编程延迟电路
CN110189785A (zh) * 2019-04-09 2019-08-30 华中科技大学 一种基于双阈值选通管的相变存储器读写控制方法及系统
CN111338602A (zh) * 2020-04-02 2020-06-26 北京大学 一种用于随机计算的比特流生成器及生成方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012105232A1 (ja) * 2011-02-02 2012-08-09 パナソニック株式会社 不揮発性記憶素子のデータ読み出し方法及び不揮発性記憶装置
JP5966150B2 (ja) * 2012-07-31 2016-08-10 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の駆動方法及び不揮発性記憶装置
JP2014211937A (ja) * 2013-04-03 2014-11-13 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9275732B2 (en) 2013-12-13 2016-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Write buffer for resistive random access memory
US10157668B2 (en) * 2015-05-29 2018-12-18 Hewlett Packard Enterprise Development Lp Memristance feedback tuning
US9443587B1 (en) * 2015-07-21 2016-09-13 Winbond Electronics Corp. Resistive memory apparatus and writing method thereof
US10199103B2 (en) * 2016-05-23 2019-02-05 Anubhav Jayraj Jagtap Method for implementing memristive logic gates
US10847221B2 (en) * 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method thereof
JP2020149736A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7009278B2 (en) 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
KR100755309B1 (ko) 2005-12-16 2007-09-05 엘지전자 주식회사 플라즈마 디스플레이 패널
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
KR20090090563A (ko) 2008-02-21 2009-08-26 삼성전자주식회사 저항 기억 요소를 포함하는 반도체 소자
KR20090095313A (ko) 2008-03-05 2009-09-09 삼성전자주식회사 저항성 메모리 소자의 프로그래밍 방법
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置
KR20100035445A (ko) 2008-09-26 2010-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
US7855923B2 (en) 2008-10-31 2010-12-21 Seagate Technology Llc Write current compensation using word line boosting circuitry
JP2010225815A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
WO2010109876A1 (ja) * 2009-03-25 2010-09-30 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
CN102077296B (zh) * 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
JP5390631B2 (ja) * 2009-10-27 2014-01-15 キヤノンアネルバ株式会社 不揮発性記憶素子およびその製造方法
JP5121864B2 (ja) * 2010-03-02 2013-01-16 株式会社東芝 不揮発性半導体記憶装置
JP5091970B2 (ja) * 2010-03-23 2012-12-05 株式会社東芝 半導体記憶装置およびその制御方法
US8498141B2 (en) * 2010-03-24 2013-07-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR101744757B1 (ko) * 2010-06-22 2017-06-09 삼성전자 주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8934292B2 (en) * 2011-03-18 2015-01-13 Sandisk 3D Llc Balanced method for programming multi-layer cell memories
KR20130026803A (ko) * 2011-09-06 2013-03-14 삼성전자주식회사 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106278234A (zh) * 2015-06-26 2017-01-04 Tdk株式会社 电压非线性电阻器陶瓷和电子部件
CN106278234B (zh) * 2015-06-26 2020-05-12 Tdk株式会社 电压非线性电阻器陶瓷和电子部件
CN106886644A (zh) * 2017-02-20 2017-06-23 中国人民解放军国防科学技术大学 一种基于忆阻元件的可编程延迟电路
CN110189785A (zh) * 2019-04-09 2019-08-30 华中科技大学 一种基于双阈值选通管的相变存储器读写控制方法及系统
CN111338602A (zh) * 2020-04-02 2020-06-26 北京大学 一种用于随机计算的比特流生成器及生成方法

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