JP2020149736A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 229910052798 chalcogen Inorganic materials 0.000 claims description 32
- 150000001787 chalcogens Chemical class 0.000 claims description 32
- 230000005669 field effect Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 19
- 239000012535 impurity Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0038—Power supply circuits
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- G11C13/0023—Address circuits or decoders
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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- G11C13/0021—Auxiliary circuits
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
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- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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Abstract
【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1配線と、第1配線に接続された第1可変抵抗素子と、第1可変抵抗素子に接続された第1非線形素子と、第1非線形素子に接続された第2配線と、第1配線に接続された第2可変抵抗素子と、第2可変抵抗素子に接続された第2非線形素子と、第2非線形素子に接続された第3配線と、を備える。また、読出動作又は書込動作の、第1のタイミングにおいて、第1配線の電圧が第1極性の第1電圧となり、第2配線の電圧が第1極性と異なる第2極性の第2電圧となる。また、第1のタイミングの後の第2のタイミングにおいて、第1配線の電圧が第1極性の第1電圧より小さい大きさの第3電圧となり、第3配線の電圧が第1極性の第3電圧より大きい大きさの第4電圧となる。【選択図】図9
Description
本実施形態は、半導体記憶装置に関する。
第1配線と、第1配線に接続された第1可変抵抗素子と、第1可変抵抗部に接続された第1非線形素子と、第1非線形素子に接続された第2配線と、を備える半導体記憶装置が知られている。
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第1配線と、第1配線に接続された第1可変抵抗素子と、第1可変抵抗素子に接続された第1非線形素子と、第1非線形素子に接続された第2配線と、第1配線に接続された第2可変抵抗素子と、第2可変抵抗素子に接続された第2非線形素子と、第2非線形素子に接続された第3配線と、を備える。また、読出動作又は書込動作の、第1のタイミングにおいて、第1配線の電圧が第1極性の第1電圧となり、第2配線の電圧が第1極性と異なる第2極性の第2電圧となる。また、第1のタイミングの後の第2のタイミングにおいて、第1配線の電圧が第1極性の第1電圧より小さい大きさの第3電圧となり、第3配線の電圧が第1極性の第3電圧より大きい大きさの第4電圧となる。
一の実施形態に係る半導体記憶装置は、第1配線と、第1配線に接続された第1可変抵抗素子と、第1可変抵抗素子に接続された第1非線形素子と、第1非線形素子に接続された第2配線と、第1配線に接続された第2可変抵抗素子と、第2可変抵抗素子に接続された第2非線形素子と、第2非線形素子に接続された第3配線と、第1配線に接続された第3可変抵抗素子と、第3可変抵抗素子に接続された第3非線形素子と、第3非線形素子に接続された第4配線と、を備える。また、半導体記憶装置は、第1配線に接続され、第1極性の電圧を出力する第1電圧供給回路と、第2配線に接続された第1接続トランジスタ及び第2接続トランジスタと、第3配線に接続された第3接続トランジスタ及び第4接続トランジスタと、第1接続トランジスタを介して第2配線に接続され、第3接続トランジスタを介して第3配線に接続され、第1極性と異なる第2極性の電圧を出力する第2電圧供給回路と、第2接続トランジスタを介して第2配線に接続され、第4接続トランジスタを介して第3配線に接続され、電圧を出力する第3電圧供給回路と、第4配線に接続され、第1極性の電圧を出力する第4電圧供給回路と、を備える。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
また、本明細書においては、基板の表面に対して平行な所定の方向をX方向、基板の表面に対して平行で、X方向と垂直な方向をY方向、基板の表面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第1方向が基板の表面と交差する場合、この第1方向に沿って基板から離れる向きを上と、第1方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第2方向又は第3方向と交差する面を側面等と呼ぶ。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成から「電気的に絶縁されている」と言った場合には、例えば、第1の構成と第2の構成との間に絶縁膜等が設けられており、第1の構成と第2の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
[第1実施形態]
[構成]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。図2及び図3は、同半導体記憶装置の一部の構成を示す模式的な回路図である。
[構成]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。図2及び図3は、同半導体記憶装置の一部の構成を示す模式的な回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイMCAと、メモリセルアレイMCAを制御する周辺回路PCと、を備える。
メモリセルアレイMCAは、例えば、図2に示す様に、複数のメモリマットMMを備える。メモリマットMMは、複数のビット線BL及びダミービット線DBLと、複数のワード線WL及びダミーワード線DWLと、ビット線BL及びワード線WLに接続された複数のメモリセルMCと、ダミービット線DBL及びダミーワード線DWLの少なくとも一方に接続されたダミーメモリセルDMCと、を備える。メモリセルMCの陰極ECはビット線BLに接続される。また、メモリセルMCの陽極EAはワード線WLに接続される。メモリセルMCは、抵抗変化素子VR及び非線形素子NOを備える。ダミーメモリセルDMCは、メモリセルMCと同様の構成を備える。
周辺回路PCは、例えば図1に示す様に、ワード線WLに接続された行デコーダ12と、ビット線BLに接続された列デコーダ13と、行デコーダ12及び列デコーダ13に、それぞれ、行アドレス及び列アドレスを供給する上位ブロックデコーダ14と、を備える。また、周辺回路PCは、ビット線BL、ダミービット線DBL、ワード線WL及びダミーワード線DWLに供給される電圧を出力する電源回路15と、上位ブロックデコーダ14及び電源回路15を制御する制御回路16と、を備える。
行デコーダ12は、例えば図3に示す様に、ワード線WLに接続されたP型トランジスタ121及びN型トランジスタ122を備える。行デコーダ12は、P型トランジスタ121を介して選択ワード線WLに正極性の電圧Vpを転送する。また、N型トランジスタ122を介して非選択ワード線WLに電圧VUXを転送する。尚、図示は省略するものの、行デコーダ12は、複数のワード線WLに対応する複数のP型トランジスタ121及び複数のN型トランジスタ122を備える。
列デコーダ13は、ビット線BLに接続されたN型トランジスタ131及びP型トランジスタ132を備える。列デコーダ13は、N型トランジスタ131を介して選択ビット線BLに負極性の電圧Vnを転送する。また、P型トランジスタ132を介して非選択ビット線BLに電圧VUBを転送する。尚、図示は省略するものの、列デコーダ13は、複数のビット線BLに対応する複数のN型トランジスタ131及び複数のP型トランジスタ132を備える。
電源回路15は、例えば図1に示す様に、行デコーダ12を介して選択ワード線WLに正極性の電圧Vpを供給し、非選択ワード線WLに電圧VUXを供給する。また、列デコーダ13を介して選択ビット線BLに負極性の電圧Vnを供給し、非選択ビット線BLに電圧VUBを供給する。また、ダミーワード線DWL及びダミービット線DBLに、それぞれ、負極性の電圧VDWL及び正極性の電圧VDBLを供給する。電源回路15は、例えば、これらの電圧を出力する複数のバイアス回路151を備える。
図4は、第1実施形態に係る半導体記憶装置の一部の構成例を示す模式的な斜視図である。図5は、同半導体記憶装置の一部の構成例を示す模式的なXZ断面図である。図6は、同半導体記憶装置の一部の構成例を示す模式的なYZ断面図である。
本実施形態に係るメモリセルアレイMCAは、例えば図4に示す通り、Z方向に並ぶ複数のメモリマットMMを備える。メモリマットMMは、X方向に配列されY方向に延伸する複数のビット線BL及びダミービット線DBLと、Y方向に配列されX方向に延伸する複数のワード線WL及びダミーワード線DWLと、ビット線BL及びワード線WLに対応してX方向及びY方向に並ぶ複数のメモリセルMC及びダミーメモリセルDMCと、を備える。図示の様に、Z方向に並ぶ2つのメモリマットMMについては、ビット線BL及びダミービット線DBL、又は、ワード線WL及びダミーワード線DWLが共通に設けられていても良い。
本実施形態に係る周辺回路PCは、例えば図5に示す通り、半導体基板100上に設けられた電界効果型のトランジスタを含む。
半導体基板100は、例えば、ホウ素(B)等のP型の不純物を含む単結晶シリコン(Si)等の半導体基板である。半導体基板100には、例えば、0V程度の電圧が供給される。
また、半導体基板100の表面には、P型トランジスタ121(図3)が設けられる。例えば、半導体基板100の表面には、リン(P)等のN型の不純物を含むN型ウェル101aが設けられる。N型ウェル101aの表面には、ゲート絶縁膜201、ゲート電極202及びこれらの側壁に設けられた側壁絶縁膜203が設けられる。また、N型ウェル101aには、ホウ素等のP型の不純物を含むP型半導体領域103が設けられる。これらP型半導体領域103は、それぞれ、コンタクト204、配線205及びワード線コンタクトWLC等を介して、ワード線WL又は電源回路15(図3)に接続される。尚、N型ウェル101aには、例えば、5V程度の電圧が供給される。
また、半導体基板100の表面には、N型トランジスタ122(図3)が設けられる。例えば、N型ウェル101aの表面には、ホウ素等のP型の不純物を含むP型ウェル102aが設けられる。P型ウェル102aの表面には、ゲート絶縁膜201、ゲート電極202及びこれらの側壁に設けられた側壁絶縁膜203が設けられる。また、P型ウェル102aには、リン等のN型の不純物を含むN型半導体領域104が設けられる。これらN型半導体領域104は、それぞれ、コンタクト204、配線205及びワード線コンタクトWLC等を介して、ワード線WL又は電源回路15(図3)に接続される。尚、P型ウェル102aには、例えば、−2V程度の電圧が供給される。
また、例えば図6に示す様に、半導体基板100の表面には、P型トランジスタ132(図3)が設けられる。例えば、半導体基板100の表面には、リン等のN型の不純物を含むN型ウェル101bが設けられる。N型ウェル101bの表面には、ゲート絶縁膜201、ゲート電極202及びこれらの側壁に設けられた側壁絶縁膜203が設けられる。また、N型ウェル101bには、ホウ素等のP型の不純物を含むP型半導体領域103が設けられる。これらP型半導体領域103は、それぞれ、コンタクト204、配線205及びビット線コンタクトBLC等を介して、ビット線BL又は電源回路15(図3)に接続される。尚、N型ウェル101bには、例えば、2V程度の電圧が供給される。
また、半導体基板100の表面には、N型トランジスタ131(図3)が設けられる。例えば、N型ウェル101bの表面には、ホウ素等のP型の不純物を含むP型ウェル102bが設けられる。P型ウェル102bの表面には、ゲート絶縁膜201、ゲート電極202及びこれらの側壁に設けられた側壁絶縁膜203が設けられる。また、P型ウェル102bには、リン等のN型の不純物を含むN型半導体領域104が設けられる。これらN型半導体領域104は、それぞれ、コンタクト204、配線205及びビット線コンタクトBLC等を介して、ビット線BL又は電源回路15(図3)に接続される。尚、P型ウェル102bには、例えば、−5V程度の電圧が供給される。
図7は、本実施形態に係るメモリセルMCの模式的な断面図である。図7(a)は下方にビット線BLが設けられ上方にワード線WLが設けられるものに対応している。図7(b)は下方にワード線WLが設けられ上方にビット線BLが設けられるものに対応している。
図7に示す通り、本実施形態に係るメモリセルMCは、Z方向に順に積層された導電層311、カルコゲン層312、導電層313、カルコゲン層314及び導電層315を備える。
導電層311は、メモリセルMCの直下に設けられるビット線BL又はワード線WLに接続され、メモリセルMCの陰極EC又は陽極EAとして機能する。導電層311は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜等であっても良いし、リン(P)等のN型の不純物が注入された多結晶シリコン等でも良いし、炭素(C)、窒化炭素(CN)、炭化タングステン(WC)、炭窒化タングステン(WCN)又は炭窒化タングステンシリサイド(WCNSi)等、その他の導電層であっても良い。
カルコゲン層312は、非線形素子NOとして機能する。例えば、カルコゲン層312に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層312は高抵抗状態である。カルコゲン層312に印加される電圧が所定のしきい値に達すると、カルコゲン層312は低抵抗状態となり、カルコゲン層312に流れる電流は複数桁増大する。カルコゲン層312に印加される電圧が所定の電圧を下回ると、カルコゲン層312は再度高抵抗状態となる。
カルコゲン層312は、例えば、少なくとも1種以上のカルコゲンを含む。カルコゲン層312は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層312は、B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sbからなる群より選択された少なくとも1種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第16族に属する元素のうち、酸素(O)を除くものである。カルコゲンは、例えば、硫黄(S)、セレン(Se)、テルル(Te)等を含む。
導電層313は、非線形素子NO及び抵抗変化素子VRを接続する電極として機能する。導電層313は、例えば、導電層311と同様の材料を含んでも良い。
カルコゲン層314は、抵抗変化素子VRとして機能する。カルコゲン層314は、溶融温度以上の加熱と急速な冷却によりアモルファス状態(リセット状態:高抵抗状態)となる。また、カルコゲン層314は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態(セット状態:低抵抗状態)となる。
カルコゲン層314は、例えば、少なくとも1種以上のカルコゲンを含む。カルコゲン層314は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層314は、例えば、GeSbTe、GeTe、SbTe、SiTe等でも良い。また、カルコゲン層314は、ゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)のうちから選ばれた少なくとも1種の元素を含んでも良い。
導電層315は、メモリセルMCの直上に設けられるワード線WL又はビット線BLに接続され、メモリセルMCの陽極EA又は陰極ECとして機能する。導電層315は、例えば、導電層311と同様の材料を含んでも良い。
尚、図7にはメモリセルMCの構成を示したが、ダミーメモリセルDMCも、メモリセルMCと同様の構成を備えている。
図8は、本実施形態に係るメモリセルMCの電流−電圧特性を示す模式的なグラフである。横軸は、メモリセルMCの陰極EC−陽極EA間の電圧差であるセル電圧Vcellを示している。縦軸は、メモリセルMCに流れるセル電流Icellを対数軸で示している。
セル電流Icellが所定の電流値I1よりも小さい範囲では、セル電流Icellの増大に応じてセル電圧Vcellが単調に増大する。セル電流Icellが電流値I1に達した時点で、低抵抗状態のメモリセルMCのセル電圧Vcellは電圧V1に達する。また、高抵抗状態のメモリセルMCのセル電圧Vcellは電圧V2に達する。電圧V2は、電圧V1よりも大きい。
セル電流Icellが電流値I1より大きく電流値I2より小さい範囲では、セル電流Icellの増大に応じてセル電圧Vcellが単調に減少する。この範囲において、高抵抗状態のメモリセルのセル電圧Vcellは、低抵抗状態のメモリセルMCのセル電圧Vcellよりも大きい。
セル電流Icellが電流値I2より大きく電流値I3より小さい範囲では、セル電流Icellの増大に応じてセル電圧Vcellが一時的に減少し、その後増大する。この範囲では、セル電流Icellの増大に応じて高抵抗状態のメモリセルMCのセル電圧Vcellが急激に減少して、低抵抗状態のメモリセルMCのセル電圧Vcellと同程度となる。
セル電流Icellが電流値I3より大きい範囲では、セル電流Icellの増大に応じてセル電圧Vcellが一時的に減少し、その後増大する。
この状態から、セル電流Icellを電流I1よりも小さい大きさまで急速に減少させた場合、カルコゲン層314は高抵抗状態となる。また、セル電流Icellを所定の大きさまで減少させ、一定以上の時間をかけてセル電流Icellを電流I1よりも小さい大きさまで減少させた場合、カルコゲン層314は低抵抗状態となる。
[動作]
読出動作に際しては、例えば、セル電圧Vcellを、電圧V1より大きく電圧V2よりも小さい読出電圧Vreadとし、この状態のセル電流Icellがしきい値より大きいか否かを検知する。しきい値電圧は、例えば、電流値I1以上とすることが出来る。
読出動作に際しては、例えば、セル電圧Vcellを、電圧V1より大きく電圧V2よりも小さい読出電圧Vreadとし、この状態のセル電流Icellがしきい値より大きいか否かを検知する。しきい値電圧は、例えば、電流値I1以上とすることが出来る。
書込動作に際しては、例えばまず、セル電圧Vcellを、電圧V2より大きい書込電圧Vwriteに調整する。次に、メモリセルMCを高抵抗状態にしたい場合には、例えば、所定時間以内にセル電圧Vcellを0Vまで減少させる。一方、メモリセルMCを低抵抗状態にしたい場合には、例えば、一定以上の時間をかけてセル電圧Vcellを0Vにする。
図9は、読出動作又は書込動作においてワード線WL、ダミーワード線DWL、ビット線BL及びダミービット線DBLに供給される電圧を例示する模式的な波形図である。
図示の例では、タイミングt101からタイミングt102にかけて、選択ワード線WLに正極性の電圧Vpを供給し、選択ビット線BLに負極性の電圧Vnを供給する。読出動作を実行する場合には、電圧Vp及び電圧Vnの差分Vp−Vnが読出電圧Vread(図8)となる様に、電圧Vp及び電圧Vnの大きさを調整する。書込動作を実行する場合には、電圧Vp及び電圧Vnの差分Vp−Vnが書込電圧Vwrite(図8)となる様に、電圧Vp及び電圧Vnの大きさを調整する。電圧Vp及び電圧Vnの大きさは、例えば、同程度であっても良いし、一致していても良い。
また、図示の例では、タイミングt101からタイミングt102にかけて、非選択ワード線WLに電圧VUXを供給し、非選択ビット線BLに電圧VUBを供給する。電圧VUX及び電圧VUBは、例えば、0V程度であっても良い。また、ダミーワード線DWLに負極性の電圧VDWLを供給し、ダミービット線DBLに正極性の電圧VDWLを供給する。
また、図示の例では、タイミングt102からタイミングt103にかけて、ワード線WL及びビット線BLの電圧の大きさを0Vまで徐々に減少させる。例えば、書込動作においてメモリセルMCを高抵抗状態にしたい場合には、タイミングt102からタイミングt103までの時間が比較的短く設定される。一方、メモリセルMCを低抵抗状態にしたい場合には、タイミングt102からタイミングt103までの時間が比較的長く設定される。
また、図示の例では、タイミングt102からタイミングt103にかけて、非選択ワード線WLの電圧を電圧VUXに維持し、非選択ビット線BLの電圧を電圧VUBに維持し、ダミーワード線DWLの電圧を電圧VDWLに維持し、ダミービット線DBLの電圧を電圧VDWLに維持する。
[効果]
図9等を参照して説明した様に、本実施形態に係る半導体記憶装置においては、選択ワード線WLに正極性の電圧Vpを供給し、選択ビット線BLに負極性の電圧Vnを供給する。この様な態様によれば、例えば負極性の電圧を使用しない場合と比較して、小さい大きさの電圧によって半導体記憶装置を動作させることが可能であり、消費電力を削減可能である。また、微細化等を容易に実現可能である。
図9等を参照して説明した様に、本実施形態に係る半導体記憶装置においては、選択ワード線WLに正極性の電圧Vpを供給し、選択ビット線BLに負極性の電圧Vnを供給する。この様な態様によれば、例えば負極性の電圧を使用しない場合と比較して、小さい大きさの電圧によって半導体記憶装置を動作させることが可能であり、消費電力を削減可能である。また、微細化等を容易に実現可能である。
また、図5を参照して説明した様に、本実施形態に係る半導体記憶装置においては、N型ウェル101aの電圧が5V程度の大きさに設定され、P型ウェル102aの電圧が−2V程度の大きさに設定されている。この様な態様においては、N型ウェル101a及びP型ウェル102aの間に逆方向バイアスが供給されている。また、ワード線WLの電圧が−2Vより高い電圧であればN型半導体領域104及びP型ウェル102aの間にも逆方向バイアスが供給されている。また、ワード線WLの電圧が5Vより低い電圧であればP型半導体領域103及びN型ウェル101aの間にも逆方向バイアスが供給されている。
ここで、図9等を参照して説明した様に、本実施形態においては、図9のタイミングt102からタイミングt103にかけてワード線WL及びビット線BLの電圧の大きさを0Vまで徐々に減少させる場合がある。この様な場合、ワード線WLの電圧の大きさが減少する速度がビット線BLの電圧の大きさが減少する速度よりも早いと、図10に例示する様に、ワード線WLの電圧が負の電圧となってしまう場合がある。これによってワード線WLの電圧が−2Vより低い電圧になってしまうと、N型半導体領域104(図5)及びP型ウェル102a(図5)の間に順方向バイアスが供給されてしまい、P型ウェル102aからN型半導体領域104に大量の電流が流れてしまい、トランジスタの破損等が生じてしまう恐れがある。
尚、ビット線BLの電圧が2Vよりも高い電圧になってしまった場合にも、同様の現象が生じ得る。
そこで、本実施形態においては、図9を参照して説明した様に、タイミングt102からタイミングt103にかけて、ダミーワード線DWLに負極性の電圧VDWLを供給し、ダミービット線DBLに正極性の電圧VDWLを供給する。この様な態様では、例えば図11に示す様に、選択ワード線WLの電圧が所定の電圧まで低下した時点で、選択ワード線WL及びダミービット線DBLの電圧差が電圧V1(図8)又は電圧V2(図8)に達する。これにより、これらに接続されたダミーメモリセルDMCに急激に電流Iが流れ、これによって選択ワード線WLが充電される(図11、図12参照)。これにより、N型半導体領域104(図5)及びP型ウェル102a(図5)の間に順方向バイアスが供給されてしまうことを抑制可能である(図11参照)。
尚、ビット線BLについても同様に、ダミーワード線DWLへの負極性の電圧VDWLの供給により、P型半導体領域103(図6)及びN型ウェル101b(図6)の間に順方向バイアスが供給されてしまうことを抑制可能である。
[ダミービット線DBL及びダミーワード線DWLの電圧]
ダミービット線DBLの電圧VDBLは、適宜調整可能である。例えば、第1実施形態においては、P型ウェル102a(図5)に−2V程度の電圧が供給されていた。ここで、このようにP型ウェル102aに供給される電圧を電圧Vb_uxとすると、ダミービット線DBLの電圧VDBLは、Vb_ux+V2以上であることが望ましい。また、電圧V2(図8)は、読出電圧Vreadより大きい。従って、ダミービット線DBLの電圧VDBLは、少なくともVb_ux+Vreadより高い電圧であることが望ましい。
ダミービット線DBLの電圧VDBLは、適宜調整可能である。例えば、第1実施形態においては、P型ウェル102a(図5)に−2V程度の電圧が供給されていた。ここで、このようにP型ウェル102aに供給される電圧を電圧Vb_uxとすると、ダミービット線DBLの電圧VDBLは、Vb_ux+V2以上であることが望ましい。また、電圧V2(図8)は、読出電圧Vreadより大きい。従って、ダミービット線DBLの電圧VDBLは、少なくともVb_ux+Vreadより高い電圧であることが望ましい。
同様に、ダミーワード線DWLの電圧VDWLも、適宜調整可能である。例えば、N型ウェル101bに供給される電圧を電圧Vb_ubとすると、ダミーワード線DWLの電圧VDWLは、Vb_ub−V2以下であることが望ましい。また、電圧V2(図8)は読出電圧Vreadより大きい。従って、ダミーワード線DWLの電圧VDWLは、少なくともVb_ub−Vreadより低い電圧であることが望ましい。
[その他の実施形態]
第1実施形態においては、メモリセルMCに含まれる抵抗変化素子VRとして、カルコゲンを含むカルコゲン層314を例示した。しかしながら、メモリセルMCに含まれる抵抗変化素子VRとして、その他の抵抗変化素子VRを用いることも可能である。例えば、抵抗変化素子VRは、磁化自由層、磁化固定層及びこれらの間に設けられた酸化マグネシウム(MgO)等のトンネル絶縁膜を含む磁気抵抗層であっても良い。また、抵抗変化素子VRは、金属酸化物等の絶縁層を含み、この絶縁層中に金属イオンや酸素欠陥等のフィラメントを生成可能な層でも良い。
第1実施形態においては、メモリセルMCに含まれる抵抗変化素子VRとして、カルコゲンを含むカルコゲン層314を例示した。しかしながら、メモリセルMCに含まれる抵抗変化素子VRとして、その他の抵抗変化素子VRを用いることも可能である。例えば、抵抗変化素子VRは、磁化自由層、磁化固定層及びこれらの間に設けられた酸化マグネシウム(MgO)等のトンネル絶縁膜を含む磁気抵抗層であっても良い。また、抵抗変化素子VRは、金属酸化物等の絶縁層を含み、この絶縁層中に金属イオンや酸素欠陥等のフィラメントを生成可能な層でも良い。
尚、抵抗変化素子VRとしては、一方向に電圧を印加することによって書込動作による高抵抗化及び低抵抗化、並びに、読出動作が可能な構成を採用することが望ましい。
また、第1実施形態においては、メモリセルMCに含まれる非線形素子NOとして、カルコゲンを含むものを例示した。しかしながら、メモリセルMCに含まれる非線形素子NOとして、他の非線形素子NOを用いることも可能である。また、抵抗変化素子VRが非線形素子NOとしての機能を含んでいても良い。
また、第1実施形態においては、図9を参照して説明した様に、書込動作又は読出動作のタイミングt101からタイミングt103にかけて、ダミーワード線DWLに電圧VDWLを供給し、ダミービット線DBLに電圧VDWLを供給する。しかしながら、上述した様な順方向バイアスの供給を抑制するためには、選択ワード線WL又は選択ビット線BLの電圧の極性が反転してしまう恐れがあるタイミングで、この様な電圧が供給されていれば良い。従って、ダミーワード線DWLに電圧VDWLを供給し、ダミービット線DBLに電圧VDWLを供給するタイミングは、タイミングt102であっても良いし、タイミングt102及びタイミングt103の間のタイミングであっても良い。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
WL…ワード線、DWL…ダミーワード線、BL…ビット線、DBL…ダミービット線、MC…メモリセル、DMC…ダミーメモリセル、VR…抵抗変化素子、NO…非線形素子。
Claims (5)
- 第1配線と、
前記第1配線に接続された第1可変抵抗素子と、
前記第1可変抵抗素子に接続された第1非線形素子と、
前記第1非線形素子に接続された第2配線と、
前記第1配線に接続された第2可変抵抗素子と、
前記第2可変抵抗素子に接続された第2非線形素子と、
前記第2非線形素子に接続された第3配線と
を備え、
読出動作又は書込動作の、
第1のタイミングにおいて、前記第1配線の電圧が第1極性の第1電圧となり、前記第2配線の電圧が前記第1極性と異なる第2極性の第2電圧となり、
前記第1のタイミングの後の第2のタイミングにおいて、前記第1配線の電圧が前記第1極性の前記第1電圧より小さい大きさの第3電圧となり、前記第3配線の電圧が前記第1極性の前記第3電圧より大きい大きさの第4電圧となる
半導体記憶装置。 - 前記第1配線に接続された第3可変抵抗素子と、
前記第3可変抵抗素子に接続された第3非線形素子と、
前記第3非線形素子に接続された第4配線と
を備え、
前記第1のタイミングにおいて、前記第4配線の電圧が前記第2電圧より小さい大きさの第5電圧となる
請求項1記載の半導体記憶装置。 - 第1配線と、
前記第1配線に接続された第1可変抵抗素子と、
前記第1可変抵抗素子に接続された第1非線形素子と、
前記第1非線形素子に接続された第2配線と、
前記第1配線に接続された第2可変抵抗素子と、
前記第2可変抵抗素子に接続された第2非線形素子と、
前記第2非線形素子に接続された第3配線と、
前記第1配線に接続された第3可変抵抗素子と、
前記第3可変抵抗素子に接続された第3非線形素子と、
前記第3非線形素子に接続された第4配線と、
前記第1配線に接続され、第1極性の電圧を出力する第1電圧供給回路と、
前記第2配線に接続された第1接続トランジスタ及び第2接続トランジスタと、
前記第3配線に接続された第3接続トランジスタ及び第4接続トランジスタと、
前記第1接続トランジスタを介して前記第2配線に接続され、前記第3接続トランジスタを介して前記第3配線に接続され、前記第1極性と異なる第2極性の電圧を出力する第2電圧供給回路と、
前記第2接続トランジスタを介して前記第2配線に接続され、前記第4接続トランジスタを介して前記第3配線に接続され、電圧を出力する第3電圧供給回路と、
前記第4配線に接続され、前記第1極性の電圧を出力する第4電圧供給回路と
を備える半導体記憶装置。 - 前記第1接続トランジスタ及び前記第3接続トランジスタは第1導電型の電界効果トランジスタであり、
前記第2接続トランジスタ及び前記第4接続トランジスタは、前記第1導電型と異なる第2導電型の電界効果トランジスタである
請求項3記載の半導体記憶装置。 - 前記第1可変抵抗素子及び前記第1非線形素子の少なくとも一方はカルコゲンを含む
請求項1〜4のいずれか1項記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019043401A JP2020149736A (ja) | 2019-03-11 | 2019-03-11 | 半導体記憶装置 |
TW108121490A TWI714130B (zh) | 2019-03-11 | 2019-06-20 | 半導體記憶裝置 |
CN201910603183.9A CN111681695B (zh) | 2019-03-11 | 2019-07-05 | 半导体存储装置 |
US16/557,818 US10796757B1 (en) | 2019-03-11 | 2019-08-30 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019043401A JP2020149736A (ja) | 2019-03-11 | 2019-03-11 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020149736A true JP2020149736A (ja) | 2020-09-17 |
Family
ID=72423029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019043401A Pending JP2020149736A (ja) | 2019-03-11 | 2019-03-11 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10796757B1 (ja) |
JP (1) | JP2020149736A (ja) |
CN (1) | CN111681695B (ja) |
TW (1) | TWI714130B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI771597B (zh) * | 2019-02-22 | 2022-07-21 | 日商東芝記憶體股份有限公司 | 半導體儲存裝置 |
JP2022050253A (ja) * | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3920565B2 (ja) * | 2000-12-26 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
JP4047615B2 (ja) * | 2002-04-03 | 2008-02-13 | 株式会社ルネサステクノロジ | 磁気記憶装置 |
US7623370B2 (en) * | 2002-04-04 | 2009-11-24 | Kabushiki Kaisha Toshiba | Resistance change memory device |
JP4212325B2 (ja) * | 2002-09-30 | 2009-01-21 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
JP4189395B2 (ja) * | 2004-07-28 | 2008-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置及び読み出し方法 |
JP4282612B2 (ja) * | 2005-01-19 | 2009-06-24 | エルピーダメモリ株式会社 | メモリ装置及びそのリフレッシュ方法 |
JP4890016B2 (ja) * | 2005-03-16 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
JP4410272B2 (ja) * | 2007-05-11 | 2010-02-03 | 株式会社東芝 | 不揮発性メモリ装置及びそのデータ書き込み方法 |
KR101311499B1 (ko) * | 2007-08-23 | 2013-09-25 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 프로그램 방법 |
JP5063337B2 (ja) * | 2007-12-27 | 2012-10-31 | 株式会社日立製作所 | 半導体装置 |
JP5127661B2 (ja) * | 2008-10-10 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
JP4846813B2 (ja) * | 2009-03-12 | 2011-12-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2011018838A (ja) | 2009-07-10 | 2011-01-27 | Hitachi Ulsi Systems Co Ltd | メモリセル |
US8422269B2 (en) * | 2010-02-25 | 2013-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9029825B2 (en) * | 2010-06-16 | 2015-05-12 | Nec Corporation | Semiconductor device and manufacturing method for semiconductor device |
CN102568582A (zh) * | 2010-12-24 | 2012-07-11 | 三星电子株式会社 | 可变电阻器件、包括可变电阻器件的半导体器件及操作方法 |
US8773888B2 (en) * | 2011-08-22 | 2014-07-08 | Samsung Electronics Co., Ltd. | Method of operating semiconductor device including variable resistance device |
US8730745B2 (en) * | 2012-03-23 | 2014-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for controlling the same |
JP6038741B2 (ja) * | 2013-01-29 | 2016-12-07 | 株式会社東芝 | 半導体記憶装置 |
JP2015176622A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
WO2018117961A1 (en) * | 2016-12-19 | 2018-06-28 | Agency For Science, Technology And Research | Memory cell, methods of forming and operating the same |
JP2018163710A (ja) * | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2018163706A (ja) * | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | 記憶装置及びその制御方法 |
US10629271B2 (en) * | 2017-12-05 | 2020-04-21 | Intel Corporation | Method and system for reducing program disturb degradation in flash memory |
US10438657B2 (en) * | 2018-02-28 | 2019-10-08 | Sandisk Technologies Llc | Resistance and gate control in decoder circuits for read and write optimization |
US10867653B2 (en) * | 2018-04-20 | 2020-12-15 | Micron Technology, Inc. | Access schemes for protecting stored data in a memory device |
US10510419B1 (en) * | 2018-06-28 | 2019-12-17 | Micron Technology, Inc. | Monitoring and charging inhibit bit-line |
US10991411B2 (en) * | 2018-08-17 | 2021-04-27 | Micron Technology, Inc. | Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations |
-
2019
- 2019-03-11 JP JP2019043401A patent/JP2020149736A/ja active Pending
- 2019-06-20 TW TW108121490A patent/TWI714130B/zh active
- 2019-07-05 CN CN201910603183.9A patent/CN111681695B/zh active Active
- 2019-08-30 US US16/557,818 patent/US10796757B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
TWI714130B (zh) | 2020-12-21 |
US20200294585A1 (en) | 2020-09-17 |
US10796757B1 (en) | 2020-10-06 |
CN111681695B (zh) | 2023-10-27 |
CN111681695A (zh) | 2020-09-18 |
TW202034326A (zh) | 2020-09-16 |
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