JP2018163706A - 記憶装置及びその制御方法 - Google Patents

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Abstract

【課題】動作の高速化が可能な記憶装置を提供する。【解決手段】第１の導電層ＷＬ１と第３の導電層ＢＬ１との間に第１の電圧の印加を開始し、第１の電圧の印加の開始から第１の遅延時間が経過した後、第１の導電層と第３の導電層との間に第１の電圧を印加した状態で、第２の導電層ＷＬ２と第３の導電層との間に第１の電圧の印加を開始し、第２の導電層と第３の導電層との間への第１の電圧の印加の開始から第２の遅延時間が経過した後に、第２の導電層と第３の導電層との間に第１の電圧を印加した状態で、第１の導電層と第３の導電層との間に第１の電圧よりも小さい第２の電圧の印加を開始する。【選択図】図１

Description

本発明の実施形態は、記憶装置及びその制御方法に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電流を印加することで、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。抵抗変化型メモリの動作の高速化を実現するためには、短時間でメモリセルのデータを書き換えることが要求される。
特許第４８３８３９９号公報
本発明が解決しようとする課題は、動作の高速化が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向に伸長する第２の導電層と、前記第１の方向に交差する第２の方向に伸長する第３の導電層と、前記第１の導電層と前記第３の導電層との間に設けられ、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、前記第１の金属と異なる第２の金属を含む第２の金属酸化物を有する第２の層と、を有する第１の抵抗変化層と、前記第２の導電層と前記第３の導電層との間に設けられ、第２の半導体、第２の半導体酸化物、又は、第３の金属を含む第３の金属酸化物を有する第３の層と、前記第３の金属と異なる第４の金属を含む第４の金属酸化物を有する第４の層と、を有する第２の抵抗変化層と、前記第１の導電層、前記第２の導電層、及び、前記第３の導電層に印加する電圧を制御する制御回路と、を備え、前記制御回路は、前記第１の導電層と前記第３の導電層との間に第１の電圧の印加を開始し、前記第１の電圧の印加の開始から第１の遅延時間が経過した後に、前記第１の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第２の導電層と前記第３の導電層との間に前記第１の電圧の印加を開始し、前記第２の導電層と前記第３の導電層への前記第１の電圧の印加の開始から第２の遅延時間が経過した後に、前記第２の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第１の導電層と前記第３の導電層との間に前記第１の電圧よりも小さい第２の電圧の印加を開始する機能を有する。
第１の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図 第１の実施形態の記憶装置のメモリセルの模式断面図。 第１の実施形態の記憶装置の制御方法の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第１の実施形態の記憶装置の作用及び効果の説明図。 第２の実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図 第２の実施形態の記憶装置の作用及び効果の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第３の導電層との間に設けられ、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、第１の金属と異なる第２の金属を含む第２の金属酸化物を有する第２の層と、を有する第１の抵抗変化層と、第２の導電層と第３の導電層との間に設けられ、第２の半導体、第２の半導体酸化物、又は、第３の金属を含む第３の金属酸化物を有する第３の層と、第３の金属と異なる第４の金属を含む第４の金属酸化物を有する第４の層と、を有する第２の抵抗変化層と、第１の導電層、第２の導電層、及び、第３の導電層に印加する電圧を制御する制御回路と、を備える。制御回路は、第１の導電層と第３の導電層との間に第１の電圧の印加を開始し第１の電圧の印加の開始から第１の遅延時間が経過した後に、第１の導電層と第３の導電層との間に第１の電圧を印加した状態で、第２の導電層と第３の導電層との間に第１の電圧の印加を開始し、第２の導電層と第３の導電層との間への第１の電圧の印加の開始から第２の遅延時間が経過した後に、第２の導電層と第３の導電層との間に第１の電圧を印加した状態で、第１の導電層と第３の導電層との間に第１の電圧よりも小さい第２の電圧の印加を開始する機能を有する。
本実施形態の記憶装置の制御方法は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長する第３の導電層と、第１の導電層と第３の導電層との間に設けられ、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、第１の金属と異なる第２の金属を含む第２の金属酸化物を有する第２の層と、を有する第１の抵抗変化層と、第２の導電層と第３の導電層との間に設けられ、第２の半導体、第２の半導体酸化物、又は、第３の金属を含む第３の金属酸化物を有する第３の層と、第３の金属と異なる第４の金属を含む第４の金属酸化物を有する第４の層と、を有する第２の抵抗変化層と、を備える記憶装置の制御方法である。第１の導電層と第３の導電層との間に第１の電圧の印加を開始し、第１の電圧の印加の開始から第１の遅延時間が経過した後に、第１の導電層と第３の導電層との間に第１の電圧を印加した状態で、第２の導電層と第３の導電層との間に第１の電圧の印加を開始し、第２の導電層と第３の導電層との間への第１の電圧の印加の開始から第２の遅延時間が経過した後に、第２の導電層と第３の導電層との間に第１の電圧を印加した状態で、第１の導電層と第３の導電層との間に第１の電圧よりも小さい第２の電圧の印加を開始する。
図１は、本実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図である。図２（ａ）、図２（ｂ）は、本実施形態の記憶装置のメモリセルの模式断面図である。図２（ａ）は、図１のメモリセルアレイ中の、点線の円で示される一個のメモリセルＭＣ１の断面を示す。図２（ｂ）は、図１のメモリセルアレイ中の、点線の円で示される一個のメモリセルＭＣ２の断面を示す。
本実施形態の記憶装置のメモリセルアレイ１００は、第１の方向に伸長する複数のワード線ＷＬ１〜ＷＬ９と、第１の方向に交差する第２の方向に伸長する複数のビット線ＢＬ１〜ＢＬ９を備える。複数のワード線ＷＬ１〜ＷＬ９と、複数のビット線ＢＬ１〜ＢＬ９は、例えば、直交する。
複数のワード線ＷＬ１〜ＷＬ９と、複数のビット線ＢＬ１〜ＢＬ９は、例えば、半導体基板１０１上に絶縁層を介して、設けられる。ビット線ＢＬ１〜ＢＬ９は、例えば、ワード線ＷＬ１〜ＷＬ９の上層に設けられる。
メモリセルアレイ１００の周囲には、周辺回路１０２（制御回路）が設けられる。周辺回路１０２は、例えば、ワード線制御回路１０２ａ、ビット線制御回路１０２ｂ、中央制御回路１０２ｃを備える。なお、周辺回路１０２は、必ずしも、メモリセルアレイ１００の周囲に配置されなくても構わない。例えば、一部がメモリセルアレイ１００の上部、又は、下部に配置されていても構わない。また、あるいは、全部がメモリセルアレイ１００の上部、又は、下部に配置されていても構わない。
ワード線ＷＬ１〜ＷＬ９と、ビット線ＢＬ１〜ＢＬ９が交差する領域に、複数のメモリセルが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。本実施形態の記憶装置は、２次元構造である。メモリセルは二端子の抵抗変化素子である。本実施形態の記憶装置は、空孔変調伝導性酸化物（Ｖａｃａｎｃｙ Ｍｏｄｕｌａｔｅｄ Ｃｏｎｄｕｃｔｉｖｅ Ｏｘｉｄｅ）を抵抗変化層に用いたＶＭＣＯメモリである。
複数のワード線ＷＬ１〜ＷＬ９は、それぞれ、ワード線制御回路１０２ａに接続される。また、複数のビット線ＢＬ１〜ＢＬ９は、それぞれ、ビット線制御回路１０２ｂに接続される。中央制御回路１０２ｃは、ワード線制御回路１０２ａ、及び、ビット線制御回路１０２ｂに接続される。
ワード線制御回路１０２ａ、及び、ビット線制御回路１０２ｂは、例えば、所望のメモリセルを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去などを行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線ＷＬ１〜ＷＬ９と、ビット線ＢＬ１〜ＢＬ９との間に流れる電流量として読み出される。例えば、中央制御回路１０２ｃで、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
ワード線制御回路１０２ａ、ビット線制御回路１０２ｂ、中央制御回路１０２ｃは、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。半導体デバイスは、例えば、トランジスタ、ダイオード、又は、キャパシタである。
メモリセルＭＣ１は、図２（ａ）に示すように、下部電極１０、上部電極２０、抵抗変化層３０（第１の抵抗変化層）を備える。
下部電極１０は、例えば、ワード線ＷＬ１（第１の導電層）の一部である。下部電極１０は、例えば金属である。下部電極１０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
上部電極２０は、例えば、ビット線ＢＬ１（第３の導電層）の一部である。上部電極２０は、例えば金属である。上部電極２０は、例えば、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。
抵抗変化層３０は、下部電極１０と上部電極２０との間に挟まれる。抵抗変化層３０は、ワード線ＷＬ１（第１の導電層）とビット線ＢＬ１（第３の導電層）の間に設けられる。抵抗変化層３０は、高抵抗層３０ａ（第１の層）と低抵抗層３０ｂ（第２の層）を備える。
抵抗変化層３０の膜厚は、例えば、５ｎｍ以上２５ｎｍ以下である。抵抗変化層３０は、例えば、原子層堆積法（ＡＬＤ法）で形成された膜である。
高抵抗層３０ａは、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する。高抵抗層３０ａは、例えば、アモルファスの半導体、アモルファスの半導体酸化物、又は、アモルファスの金属酸化物である。
高抵抗層３０ａは、例えば、第１の半導体である。高抵抗層３０ａは、例えば、シリコン又はゲルマニウムである。高抵抗層３０ａは、例えば、アモルファスシリコンである。
高抵抗層３０ａは、例えば、第１の半導体酸化物である。高抵抗層３０ａは、例えば、酸化シリコン又は酸化ゲルマニウムである。高抵抗層３０ａは、例えば、アモルファスの酸化シリコンである。
高抵抗層３０ａは、例えば、第１の金属を含む第１の金属酸化物である。第１の金属は、例えば、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及び、ジルコニウム（Ｚｒ）から成る群から選ばれる少なくとも一つの元素である。高抵抗層３０ａは、例えば、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウムである。
高抵抗層３０ａの膜厚は、例えば、２ｎｍ以上１０ｎｍ以下である。
低抵抗層３０ｂは、第１の金属と異なる第２の金属を含む第２の金属酸化物を有する。第２の金属は、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である。低抵抗層３０ｂは、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。低抵抗層３０ｂは、例えば、上記少なくとも一つの元素を主成分とする。
低抵抗層３０ｂは、高抵抗層３０ａよりも抵抗率が低い。低抵抗層３０ｂの少なくとも一部は結晶質である。低抵抗層３０ｂの金属酸化物は結晶化することにより抵抗率が低下する。
低抵抗層３０ｂの膜厚は、例えば、３ｎｍ以上１５ｎｍ以下である。
メモリセルＭＣ２は、図２（ｂ）に示すように、下部電極１１、上部電極２１、抵抗変化層３１（第２の抵抗変化層）を備える。
下部電極１１は、例えば、ワード線ＷＬ２の一部である。上部電極２１は、例えば、ビット線ＢＬ１の一部である。
抵抗変化層３１は、下部電極１１と上部電極２１との間に挟まれる。抵抗変化層３１は、ワード線ＷＬ２（第２の導電層）とビット線ＢＬ１（第３の導電層）の間に設けられる。抵抗変化層３１は、高抵抗層３１ａ（第３の層）と低抵抗層３１ｂ（第４の層）を備える。
下部電極１１、上部電極２１、抵抗変化層３１、高抵抗層３１ａ、及び、低抵抗層３１ｂには、それぞれ、下部電極１０、上部電極２０、抵抗変化層３０、高抵抗層３０ａ、及び、低抵抗層３０ｂと同様の材料及び構造が適用される。高抵抗層３１ａの第２の半導体は、高抵抗層３０ａの第１の半導体に対応する。高抵抗層３１ａの第３の金属は、高抵抗層３０ａの第１の金属に対応する。低抵抗層３１ｂの第４の金属は、低抵抗層３０ｂの第２の金属に対応する。
抵抗変化層３０と抵抗変化層３１は、連続する層であっても構わない。
メモリセルＭＣ１の抵抗変化層３０に電流を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣ１は“０”と“１”の１ビットデータを記憶することが可能となる。高抵抗状態から低抵抗状態への変化をセット動作、低抵抗状態から高抵抗状態への変化をリセット動作と称する。セット動作及びリセット動作により、メモリセルのデータが書き換えられる。
抵抗変化層３０への電流の印加により、低抵抗層３０ｂの中の酸素空孔量又は酸素空孔分布が変化する。低抵抗層３０ｂの中の酸素空孔量又は酸素空孔分布の変化に伴い抵抗変化層３０の導電性が変化する。低抵抗層３０ｂは、いわゆる、空孔変調伝導性酸化物である。
本実施形態のような空孔変調伝導性酸化物を用いたＶＭＣＯメモリでは、セット動作と比較してリセット動作に高い電圧、又は、長時間の電圧印加が必要とされる。
次に、周辺回路１０２の機能及び、周辺回路１０２を用いた制御方法について説明する。
図３は、本実施形態の記憶装置の制御方法の説明図である。図３は、ビット線ＢＬ１、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３に印加される電圧のタイミングチャートである。
図３は、ワード線ＷＬ１とビット線ＢＬ１との間のメモリセルＭＣ１、ワード線ＷＬ２とビット線ＢＬ１との間のメモリセルＭＣ２、ワード線ＷＬ３とビット線ＢＬ１との間のメモリセルＭＣ３のリセット動作のタイミングチャートである。図３の上から順に、ビット線ＢＬ１に印加される電圧、ワード線ＷＬ１に印加される電圧、ワード線ＷＬ２に印加される電圧、ワード線ＷＬ３に印加される電圧を示す。
図３は、１本のビット線ＢＬ１と、ビット線ＢＬ１と交差する３本のワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３との間に設けられるメモリセルＭＣ１、ＭＣ２、ＭＣ３に対し連続してリセット動作をしていく場合を示している。
記憶装置の動作時には、ビット線ＢＬ１には、例えば、第１の低レベル電圧、第１の高レベル電圧、第１の中間電圧が印加される。第１の中間電圧は、第１の高レベル電圧と第１の低レベル電圧の中間のレベルの電圧である。また、ワード線ＷＬ１、ＷＬ２、ＷＬ３には、例えば、第２の低レベル電圧、第２の高レベル電圧、第２の中間電圧が印加される。第２の中間電圧は、第２の高レベル電圧と第２の低レベル電圧の中間のレベルの電圧である。
メモリセルＭＣ１を例に説明すると、メモリセルＭＣ１のリセット動作時には、ワード線ＷＬ１とビット線ＢＬ１との間にリセット電圧が印加される。リセット電圧は、例えば、ビット線ＢＬ１の第１の高レベル電圧とワード線ＷＬ１の第２の低レベル電圧との差分になる。
メモリセルＭＣ１のセット動作時には、ワード線ＷＬ１とビット線ＢＬ１との間にセット電圧が印加される。セット電圧は、例えば、ビット線ＢＬ１の第１の低レベル電圧とワード線ＷＬ１の第２の高レベル電圧との差分になる。メモリセルＭＣ１にはリセット動作時とは逆極性の電圧が印加される。本実施形態の記憶装置は、セット動作時とリセット動作時で異なる極性の電圧が印加されるバイポーラデバイスである。
メモリセルＭＣ１の非選択時、すなわち、リセット動作及びセット動作のいずれもが行われていない場合は、ビット線ＢＬ１の第１の高レベル電圧とワード線ＷＬ１の第２の中間電圧との差分、ビット線ＢＬ１の第１の低レベル電圧とワード線ＷＬ１の第２の中間電圧との差分、又は、ビット線ＢＬ１の第１の中間電圧とワード線ＷＬ１の第２の中間電圧との差分のいずれかが印加されることになる。
以下、説明を容易にするために、第１の低レベル電圧、及び、第２の低レベル電圧を０（ゼロ）Ｖとする。また、第１の中間電圧と第２の中間電圧を等しい電圧とし、単に中間電圧と称する。以下の説明では、ビット線ＢＬ１の第１の高レベル電圧とワード線ＷＬ１の第２の低レベル電圧との差分であるリセット電圧は、ビット線ＢＬ１の第１の高レベル電圧に一致する。
最初に、ビット線ＢＬ１、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３には中間電圧（Ｖｉｎｔ）が印加されている。中間電圧（Ｖｉｎｔ）は、例えば、リセット電圧（Ｖｒｅｓｅｔ）と０Ｖとの間の電圧である。リセット電圧は、例えば、３Ｖ以上８Ｖ以下、中間電圧は、例えば、１．５Ｖ以上４Ｖ以下である。
次に、時間ｔ１で、ビット線ＢＬ１にリセット電圧が印加される。
次に、時間ｔ２でワード線ＷＬ１の電圧を０Ｖとする。時間ｔ２でワード線ＷＬ１とビット線ＢＬ１との間に、ビット線ＢＬ１に印加される電圧とワード線ＷＬ１に印加される電圧の差分である第１の電圧（Ｖ１）が印加される。第１の電圧は、リセット電圧に一致する。時間ｔ２でメモリセルＭＣ１のリセット動作が開始する。
次に、時間ｔ３でワード線ＷＬ２の電圧を０Ｖとする。時間ｔ２から時間ｔ３の間の時間は、第１の遅延時間ｔａである。第１の遅延時間ｔａは、例えば、１００ナノ秒以上５マイクロ秒以下である。
時間ｔ３でワード線ＷＬ２とビット線ＢＬ１との間に、ビット線ＢＬ１に印加される電圧と、ワード線ＷＬ２に印加される電圧の差分である第１の電圧（Ｖ１）が印加される。時間ｔ３でメモリセルＭＣ２のリセット動作が開始する。
ワード線ＷＬ１とビット線ＢＬ１との間に第１の電圧の印加を開始した後、第１の遅延時間ｔａが経過した後、ワード線ＷＬ１とビット線ＢＬ１との間に第１の電圧を印加した状態で、ワード線ＷＬ２とビット線ＢＬ１との間に、第１の電圧が印加される。すなわち、時間ｔ３でメモリセルＭＣ１のリセット動作が行われている状態で、メモリセルＭＣ２のリセット動作が開始する。
次に、時間ｔ４でワード線ＷＬ３の電圧を０Ｖとする。
時間ｔ４でワード線ＷＬ３とビット線ＢＬ１との間に、ビット線ＢＬ１に印加される電圧と、ワード線ＷＬ３に印加される電圧の差分であるリセット電圧が印加される。時間ｔ４でメモリセルＭＣ３のリセット動作が開始する。
ワード線ＷＬ１とビット線ＢＬ１との間にリセット電圧を印加し、かつ、ワード線ＷＬ２とビット線ＢＬ１との間にリセット電圧を印加した状態で、ワード線ＷＬ３とビット線ＢＬ１との間に、リセット電圧が印加される。すなわち、時間ｔ４でメモリセルＭＣ１及びメモリセルＭＣ２のリセット動作が行われている状態で、メモリセルＭＣ３のリセット動作が開始する。
次に、時間ｔ５でワード線ＷＬ１の電圧を中間電圧とする。時間ｔ３から時間ｔ５の間の時間は、第２の遅延時間ｔｂである。
時間ｔ５でワード線ＷＬ１とビット線ＢＬ１との間に、ビット線ＢＬ１に印加される電圧と、ワード線ＷＬ１に印加される電圧の差分である第２の電圧（Ｖ２）が印加される。第２の電圧は、リセット電圧と中間電圧の差分に一致する。時間ｔ５でメモリセルＭＣ１のリセット動作が終了する。
第１の遅延時間ｔａと第２の遅延時間ｔｂの和が、メモリセルＭＣ１のリセット動作時間になる。第１の遅延時間ｔａと第２の遅延時間ｔｂの和は、例えば、第１の遅延時間の１０倍以上である。第１の遅延時間ｔａと第２の遅延時間ｔｂの和は、例えば、１０マイクロ秒以上２００マイクロ秒以下である。
ワード線ＷＬ２とビット線ＢＬ１との間にリセット電圧を印加し、かつ、ワード線ＷＬ３とビット線ＢＬ１との間にリセット電圧を印加した状態で、ワード線ＷＬ１とビット線ＢＬ１との間に、第２の電圧が印加される。すなわち、時間ｔ５でメモリセルＭＣ２及びメモリセルＭＣ３のリセット動作が行われている状態で、メモリセルＭＣ１のリセット動作が終了する。
次に、時間ｔ６でワード線ＷＬ２の電圧を中間電圧とする。時間ｔ６でメモリセルＭＣ３のリセット動作が行われている状態で、メモリセルＭＣ２のリセット動作が終了する。
次に、時間ｔ７でワード線ＷＬ３の電圧を中間電圧とする。時間ｔ７でメモリセルＭＣ３のリセット動作が終了する。
周辺回路１０２は、上記のリセット動作を行う機能を備える。上記のリセット動作は、周辺回路１０２を用いて制御される。
以下、本実施形態の作用及び効果について説明する。
記憶装置の高速化のためには、複数のメモリセルのデータの書き換え動作を一括して行うことが望ましい。しかしながら、複数のメモリセルのデータの書き換え動作を一括して行うと、書き換え動作に要する電流量が大きくなる。電流量が大きくなると、例えば、周辺回路１０２の駆動電流の限界に達しデータを書き換えできなくなるおそれがある。
特に、ＶＭＣＯメモリでは、高抵抗状態を低抵抗状態に書き換えるセット動作と比較して、低抵抗状態を高抵抗状態に書き換えるリセット動作の際に、高い電圧、又は、長時間の電圧印加が必要とされる。このため、複数のメモリセルのリセット動作を高速に行うことが困難である。
図４（ａ）、図４（ｂ）は、本実施形態の記憶装置の作用及び効果を説明する図である。図４（ａ）は、ＶＭＣＯメモリの１個のメモリセルにリセット動作時に印加する電圧波形を示す。図４（ｂ）は、図４（ａ）の電圧を印加した際にメモリセルに流れる電流波形を示す。
図４（ａ）に示すように、リセット電圧を台形状のパルスとしてメモリセルに印加する。この場合、図４（ｂ）に示すように、電圧を印加し始めた直後にピーク状に大きな電流が流れる。この電流をピーク電流（Ｉｐｅａｋ）とする。また、大きな電流が流れた後の低く安定した領域の電流を平坦電流（Ｉｆｌａｔ）とする。
電圧を印加し始めてから、例えば、２マイクロ秒未満の間に、電流値は低く安定する。ピーク電流（Ｉｐｅａｋ）の値は、例えば、平坦電流（Ｉｆｌａｔ）の値の１０倍以上である。
図５（ａ）、図５（ｂ）は、本実施形態の記憶装置の作用及び効果を説明する図である。図５（ａ）、図５（ｂ）は、比較形態の記憶装置の制御方法の説明図である。図５（ａ）は、ビット線ＢＬ１、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３に印加される電圧のタイミングチャートである。図５（ｂ）は、ビット線ＢＬ１に流れる電流波形を示す図である。
比較形態の記憶装置の制御方法は、１本のビット線ＢＬ１と、ビット線ＢＬ１と交差する３本のワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３の間に設けられるメモリセルＭＣ１、ＭＣ２、ＭＣ３に対し一括してリセット動作を実行する。
最初に、ビット線ＢＬ１、ワード線ＷＬ１、ワード線ＷＬ２、及び、ワード線ＷＬ３には中間電圧（Ｖｉｎｔ）が印加されている。
次に、時間ｔ１で、ビット線ＢＬ１にリセット電圧が印加される。
次に、時間ｔ２でワード線ＷＬ１、ワード線ＷＬ２、及び、ワード線ＷＬ３の電圧を一括して０Ｖとする。時間ｔ２でワード線ＷＬ１とビット線ＢＬ１との間、ワード線ＷＬ２とビット線ＢＬ１との間、及び、ワード線ＷＬ３とビット線ＢＬ１との間に、同時にリセット電圧が印加される。
時間ｔ２で、メモリセルＭＣ１、メモリセルＭＣ２、及び、メモリセルＭＣ３のリセット動作が同時に開始する。
時間ｔ３でワード線ＷＬ１、ワード線ＷＬ２、及び、ワード線ＷＬ３の電圧を一括して中間電圧とする。時間ｔ３でメモリセルＭＣ１、メモリセルＭＣ２、及び、メモリセルＭＣ３のリセット動作が同時に終了する。
図５（ｂ）に示すように、メモリセルＭＣ１、メモリセルＭＣ２、及び、メモリセルＭＣ３のリセット動作が一括して開始した直後に、大きなピーク電流が流れる。これは、図４（ａ）、図４（ｂ）を用いて説明した１個のメモリセルに流れる電流特性に起因する。
複数個のメモリセルを一括してリセット動作させる場合、複数個のメモリセルのピーク電流が合算されるため、極めて大きなピーク電流が流れることになる。
図６（ａ）、図６（ｂ）は、本実施形態の記憶装置の作用及び効果を説明する図である。図６（ａ）、図６（ｂ）は、本実施形態の記憶装置の制御方法の説明図である。図６（ａ）のタイミングチャートは、図３のタイミングチャートと同様である。図６（ｂ）は、ビット線ＢＬ１に流れる電流波形を示す図である。
本実施形態では、図６（ａ）に示すように、メモリセルＭＣ１、メモリセルＭＣ２、及び、メモリセルＭＣ３のリセット動作を、第１の遅延時間ｔａ分だけずらせて開始する。このため、図６（ｂ）に示すように、ピーク電流が３つのピークに分離される。したがって、１つ当たりのピークの、ピーク電流の大きさは、比較形態の場合と比較して小さくなる。言い換えれば、ビット線ＢＬ１に流れる最大電流量が低減する。
複数のメモリセルのリセット動作時の電流を抑制するために、複数のメモリセルを１個ずつリセット動作させることが考えられる。しかし、この場合、リセット動作に要する時間が長大になり、記憶装置の高速化が実現できない。
本実施形態では、リセット動作の開始を少しずつずらすことでリセット動作時のピーク電流を抑え、複数のメモリセルのリセット動作を並行して行うことが可能となる。したがって、記憶装置の高速化が実現できる。
第１の遅延時間ｔａ、すなわち、メモリセルＭＣ１のリセット動作開始からメモリセルＭＣ２のリセット動作開始までの時間は、１００ナノ秒以上５マイクロ秒以下であることが好ましい。上記範囲を下回ると、メモリセルＭＣ１とメモリセルＭＣ２のピーク電流が重なり、リセット動作時のピーク電流が大きくなるおそれがある。また、上記範囲を上回ると、メモリセルＭＣ１とメモリセルＭＣ２のリセット動作に要する時間が長くなりすぎ記憶装置の高速化を阻害するおそれがある。
第１の遅延時間ｔａと第２の遅延時間ｔｂとの和、すなわち、メモリセルＭＣ１のリセット動作時間は、１０マイクロ秒以上２００マイクロ秒以下であることが好ましい。また、第１の遅延時間ｔａと第２の遅延時間ｔｂとの和は、第１の遅延時間の１０倍以上であることが好ましい。上記範囲を下回ると、十分なデータの書き換えができないおそれがある。また、上記範囲を上回ると、リセット動作に要する時間が長くなりすぎ記憶装置の高速化を阻害するおそれがある。
第１の電圧（Ｖ１）と第２の電圧（Ｖ２）は同一極性であり、第２の電圧（Ｖ２）は第１の電圧（Ｖ１）の半分より大きいことが好ましい。言い換えれば、リセット電圧とワード線ＷＬ１の中間電圧との差は、ワード線ＷＬ１の中間電圧よりも大きいことが好ましい。
上記構成により、非選択のメモリセルに印加される電圧が、リセット動作と同一の極性の場合よりもセット動作と同一の極性の場合の方が小さくなる。通常、リセット動作に要するリセット電圧よりも、セット動作に要するセット電圧は低い。したがって、上記構成によりメモリセルが誤って書き換えられることが抑制される。
以上、本実施形態によれば、複数のメモリセルに対し並行してリセット動作を実行することで記憶装置の高速化が実現できる。
（第２の実施形態）
本実施形態の記憶装置は、制御回路が、第３の導電層に流れる電流量に基づき、第１の遅延時間を制御する機能を備える点で、第１の実施形態と異なる。また、本実施形態の制御方法は、第３の導電層に流れる電流量に基づき、第１の遅延時間を制御する点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の記憶装置のメモリセルアレイ及び周辺回路のブロック図である。周辺回路１０２は、遅延時間制御回路１０２ｄを備える。
遅延時間制御回路１０２ｄは、ビット線ＢＬ１〜ＢＬ９に流れる電流量に基づき、ワード線ＷＬ１〜ＷＬ９に電圧を印加するタイミングを制御する。
図８（ａ）、図８（ｂ）は、本実施形態の記憶装置の作用及び効果を説明する図である。図８（ａ）、図８（ｂ）は、本実施形態の記憶装置の制御方法の説明図である。図８（ａ）のタイミングチャートは、図３、図６（ａ）のタイミングチャートと同様である図８（ｂ）は、ビット線ＢＬ１に流れる電流波形を示す図である。
遅延時間制御回路１０２ｄは、第１の遅延時間ｔａ、すなわち、メモリセルＭＣ１のリセット動作開始からメモリセルＭＣ２のリセット動作開始までの時間を、ビット線ＢＬ１に流れる電流に基づき、制御する。具体的には、例えば、遅延時間制御回路１０２ｄは、ビット線ＢＬ１に流れる電流をモニタし、時間ｔ２の後に、ビット線ＢＬ１の電流が最大値から減少し、あらかじめ設定された参照電流（Ｉｒｅｆ）に達した時点で、メモリセルＭＣ２のワード線ＷＬ２を０Ｖとする。このように、ビット線ＢＬ１に流れる電流がピークを越えてから、メモリセルＭＣ２のリセット動作を開始するよう第１の遅延時間ｔａを制御する。
例えば、遅延時間制御回路１０２ｄは、ビット線ＢＬ１に流れる電流量と、あらかじ設定された参照電流量（Ｉｒｅｆ）の値の比較を行う機能を有する。参照電流量は、メモリセルＭＣ１に流れ得るピーク電流量よりも小さい値である。遅延時間制御回路１０２ｄは、比較の結果に基づき、第１の遅延時間ｔａを制御する。
ビット線ＢＬ１に流れる電流に基づき、第１の遅延時間ｔａを制御することで、メモリセルＭＣ１のリセット動作開始からメモリセルＭＣ２のリセット動作開始までの時間を短縮することが可能となる。第１の遅延時間ｔａに不要なマージンを持たせる必要がなくなるからである。
以上、本実施形態によれば、第１の実施形態同様、複数のメモリセルに対し並行してリセット動作を実行することで記憶装置の高速化が実現できる。さらに、メモリセルＭＣ１のリセット動作開始からメモリセルＭＣ２のリセット動作開始までの時間を短縮することが可能となり、一層、高速な記憶装置が実現できる。
第１及び第２の実施形態では、メモリセルアレイが２次元構造の場合を例に説明したが、メモリセルアレイが３次元構造を備える構成とすることも可能である。３次元構造のメモリセルアレイとすることで、第１及び第２の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３０ 抵抗変化層（第１の抵抗変化層）
３０ａ 高抵抗層（第１の層）
３０ｂ 低抵抗層（第２の層）
３１ 抵抗変化層（第２の抵抗変化層）
３１ａ 高抵抗層（第３の層）
３１ｂ 低抵抗層（第４の層）
１０２ 制御回路
ＢＬ１ ビット線（第３の導電層）
ＷＬ１ ワード線（第１の導電層）
ＷＬ２ ワード線（第２の導電層）

Claims (20)

  1. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に伸長する第２の導電層と、
    前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
    前記第１の導電層と前記第３の導電層との間に設けられ、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、前記第１の金属と異なる第２の金属を含む第２の金属酸化物を有する第２の層と、を有する第１の抵抗変化層と、
    前記第２の導電層と前記第３の導電層との間に設けられ、第２の半導体、第２の半導体酸化物、又は、第３の金属を含む第３の金属酸化物を有する第３の層と、前記第３の金属と異なる第４の金属を含む第４の金属酸化物を有する第４の層と、を有する第２の抵抗変化層と、
    前記第１の導電層、前記第２の導電層、及び、前記第３の導電層に印加する電圧を制御する制御回路と、を備え、
    前記制御回路は、前記第１の導電層と前記第３の導電層との間に第１の電圧の印加を開始し、前記第１の電圧の印加の開始から第１の遅延時間が経過した後に、前記第１の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第２の導電層と前記第３の導電層との間に前記第１の電圧の印加を開始し、前記第２の導電層と前記第３の導電層への前記第１の電圧の印加の開始から第２の遅延時間が経過した後に、前記第２の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第１の導電層と前記第３の導電層との間に前記第１の電圧よりも小さい第２の電圧の印加を開始する機能を有する記憶装置。
  2. 前記第１の電圧と前記第２の電圧は同一極性であり、前記第２の電圧は前記第１の電圧の半分より大きい請求項１記載の記憶装置。
  3. 前記第１の遅延時間は、１００ナノ秒以上である請求項１記載の記憶装置。
  4. 前記第１の遅延時間と前記第２の遅延時間の和は、前記第１の遅延時間の１０倍以上である請求項１記載の記憶装置。
  5. 前記第１の遅延時間と前記第２の遅延時間の和は、１０マイクロ秒以上である請求項１記載の記憶装置。
  6. 前記制御回路は、前記第３の導電層に流れる電流量に基づき、前記第１の遅延時間を制御する機能を有する請求項１記載の記憶装置。
  7. 前記制御回路は、前記第３の導電層に流れる電流量と、あらかじ設定された参照電流量の比較を行う機能を有し、前記比較の結果に基づき、前記第１の遅延時間を制御する機能を有する請求項１記載の記憶装置。
  8. 前記第２の金属及び前記第４の金属がチタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である請求項１記載の記憶装置。
  9. 前記第１の半導体及び前記第２の半導体がシリコン又はゲルマニウムであり、前記第１の半導体酸化物及び前記第２の半導体酸化物が酸化シリコン又は酸化ゲルマニウムであり、前記第１の金属及び前記第３の金属がアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及び、ジルコニウム（Ｚｒ）から成る群から選ばれる少なくとも一つの元素である請求項１記載の記憶装置。
  10. 前記第１の層及び前記第３の層の抵抗率が、前記第２の層及び前記第４の層の抵抗率よりも大きい請求項１記載の記憶装置。
  11. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に伸長する第２の導電層と、
    前記第１の方向に交差する第２の方向に伸長する第３の導電層と、
    前記第１の導電層と前記第３の導電層との間に設けられ、第１の半導体、第１の半導体酸化物、又は、第１の金属を含む第１の金属酸化物を有する第１の層と、前記第１の金属と異なる第２の金属を含む第２の金属酸化物を有する第２の層と、を有する第１の抵抗変化層と、
    前記第２の導電層と前記第３の導電層との間に設けられ、第２の半導体、第２の半導体酸化物、又は、第３の金属を含む第３の金属酸化物を有する第３の層と、前記第３の金属と異なる第４の金属を含む第４の金属酸化物を有する第４の層と、を有する第２の抵抗変化層と、を備える記憶装置の制御方法であって、
    前記第１の導電層と前記第３の導電層との間に第１の電圧の印加を開始し、前記第１の電圧の印加の開始から第１の遅延時間が経過した後に、前記第１の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第２の導電層と前記第３の導電層との間に前記第１の電圧の印加を開始し、前記第２の導電層と前記第３の導電層との間への前記第１の電圧の印加の開始から第２の遅延時間が経過した後に、前記第２の導電層と前記第３の導電層との間に前記第１の電圧を印加した状態で、前記第１の導電層と前記第３の導電層との間に前記第１の電圧よりも小さい第２の電圧の印加を開始する記憶装置の制御方法。
  12. 前記第１の電圧と前記第２の電圧は同一極性であり、前記第２の電圧は前記第１の電圧の半分より大きい請求項１１記載の記憶装置の制御方法。
  13. 前記第１の遅延時間は、１００ナノ秒以上である請求項１１記載の記憶装置の制御方法。
  14. 前記第１の遅延時間と前記第２の遅延時間の和は、前記第１の遅延時間の１０倍以上である請求項１１記載の制御方法。
  15. 前記第１の遅延時間と前記第２の遅延時間の和は、１０マイクロ秒以上である請求項１１記載の記憶装置の制御方法。
  16. 前記第３の導電層に流れる電流量に基づき、前記第１の遅延時間を制御する請求項１１記載の記憶装置の制御方法。
  17. 前記第３の導電層に流れる電流量と、あらかじ設定された参照電流量を比較し、比較の結果に基づき、前記第１の遅延時間を制御する請求項１１記載の記憶装置の制御方法。
  18. 前記第２の金属及び前記第４の金属がチタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、及び、タングステン（Ｗ）から成る群から選ばれる少なくとも一つの元素である請求項１１記載の記憶装置の制御方法。
  19. 前記第１の半導体及び前記第２の半導体がシリコン又はゲルマニウムであり、前記第１の半導体酸化物及び前記第２の半導体酸化物が酸化シリコン又は酸化ゲルマニウムであり、前記第１の金属及び前記第３の金属がアルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及び、ジルコニウム（Ｚｒ）から成る群から選ばれる少なくとも一つの元素である請求項１１記載の記憶装置の制御方法。
  20. 前記第１の層及び前記第３の層の抵抗率が、前記第２の層及び前記第４の層の抵抗率よりも大きい請求項１１記載の記憶装置の制御方法。


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