JP2008147343A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】 正負何れかの極性の電圧を印加時間の長短に差異を設けることなく印加することで可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置を提供する。
【解決手段】 両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能である２端子構造の可変抵抗素子であって、絶対値が第１閾値電圧以上の第１極性の電圧が印加されると低抵抗状態から高抵抗状態に遷移し、絶対値が第２閾値電圧以上の第２極性の電圧が印加されると高抵抗状態から低抵抗状態に遷移する特性を有する可変抵抗素子と、可変抵抗素子に直列に接続される負荷抵抗の調整可能な負荷回路と、直列回路の両端に電圧印加可能な電圧発生回路を備え、負荷回路の抵抗を調整することにより可変抵抗素子の状態間遷移を可能に構成される。
【選択図】 図１

Description

本発明は不揮発性半導体記憶装置に関し、特に電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュ−タ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデ−タが消えない点から、容易に持ち運びの可能なメモリカ−ドや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデ−タストレ−ジ、プログラムストレ−ジなどとしての機能を発揮することが可能等の理由による。
一方、昨今のアプリケ−ションプログラムやデ−タ自身の肥大化傾向の状況を鑑み、今後はフラッシュメモリに格納されているソフトウェアの書き換えやバグの修正、機能のアップグレ−ド等が可能システムの実現が望まれている。しかしながら、従来の不揮発性半導体記憶装置の代表であるフラッシュメモリでは、書き換えのために非常に長い時間を要し、又、一度に書き換えられるデ−タ量に制限があるためファイルをバッファリングするための余分な記憶領域を確保する必要があり、その結果として書き換えの際の処理手順が非常に煩雑化するという問題がある。
又、フラッシュメモリは原理的に微細化の限界に突き当たることが予測されているところ、昨今フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで抵抗を変化が起きる現象を利用した抵抗変化型の不揮発性半導体記憶装置は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ−タ書き換えが可能であることから近年研究開発が盛んに行われている。
これらの背景になるニッケル、鉄、銅、チタン等の金属酸化物に電圧を印加して抵抗が変化する現象自体については、１９６０年代から研究されていたが（非特許文献１参照）、当時は実際のデバイスに実用化されることはなかった。１９９０年代末に、ペロブスカイト構造を有するマンガンや銅の酸化物に短時間の電圧パルスを与えることで、材料の劣化を最小限に抑え不可逆的に抵抗を増減できることを利用し不揮発性半導体記憶装置に応用することが提案され、続いてこれらの金属酸化物の可変抵抗素子をトランジスタまたはダイオ−ドと組み合わせてメモリ単位素子（メモリセル）としたメモリセルアレイが実際に半導体チップ上に形成できることが実証され、２００２年のＩＥＤＭ(International Electron Device Meeting)において報告され（非特許文献２参照）、広く半導体業界で研究が行われる契機となった。その後、１９６０年代に研究がなされたニッケルや銅の酸化物でも同様の考えでトランジスタやダイオ−ドとの組み合わせが報告されている（非特許文献３、非特許文献４参照）。
これらの技術は全て、電圧パルスの印加により誘起される金属酸化物の抵抗変化を利用し、異なる抵抗状態を不揮発性半導体記憶装置（を構成する記憶素子）の記憶情報として利用するもので、基本的には同一技術であると考えられる。
上記のような電圧印加によって抵抗変化が誘起される可変抵抗素子（金属酸化物による抵抗素子）は、使用される金属酸化物（以下、電圧が印加されることで抵抗値を変化させる金属酸化物を「可変抵抗体」と称する）の材料、電極材料、素子の形状、大きさ、動作条件により、様々な抵抗特性や抵抗変化特性を示す。しかしながら、かかる特性の多様性の要因は明らかではない。即ち研究者は、たまたま作製した範囲で不揮発性半導体記憶装置を構成する記憶素子（以下、「不揮発性半導体記憶素子」と記載）として最良の特性を示す動作条件を、その素子の動作条件としたものであり、これらの特性の全体像は十分に把握されず、統一的な設計指針の無い状況で現在に至っている。
かかる統一的な設計指針の無い状況は、上記可変抵抗素子が真の意味の工業的に利用可能な技術に至っていないことを示している。換言すれば、上記のような経験的に最適化された技術では、上記可変抵抗素子は、不揮発性半導体記憶素子単体、或いは、当該記憶素子を小規模に集積化した部品としては利用可能であっても、フラッシュメモリのような１００万〜１億個以上の大規模な集積度の高い品質保証を必要とする現在の半導体記憶装置に応用することは不可能である。
上述のような、全体像が把握されていない具体的事例として、上記可変抵抗素子のバイポーラ（双極性）スイッチング特性とモノポーラ（単極性）スイッチング特性が挙げられる。これらは、既にＩＥＤＭにて両方のスイッチング特性とその応用例が報告されている（非特許文献２参照）。
バイポーラスイッチングとは、正負の異なる２つの極性の電圧パルスを利用し、何れか一方の極性の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の極性の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。
一方、モノポーラスイッチングは、同極性で長短２つの異なる印加時間（パルス幅）の電圧パルスを利用し、一方の印加時間の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の印加時間の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより２つの抵抗状態間のスイッチングを実現するものである。
現在までに、上記両方のスイッチング特性について、種々の報告がなされているが、これらは作製した特定の不揮発性半導体記憶素子の動作条件における特性を述べるに留まっている。
上記２つのスイッチング特性によるスイッチング動作は、夫々利点と問題点がある。
バイポーラスイッチングの場合、抵抗の増大及び減少に伴う遷移時間として何れも数１０ｎｓ台若しくはそれ以下の時間で実現できるため、これを利用した記憶装置によれば蓄積データの書き換えを非常に高速に実行が可能である。しかし、正負両方の電圧パルスの印加を利用するために、回り込み電流を回避しつつ選択メモリセルのみを動作させるためにはメモリセルごとに一つの選択トランジスタが必要となる（図６１参照）。
図６１は、可変抵抗素子と選択トランジスタとでメモリセルが構成される１Ｔ１Ｒ型のメモリセルアレイＣＡ９０の一部の構成例である。図６１上の一のメモリセルＭＣ１１は、可変抵抗素子Ｒ１１と選択トランジスタＴｒ１１とを備えて構成され、選択トランジスタＴｒ１１がオンオフ制御されることで可変抵抗素子Ｒ１１の両端に所定の電圧が印加される構成である。ソース線ＳＬをグランド線とした場合、可変抵抗素子Ｒ１１の両端に印加される電圧の大きさはビット線ＢＬ１に印加される電圧で決定される。図６１に示されるように１Ｔ１Ｒ型のメモリセルで構成する場合、１Ｔ型のメモリセルで構成されるフラッシュメモリと比較して単位メモリセル当たりの占有面積が増大し、フラッシュメモリを凌駕する低ビットコストの記憶装置の実現は困難であると言える。
又、２端子の非線形素子と組み合わせることでバイポーラスイッチングによる可変抵抗素子で構成されるメモリセルの一メモリセル当たりの占有面積を小さくする試みもあるが、この場合の非線形素子は単純な整流素子を使用できず非常に特殊な特性が要求される。即ち、図６２（ａ）に示すように、両端への印加電圧を変化させた場合、正負何れの極性でも絶対値が一定電圧以上の範囲において抵抗値が急激に下がるようなバリスタ的特性があれば原理的には可能であるが、現実の非線形素子は、図６２（ｂ）に示すように、印加電圧の絶対値の増加に伴って抵抗値が連続的に減少するような特性を示すため、図６２（ａ）のような理想的な特性を示すことができない。即ち、図６２（ａ）に示すような特性を有する非線形素子を利用してメモリセルを実現することは現時点では不可能である。
一方、モノポーラスイッチングの場合、単一極性の電圧パルスでスイッチング動作を実現できるため、回路構成を簡単化できる。更に、メモリセルにダイオードと可変抵抗素子の組み合わせ（１Ｄ１Ｒ型）が利用できる（図６３参照）ため、クロスポイント型のメモリセルアレイ構成とした場合に問題となる隣接メモリセルからの回り込み電流の影響を大幅に低減でき、読み出し動作時における電気的特性の大幅な向上が期待できる。図６３は、可変抵抗素子と２端子整流素子であるダイオードとで１Ｄ１Ｒ型のメモリセルが構成されるメモリセルアレイＣＡ９１の構成例である。図６１の１Ｔ１Ｒ型のメモリセルの場合と比較した場合、回りこみ電流の影響を低減しつつメモリセルの構成を簡素化することができる。これによって、図６１の構成、即ちバイポーラスイッチングの場合と比較してチップサイズの縮小化が図られ、製造コストの低廉化が実現できる。
しかしながら、モノポーラスイッチングによって可変抵抗素子の抵抗状態を遷移させるには、長短２種類の電圧パルスが必要となり、特に長時間の電圧パルスの方は数μｓのパルス幅が必要となるため、バイポーラスイッチングによる場合と比較して１００倍以上の書き換え時間を要する。更に、書き換え時のメモリセル電流はバイポーラスイッチングと同様に数１００μＡ〜数ｍＡであるため、メモリセル当たりの書き換え消費電力もバイポーラスイッチングの１００倍程度を要することになり、書き換え時の性能面では大幅にバイポーラスイッチングに劣ることになる。又、フラッシュメモリのようにブロック一括消去や複数ビットプログラムのような手段を用いることは、チップ消費電力の観点から困難であるため、単体素子の動作速度をみればフラッシュメモリを上回るものの、メモリシステムの性能を比較するとフラッシュメモリに有意な書き換え速度の性能差を得ることはできず、フラッシュメモリを置き換える競争力を持つことは難しいと言える。
一方、スイッチング動作の安定性という面では、何れのスイッチング特性においても、課題が存在する。スイッチング動作を安定して起こすためには、最適な電圧振幅の電圧パルスを選択する必要があるが、この電圧振幅は可変抵抗素子の持つ特性に合わせて試行錯誤の上決定せざるを得ない。従って、バイポーラスイッチングであっても印加する電圧パルスは極性の違いだけではなく電圧振幅も異なる電圧パルスを用いることでより安定なスイッチング動作となる場合が多い。
H.Pagnia et al., "Bistable Switching in Electroformed Metal‐Insulator‐Metal Devices", Physica Status Solidi(a), 108, pp.11-65, 1988 W.W.Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM Technical Digest, pp.193-196, 2002.12 I.G.Beak et al., "Highly Scalable Non-Volatile Resistive Memory Using Simple Binary Oxide Driven By Asymmetricunipolar Voltage Pulses", IEDM, 2004 A.Chen et al., "Non-Volatile Resistive Switching For Advanced Memory Applications", IEDM, 2005
まず、本発明が解決しようとする課題及びその解決手段について説明するに当たって、上述のバイポーラスイッチング特性及びモノポーラスイッチング特性に基づくスイッチング動作が安定的に実現し得るための条件について、本発明の基礎となる技術思想として説明する。
図６４は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性である。図６４に示す電流電圧特性の測定は電流の上限値（コンプライアンス）を設定できる市販の測定器（例えば、ヒューレットパッカード社のパラメータアナライザ、型番４１５６Ｂ）を用いた。具体的な電圧値及び電流値は、測定対象となる個々の試料の材料、素子構造、製造工程、素子サイズにより異なるが、定性的な特性については、可変抵抗体の種類を問わず、例えば、可変抵抗体の材料が、鉄、ニッケル、銅、チタン等の酸化膜である場合に、図６４に示す特性を示す。
即ち、高抵抗状態の抵抗特性（図中Ａ）を示す可変抵抗素子に、閾値電圧Ｖａ（Ｖａ＋またはＶａ−）以上の電圧を印加すると、低抵抗状態の抵抗特性（図中Ｂ）に遷移する。可変抵抗素子を流れる電流は、印加電圧Ｖａ以上で電流コンプライアンス値Ｉｃ１まで増加する。このとき電流コンプライアンス値Ｉｃ１を低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移先での抵抗状態を示す点Ｔｂ（以下、可変抵抗素子の抵抗状態を示す点のことを「特性点」と称する）での電流値を越えない値に設定することで、コンプライアンス値Ｉｃ１以上の電流は流れず、電流値Ｉｃ１を維持したまま印加電圧を低下させると、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）に遷移する。このとき、低抵抗状態に遷移後の印加電圧が特性点Ｔｂでの閾値電圧Ｖｂ（Ｖｂ＋またはＶｂ−）より低いため、抵抗特性は高抵抗状態（特性Ａ）に逆戻りせずに安定的に低抵抗状態（特性Ｂ）に遷移する。次に、電流コンプライアンス値を、特性点Ｔｂでの電流値以上に設定するか、或いは、最初の設定を解除し、低抵抗状態の抵抗特性（図中Ｂ）を示す可変抵抗素子に、閾値電圧Ｖｂ以上の電圧を印加すると、可変抵抗素子を流れる電流が減少して、高抵抗状態の抵抗特性（図中Ａ）に遷移する。
高抵抗状態（図中Ａ）にあるとき、電流コンプライアンス値を設定せずに閾値電圧Ｖａ以上の電圧を印加し続けた場合、当該印加電圧が閾値電圧Ｖｂよりも大きいため、高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）への遷移が起こると直ぐに低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）への遷移が発生する。結果として、可変抵抗素子の抵抗特性が高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の間で変化し続けるという不安定な発振現象が発生することになる。このような発振状態から印加電圧を低下させると、大きい方の閾値電圧Ｖａ未満の電圧になったときに発振は停止し、その時点で印加電圧が閾値電圧Ｖｂ以上であるため、可変抵抗素子の抵抗特性は高抵抗状態（特性Ａ）であり、低抵抗状態（特性Ｂ）への遷移は起こらない。つまり、可変抵抗素子単体に対して電流コンプライアンス値を設定せずに電圧印加しても所望のスイッチング動作は実現できない。
また、図６４に示した抵抗特性では高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａよりも低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂの方が低い場合を示したが、この閾値電圧Ｖａ、Ｖｂの大小関係は逆の場合もあり得る。この場合、閾値電圧Ｖａで高抵抗状態から低抵抗状態への遷移は安定して起きるが、閾値電圧Ｖｂ以上では上記と同様の発振現象が生じるため、安定的に高抵抗状態に遷移することはない。
従って、可変抵抗素子として安定したスイッチング動作を行うためには、高抵抗状態から低抵抗状態に遷移させる動作、低抵抗状態から高抵抗状態に遷移させる動作の夫々において、各々以下の２つの条件を満たすことが必要である。
第１に、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、閾値電圧Ｖａが閾値電圧Ｖｂより低電圧で、閾値電圧Ｖａより高い電圧を印加することが必要となる。第２に、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、閾値電圧Ｖｂが閾値電圧Ｖａより低電圧で、閾値電圧Ｖｂより高い電圧を印加することが必要となる。
従来報告されていた対称構造の可変抵抗素子では、可変抵抗素子単体でスイッチング動作させる場合、即ち、負荷抵抗がゼロまたは一定の負荷抵抗特性に固定された条件下で可変抵抗素子への印加電圧をオンオフする場合、２つの抵抗状態間を遷移させる夫々の印加電圧が同一極性では、上記２つの条件を同時に満たすことはできない。そのため、上記２つの条件を満たすためには、下記のような非対称構造の可変抵抗素子に対するバイポーラスイッチング特性の非対称性、または、温度上昇による抵抗特性の変化を用いたモノポーラスイッチング動作を用いる必要があった。
図６５に、上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図６５では、可変抵抗素子の２つの抵抗特性Ａ及びＢと負荷回路の負荷抵抗特性Ｃを合わせて表示している。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図６５中において、負荷抵抗特性Ｃと抵抗特性Ａ及びＢとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｃと電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｃを示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図６５に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明する。
図６５に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡ＋が同じ極性（正極性）側で低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢ＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図６５に示す例では、電流コンプライアンスを設定する代わりに負荷回路を用いて図６４で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、直列回路へ同一極性（正極性）の閾値電圧ＶＢ＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ＋より高電圧の閾値電圧Ｖｂ＋以上の電圧が印加されるため、発振現象を招来し、安定的に高抵抗状態に遷移することはない。
逆に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢ−が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ−よりも絶対値で小さく、絶対値が閾値電圧ＶＢ−以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ−以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を負極性側においても正極性側と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ−より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ−以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ−より高電圧の閾値電圧Ｖａ−以上の電圧が印加されるため、発振現象を招来し、高抵抗状態から低抵抗状態への遷移は起こらない。
ここで、注目すべき点は、可変抵抗素子単体では、印加電圧の極性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ＋及びＶｂ−が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ＋及びＶａ−より夫々低電圧であるにも拘らず（図６５参照）、閾値電圧Ｖａ＋及びＶｂ＋の相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａ−及びＶｂ−の相対関係を非対称とし、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ＋を閾値電圧ＶＢ＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ−を閾値電圧ＶＡ−よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ＋及びＶＢ＋の大小関係と閾値電圧ＶＢ−及びＶＡ−の大小関係を反転させることができ、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。
ここで、図６５に示す可変抵抗素子の閾値電圧の相対関係における正負両極性間の非対称性は、可変抵抗素子の下部電極及び上部電極の材料、可変抵抗体の組成、素子形状、または、素子サイズ等を上下非対称に構成することで実現できる。特に、安定したバイポーラスイッチングを実現するためには、下部電極と上部電極を別材料としたり、下部電極と可変抵抗体間の界面構造或いは上部電極と可変抵抗体間の界面構造を別構造とする等の極端な非対称性が必要となる場合がある。例えば、下部電極と可変抵抗体間の界面と上部電極と可変抵抗体間の界面の何れか一方側でショットキー接合のような整流特性を示す場合に良好な非対称性が発現し易い。
しかし、従来のバイポーラスイッチング動作では、上述の如く、正負両極性の電圧パルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招くという問題がある。
一方、上述した非対称構造の可変抵抗素子に対するバイポーラスイッチング動作とは別に、可変抵抗素子への電圧印加時間を２つの異なる値とすると、同一極性の電圧印加でも、上述の安定したスイッチング動作を行うための２つの条件を満足させることができる場合がある。
図６６（Ａ）及び（Ｂ）に、上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。図６６（Ａ）はパルス幅（電圧印加時間）が短い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示し、図６６（Ｂ）はパルス幅（電圧印加時間）が長い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図６６では、図６５と同様の要領で、可変抵抗素子の２つの抵抗特性Ａ，Ｂと負荷回路の負荷抵抗特性Ｃを合わせて表示している。
図６６（Ａ）に示す電流電圧特性では、直列回路への短いパルス幅の電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡｓが、同じパルス幅における低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢｓよりも絶対値で小さく、絶対値が閾値電圧ＶＡｓ以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａｓ以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図６６（Ａ）に示す例では、図６４に示す電流コンプライアンスを設定する代わりに負荷回路を用いて図６４で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂｓより低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＢｓ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａｓより高電圧の閾値電圧Ｖｂｓ以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない（発振現象が生じる）。
逆に、図６６（Ｂ）に示す電流電圧特性では、直列回路への長いパルス幅の電圧パルス印加によって低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へ遷移する閾値電圧ＶＢｌが同じ長いパルス幅における高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡｌよりも絶対値で小さく、絶対値が閾値電圧ＶＢｌ以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂｌ以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を長いパルス幅においても短いパルス幅と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａｌより低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ長いパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＡｌ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂｌより高電圧の閾値電圧Ｖａｌ以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない（発振現象が生じる）。
従って、同じパルス幅では、可変抵抗素子の抵抗特性は、高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の一方から他方へのみ遷移するがその逆の遷移ができないため、安定したスイッチング動作が不可能であるところ、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の同一極性の電圧パルス印加を使用することで、２つの異なるパルス幅の電圧パルス印加の一方で、高抵抗状態から低抵抗状態への遷移を安定的に実現し、他方で低抵抗状態から高抵抗状態への遷移を安定的に実現できる。
ここで、注目すべき点は、可変抵抗素子単体では、パルス幅の長短に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂｓ及びＶｂｌが高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａｓ及びＶａｌより夫々低電圧であるにも拘らず、閾値電圧Ｖａｓ及びＶｂｓの相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａｌ及びＶｂｌの相対関係をパルス幅の長短によって異ならせ、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、短いパルス幅において閾値電圧ＶＡｓを閾値電圧ＶＢｓよりも絶対値で小さく、長いパルス幅において閾値電圧ＶＢｌを閾値電圧ＶＡｌよりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡｓ及びＶＢｓの大小関係と閾値電圧ＶＢｌ及びＶＡｌの大小関係を反転させることができ、パルス幅の異なる電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。
ここで、図６６に示す可変抵抗素子の閾値電圧Ｖａｌ及びＶｂｌの相対関係におけるパルス幅の長短による相違は、長いパルス幅の電圧パルス印加時において、可変抵抗素子で発生するジュール熱によって、可変抵抗素子またはその近傍の抵抗成分の抵抗値が変化することにより、可変抵抗素子の高抵抗状態（特性Ａ）及び低抵抗状態（特性Ｂ）の抵抗特性が変化することで発現すると考えられる。特に、直列回路に印加する電圧パルスの電圧振幅を固定した場合、低抵抗状態（特性Ｂ）の可変抵抗素子に長いパルス幅の電圧パルスを印加する場合において、ジュール熱の発生が顕著となり、低抵抗状態（特性Ｂ）の抵抗特性においてパルス幅の違いによる特性変化が顕著に現れると考えられる。つまり、図６６（Ａ）及び（Ｂ）を比較すると分かるように、ジュール熱の影響により、長いパルス幅の電圧パルスを印加時の方が、低抵抗状態（特性Ｂ）の抵抗特性がより低抵抗化し、閾値電圧ＶＢｌが、パルス幅が短い場合の閾値電圧ＶＢｓより低電圧化する。
しかし、従来のモノポーラスイッチング動作では、長短２種類のパルス幅の電圧パルスを使用する必要から、上述の如く、書き換え時間及び書き換え消費電力の点で不利となる。
本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置における従来のバイポーラスイッチング動作やモノポーラスイッチング動作における上記問題点に鑑みてなされたものであり、その目的は、バイポーラスイッチング動作やモノポーラスイッチング動作に対する統一的な現象把握に基づき、正負何れかの極性の電圧を印加時間の長短に差異を設けることなく印加することで可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能である２端子構造の可変抵抗素子を有するメモリセルと、前記可変抵抗素子の一方の端子に直列に接続され、電流電圧特性で規定される負荷抵抗特性を第１負荷抵抗特性と当該第１負荷抵抗特性より高抵抗な第２負荷抵抗特性との間で切換可能に構成される負荷回路と、前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の両端への電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な構成であり、前記可変抵抗素子が、一端子を基準とした場合の他端子に対する印加電圧の正負の極性が第１極性である場合には、低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より小さく、前記印加電圧の正負の極性が前記第１極性とは異なる第２極性である場合には、前記第１閾値電圧が前記第２閾値電圧より大きい非対称な抵抗特性を示し、前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作時には前記負荷抵抗特性が前記第１負荷抵抗特性を示し、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる第２書き換え動作時には前記負荷抵抗特性が前記第２負荷抵抗特性を示すように切り換えられ、前記電圧発生回路が、前記第１書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第１閾値電圧以上の前記第１極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第１書き換え電圧を印加し、前記第２書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第２閾値電圧以上の前記第１極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第２書き換え電圧を印加することを第１の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、単体でバイポーラスイッチング特性を示す可変抵抗素子であっても正負何れかの極性の電圧を印加させることでスイッチング動作を実現させることが可能（モノポーラスイッチング動作が可能）となる。従って、回り込み電流回避のための選択トランジスタを各メモリセル毎に備える必要がなく、単位メモリセル当たりの占有面積を縮小化させることができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記可変抵抗素子が、第１電極と第２電極の間に可変抵抗体を挟持してなる３層構造体を形成することを第２の特徴とする。
又、本発明に係る不揮発性半導体記憶装置は、上記第２の特徴構成に加えて、前記メモリセルが、前記可変抵抗素子と直列に接続する整流素子を有し、前記整流素子が、前記可変抵抗素子の両端に前記第１極性の電圧が印加された場合に順方向バイアスを構成することを第３の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第３の特徴構成によれば、モノポーラスイッチング動作の実現に支障を来たすことなく、隣接メモリセルからの回り込み電流の影響を低減させることができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴構成に加えて、前記第１極性が正極性である場合には、前記下部電極の下層に接触して形成されるＮ型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成され、前記第１極性が負極性である場合には、前記下部電極の下層に接触して形成されるＰ型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成されることを第４の特徴とする。
又、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴構成に加えて、前記第１極性が正極性である場合には、前記Ｎ型多結晶半導体に対して前記下部電極との接触領域の一部にＰ型の不純物が注入されており、前記第１極性が負極性である場合には、前記Ｐ型多結晶半導体に対して前記下部電極との接触領域の一部にＮ型の不純物が注入されていることを第５の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第５の特徴構成によれば、ショットキ−バリアダイオ−ドに逆方向電圧が印加された場合、ＰＮ接合からの空乏層の広がりにより逆方向の電流が通常のショットキ−バリアダイオ−ドの場合と比較して減少させることができるため、より回り込み電流の少ない良好なデバイス特性が得られる。
又、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴構成に加えて、前記第１極性が正極性である場合には、前記Ｎ型多結晶半導体に対して前記下部電極との接触領域の一部にＰ型の不純物が注入されており、前記第１極性が負極性である場合には、前記Ｐ型多結晶半導体に対して前記下部電極との接触領域の一部にＮ型の不純物が注入されていることを第６の特徴とする。
本発明の構成によれば、電圧印加時間を変化させることなく同一極性の電圧を印加することで可変抵抗素子の抵抗特性を変化させることができるため、かかる可変抵抗素子で構成されるメモリセルを複数備えて不揮発性半導体記憶装置を構成することで、書き換え時間の短縮化と回路規模の縮小化の両立が可能な不揮発性半導体記憶装置を提供することができる。
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と呼称する）の実施形態について図面を参照して説明する。
［本発明装置の構成］
本発明装置の構成について、図１〜図１９を参照して説明する。図１は、本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図の一例である。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１２、ビット線デコーダ（ビット線選択回路に相当）１３、負荷抵抗特性可変回路１４、読み出し回路１５、制御回路１６、及び、電圧スイッチ回路１７を備えて構成される。
メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１８から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１９を通り、外部装置に出力される。ここで、各メモリセルは、上部電極と下部電極との間に可変抵抗体が狭持されることで３層構造体を構成する可変抵抗素子を備えるものとする。
ワード線デコーダ１２は、メモリセルアレイ１１の各ワード線に接続し、アドレス線１８に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。
ビット線デコーダ１３は、メモリセルアレイ１１の各ビット線に接続し、アドレス線１８に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。
負荷抵抗特性可変回路１４は、書き込みまたは消去動作時において、メモリセルアレイ１１の中からワード線デコーダ１２とビット線デコーダ１３によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内の、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる２つの負荷抵抗特性（低抵抗状態と高抵抗状態）の間で、制御回路１６からの制御により切り換える回路である。図１に示される本発明装置１０では、一例として負荷抵抗特性可変回路１４をワード線デコーダ１２と電圧スイッチ回路１７との間に備える構成である。
制御回路１６は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路１６は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み動作時）、制御信号線２０から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３を制御して、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スイッチ回路１７、ワード線デコーダ１２、ビット線デコーダ１３等に対して実行する。特に、書き込み及び消去動作時においては、書き換え対象のメモリセルに負荷回路を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き込み動作時と消去動作時において、負荷回路の負荷抵抗特性を切り換えるための制御を負荷抵抗特性可変回路１４に対して行う。図１に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。尚、書き込みと消去は、後述するメモリセルを構成する可変抵抗素子の２つの抵抗特性（低抵抗状態と高抵抗状態）間の遷移（スイッチング）を意味し、一方の抵抗特性から他方の抵抗特性への遷移を書き込み、その逆方向の遷移を消去と定義する。
電圧スイッチ回路１７は、メモリセルアレイ１１の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込み用の電圧、Ｖｅｅは消去用の電圧、Ｖｒは読み出し用の電圧である。図１の構成では、書き込み及び消去動作時の選択ワード線電圧は、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給される。
データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１５を通って行われる。読み出し回路１５は、データの状態を判定し、その結果を制御回路１６に送り、データ線１９へ出力する。
図２に、クロスポイント型のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３の各交点にメモリセルＭが挟持されている。図２に示すように、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルＭを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。
本発明装置１０が備えるメモリセルアレイ１１を構成する各メモリセルとしては、２端子構造の可変抵抗素子の２端子間に書き換え用（書き込み用及び消去用）の電圧パルスが印加されることで、可変抵抗素子の電流電圧特性で規定される抵抗特性が変化することにより、つまり、一定のバイアス条件下での電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。
図３は、メモリセルを構成する可変抵抗素子の模式的な断面構造図である。メモリセルＭを構成する可変抵抗素子２１は、図３に示すように、下部電極２２と可変抵抗体２３と上部電極２４からなる３層構造体を構成する。尚、図３では、可変抵抗体２３が下部電極２２と上部電極２４の２電極に上下方向から狭持される構成であるとしているが、狭持される方向については上下方向（即ち基板面に対して鉛直な方向）に限られず、基板面と平行な方向に形成された２電極間に可変抵抗体が狭持される構成であっても良い。以下では、可変抵抗素子２１は、図３のように可変抵抗体２３が上下方向に形成される２電極間に狭持される構成であるものとして説明する。
本発明装置におけるメモリセルを構成する可変抵抗素子２１は、上下が非対称に構成されており、例えば、下部電極２２と上部電極２４とが異なる金属材料で構成されているか、電極面積が異なる構成である。或いは、可変抵抗体２３と下部電極２２との界面の接触状態と、可変抵抗体２３と上部電極２４との界面の接触状態とに差異を設けることで上下を非対称に構成するものとしても良い。例えば、下部電極２２としてＴｉＮを用い、このＴｉＮ電極の上面を酸化させることで形成されるチタン酸窒化物（ＴｉＯｘＮｙ）を可変抵抗体２３とし、この上部にＰｔ、ＴｉＮ、Ｗ、Ｃｏ、Ｎｉ等を堆積することで上部電極２４を構成するものとすることができる。即ち、本発明装置１０が備えるメモリセルアレイ１１を構成する各メモリセルは、上下非対称な可変抵抗素子２１によって構成されており、正負両極性の電圧が印加されることで上記のバイポーラスイッチングが可能な構成であるものとする。例えば、可変抵抗素子２１の両端に、下部電極２２を基準としたときの上部電極２４の極性が負極性である第１書き換え電圧と、その逆極性である正極性の第２書き換え電圧とを交互に所定時間印加することで、可変抵抗素子２１の抵抗特性を低抵抗状態と高抵抗状態との間で切り換えることが可能である。図４は、上記第１書き換え電圧として−３Ｖ、第２書き換え電圧として＋３Ｖを、夫々３０ｎｓの印加時間だけ交互に印加したときの可変抵抗素子２１の抵抗特性の変化を示すグラフである。このように、本発明装置１０が備える可変抵抗素子２１は、正負両極性の電圧が互いに印加されることで、抵抗特性が切換可能、即ちバイポーラスイッチングが可能な特性を有するものとする。
上記の可変抵抗素子２１がバイポーラスイッチング特性を示す理由としては、ショットキ−接合を有する構造であることがその理由の一つとして考えられる。即ち、上述したように、可変抵抗素子２１の内、抵抗変化に寄与する可変抵抗体２３を構成する材料は下部電極２２（ＴｉＮ）表面を酸化することで形成されている。この可変抵抗体２３はチタン酸窒化物であり、表面でもっとも酸素濃度が高く膜の内部では連続的に窒素濃度が高くなる薄膜構造を形成する。即ち、下部電極２２と可変抵抗体２３との境界は連続的組成変化によりオ−ミックな接合が形成される。一方、上部電極２４は、可変抵抗体２３の上部に新たに電極材料が堆積されることで形成される構成であるため、この上部電極２４と可変抵抗体２３の間には非連続的な組成変化のある界面が形成される。可変抵抗体２３は、形成過程において不純物導入や酸素欠損が生じることによりＮ型の導電性を示す性質を有する。Ｐｔ、ＴｉＮ、Ｗ、Ｃｏ、Ｎｉのように比較的仕事関数の高い金属を上部電極に用いると上部電極との界面はショットキ−接合が形成され、上述のバイポ−ラスイッチングの条件が満足される。
図５は、非対称構造を示す上記の可変抵抗素子２１の電流電圧特性の一例である。尚、図５では、可変抵抗素子２１の抵抗成分を、印加電圧に応じて低抵抗状態と高抵抗状態とを遷移する可変抵抗成分Ｒｖと、印加電圧の大きさによってはその値を変化させることはないものの電圧の極性によってその値が変化する非対称抵抗成分Ｒｃとに分解した上で、この非対称抵抗成分Ｒｃを内部抵抗と見なして可変抵抗成分Ｒｖの状態をグラフ化したものである。即ち、図５中において、低抵抗状態と高抵抗状態との間で遷移現象が発生する場合に、当該遷移現象を生じさせるのに要する印加電圧は、図５中のＩ−Ｖ特性曲線において、遷移前の状態を示す点（特性点）と遷移後の特性点とを結ぶ線分を延長したときに電圧軸と交差する交点が示す電圧値に相当する。一例を挙げて説明すると、特性点Ｔ１１から特性点Ｔ１２に対して可変抵抗素子２１（の可変抵抗成分Ｒｖの状態）を遷移させるためには、特性点Ｔ１２と特性点Ｔ１１とを線分で接続し、その線分を特性点Ｔ１１側に延長して電圧軸と交差する交点が示す電圧Ｖａ＋を、可変抵抗素子２１の両端に印加することが必要である。尚、図５では、正電圧が印加されたときの内部抵抗ＲｃをＲと、負電圧が印加された時の内部抵抗Ｒｃをｒと表記している。
非対称特性を有する可変抵抗素子は、図５に示されるように、印加電圧の極性によって閾値電圧の絶対値の大小関係に逆転が生じる。即ち、正極性においては、高抵抗状態から低抵抗状態に遷移させるための閾値電圧Ｖａ＋は低抵抗状態から高抵抗状態へ遷移させるための閾値電圧Ｖｂ＋より小さいのに対し、負極性においては、高抵抗状態から低抵抗状態に遷移させるための閾値電圧の絶対値Ｖａ−は低抵抗状態から高抵抗状態へ遷移させるための閾値電圧の絶対値Ｖｂ−より大きい。即ち、Ｖａ＋以上Ｖｂ＋未満の正極性電圧を可変抵抗素子２１の両端に印加することで高抵抗状態（Ａ）から低抵抗状態（Ｂ）に安定的に遷移し、絶対値がＶｂ−以上Ｖａ−未満の負極性電圧を可変抵抗素子２１の両端に印加することで低抵抗状態（Ｂ）から高抵抗状態（Ａ）に安定的に遷移する。
一方、可変抵抗素子２１に同一極性の電圧を印加した場合、抵抗特性は一定の状態を維持したまま変化することはない。図６は、一例として正極性電圧を前記スイッチング動作時と同時間印加する動作を繰り返し行った場合の抵抗状態の変化を示すグラフであるが、抵抗状態は電圧の印加動作に応じて変化していない。即ち、図４及び図６を考慮すると、非対称構造を有する可変抵抗素子の両端に正負両極性の電圧を交互に同一時間だけ印加した場合には低抵抗状態と高抵抗状態とを交互に遷移するスイッチング特性を示す一方、同一極性（正極性のみ、或いは負極性のみ）の電圧を同一時間順次印加したとしてもスイッチング特性を示さないことが分かる。
図５内において高抵抗状態から低抵抗状態に遷移する場合、或いは低抵抗状態から高抵抗状態に遷移する場合における遷移前のＩ−Ｖ特性点と遷移後のＩ−Ｖ特性点とを結ぶことで得られる線分の傾きは、可変抵抗素子２１内の抵抗成分に依存して決定される。即ち、可変抵抗素子２１の抵抗は、主として可変抵抗体２３が寄与する可変抵抗Ｒｖと可変抵抗体２３と上部電極２４或いは下部電極２２との界面状態等によって定まる所定の内部抵抗Ｒｃとに分解可能であり、これらが直列に接続される構成と見なすことができる。
例えば、図５において、可変抵抗素子２１の両端に電圧Ｖａ＋を印加することで高抵抗状態から低抵抗状態に遷移する場合（特性点Ｔ１１→Ｔ１２の遷移）、可変抵抗Ｒｖが高抵抗状態から低抵抗状態に変化することより、可変抵抗Ｒｖと内部抵抗Ｒｃとの抵抗比が変化する。一方、可変抵抗Ｒｖの値の変化前後において可変抵抗素子２１の両端に印加される電圧は変化していないため、可変抵抗Ｒｖの両端に印加される電圧は、可変抵抗素子２１の両端に印加される電圧を可変抵抗Ｒｖと内部抵抗Ｒｃとの抵抗比で分圧することで定められ、この結果、可変抵抗Ｒｖの値が低下することで可変抵抗Ｒｖの両端に印加される電圧も低下する。即ち、図５において、特性点Ｔ１２は、特性点Ｔ１１より電圧値が小さい値を示す位置となる。
逆に、可変抵抗素子２１の両端に電圧−Ｖｂ−を印加することで低抵抗状態から高抵抗状態に遷移する場合（特性点Ｔ１３→Ｔ１４の遷移）についても、上記と同様に説明を行うことができる。即ち、可変抵抗Ｒｖの値が増加することにより、可変抵抗Ｒｖと内部抵抗Ｒｃとの抵抗比が変化し、可変抵抗素子２１の両端に印加される電圧を可変抵抗Ｒｖと内部抵抗Ｒｃとの抵抗比で分圧することで定められる可変抵抗Ｒｖ両端の電圧は増加することとなる。即ち、図５において、特性点Ｔ１４は特性点Ｔ１３より電圧値（の絶対値）が大きい値を示す位置となる。
又、図５では、特性点Ｔ１１とＴ１２の線分の傾きと、特性点Ｔ１３とＴ１４の線分の傾きとが非対称性を示している。この非対称性は、可変抵抗素子２１の両端に印加される電圧の極性、即ち、下部電極２２に対する上部電極２４の電圧極性の正負によって内部抵抗Ｒｃの大きさが変化することで、可変抵抗Ｒｖが同じ高抵抗状態であっても可変抵抗Ｒｖと内部抵抗Ｒｃとの抵抗比が極性間で異なるために上記傾きが異なると言える。このように、印加電圧の極性によって内部抵抗Ｒｃの大きさが変化する理由としては、上述したように、可変抵抗素子２１を上下非対称の構成とすることで電極と可変抵抗体との間でショットキー接合が形成されることによる。
このように、正負の極性の違いによって内部抵抗Ｒｃの大きさが変化することを利用することで、正負両電圧を交互に印加して可変抵抗素子２１の抵抗特性を変化させるのが上述したバイポーラスイッチングである。
しかしながら、本発明装置１０の構造によれば、負荷抵抗特性可変回路１４を用いて負荷回路の負荷抵抗特性を変化させることによって、このような非対称構造を有する可変抵抗素子２１であっても同一極性の電圧を同一時間だけ両端に順次印加させることでスイッチング特性を行わせることが可能となる。このことにつき、以下に詳細に説明する。
本発明装置１０が備える負荷抵抗特性可変回路１４は、可変抵抗素子２１の一端に直列接続される負荷抵抗Ｒｚの抵抗値を制御可能に構成されている。負荷抵抗Ｒｚの大きさを変化させることで、可変抵抗素子２１の両端に印加される電圧の制御が可能となるため、負荷抵抗Ｒｚと可変抵抗素子２１との直列回路の両端に印加される電圧の大きさと、負荷抵抗Ｒｚの大きさを調整することにより、可変抵抗素子２１の抵抗状態を図５に示されるようなＩ−Ｖ特性グラフ上の範囲内で動かすことが可能となる。
まず、負荷抵抗の制御によって可変抵抗素子２１の抵抗状態を制御可能であることにつき、説明の理解を容易にするため、可変抵抗素子２１が可変抵抗Ｒｖのみを有する場合（即ち印加電圧が正負何れの極性であっても抵抗特性が対称である場合）につき説明を行った後、可変抵抗素子２１の内部抵抗Ｒｃを考慮に入れた場合（即ち、印加電圧の極性の正負によって抵抗特性が非対称となる場合）についての説明を行う。
まず、可変抵抗素子２１の抵抗特性が正負両極性で対称性を示す場合につき、説明を行う。このような可変抵抗素子２１は、正電圧が印加される場合における抵抗特性と負電圧が印加される場合の抵抗特性とが対称であるため、以下では正電圧が印加される場合に示される抵抗特性を参照して説明する。
図７（Ａ）は、負荷抵抗を介さない状態で測定した場合の可変抵抗素子の高抵抗状態（特性Ａ）と低抵抗状態（特性Ｂ）の２つの抵抗特性を示すＩ−Ｖ特性曲線（正電圧印加時）である。高抵抗状態では、特性点Ｔａ（Ｖａ，Ｉａ）で高抵抗状態から低抵抗状態へ遷移し、低抵抗状態では、特性点Ｔｂ（Ｖｂ，Ｉｂ）で低抵抗状態から高抵抗状態へと遷移する。尚、以下において、高抵抗状態から低抵抗状態へ遷移させるのに必要な電圧の絶対値Ｖａを「第２閾値電圧」、低抵抗状態から高抵抗状態へ遷移させるのに必要な電圧の絶対値Ｖｂを「第１閾値電圧」と称する。又、可変抵抗素子の抵抗特性が高抵抗状態における両端子間の電圧が前記第２閾値電圧Ｖａのときの電流の絶対値Ｉａを「第２閾値電流」と称し、低抵抗状態における両端子間の電圧が前記第１閾値電圧Ｖｂのときの電流の絶対値Ｉｂを「第１閾値電流」と称する。
先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄａ（電圧パルスの電圧振幅）の範囲について説明する。図７（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ１の負荷抵抗を直列に接続した場合、特性点Ｔａ（Ｖａ，Ｉａ）を通る負荷抵抗特性は、図７（Ｂ）において直線Ｃ１のように描かれる。尚、このときの駆動電圧Ｖｄａを「第２臨界電圧ＶＡ」と称する。
ここで、図７（Ａ）の例では、第１閾値電圧Ｖｂが第２閾値電圧Ｖａより小さい場合が示されている。この場合、Ｖｂ以上Ｖａ未満の電圧を可変抵抗素子２１に印加すると低抵抗状態から高抵抗状態に安定的に遷移することができるものの、第２閾値電圧Ｖａ以上の電圧を印加してもこの電圧が第１閾値電圧Ｖｂ以上であるため、低抵抗状態（特性Ｂ）で安定することはない。即ち、図７（Ａ）は、高抵抗状態から低抵抗状態に対してのみ安定的に遷移させることが可能な特性を有する場合について示されている。
図７（Ａ）に示されるような特性において、負荷抵抗Ｒｚを変化させることで可変抵抗素子２１を高抵抗状態から低抵抗状態への安定した遷移を行わせるためには、負荷抵抗特性直線Ｃ１が低抵抗状態から高抵抗状態へと遷移する特性点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側の点Ｔ１（Ｖｔ１，Ｉｔ１）で低抵抗状態のＩ−Ｖ特性曲線と交差する必要がある。即ち、図７（Ｂ）上の特性点Ｔａを通過する負荷抵抗特性直線Ｃ１は、数１に示す関係式で表される。
（数１）
Ｖ＝−Ｒ１×(Ｉ−Ｉａ)＋Ｖａ
ここで、上記条件を満足するためには、Ｉ＝Ｉｂの時にＶ＜Ｖｂを満たすことである。従って、数１及び当該条件より、下記の数２に示す条件が導出される。
（数２）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＜Ｒ１
ここで、数２の左辺の抵抗値が臨界抵抗値に相当する。抵抗値Ｒ１は、第１抵抗値に相当し、特性点Ｔａ（Ｖａ，Ｉａ）と交点Ｔ１（Ｖｔ１，Ｉｔ１）の各座標値を用いて、下記の数３で表すことができる。
（数３）
Ｒ１＝（Ｖａ−Ｖｔ１）／（Ｉｔ１−Ｉａ）
更に、このとき、負荷抵抗を介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａは、第２臨界電圧ＶＡより高電圧である必要がある。即ち、数１に示す負荷抵抗特性直線Ｃ１の式に、Ｉ＝０を代入した値が第２臨界電圧ＶＡであるため、電圧振幅Ｖｄａは、下記の数４に示す条件を満たす必要がある。
（数４）
Ｖｄａ＞Ｖａ＋Ｒ１×Ｉａ
引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄｂ（電圧パルスの電圧振幅）の範囲について説明する。図７（Ａ）に示す抵抗特性を有する可変抵抗素子に、抵抗値Ｒ２の負荷抵抗を直列に接続した場合、特性点Ｔｂ（Ｖｂ，Ｉｂ）を通る負荷抵抗特性は、図７（Ｃ）において直線Ｃ２のように描かれる。尚、このときの駆動電圧Ｖｄｂを「第１臨界電圧ＶＢ」と称する。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線Ｃ２が高抵抗状態から低抵抗状態へと遷移する特性点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側の点Ｔ２（Ｖｔ２，Ｉｔ２）で高抵抗状態のＩ−Ｖ特性曲線と交差する必要がある。即ち、図７（Ｃ）上の特性点Ｔｂを通過する負荷抵抗特性直線Ｃ２は、数５に示す関係式で表される。
（数５）
Ｖ＝−Ｒ２×(Ｉ−Ｉｂ)＋Ｖｂ
ここで、上記条件を満足するためには、Ｉ＝Ｉａの時にＶ＜Ｖａを満たすことである。従って、数５及び当該条件より、下記の数６に示す条件が導出される。
（数６）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＞Ｒ２
ここで、数６の左辺の抵抗値が臨界抵抗値に相当する。抵抗値Ｒ２は、第２抵抗値に相当し、特性点Ｔｂ（Ｖｂ，Ｉｂ）と交点Ｔ２（Ｖｔ２，Ｉｔ２）の各座標値を用いて、下記の数７で表すことができる。
（数７）
Ｒ２＝（Ｖｔ２−Ｖｂ）／（Ｉｂ−Ｉｔ２）
更に、このとき、負荷抵抗を介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、第１臨界電圧ＶＢより高電圧である必要がある。即ち、数５に示す負荷抵抗特性直線Ｃ２の式に、Ｉ＝０を代入した値が第１臨界電圧ＶＢであるため、電圧振幅Ｖｄｂは、下記の数８に示す条件を満たす必要がある。
（数８）
Ｖｄｂ＞Ｖｂ＋Ｒ２×Ｉｂ
以上の説明において、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、夫々数４と数８の条件を満たす限りにおいて、同じ電圧に設定することが可能である。
この場合、例えば、低抵抗状態から高抵抗状態へのスイッチング動作において、電圧振幅Ｖｄｂが第１臨界電圧ＶＢより大幅に高電圧となって、図７（Ｃ）において負荷抵抗特性直線Ｃ２が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ−Ｖ特性曲線との交点が、特性点Ｔａ（Ｖａ，Ｉａ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄｂの低下に伴い、負荷抵抗特性直線Ｃ２が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ２と高抵抗状態（特性Ａ）のＩ−Ｖ特性曲線との交点が、特性点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側に移動するため、高抵抗状態への遷移が最終的に生じて抵抗特性が高抵抗状態に安定する。更に、高抵抗状態から低抵抗状態へのスイッチング動作において、電圧振幅Ｖｄａが第２臨界電圧ＶＡより大幅に高電圧となって、図７（Ｂ）において負荷抵抗特性直線Ｃ１が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ−Ｖ特性曲線との交点が、特性点Ｔｂ（Ｖｂ，Ｉｂ）よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となるが、電圧パルスの印加が終了する時点で、電圧振幅Ｖｄａの低下に伴い、負荷抵抗特性直線Ｃ１が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線Ｃ１と低抵抗状態（特性Ｂ）のＩ−Ｖ特性曲線との交点が、特性点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側に移動するため、低抵抗状態への遷移が最終的に生じて抵抗特性が低抵抗状態に安定する。以上の理由から、本発明装置においては、電圧振幅Ｖｄａと電圧振幅Ｖｄｂを同電圧に設定することが可能である。
上記の考察を踏まえて、可変抵抗素子２１の内部抵抗Ｒｃを考慮した場合、即ち、印加電圧の正負に応じて抵抗特性が非対称となる場合において、負荷抵抗Ｒｚの切換制御によって可変抵抗素子２１の抵抗状態の遷移の制御を行う場合につき、以下に説明する。ここでも、図５に示されるＩ−Ｖ特性を示す可変抵抗素子２１を例に挙げて説明する。
図５に示されるＩ−Ｖ特性のグラフは、負荷抵抗Ｒｚ＝０の場合の下で、負荷抵抗Ｒｚと可変抵抗素子２１との直列回路の両端に印加される電圧と、直列回路に流れる電流との関係であると言える。そして、この状態の下で負荷抵抗Ｒｚの大きさを順次増加させていくと、内部抵抗Ｒｃに負荷抵抗Ｒｚが直列に接続されているので、図５中において内部抵抗Ｒｃの抵抗値に負荷抵抗Ｒｚの抵抗値が加算されたのと同等となり、可変抵抗素子２１内の可変抵抗成分Ｒｖ（対称性を示す成分）に直列に接続される負荷抵抗成分（Ｒｃ＋Ｒｚ）が増加する（図５中の負荷抵抗成分の傾きが緩やかとなる）。上記の内容を図５と同一の図面上に図示した図８を参照して、以下説明する。
負荷抵抗Ｒｚを考慮しない場合、即ち負荷抵抗Ｒｚ＝０の場合、上述の考察によれば、正電圧が印加された場合には、高抵抗状態（Ａ）から低抵抗状態（Ｂ）へは安定的な遷移が可能である一方で、低抵抗状態（Ｂ）から高抵抗状態（Ａ）への安定的な遷移は不可能であり、負電圧が印加された場合には、低抵抗状態（Ｂ）から高抵抗状態（Ａ）へは安定的な遷移が可能である一方で、高抵抗状態（Ａ）から低抵抗状態（Ｂ）への安定的な遷移は不可能であった。従って、仮に、負荷抵抗Ｒｚの大きさを所定の値Ｚ（＞０）に増大させることで、正電圧が印加されることで低抵抗状態（Ｂ）から高抵抗状態（Ａ）への安定的な遷移が可能であるとすれば、負荷抵抗Ｒｚの大きさの切り換え制御を行うことで、正電圧の印加のみでスイッチング特性を示す（モノポーラスイッチング）こととなり、同様に、負荷抵抗Ｒｚの大きさを所定の値Ｚ（＞０）とすることで、負電圧が印加されることで高抵抗状態（Ａ）から低抵抗状態（Ｂ）への安定的な遷移が可能であれば、負荷抵抗Ｒｚの大きさの切り換え制御を行うことで、負電圧の印加のみでスイッチング特性を示す（モノポーラスイッチング）こととなる。言い換えれば、同一極性の電圧印加でスイッチング特性を行うことができるため、モノポーラスイッチングの利点を得ることができることとなる。上記考察を踏まえ、負荷抵抗Ｒｚの大きさを変化させることで、正電圧の印加で低抵抗状態から高抵抗状態への安定的な遷移が可能かどうか、並びに、負電圧の印加で高抵抗状態から低抵抗状態への安定的な遷移が可能かどうかにつき、以下検証を行う。
まず、負荷抵抗Ｒｚの大きさを増加させることで、正極性の範囲において低抵抗状態（Ｂ）から高抵抗状態（Ａ）への安定的な遷移が可能かどうかについて検証する。即ち図８内において、特性点Ｔ１５を充足するように電圧を印加した後、（もしくはこの印加と同時に）負荷抵抗Ｒｚを増加させると、可変抵抗素子２１の抵抗特性は高抵抗状態に遷移し、特性点はＴ１５からＴ１６ｚに移動する。しかしながら、この特定点Ｔ１６ｚにおける電圧の大きさは、高抵抗状態から低抵抗状態へ遷移する特性点Ｔ１１における電圧の大きさよりも大きいため、高抵抗状態で安定することはできず、発振状態となる。即ち、正極性の範囲においては、負荷抵抗Ｒｚの大きさを変化させても依然として低抵抗状態（Ｂ）から高抵抗状態（Ａ）への安定的な遷移を行うことができず、モノポーラスイッチングを行うことができない。
次に、負荷抵抗Ｒｚの大きさを増加させることで、負極性の範囲において高抵抗状態（Ａ）から低抵抗状態（Ｂ）への安定的な遷移が可能かどうかについて検証する。即ち、図９内において、特性点Ｔ１７を充足するように電圧を印加した後、（もしくはこの印加と同時に）負荷抵抗Ｒｚを増加させると、可変抵抗素子２１の抵抗特性は低抵抗状態に遷移し、特性点はＴ１７からＴ１８ｚに移動する。この特性点Ｔ１８ｚの位置は、負荷抵抗Ｒｚの大きさを増加させるに従って原点方向に移動するため、少なくとも、特性点Ｔ１８ｚにおける電圧の絶対値の大きさが、低抵抗状態から高抵抗状態へ遷移する特性点Ｔ１３における電圧の絶対値の大きさよりも小さくなるように負荷抵抗Ｒｚの大きさを設定することで、安定的に高抵抗状態（Ａ）から低抵抗状態（Ｂ）に遷移させることが可能となる。
即ち、図８に示されるＩ−Ｖ特性を示す可変抵抗素子において、負荷抵抗Ｒｚの大きさを調整することにより、負極性の範囲のみでスイッチング動作を実現させることができる。
このことを言い換えれば、バイポーラスイッチング動作が実現可能な可変抵抗素子を用いてモノポーラスイッチングを実現させる場合、正負何れの極性においてもモノポーラスイッチングを実現することができる訳ではなく、負荷抵抗Ｒｚを考慮しない状態の下で、低抵抗状態から高抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第１閾値電圧が、高抵抗状態から低抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第２閾値電圧よりも小さい側の極性においてのみモノポーラスイッチングを実現させることが可能であると言える。従って、負荷抵抗の大きさを調整することにより、上記条件を充足する側の極性の電圧を印加することで抵抗特性を変化させることができるため、正負両方の電圧を印加させる必要がなく、メモリセルの構成を簡素化することができるというモノポーラスイッチングの利点を得ることができる。
このように、バイポーラスイッチング特性を備える可変抵抗素子をモノポーラスイッチング動作させるためには、印加電圧の極性に注意する必要があるところ、このような可変抵抗素子と整流素子とを備えて１Ｄ１Ｒ型のメモリセルとする場合には、上記モノポーラスイッチング動作が実現可能な極性の電圧が印加された場合に順方向バイアスとなるように接続する必要がある。
例えば、下部電極２２に対して上部電極２４を正極性にするような電圧が印加されることでモノポーラスイッチングが可能である場合には、図９（ａ）に概念的に示すように、正電圧を印加したときに順バイアスが印加できるように整流素子を接続すれば単位メモリセルを形成することができる。具体的には、下部電極２２の下に図９（ｂ）に示すようなＰＮ接合ダイオ−ド又は図９（ｃ）に示すようなＮ型多結晶半導体と下部電極２２との界面でのショットキ−バリアダイオ−ドの構造で形成することで可能となる。
更に、図１０に示す概念図のように、上記構造のメモリセルをワ−ド線またはビット線に接続される駆動トランジスタの負荷抵抗を変化させることのできる回路系を形成すれば高速書き込み可能な半導体記憶装置を形成することができる。図１０では駆動トランジスタのゲ−ト電圧を制御することで負荷抵抗を変化させている例であるが、例えばチャンネル幅の異なる二つのトランジスタを切り替えることで負荷抵抗を変えても同様である。
上記の説明では、可変抵抗素子がバイポーラスイッチング特性を備える場合において、負荷抵抗を調整することでモノポーラスイッチングを実現させるための方法について説明を行った。以下では、参考例として、可変抵抗素子がバイポーラスイッチング特性を備えない場合、即ち、可変抵抗素子単体では、正負何れの極性においても低抵抗特性から高抵抗特性への遷移しか安定的に実現できない場合に、負荷抵抗の値を調整することでモノポーラスイッチングを実現させる場合についての説明を簡単に行う。
図３の構造において、例えば、下部電極２２として銅を用い、該銅表面を酸化して可変抵抗体２３を形成し、上部電極２４としてＴｉ、Ｔａ、Ｗを形成する。このような構造を有する可変抵抗素子２１の両端に電圧を印加した場合の電流電圧特性（抵抗特性）を図１１に示す。下部電極２２をＴｉＮとした場合と異なり、正負の書き換え印加電圧の双方で高抵抗特性から低抵抗特性に遷移させるのに必要な第２閾値電圧が、低抵抗特性から高抵抗特性に遷移させるのに必要な第１閾値電圧より大きい。上記構造の場合は、正負何れの極性においても、低抵抗特性から高抵抗特性に対しては安定的な遷移を示す一方、高抵抗特性から低抵抗特性への安定的な遷移を行うことができない。即ち、このような構造を有する可変抵抗素子２１は、単体でスイッチング動作を行うことができず、バイポーラスイッチング特性を有していない。
このような可変抵抗素子２１に対し、上述の技術思想に基づき、図１２に示すように、可変抵抗素子に直列に負荷抵抗を接続し、該負荷抵抗を変化させることで正負いずれの印加電圧でも単極で連続スイッチングを実現できる。本例の場合、上部電極２４に正の電圧を印加する場合、高抵抗から低抵抗に変化させる時に１００ｋΩの負荷抵抗Ｒｚを接続することで、連続スイッチングが可能になった（図１３参照）。図１３は、負荷抵抗Ｒｚを介さず（Ｒｚ＝０で）正極性電圧１．５Ｖを３０ｎｓ印加した場合と、負荷抵抗Ｒｚを介して（Ｒｚ＝１００ｋΩ）正極性電圧３Ｖを３０ｎｓ印加した場合とを交互に繰り返すことによる可変抵抗素子２１の抵抗の変化を示すグラフである。
同様に、負極性電圧を印加する場合には、負荷抵抗Ｒｚを介さず（Ｒｚ＝０）で負極性電圧−１Ｖを３０ｎｓ印加した場合と、負荷抵抗Ｒｚを介して（Ｒｚ＝３００ｋΩ）負極性電圧−５．５Ｖを３０ｎｓ印加した場合とを交互に繰り返すことで同様にスイッチングが可能となった。図１４に、このような条件の下で抵抗特性の変化を行った場合の可変抵抗素子２１のＩ−Ｖ特性を示す。
本構造において、抵抗変化を示す材料は銅表面を酸化して形成された酸化銅膜であり、表面でもっとも酸素濃度が高く膜の内部では連続的に酸素濃度が低くなる薄膜である。即ち、下部電極２２と可変抵抗体２３との境界は連続的組成変化によりオ−ミックな接合が形成される。これに対し上部電極２４と可変抵抗体２３の間は非連続的な組成変化のある界面が形成される。該可変抵抗材料は、不純物導入や酸素欠損によりＰ型の導電性を示す性質を有する。Ｔｉ，Ｔａ，Ｗのように比較的仕事関数の低い金属を上部電極２４に用いると、可変抵抗体２３と上部電極２４との界面はショットキ−接合が形成されるが、窒化チタンを酸化して形成した前述の可変抵抗素子のように極端な正負の非対称性は現れない。即ち、第１閾値電圧と第２閾値電圧の大きさの比率は正負で異なり、上下電極の仕事関数の違いが現れているが、大小関係が逆転するまでは至らない。
上述したように、バイポーラスイッチング特性を示さない可変抵抗素子の場合、正負何れの極性においても、負荷抵抗の値を調整することでモノポーラスイッチング動作が可能に構成される。即ち、１Ｄ１Ｒ型のメモリセルを構成する場合には、印加電圧の極性に応じて接続される整流素子の方向を決定すれば良い。しかしながら、何れの極性を利用するかによって、その抵抗特性が多少異なるため、用途により利用する極性を選択する構成とすることができる。このことにつき、上記図１４に示す例を用いて説明する。
例えば低抵抗特性から高抵抗特性に変化する閾値の電流の絶対値は、上部電極２４に正の電圧を印加した場合の方が、上部電極２４に負の電圧を印加した場合よりも高い（図１４中、Ｉｔ２１＞Ｉｔ２３）。一方、高抵抗特性から低抵抗特性に変化する閾値の電圧の絶対値は、上部電極２４に負の電圧を印加した場合の方が、上部電極２４に正の電圧を印加した場合よりも高い（図１４中、Ｖｔ２４＞Ｖｔ２２）。図１５のように整流素子を上部電極２４に負の電圧を印加した場合に順方向の接合になるように配置した場合、書き込みに要する電流を小さくすることができ、消費電流の低減や、並列書き込みによる、メモリブロックの書き換え速度の向上が可能である。一方、低い電流で抵抗変化がおきるため読み出し電流はそれより小さくする必要があり、読み出し速度はやや遅くなるため、主としてデザインル−ル１３０ｎｍ以上の比較的サイズの大きなメモリやモバイル用途のメモリにおいて優位な構造といえる。一方、図１６のように整流素子を上部電極２４に正の電圧を印加した場合に順方向の接合になるように配置した場合は、低抵抗から高抵抗への変化に必要な電流が大きいが、高抵抗から低抵抗に変化する電圧が低いため比較的低電圧での駆動トランジスタの使用が可能となり、また読み出し電流も充分に取れるため高速読み出しが可能となる。低抵抗から高抵抗への変化に必要な電流も微細化とともに小さくなるためデザインル−ル１３０ｎｍ以下の高性能メモリで優位性を発揮するメモリ構造となる。
上述した各閾値電圧や閾値電流、及び、各臨界電圧等は、実際に負荷回路とメモリセルの直列回路に印加される電圧パルス程度の短いパルス幅の電圧パルスを用いて測定或いは評価すべきである。何故なら、可変抵抗素子の抵抗特性が顕著な温度応答性を有する場合は、電圧の印加時間の影響を受けて、各閾値電圧が変化する可能性があるためである。
又、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての説明では、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定したが、実際の回路構成では、負荷回路には、ワード線デコーダ１２やビット線デコーダ１３中のワード線やビット線を選択するための非線形な電流電圧特性を有するトランジスタを含むため、負荷抵抗特性は非線形となる。負荷抵抗特性が非線形な場合でも、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての考え方は同じであるが、負荷回路に含まれるＭＯＳＦＥＴ特有の電流電圧特性に基づく注意点もあるので、以下、負荷回路として非線形な負荷抵抗特性を有する単体のＭＯＳＦＥＴを想定して説明する。
図１７（Ａ）は、ＭＯＳＦＥＴの異なるゲート電圧Ｖｇでのソース・ドレイン間の２つの電流電圧特性で規定される負荷抵抗特性Ｃ３，Ｃ４を示す。つまり、このＭＯＳＦＥＴが、ゲート電圧の電圧制御によって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路１４として機能する。図１７（Ｂ）及び（Ｃ）に示すように、ゲート電圧が低い方（Ｖｇ＝ＶＬ）の負荷抵抗特性Ｃ３は、可変抵抗素子の抵抗特性を高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へと遷移する場合に用い、ゲート電圧が高い方（Ｖｇ＝ＶＨ）の負荷抵抗特性Ｃ４は、可変抵抗素子の抵抗特性を低抵抗状態（特性Ｂ）から高抵抗状態（特性Ａ）へと遷移する場合に用いる。
先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄａ（電圧パルスの電圧振幅）の範囲について説明する。図７（Ａ）に示す抵抗特性を有する可変抵抗素子に、ＭＯＳＦＥＴのゲート電圧を低レベル（ＶＬ）に設定して負荷抵抗特性Ｃ３とした場合、特性点Ｔａ（Ｖａ，Ｉａ）を通る負荷抵抗特性は、図１７（Ｂ）において曲線Ｃ３のように描かれる。尚、このときの駆動電圧Ｖｄａを第２臨界電圧ＶＡとする。高抵抗状態から低抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線Ｃ３が、低抵抗状態から高抵抗状態へと遷移する特性点Ｔｂ（Ｖｂ，Ｉｂ）よりも低電圧側の点Ｔ３（Ｖｔ３，Ｉｔ３）で低抵抗状態のＩ−Ｖ特性曲線と交差する必要がある。即ち、図１７（Ｂ）上の特性点Ｔａと交点Ｔ３（Ｖｔ３，Ｉｔ３）を通過する負荷抵抗特性曲線Ｃ３は、図７（Ａ）に示す２つの抵抗特性に対しては、下記の数９で特性点Ｔａ（Ｖａ，Ｉａ）と交点Ｔ３（Ｖｔ３，Ｉｔ３）の各座標値を用いて定義される第１抵抗値Ｒ３の負荷抵抗と同等に機能するため、便宜的に第１抵抗値Ｒ３で負荷抵抗特性を示すと、数１０に示す関係式で表される。
（数９）
Ｒ３＝（Ｖａ−Ｖｔ３）／（Ｉｔ３−Ｉａ）
（数１０）
Ｖ＝−Ｒ３×(Ｉ−Ｉａ)+Ｖａ
ここで、上記条件を満足するためには、Ｉ＝Ｉｂの時にＶ＜Ｖｂを満たすことである。従って、数１０及び当該条件より、下記の数１１に示す条件が導出される。ここで、数１１の左辺の抵抗値が臨界抵抗値に相当する。
（数１１）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＜Ｒ３
尚、ＭＯＳＦＥＴは、ソース・ドレイン間の電圧を増加しても飽和領域に達すると電流の増加が抑制されるため、この飽和電流を特性点Ｔｂ（Ｖｂ，Ｉｂ）の電流値（第１閾値電流）Ｉｂより小さくなるようにゲート電圧を設定すれば、数１１に示す条件が満足される。
更に、このとき、ＭＯＳＦＥＴを介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａが、第２臨界電圧ＶＡより高電圧（Ｖｄａ＞ＶＡ）である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第２臨界電圧ＶＡは、図１７（Ｂ）において、特性点Ｔａ（Ｖａ，Ｉａ）を通過する負荷抵抗特性曲線Ｃ３と電圧軸との交点の電圧値で与えられる。
引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子（メモリセル）の直列回路に印加する駆動電圧Ｖｄｂ（電圧パルスの電圧振幅）の範囲について説明する。図７（Ａ）に示す抵抗特性を有する可変抵抗素子に、ＭＯＳＦＥＴのゲート電圧を高レベル（ＶＨ）に設定して負荷抵抗特性Ｃ４とした場合、特性点Ｔｂ（Ｖｂ，Ｉｂ）を通る負荷抵抗特性は、図１７（Ｃ）において曲線Ｃ４のように描かれる。尚、このときの駆動電圧Ｖｄｂを第１臨界電圧ＶＢとする。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線Ｃ４が高抵抗状態から低抵抗状態へと遷移する特性点Ｔａ（Ｖａ，Ｉａ）よりも低電圧側の点Ｔ４（Ｖｔ４，Ｉｔ４）で高抵抗状態のＩ−Ｖ特性曲線と交差する必要がある。即ち、図１７（Ｃ）上の特性点Ｔｂと交点Ｔ４（Ｖｔ４，Ｉｔ４）を通過する負荷抵抗特性曲線Ｃ４は、図７（Ａ）に示す２つの抵抗特性に対しては、下記の数１２で特性点Ｔｂ（Ｖｂ，Ｉｂ）と交点Ｔ４（Ｖｔ４，Ｉｔ４）の各座標値を用いて定義される第２抵抗値Ｒ４の負荷抵抗と同等に機能するため、便宜的に第２抵抗値Ｒ４で負荷抵抗特性を示すと、数１３に示す関係式で表される。
（数１２）
Ｒ４＝（Ｖｔ４−Ｖｂ）／（Ｉｂ−Ｉｔ４）
（数１３）
Ｖ＝−Ｒ４×(Ｉ−Ｉｂ)+Ｖｂ
ここで、上記条件を満足するためには、Ｉ＝Ｉａの時にＶ＜Ｖａを満たすことである。従って、数１３及び当該条件より、下記の数１４に示す条件が導出される。ここで、数１４の左辺の抵抗値が臨界抵抗値に相当する。
（数１４）
（Ｖａ−Ｖｂ）／（Ｉｂ−Ｉａ）＞Ｒ４
尚、負荷抵抗特性曲線Ｃ４は特性点Ｔｂ（Ｖｂ，Ｉｂ）と交差する必要があるため、ＭＯＳＦＥＴの飽和電流を特性点Ｔｂ（Ｖｂ，Ｉｂ）の電流値（第１閾値電流）Ｉｂより大きくなるようにゲート電圧を設定する必要がある。
更に、このとき、ＭＯＳＦＥＴを介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂが、第１臨界電圧ＶＢより高電圧（Ｖｄｂ＞ＶＢ）である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第１臨界電圧ＶＢは、図１７（Ｃ）において、特性点Ｔｂ（Ｖｂ，Ｉｂ）を通過する負荷抵抗特性曲線Ｃ４と電圧軸との交点の電圧値で与えられる。
また、線形な負荷抵抗を用いた場合と同様の理由から、第２臨界電圧ＶＡと第１臨界電圧ＶＢが異なるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄａと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅Ｖｄｂは、夫々、第２臨界電圧ＶＡより高電圧（Ｖｄａ＞ＶＡ）であるという条件と、第１臨界電圧ＶＢより高電圧（Ｖｄｂ＞ＶＢ）である必要があるという条件を満たす限りにおいて、同じ電圧に設定することが可能である
次に、負荷抵抗特性可変回路１４の具体的な回路構成について、図１８及び図１９を参照して説明する。図１８は、書き換え対象の選択メモリセルの可変抵抗素子２１と負荷回路と電圧スイッチ回路１７の関係を模式的に示す。図１８では、負荷回路は、電圧スイッチ回路１７からの電圧パルスが印加される回路の内の選択メモリセルを除く全ての回路として扱うことができ、ワード線デコーダ１２とビット線デコーダ１３と負荷抵抗特性可変回路１４、及び、選択ワード線や選択ビット線等の信号配線の寄生抵抗を含む。従って、その負荷抵抗特性は、選択メモリセルを除く全ての回路の合成回路の電流電圧特性として規定される。図１８に示す例では、電圧スイッチ回路１７からビット線デコーダ１３を介して選択ビット線に接地電圧Ｖｓｓが印加され、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して選択ワード線に書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅが印加される。書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅは電圧パルスとして選択ワード線に印加されるが、そのパルス幅（印加時間）は、書き込み用電圧Ｖｐｐまたは消去用電圧Ｖｅｅを供給する電圧スイッチ回路１７側、或いは、当該電圧を供給される負荷抵抗特性可変回路１４またはワード線デコーダ１２側において、制御回路からの制御により調整される。
図１９（Ａ）〜（Ｅ）に、負荷抵抗特性可変回路１４の回路構成例を５例示す。図１９（Ａ）は、常時オン状態のＰ型ＭＯＳＦＥＴ３１とオンオフが制御信号Ｓｃ１によって切り換え可能なＰ型ＭＯＳＦＥＴ３２の並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３１とＰ型ＭＯＳＦＥＴ３２を同じサイズに設定すると、制御信号Ｓｃ１によって、図１７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。尚、常時オン状態のＰ型ＭＯＳＦＥＴ３１に代えて、線形或いは非線形な抵抗特性の抵抗素子または電圧極性に合わせたダイオードを用いても、Ｐ型ＭＯＳＦＥＴ３２のオンオフによって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路１４を実現できる。
図１９（Ｂ）は、オンオフが２つの制御信号Ｓｃ２，Ｓｃ３によって切り換え可能なＰ型ＭＯＳＦＥＴ３３，３４の並列接続によって構成された負荷抵抗特性可変回路１４を示す。Ｐ型ＭＯＳＦＥＴ３３，３４は一方がオンの時に他方がオフとなるように制御される。図１９（Ｂ）に示す例では、Ｐ型ＭＯＳＦＥＴ３３，３４の夫々のゲート幅等を異ならせることで、図１７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。また、Ｐ型ＭＯＳＦＥＴ３３，３４を同じサイズとして、夫々或いは何れか一方に対し直列に異なる抵抗値の抵抗成分を付加するようにしても構わない。
図１９（Ｃ）は、１つの制御信号Ｓｃ４でゲート電圧を多段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３５で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ４として、Ｐ型ＭＯＳＦＥＴ３５をオフにする１つの信号レベルと、Ｐ型ＭＯＳＦＥＴ３５をオンにする２つの信号レベルを出力可能に構成し、Ｐ型ＭＯＳＦＥＴ３５をオンにする２つの信号レベルを切り換えることで、図１７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。
図１９（Ｄ）は、２つの制御信号Ｓｃ５，Ｓｃ６でゲート電圧とバックゲート（基板）電圧を夫々２段階に制御可能な１つのＰ型ＭＯＳＦＥＴ３６で構成された負荷抵抗特性可変回路１４を示す。制御信号Ｓｃ５でＰ型ＭＯＳＦＥＴ３６のオンオフを制御し、制御信号Ｓｃ６でＰ型ＭＯＳＦＥＴ３６のバックゲート電圧を調整して閾値電圧を変化させる。Ｐ型ＭＯＳＦＥＴ３６をオンにした状態で、バックゲート電圧により閾値電圧を高低２通りに切り換えることで、図１７（Ａ）に示すような負荷抵抗特性の切り換えが可能となる。
図１９（Ｅ）は、１つの制御信号Ｓｃ７でゲート電圧を多段階に制御可能な１つの抵抗制御素子３７で構成された負荷抵抗特性可変回路１４を示す。抵抗制御素子３７としては、ＭＯＳＦＥＴ以外で構成されるトランスファゲートや単チャンネルトランジスタ等で構成されるものを利用する。制御信号Ｓｃ７の信号レベルを切り換えることで、負荷抵抗特性の切り換えが可能となる。
尚、上述の実施形態では、図１及び図１８に示すように、負荷抵抗特性可変回路１４を電圧スイッチ回路１７とワード線デコーダ１２の間に設けて、電圧スイッチ回路１７から負荷抵抗特性可変回路１４に対して同じ電圧極性の書き込み用電圧Ｖｐｐ及び消去用電圧Ｖｅｅを印加する場合を説明したが、負荷抵抗特性可変回路１４はこの構成例に限定されるものではなく、例えば、ワード線デコーダ１２の内部、ワード線デコーダ１２とメモリセルアレイ１１の間、ビット線デコーダ１３とメモリセルアレイ１１の間、ビット線デコーダ１３の内部、ビット線デコーダ１３と電圧スイッチ回路１７の間、或いは、電圧スイッチ回路１７の内部に設けるようにしても構わない。また、負荷抵抗特性可変回路１４をワード線デコーダ１２の内部、或いは、ビット線デコーダ１３の内部に設ける場合は、ワード線デコーダ１２やビット線デコーダ１３を構成するワード線選択用トランジスタやビット線選択用トランジスタと負荷抵抗特性可変回路１４を同じトランジスタで構成するようにしても構わない。更に、負荷抵抗特性可変回路１４は、１箇所ではなく、複数箇所に分散して形成されてもよい。
また、負荷抵抗特性可変回路１４を、ＭＯＳＦＥＴを用いて構成する場合は、その形成個所や書き込み用電圧Ｖｐｐ及び消去用電圧Ｖｅｅの電圧極性に応じて、Ｐ型ＭＯＳＦＥＴの使用に代えて、Ｎ型ＭＯＳＦＥＴを使用するようにしてもよい。
次に、本発明装置のメモリセルの書き込み動作について説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合を書き込み動作として説明する。
先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き込み対象のメモリセルへの書き込み動作を指示されると、電圧スイッチ回路１７を活性化し、書き込み動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路１７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐを、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給し、書き込み用電圧Ｖｐｐの２分の１の電圧の書き込み抑止電圧Ｖｐｐ／２をワード線デコーダ１２とビット線デコーダ１３に供給し、接地電圧Ｖｓｓをビット線デコーダ１３に供給する。また、制御回路１６は、負荷抵抗特性可変回路１４を書き込み動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより低抵抗となるように制御する。この結果、書き込み用電圧Ｖｐｐを上述の第１臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して書き込み用電圧Ｖｐｐから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧Ｖｓｓからビット線デコーダ１３での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧以上の電圧が印加され、抵抗特性が低抵抗状態から高抵抗状態に遷移して書き込みが完了する。このとき、可変抵抗素子が高抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が高くなって、負荷回路を流れる電流が減少して負荷回路での電圧降下が低下するため、高抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は上昇するが、負荷抵抗特性可変回路１４の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第２閾値電圧よりも低い電圧状態において安定して高抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して高抵抗状態を維持することができる。
また、非選択ワード線には、ワード線デコーダ１２を介して書き込み抑止電圧Ｖｐｐ／２からワード線デコーダ１２での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ１３を介して書き込み抑止電圧Ｖｐｐ／２からビット線デコーダ１３での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセルには、書き込み抑止電圧Ｖｐｐ／２からワード線デコーダ１２とビット線デコーダ１３の電圧降下分を差し引いた電圧が印加される。従って、少なくとも書き込み抑止電圧Ｖｐｐ／２が、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第１閾値電圧より低くなるように、書き込み用電圧Ｖｐｐを設定しておくことで、非選択メモリセルに対する不要な書き込み動作を防止することができる。
次に、本発明装置のメモリセルの消去動作について説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合を消去動作として説明する。
先ず、制御回路１６は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される消去対象のメモリセルへの消去動作を指示されると、電圧スイッチ回路１７を活性化し、消去動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スイッチ回路１７は、図示しない電圧発生回路で生成された書き込み用電圧Ｖｐｐと同極性の消去用電圧Ｖｅｅを、負荷抵抗特性可変回路１４を介してワード線デコーダ１２に供給し、消去用電圧Ｖｅｅの２分の１の電圧の消去抑止電圧Ｖｅｅ／２をワード線デコーダ１２とビット線デコーダ１３に供給し、接地電圧Ｖｓｓをビット線デコーダ１３に供給する。また、制御回路１６は、負荷抵抗特性可変回路１４を消去動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより高抵抗となるように制御する。この結果、消去用電圧Ｖｅｅを上述の第２臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路１４とワード線デコーダ１２を介して消去用電圧Ｖｅｅから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧Ｖｓｓからビット線デコーダ１３での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧以上の電圧が印加され、抵抗特性が高抵抗状態から低抵抗状態に遷移して消去が完了する。このとき、可変抵抗素子が低抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が低くなって、負荷回路を流れる電流が増大して負荷回路での電圧降下が増大するため、低抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は低下するが、負荷抵抗特性可変回路１４の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第１閾値電圧よりも低い電圧状態において安定して低抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して低抵抗状態を維持することができる。
また、非選択ワード線には、ワード線デコーダ１２を介して消去抑止電圧Ｖｅｅ／２からワード線デコーダ１２での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ１３を介して消去抑止電圧Ｖｅｅ／２からビット線デコーダ１３での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセルには、消去抑止電圧Ｖｅｅ／２からワード線デコーダ１２とビット線デコーダ１３の電圧降下分を差し引いた電圧が印加される。従って、少なくとも消去抑止電圧Ｖｅｅ／２が、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第２閾値電圧より低くなるように、消去用電圧Ｖｅｅを設定しておくことで、非選択メモリセルに対する不要な消去動作を防止すことができる。
尚、第２臨界電圧ＶＡと第１臨界電圧ＶＢは異なる電圧値となるが、本実施形態では、上述の理由から、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅを同電圧に設定することが可能である。また、書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅの電圧パルスのパルス幅は、何れも短いパルス幅、例えば、１００ｎｓ以下に設定でき、両パルス幅を同じ長さにすることもできる。これにより、負荷抵抗特性可変回路１４の負荷抵抗特性の切り換え制御だけで、書き込み動作と消去動作の区別を制御でき、回路構成の大幅な簡単化が図れる。
本発明装置のメモリセルの読み出し動作は、従来のモノポーラスイッチング動作やバイポーラスイッチング動作で書き換えられたメモリセルに対する公知の読み出し動作が利用可能である。また、読み出し動作は、本発明の本旨ではないので詳細な説明は省略する。
上述したように、本発明装置によれば、負荷回路の負荷抵抗特性が２つの異なる負荷抵抗特性間で切り換え可能で、且つ、書き換え対象の可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合と高抵抗状態から低抵抗状態に遷移する場合で、２つの負荷抵抗特性が選択的に切り換え可能に構成されているため、可変抵抗素子の素子構造の対称性の如何、電圧印加時間の長短、或いは、印加電圧の極性に関係なく、本願発明者等の新知見である可変抵抗素子として安定したスイッチング動作を行うための２つの条件、即ち、１）可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加すること、２）可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加することを個別に満足する負荷抵抗特性の設定が可能となり、可変抵抗素子の抵抗特性の高抵抗状態と低抵抗状態の相互間で安定したスイッチング動作が実現される。
そして、特にバイポーラスイッチング特性を示す可変抵抗素子に対して負荷抵抗の切り換えを行うことでモノポーラスイッチング動作を実現させる際には、負荷抵抗を考慮しない状態の下で、低抵抗状態から高抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第１閾値電圧が、高抵抗状態から低抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第２閾値電圧よりも小さい側の極性を示す電圧を可変抵抗素子の両端に印加して負荷抵抗の切換制御を行うことでモノポーラスイッチング動作を実現させることができる。
［本発明装置の製造方法］
次に、本発明装置の製造方法について、図面を参照して説明する。
〈第１実施形態〉
本発明装置の製造方法に係る第１実施形態（以下、適宜「本実施形態」と称する）につき、図２０〜図３６の各図を参照して説明する。図２０は、本実施形態で形成されるメモリセルの概略構成図であり、図２１はメモリセルの平面図である。本実施形態で製造される本発明装置は、タングステン（Ｗ）および密着層ＴｉＮからなる第１の配線、バリアメタルＴｉＮ、抵抗低下層ＴｉＮ型多結晶（ポリ）シリコン、下部電極ＴｉＮ、可変抵抗体であるＴｉＯｘＮｙからなるメモリセル部、上部電極およびタングステンからなる第２の配線から構成される。又、図２２〜図３２は本実施形態の製造方法を工程順に示したものである。図２２〜図３２において各図（ａ）は、図２０のＸ−Ｘ’に沿った垂直断面図を、各図（ｂ） は、図２０のＹ−Ｙ’に沿った垂直断面図を夫々示したものである。尚、図２０で示している図は簡略化のため単一のメモリセルを示しているが、実際はＸ方向およびＹ方向に周期的に若しくは非周期的にメモリセルが配置されているものである。
又、以下の各図は、断面構造を模式的に図示したものであり、図面上の縮尺と実際の構造の寸法の縮尺とは必ずしも一致するものではない。第２実施形態以下においても同様とする。
又、以下で記載する膜圧等の寸法、濃度、温度等の条件はあくまで一例であって、これらの値に限定されるものではない。以下の各実施形態においても同様とする。
尚、本実施形態では、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。
まず、図２２に示すように、第１の配線となるタングステン５３をシリコン等の基板上に覆われたＳｉＯ２等の絶縁膜５１上に、ＴｉＮ等で構成される密着層５２を介して形成する。本実施形態では第１の配線としてタングステンを使用しているが、これに限定されるものではなく、Ｔｉ、Ｃｕ、Ｃｏ、Ｔａのなどの遷移金属やタングステンを含めたこれら金属の合金、又は導電性を示す酸化物や窒化物などを使用しても良い。又、本実施形態では密着層５２としてＴｉＮを使用しているが、これに限定されるものではなくＴａＮやＴｉＷなどを用いても良い。これらＴｉＮおよびＷの形成方法は公知の方法、例えばＣＶＤ（Chemical Vapor Deposition）法やスパッタリング法などを利用して形成する。密着層５２のＴｉＮの膜厚は３０ｎｍ程度、第１の配線５３のタングステンの膜厚は２００ｎｍ程度とする。尚、密着層５２は、第１の配線５３で利用される金属の種類に応じて堆積するものとすれば良く、必ずしも必要であるという訳ではない。
次に、図２３に示すように、これらの積層構造を第１の配線となるように公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このときの配線幅および配線間は２５０ｎｍとしてある。
次に、図２４に示すように、ＳｉＯ２等からなる絶縁膜５４を第１の配線上および配線間に形成する。このＳｉＯ２はプラズマＣＶＤ法やＨＤＰ（High Density Plasma）ＣＶＤ法になどによって形成される。ＳｉＯ２の形成膜厚は、後のＣＭＰ（Chemical Mechanical Polishing）工程で研磨することにより平坦化を行うため、少なくとも第１の配線の厚さより厚くする必要がある。本実施形態ではＳｉＯ２を４００ｎｍ程度形成するものとする。
次に、図２５に示すように、第１の配線５３上のＳｉＯ２を除去し、かつ平坦化するために、公知のＣＭＰ法によりＳｉＯ２を研磨する。第１の配線５３上のＳｉＯ２を完全に除去してタングステンの表面を露出させる必要があるため、タングステンも同時に研磨されるがＳｉＯ２のタングステンに対する研磨レ−トは十分に高いため（約１０以上）、タングステンが研磨される膜厚はタングステンの形成膜厚より十分に小さい。
尚、第１の配線５３の形成方法は、上述した方法に限定されるものではなく、いわゆる公知のダマシンプロセスを用いて形成しても良い。
次に、図２６に示すように、メモリセル部の形成を行う。まずバリアメタル５５としてＴｉＮおよび抵抗低下層５６としてＴｉをそれぞれ３０ｎｍ、１０ｎｍ形成する。バリアメタル５５はこの上層に形成されるポリシリコンと第１の配線のタングステンの反応を防ぐために、また抵抗低下層５６は上に形成されるポリシリコンとの間の接触抵抗を低減させる目的のために形成される。本実施形態ではバリアメタル５５としてＴｉＮを使用しているが、これに限定されるものではなくＴａＮやＴｉＷなどを使用しても良い。また本実施形態では抵抗低下層５６としてＴｉを使用しているが、これに限定されるものではなくＣｏやＮｉなどを使用しても良い。
この後、更にショットキ−バリアダイオ−ドの構成要素であるＮ型ポリシリコン５７を公知のＬＰ（Low Pressure）ＣＶＤ法を使用して形成する。この方法はポリシリコン成膜中にＮ型となるド−パント、例えばＰＨ３を混入させてＮ型ポリシリコンを形成する方法であるが、その他の方法、例えば固相拡散法やイオン注入を利用してＮ型化する方法などを使用しても良い。又、アモルファス層を形成した後に熱処理を加えることで多結晶化する方法を用いても良い。このようにして形成されたＮ型ポリシリコン５７のド−パント濃度は５×１０１８ａｔｏｍｓ／ｃｍ３程度、膜厚は１５０ｎｍ程度である。又、本実施形態ではポリシリコンを使用しているがこれに限定されるものではなく、例えばＧｅやＧａＡｓなどの半導体材料を使用しても良い。さらにショットキ−バリアダイオ−ドの金属側電極及び可変抵抗体の下部電極５８となるＴｉＮを１００ｎｍ形成する。このＴｉＮは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。又、このＴｉＮはショットキ−バリアダイオ−ドの金属側電極と可変抵抗体の下部電極を兼ねているが、ショットキ−バリアダイオ−ドの金属側電極として比較的仕事関数の大きな別の材料、例えばＰｔ、Ｃｏ、Ｎｉなどを挿入しても良い。
次に、図２７に示すように、このショットキ−バリアダイオ−ドとなる積層構造を、公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いて柱状に加工する。このとき柱状構造物は第１の配線上に配置されるように加工され、その直径は１３０ｎｍである。
次に、図２８に示すように、ＳｉＯ２等からなる絶縁膜５９を柱状構造物上および柱状構造物間に形成する。このＳｉＯ２はプラズマＣＶＤ法やＨＤＰＣＶＤ法になどによって形成される。ＳｉＯ２の形成膜厚は、後のＣＭＰ工程でＳｉＯ２を研磨することにより平坦化を行うため、少なくとも柱状構造物の厚さ（高さ）より厚くする必要がある。本実施形態ではＳｉＯ２を５００ｎｍ程度形成している。
次に、図２９に示すように、柱状構造物上のＳｉＯ２を除去し、かつ平坦化するために、公知のＣＭＰ法によりＳｉＯ２を研磨する。柱状構造物上のＳｉＯ２を完全に除去してＴｉＮ表面を露出させる必要があるため、柱状構造物の最上層に位置するＴｉＮも同時に研磨されるが、ＳｉＯ２のＴｉＮに対する研磨レ−トは十分に高いため（約１０以上）、ＴｉＮが研磨される膜厚は形成膜厚より十分に小さい。
次に、図３０に示すように、露出したＴｉＮの表面を酸化して可変抵抗体６０となるチタン酸窒化物（以下、一例として「ＴｉＯＮ」と記載）を形成する。本実施形態においてＴｉＯＮの形成は、１０ｗｔ％のオゾンを含んだ大気圧酸素雰囲気中に基板温度３００℃で１０分間保持することにより行っている。このときのＴｉＯＮの膜厚は１０ｎｍ程度とする。ただし可変抵抗体ＴｉＯＮの形成方法は本方法に限定されるものではなく、オゾン濃度５〜１００ｗｔ％、基板温度２５０〜５００℃の範囲内で変えることができる。又、別の手法として減圧酸素雰囲気中や酸素プラズマ雰囲気中での熱処理や酸化性のある薬液による酸化方法等を用いることも可能である。
次に、図３１に示すように、第２の配線層の密着層６１となるＴｉＮおよび第２の配線層６２となるタングステンを堆積する。この密着層６１は第２の配線層６２の密着層としてだけではなく可変抵抗体の上部電極として機能する。第２の配線層６２は本実施形態では第１の配線と同様にタングステンを使用しているが、これに限定されるものではなく、Ｔｉ、Ｃｕ、Ｃｏ、Ｔａのなどの遷移金属やタングステンを含めたこれら金属の合金、又は導電性を示す酸化物や窒化物等を使用しても良い。
次に、図３２に示すように、これらの積層構造を第２の配線となるように公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このとき第２の配線はメモリセル部を構成する柱状構造物の直上に配置される必要がある。又、このときの配線幅及び配線間は２５０ｎｍ程度とする。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現することができる。
上記のように形成されたメモリセルを、図３３に示すように、上層の配線層上（本実施形態の場合、第２の配線上）に構築する工程を繰り返すことで、３次元的なメモリアレイが構築でき、高集積化された可変抵抗素子を有する半導体記憶装置を製造できる。
又、本実施形態の変型例として、図３４に示すように、Ｎ型ポリシリコン５７と下部電極５８が接する一部分にＰ型ポリシリコン６３を挿入することができる。このようなＰ型ポリシリコン６３の形成方法は、上述したメモリセル部となる柱状構造物の形成後（図２７に示される工程の後）、斜め方向からボロン等をイオン注入することにより達成できる。図３４に示されるような構造を形成することで、ショットキ−バリアダイオ−ドに逆方向電圧が印加された場合、ＰＮ接合からの空乏層の広がりにより逆方向の電流が通常のショットキ−バリアダイオ−ドの場合と比較して減少させることができ、より回り込み電流の少ない良好なデバイス特性が得られる。
又、本実施形態における更に別の変型例として、図３５に示すように、Ｎ型ポリシリコン５７と下部電極５８の間にＰ型ポリシリコン６４を挿入することができる。Ｐ型ポリシリコン６４の形成方法はＮ型ポリシリコン形成と同様にＬＰＣＶＤ法によって形成できる。このようにするとショットキ−バリアダイオ−ドの代わりにＰＮ接合ダイオ−ドがメモリセル部に形成されるので、より回り込み電流の少ない良好なデバイス特性が得られる。
上述の実施形態では、単独でバイポーラスイッチング特性を示す可変抵抗素子を備えるメモリセルを製造する場合につき、説明を行ったが、例えば、単独ではバイポーラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、ポリシリコン５７をＮ型或いはＰ型の何れの導電型にもすることができる。この場合、図３６に示すように、下部電極６５をＣｕとし、可変抵抗体６６をＣｕを酸化することで得られるＣｕＯとし、上部電極６７をＴｉ、Ｔａ、Ｗ等とすればよい。
尚、このとき、ポリシリコン５７をＮ型ポリシリコンとする場合には、下部電極６５とＮ型ポリシリコン５７との間に、Ｎ型ポリシリコン５７とショットキーバリアダイオードを構成するための電極として、比較的仕事関数の大きいＰｔ、Ｃｏ、Ｎｉ等の金属電極６８を挿入する必要がある。逆に、ポリシリコン５７をＰ型ポリシリコンとする場合には、下部電極６５とＰ型ポリシリコン５７との間に、Ｐ型ポリシリコン５７とショットキーバリアダイオードを構成するための電極として比較的仕事関数の小さいＴｉ、Ｔａ、Ｗ等の金属電極６８を挿入する必要がある。
〈第２実施形態〉
本発明装置の製造方法に係る第２実施形態（以下、適宜「本実施形態」と称する）につき、図３７〜図４９の各図を参照して説明する。図３７は、本実施形態で形成されるメモリセルの概略構成図であり、図３８はメモリセルの平面図である。本実施形態で製造される本発明装置は、Ｐ型シリコン基板内に形成されたＮ＋層およびＮ−層からなる第１の配線層、下部電極ＴｉＮおよび可変抵抗体であるＴｉＯＮからなるメモリセル部、上部電極と密着層であるＴｉＮとＷからなる第２の配線から構成される。又、図３９〜図４６は本実施形態の製造方法を工程順に示したものである。図３９〜図４６において各図（ａ）は、図３８のＸ−Ｘ’に沿った垂直断面図を、各図（ｂ）は、図３８のＹ−Ｙ’に沿った垂直断面図をそれぞれ示したものである。尚、本実施形態でも、第１実施形態と同様、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。
まず、図３９に示すように、Ｐ型シリコン基板７１内に公知の技術、例えばイオン注入を使用してＮ＋層７２、Ｎ−層７３を形成する。このときのＮ＋層のド−パント濃度は５×１０２０ａｔｏｍｓ／ｃｍ３、Ｎ−層のド−パント濃度は１×１０１７ａｔｏｍｓ／ｃｍ３である。Ｎ＋層７２は第１の配線層となるため抵抗が十分小さい必要があり、他方、Ｎ−層７３は可変抵抗体の下部電極となるＴｉＮ膜との接触において、ショットキ−接合が形成される必要があるため上記値に設定してある。
次に、図４０に示すように、公知の素子分離手法を用いて素子分離領域７４を設け、Ｎ＋層７２及びＮ−層７３をライン状に形成する。このように得られたＮ＋層７２及びＮ−層２３は第１の配線として機能する。
次に、図４１に示すように、ショットキ−バリアダイオ−ドの金属側電極および可変抵抗体の下部電極７５となるＴｉＮを形成する。このときＴｉＮの形成方法は公知の方法、例えばスパッタリング法やＣＶＤ法を使用して形成する。又、このときの膜厚はこのＴｉＮは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。さらに公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。
次に、図４２に示すように、ＳｉＯ２からなる絶縁膜７６をＴｉＮ上およびＴｉＮ間に形成する。このＳｉＯ２はプラズマＣＶＤ法やＨＤＰＣＶＤ法になどによって形成される。ＳｉＯ２の形成膜厚は、後のＣＭＰ工程でＳｉＯ２を研磨することにより平坦化を行うため、少なくとも下部電極７５の厚さ（高さ）より厚くする必要がある。本実施形態ではＳｉＯ２を３００ｎｍ程度堆積するものとする。
次に、図４３に示すように、下部電極７５上のＳｉＯ２を除去し、かつ平坦化するために、公知のＣＭＰ法によりＳｉＯ２を研磨する。ＴｉＮ上のＳｉＯ２を完全に除去してＴｉＮ表面を露出させる必要があるためＴｉＮ自体も同時に研磨されるがＳｉＯ２のＴｉＮに対する研磨レ−トは十分に高いため（約１０以上）、ＴｉＮが研磨される膜厚は形成膜厚より十分に小さい。
次に、図４４に示すように、露出したＴｉＮの表面を酸化して可変抵抗体７７であるＴｉＯＮを形成する。本実施形態において可変抵抗体の形成は、１０ｗｔ％のオゾンを含んだ大気圧酸素雰囲気中に基板温度３００℃で１０分間保持することにより行っている。このときの可変抵抗体の膜厚は１０ｎｍである。ただし可変抵抗体の形成方法は本方法に限定されるものではなく、オゾン濃度５〜１００ｗｔ％、基板温度２５０〜５００℃の範囲内で変えることができる。また別の手法として減圧酸素雰囲気中や酸素プラズマ雰囲気中での熱処理や酸化性のある薬液による酸化方法などがある。
次に、図４５に示すように、第２の配線層の密着層７８となるＴｉＮおよび第２の配線層７９となるタングステンを形成する。この密着層７８は第２の配線層７９の密着層としてだけではなく可変抵抗体の上部電極として機能する。第２の配線層は本実施形態ではタングステンを使用しているが、これに限定されるものではなく、Ｔｉ、Ｃｕ、Ｃｏ、Ｔａのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良い。
次に、図４６に示すように、これらの積層構造を第２の配線となるように公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。第２の配線層の加工時は可変抵抗体７７および下部電極７６まで加工する。このように加工した場合は可変抵抗体は矩形状になる。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現する。
以上、本実施形態を実現するための製造方法を述べてきたが、本実施形態と第１実施形態とを組み合わせることで図４７に示すような３次元的なメモリアレイの構築が可能となる。
又、本実施形態の変型例として、図４８に示すように、Ｎ−層７３の代わりにＰ層８０を形成するものとしても良い。Ｐ層８０の形成方法はＮ＋層と形成と同様にイオン注入法によって形成できる。このようにするとショットキ−バリアダイオ−ドの代わりにＰＮ接合ダイオ−ドが形成されるので、より回り込み電流の少ない良好なデバイス特性が得られる。
尚、上述の実施形態では、単独でバイポーラスイッチング特性を示す可変抵抗素子を備えるメモリセルを製造する場合につき、説明を行ったが、例えば、単独ではバイポーラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、図４９に示すように、下部電極８２をＣｕとし、可変抵抗体８３をＣｕを酸化することで得られるＣｕＯとし、上部電極８４をＴｉ、Ｔａ、Ｗ等とすれば良く、更にこの場合、下部電極８２とＮ−層７３との間に、ショットキーバリアダイオードを構成するための金属電極として、比較的仕事関数の大きいＰｔ、Ｃｏ、Ｎｉ等の金属電極８１を挿入する必要がある。又、上記のメモリセルの場合は、シリコン基板及び注入イオンの導電型を反転させることも可能であり、この場合は、下部電極８２とＮ−層７３との間に、ショットキーバリアダイオードを構成するための金属電極として、比較的仕事関数の小さいＴｉ、Ｔａ、Ｗ等の金属電極８１を挿入する必要がある。
（第３実施形態）
本発明装置の製造方法に係る第３実施形態（以下、適宜「本実施形態」と称する）につき、図５０〜図６０の各図を参照して説明する。図５０は、本実施形態で形成されるメモリセルの概略構成図であり、図５１はメモリセルの平面図である。本実施形態で製造される本発明装置は、Ｗ及び密着層ＴｉＮからなる第１の配線、バリアメタルＴｉＮ、抵抗低下層ＴｉＮ型ポリシリコン、下部電極ＴｉＮ、可変抵抗体であるＴｉＯＮからなるメモリセル部、上部電極と密着層、Ｗからなる第２の配線から構成される。また図５２〜図５８は本実施形態の製造方法を工程順に示したものである。図５２〜図５８において各図（ａ）は、図５１のＸ−Ｘ’に沿った垂直断面図を、各図（ｂ）は、図５１のＹ−Ｙ’に沿った垂直断面図をそれぞれ示したものである。尚、図５０で示している図は簡略化のため単一のメモリセルを示しているが、実際はＸ方向およびＹ方向に周期的に若しくは非周期的にメモリセルが配置されているものである。
尚、以下においても、第１実施形態と同様、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。
まず、図５２に示すように、第１の配線となるタングステン９３をシリコン等の基板上に覆われたＳｉＯ２等の絶縁膜９１上にＴｉＮ等で構成される密着層９２を介して形成する。形成する。本実施形態では第１の配線としてタングステンを使用しているが、これに限定されるものではなく、Ｔｉ、Ｃｕ、Ｃｏ、Ｔａのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良い。ま又、本実施形態では密着層９２としてＴｉＮを使用しているが、これに限定されるものではなくＴａＮやＴｉＷなどを用いても良い。これら密着層ＴｉＮ９２および第１の配線のタングステン９３の形成方法は公知の方法、例えばＣＶＤ法やスパッタリング法、などを利用して形成する。密着層のＴｉＮの膜厚は３０ｎｍ程度、また第１の配線のタングステンの膜厚は２００ｍｍ程度であるとする。尚、密着層９２は、第１の配線９３で利用される金属の種類に応じて堆積するものとすれば良く、必ずしも必要であるという訳ではない。
タングステン９３の形成に引き続き、メモリセル部となる部分の形成を行う。まずバリアメタル９４としてＴｉＮおよび抵抗低下層９５としてＴｉを夫々３０ｎｍ、１０ｎｍ形成する。バリアメタルはこの上に形成されるポリシリコン層と第１の配線のタングステンの反応を防ぐために、また抵抗低下層は上に形成されるポリシリコン層との間の接触抵抗を低減させる目的のために形成される。本実施形態ではバリアメタル９４としてＴｉＮを使用しているが、これに限定されるものではなくＴａＮやＴｉＷなどを使用しても良い。また本実施形態では抵抗低下層９５としてＴｉを使用しているが、これに限定されるものではなくＣｏやＮｉなどを使用しても良い。
更に、この後ショットキ−バリアダイオ−ドの構成要素であるＮ型ポリシリコン９６を公知のＬＰＣＶＤ法を使用してを形成する。この方法はポリシリコン成膜中にＮ型となるド−パント、例えばＰＨ３を混入させてＮ型ポリシリコンを形成する方法であるが、その他の方法、例えば固相拡散法やイオン注入を利用してＮ型化する方法などを使用しても良い。またアモルファス層を形成した後に熱処理を加えることで多結晶化する方法を用いても良い。このようにして形成されたＮ型ポリシリコンのド−パント濃度は５×１０１８ａｔｏｍｓ／ｃｍ３、膜厚は１５０ｎｍである。更に、ショットキ−バリアダイオ−ドの金属側電極および可変抵抗体の下部電極９７となるＴｉＮを１００ｎｍ形成する。このＴｉＮは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。このＴｉＮはショットキ−バリアダイオ−ドの金属側電極と可変抵抗体の下部電極を兼ねているが、ショットキ−バリアダイオ−ドの金属側電極として比較的仕事関数の大きな別の材料、例えばＰｔ、Ｃｏ、Ｎｉなどを挿入しても良い。
次に、図５３に示すように、これらの積層構造を第１の配線およびメモリセル部となるように公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このときの配線幅および配線間は１３０ｎｍ程度としてある。
次に、図５４に示すように、ＳｉＯ２からなる絶縁膜９８を第１の配線上および配線間に形成する。このＳｉＯ２はプラズマＣＶＤ法やＨＤＰＣＶＤ法になどによって形成される。ＳｉＯ２の形成膜厚は、後のＣＭＰ工程でＳｉＯ２を研磨することにより平坦化を行うため、少なくとも第１の配線の厚さより厚くする必要がある。本実施形態ではＳｉＯ２を７００ｎｍ程度形成している。
次に、図５５に示すように、第１の配線およびメモリセル部の上のＳｉＯ２を除去し、かつ平坦化するために、公知のＣＭＰ法によりＳｉＯ２を研磨する。第１の配線上のＳｉＯ２を完全に除去してＴｉＮ表面を露出させる必要があるためメモリセル部最上層に位置するＴｉＮも同時に研磨されるがＳｉＯ２のＴｉＮに対する研磨レ−トは十分に高いため（約１０以上）、ＴｉＮが研磨される膜厚は形成膜厚より十分に小さい。
次に、図５６に示すように、ＴｉＮの表面を酸化して可変抵抗体９９であるＴｉＯＮを形成する。本実施形態において可変抵抗の形成は、１０ｗｔ％のオゾンを含んだ大気圧酸素雰囲気中に基板温度３００℃で１０分間保持することにより行っている。このときの可変抵抗体の膜厚は１０ｎｍ程度である。ただし可変抵抗体の形成方法は本方法に限定されるものではなく、オゾン濃度５〜１００ｗｔ％、基板温度２５０〜５００℃の範囲内で変えることができる。また別の手法として減圧酸素雰囲気中や酸素プラズマ雰囲気中での熱処理や酸化性のある薬液による処理などがある。
次に、図５７に示すように、第２の配線層の密着層１００となるＴｉＮおよび第２の配線層１０１となるタングステンを形成する。この密着層１００は第２の配線層１０１の密着層としてだけではなく可変抵抗体９９の上部電極として機能する。第２の配線層は本実施形態では第１の配線と同様にタングステンを使用しているが、これに限定されるものではなく、Ｔｉ、Ｃｕ、Ｃｏ、Ｔａのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良い。
次に、図５８に示すように、これらの積層構造を第２の配線およびメモリセル部となるように公知のフォトリソグラフィ法によってパタ−ニングしたレジストをマスクとして公知のドライエッチング法を用いて加工する。このとき第１の配線上のバリアメタル９４であるＴｉＮまで加工する。このときの配線幅および配線間は１３０ｎｍ程度としてある。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現する。
上記のように形成されたメモリセルを、上層の配線層上（本実施形態の場合、第２の配線上）に構築する工程を繰り返すことで、図３３に示される構造と同様の３次元的なメモリアレイが構築でき、高集積化された可変抵抗素子を有する半導体記憶装置を製造できる。
尚、本実施形態でも、第１実施形態と同様、Ｎ型ポリシリコン９６と下部電極９７とが接する一部分にＰ型ポリシリコン１０２を斜め方向からのイオン注入によって形成するものとしても構わないし（図５９参照）、Ｎ型ポリシリコン９６と下部電極９７の間にＰ型ポリシリコン１０３を挿入する構成としても構わない（図６０参照）。
更に、第１実施形態と同様、単独ではバイポーラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、ポリシリコン９６をＮ型或いはＰ型の何れの導電型にもすることができる。この場合、下部電極９７をＣｕとし、可変抵抗体９９をＣｕを酸化することで得られるＣｕＯとし、上部電極１００をＴｉ、Ｔａ、Ｗ等とすればよい。この場合も、ポリシリコン９６の導電型に応じて、ポリシリコンと下部電極９７との間に、ショットキーバリアダイオードを構成するための金属電極を挿入するものとする。
本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能であり、特に、可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置の実現に有効である。
本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図 クロスポイント型のメモリセルアレイの部分的な構成を示す回路図 図２に示すクロスポイント型メモリセルアレイにおける可変抵抗素子のみからなるメモリセルの模式的な垂直断面図 図３に示す構造の可変抵抗素子のスイッチング特性を示す図 非対称構造を示す可変抵抗素子の電流電圧特性の一例を示す図 非対称構造を示す可変抵抗素子の抵抗特性を示す図 可変抵抗素子の負荷抵抗を介さない状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す電流電圧特性図と、負荷抵抗を介した状態で測定した場合の高抵抗状態と低抵抗状態の２つの抵抗特性を示す２種類の電流電圧特性図 非対称構造を示す可変抵抗素子の電流電圧特性の一例を示す図 本発明に係る不揮発性半導体記憶装置が備えるメモリセルの概略構成図 本発明に係る不揮発性半導体記憶装置の回路図 可変抵抗素子の電流電圧特性の一例を示す図 可変抵抗素子の構造の一例を示す図 負荷抵抗を切り換えることによる可変抵抗素子のスイッチング特性を示す図 負荷抵抗を切り換えることによる可変抵抗素子の電流電圧特性を示す図 可変抵抗素子の構造の一例を示す図 可変抵抗素子の構造の一例を示す図 負荷抵抗特性可変回路として機能するＭＯＳＦＥＴの負荷抵抗特性を示す電流電圧特性図と、ＭＯＳＦＥＴを負荷回路として介した状態で測定した場合の可変抵抗素子の高抵抗状態と低抵抗状態の２つの抵抗特性を示す２種類の電流電圧特性図 書き換え対象の選択メモリセルの可変抵抗素子と負荷回路と電圧スイッチ回路の関係を模式的に示すブロック図 負荷抵抗特性可変回路の回路構成例を示す回路図 本発明に係る不揮発性半導体記憶装置の概略構造図 本発明に係る不揮発性半導体記憶装置の概略平面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第１実施形態における製造工程を説明する概略工程断面図 本発明に係る不揮発性半導体記憶装置の概略構造図 本発明に係る不揮発性半導体記憶装置の概略平面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第２実施形態における製造工程を説明する概略工程断面図 本発明に係る不揮発性半導体記憶装置の概略構造図 本発明に係る不揮発性半導体記憶装置の概略平面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 本発明の不揮発性半導体記憶装置の第３実施形態における製造工程を説明する概略工程断面図 従来の１Ｔ１Ｒ型のメモリセルを備えるメモリセルアレイの構成例 ２端子非線形素子の電流電圧特性を示す図 １Ｄ１Ｒ型のメモリセルを備えるメモリセルアレイの構成例 上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示すグラフ 上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す別のグラフ 従来のバイポーラスイッチング動作可能な可変抵抗素子の抵抗変化特性を示すグラフ
符号の説明
１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルアレイ
１２： ワード線デコーダ
１３： ビット線デコーダ
１４： 負荷抵抗特性可変回路
１５： 読み出し回路
１６： 制御回路
１７： 電圧スイッチ回路
１８： アドレス線
１９： データ線
２０： 制御信号線
２１： 可変抵抗素子
２２： 下部電極
２３： 可変抵抗体
２４： 上部電極
３１〜３６： Ｐ型ＭＯＳＦＥＴ
３７： 抵抗制御素子
５１： 絶縁膜
５２： ＴｉＮ（密着層）
５３： タングステン（第１の配線層）
５４： 絶縁膜
５５： バリアメタル層
５６： 抵抗低下層
５７： Ｎ型ポリシリコン
５８： 下部電極
５９： 絶縁膜
６０： 可変抵抗体
６１： ＴｉＮ（密着層）
６２： タングステン（第２の配線層）
６３： Ｐ型ポリシリコン
６４： Ｐ型ポリシリコン
６５： 下部電極
６６： 可変抵抗体
６７： 上部電極
６８： 金属電極
７１： Ｐ型シリコン基板
７２： Ｎ＋層
７３： Ｎ−層
７４： 素子分離領域
７５： 下部電極
７６： 絶縁膜
７７： 可変抵抗体
７８： ＴｉＮ（密着層）
７９： タングステン（第２の配線層）
８０： Ｐ層
８１： 金属電極
８２： 下部電極
８３： 可変抵抗体
８４： 上部電極
９１： 絶縁膜
９２： ＴｉＮ（密着層）
９３： タングステン（第１の配線層）
９４： バリアメタル層
９５： 抵抗低下層
９６： Ｎ型ポリシリコン
９７： 下部電極
９８： 絶縁膜
９９： 可変抵抗体
１００： ＴｉＮ（密着層）
１０１： タングステン（第２の配線層）
ＢＬ０〜ＢＬ３： ビット線
ＣＡ９０： メモリセルアレイ
Ｄ： ダイオード
Ｍ、ＭＣ１１： メモリセル
Ｒ、ｒ： 内部抵抗
Ｒｃ： 内部抵抗
Ｒｖ： 可変抵抗
Ｒｚ： 負荷抵抗
Ｒ１１： 可変抵抗素子
Ｓｃ１〜Ｓｃ７： 制御信号
ＳＬ： ソース線
Ｔｒ１１： 選択トランジスタ
Ｖｃｃ： 供給電圧（電源電圧）
Ｖｅｅ： 消去用電圧
Ｖｅｅ／２： 消去抑止電圧
Ｖｐｐ： 書き込み用電圧
Ｖｐｐ／２： 書き込み抑止電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
ＷＬ０〜ＷＬ３： ワード線

Claims (6)

  1. 両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能である２端子構造の可変抵抗素子を有するメモリセルと、
    前記可変抵抗素子の一方の端子に直列に接続され、電流電圧特性で規定される負荷抵抗特性を第１負荷抵抗特性と当該第１負荷抵抗特性より高抵抗な第２負荷抵抗特性との間で切換可能に構成される負荷回路と、
    前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、
    前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の両端への電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な構成であり、
    前記可変抵抗素子が、
    一端子を基準とした場合の他端子に対する印加電圧の正負の極性が第１極性である場合には、低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第１閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第２閾値電圧より小さく、前記印加電圧の正負の極性が前記第１極性とは異なる第２極性である場合には、前記第１閾値電圧が前記第２閾値電圧より大きい非対称な抵抗特性を示し、
    前記負荷回路が、
    前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第１書き換え動作時には前記負荷抵抗特性が前記第１負荷抵抗特性を示し、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる第２書き換え動作時には前記負荷抵抗特性が前記第２負荷抵抗特性を示すように切り換えられ、
    前記電圧発生回路が、
    前記第１書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第１閾値電圧以上の前記第１極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第１書き換え電圧を印加し、
    前記第２書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第２閾値電圧以上の前記第１極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第２書き換え電圧を印加することを特徴とする不揮発性半導体記憶装置。
  2. 前記可変抵抗素子が、第１電極と第２電極の間に可変抵抗体を挟持してなる３層構造体を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記メモリセルが、前記可変抵抗素子と直列に接続する整流素子を有し、
    前記整流素子が、前記可変抵抗素子の両端に前記第１極性の電圧が印加された場合に順方向バイアスを構成することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１極性が正極性である場合には、前記下部電極の下層に接触して形成されるＮ型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成され、
    前記第１極性が負極性である場合には、前記下部電極の下層に接触して形成されるＰ型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第１極性が正極性である場合には、前記Ｎ型多結晶半導体に対して前記下部電極との接触領域の一部にＰ型の不純物が注入されており、
    前記第１極性が負極性である場合には、前記Ｐ型多結晶半導体に対して前記下部電極との接触領域の一部にＮ型の不純物が注入されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記第１極性が正極性である場合には、前記下部電極の下層に接触して形成されるＰ型の上部多結晶半導体と、当該上部多結晶半導体の下層に接触して形成されるＮ型の下部多結晶半導体とでＰＮ接合ダイオードが構成され、
    前記第１極性が負極性である場合には、前記下部電極の下層に接触して形成されるＮ型の上部多結晶半導体と、当該上部多結晶半導体の下層に接触して形成されるＰ型の下部多結晶半導体とでＰＮ接合ダイオードが構成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
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Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009057275A1 (ja) * 2007-10-29 2009-05-07 Panasonic Corporation 不揮発性記憶装置および不揮発性データ記録メディア
JP2009130344A (ja) * 2007-11-28 2009-06-11 Sony Corp 記憶素子および記憶装置
JP2010146612A (ja) * 2008-12-16 2010-07-01 Sharp Corp 不揮発性半導体装置及びその負荷抵抗の温度補償回路
JP2010527151A (ja) * 2007-05-09 2010-08-05 インターモレキュラー， インコーポレイテッド 抵抗性スイッチング不揮発性メモリ要素
JP2011040633A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 半導体記憶装置
JP2011091329A (ja) * 2009-10-26 2011-05-06 Nec Corp 抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法
JP2012023374A (ja) * 2010-07-13 2012-02-02 Crossbar Inc 二端子抵抗性スイッチングデバイス構造及びその製造方法
US8125817B2 (en) 2008-12-18 2012-02-28 Panasonic Corporation Nonvolatile storage device and method for writing into the same
WO2012049865A1 (en) * 2010-10-14 2012-04-19 Kabushiki Kaisha Toshiba Nonvolatile variable resistance element and method of manufacturing the nonvolatile variable resistance element
US8441839B2 (en) 2010-06-03 2013-05-14 Panasonic Corporation Cross point variable resistance nonvolatile memory device
JP2013532378A (ja) * 2010-06-11 2013-08-15 クロスバー， インコーポレイテッド メモリー素子に関する柱状構造及び方法
CN101393769B (zh) * 2008-10-23 2013-10-16 复旦大学 电阻存储器的激活操作方法
TWI420523B (zh) * 2008-10-10 2013-12-21 Toshiba Kk 半導體記憶裝置
KR101625892B1 (ko) * 2008-12-31 2016-05-31 샌디스크 테크놀로지스 엘엘씨 기둥 구조를 위한 저항 특징부와 제거 가능한 스페이서 피치 더블링 패터닝 방법
US9412789B1 (en) 2010-08-23 2016-08-09 Crossbar, Inc. Stackable non-volatile resistive switching memory device and method of fabricating the same
US9543359B2 (en) 2011-05-31 2017-01-10 Crossbar, Inc. Switching device having a non-linear element
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9590013B2 (en) 2010-08-23 2017-03-07 Crossbar, Inc. Device switching using layered device structure
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9601690B1 (en) 2011-06-30 2017-03-21 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9633723B2 (en) 2011-06-23 2017-04-25 Crossbar, Inc. High operating speed resistive random access memory
US9673255B2 (en) 2012-04-05 2017-06-06 Crossbar, Inc. Resistive memory device and fabrication methods
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9735358B2 (en) 2012-08-14 2017-08-15 Crossbar, Inc. Noble metal / non-noble metal electrode for RRAM applications
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9755143B2 (en) 2010-07-13 2017-09-05 Crossbar, Inc. On/off ratio for nonvolatile memory device and method
US9793474B2 (en) 2012-04-20 2017-10-17 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139409B2 (en) 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
JP4221031B2 (ja) * 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JPWO2009145308A1 (ja) * 2008-05-30 2011-10-20 日本電気株式会社 半導体装置、素子再生回路および素子再生方法
US9385314B2 (en) 2008-08-12 2016-07-05 Industrial Technology Research Institute Memory cell of resistive random access memory and manufacturing method thereof
WO2010026624A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置の製造方法
KR101127236B1 (ko) * 2008-12-29 2012-03-29 주식회사 하이닉스반도체 저항성 메모리 소자의 제조 방법
US8114765B2 (en) 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
EP3273444A1 (de) * 2009-05-29 2018-01-24 Forschungszentrum Jülich GmbH Speicherelement, stapelung, speichermatrix und verfahren zum betreiben
WO2010136056A1 (en) * 2009-05-29 2010-12-02 Rheinisch-Wetfälische Technische Hochschule Aachen Resistive storage cell, crossbar array circuit, resistive random access memory device and read-out-method
JP2011066337A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
WO2011043448A1 (ja) * 2009-10-09 2011-04-14 日本電気株式会社 半導体装置及びその製造方法
WO2011071009A1 (ja) 2009-12-08 2011-06-16 日本電気株式会社 電気化学反応を利用した抵抗変化素子及びその製造方法
JP5016699B2 (ja) * 2009-12-16 2012-09-05 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
CN102742162B (zh) * 2010-05-11 2015-03-25 松下电器产业株式会社 驱动非易失性逻辑电路的方法
CN102270654B (zh) * 2010-06-03 2013-10-16 北京大学 阻变随机访问存储器件及其制造和操作方法
JP5186634B2 (ja) * 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
WO2012032775A1 (ja) * 2010-09-07 2012-03-15 パナソニック株式会社 抵抗変化型不揮発性記憶装置の検査方法および抵抗変化型不揮発性記憶装置
JP2012064277A (ja) * 2010-09-17 2012-03-29 Sharp Corp 不揮発性半導体記憶装置
JP5149358B2 (ja) * 2010-09-24 2013-02-20 シャープ株式会社 半導体記憶装置
JP5161946B2 (ja) 2010-09-30 2013-03-13 シャープ株式会社 不揮発性半導体記憶装置
US8487293B2 (en) 2010-12-30 2013-07-16 Micron Technology, Inc. Bipolar switching memory cell with built-in “on ”state rectifying current-voltage characteristics
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US20120223299A1 (en) * 2011-03-04 2012-09-06 Jun Liu Metal/oxide one time progammable memory
WO2013028377A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. System and method for performing memory operations on rram cells
US8830727B2 (en) 2011-10-21 2014-09-09 Hewlett-Packard Development Company, L.P. Multi-level memory cell with continuously tunable switching
US8942024B2 (en) * 2011-12-06 2015-01-27 Agency For Science, Technology And Research Circuit arrangement and a method of writing states to a memory cell
JP2013157469A (ja) * 2012-01-30 2013-08-15 Sharp Corp 可変抵抗素子、及び、不揮発性半導体記憶装置
KR101929530B1 (ko) * 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
KR20130098002A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 수직형 저항 메모리 장치의 프로그램 방법
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9240236B1 (en) 2014-12-19 2016-01-19 Intermolecular, Inc. Switching conditions for resistive random access memory cells
CN104636548B (zh) * 2015-01-30 2018-05-08 西安紫光国芯半导体有限公司 一种rram存储单元中可变电阻仿真建模电路
CN104794261A (zh) * 2015-03-27 2015-07-22 山东华芯半导体有限公司 一种具有复位功能的阻变型随机存储器模型及存储方法
US9892791B2 (en) * 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10658026B2 (en) 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
DE102018113145B4 (de) * 2018-06-01 2020-06-04 Infineon Technologies Ag Gleichrichtereinrichtung
JP2020150212A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体メモリ装置
KR20210011209A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11200952B2 (en) * 2019-07-22 2021-12-14 Samsung Electronics Co., Ltd. Non-volatile memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100485811C (zh) * 2004-07-28 2009-05-06 夏普株式会社 非易失性半导体存储装置及读出方法
JP4148210B2 (ja) * 2004-09-30 2008-09-10 ソニー株式会社 記憶装置及び半導体装置
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US20080112207A1 (en) * 2006-11-10 2008-05-15 Cay-Uwe Pinnow Solid electrolyte memory device

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010527151A (ja) * 2007-05-09 2010-08-05 インターモレキュラー， インコーポレイテッド 抵抗性スイッチング不揮発性メモリ要素
JP2013175768A (ja) * 2007-05-09 2013-09-05 Intermolecular Inc 抵抗性スイッチング不揮発性メモリ要素
WO2009057275A1 (ja) * 2007-10-29 2009-05-07 Panasonic Corporation 不揮発性記憶装置および不揮発性データ記録メディア
JP4464462B2 (ja) * 2007-10-29 2010-05-19 パナソニック株式会社 不揮発性記憶装置および不揮発性データ記録メディア
JPWO2009057275A1 (ja) * 2007-10-29 2011-03-10 パナソニック株式会社 不揮発性記憶装置および不揮発性データ記録メディア
US8094482B2 (en) 2007-10-29 2012-01-10 Panasonic Corporation Nonvolatile memory apparatus and nonvolatile data storage medium
JP2009130344A (ja) * 2007-11-28 2009-06-11 Sony Corp 記憶素子および記憶装置
TWI420523B (zh) * 2008-10-10 2013-12-21 Toshiba Kk 半導體記憶裝置
CN101393769B (zh) * 2008-10-23 2013-10-16 复旦大学 电阻存储器的激活操作方法
JP2010146612A (ja) * 2008-12-16 2010-07-01 Sharp Corp 不揮発性半導体装置及びその負荷抵抗の温度補償回路
US8125817B2 (en) 2008-12-18 2012-02-28 Panasonic Corporation Nonvolatile storage device and method for writing into the same
KR101625892B1 (ko) * 2008-12-31 2016-05-31 샌디스크 테크놀로지스 엘엘씨 기둥 구조를 위한 저항 특징부와 제거 가능한 스페이서 피치 더블링 패터닝 방법
JP2011040633A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 半導体記憶装置
US8274809B2 (en) 2009-08-13 2012-09-25 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2011091329A (ja) * 2009-10-26 2011-05-06 Nec Corp 抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法
US8441839B2 (en) 2010-06-03 2013-05-14 Panasonic Corporation Cross point variable resistance nonvolatile memory device
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
JP2013532378A (ja) * 2010-06-11 2013-08-15 クロスバー， インコーポレイテッド メモリー素子に関する柱状構造及び方法
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
JP2012023374A (ja) * 2010-07-13 2012-02-02 Crossbar Inc 二端子抵抗性スイッチングデバイス構造及びその製造方法
US9755143B2 (en) 2010-07-13 2017-09-05 Crossbar, Inc. On/off ratio for nonvolatile memory device and method
KR101860508B1 (ko) * 2010-07-13 2018-05-23 크로스바, 인크. 2 단자 저항성 스위칭 디바이스 구조 및 제조 방법
US10224370B2 (en) 2010-08-23 2019-03-05 Crossbar, Inc. Device switching using layered device structure
US9412789B1 (en) 2010-08-23 2016-08-09 Crossbar, Inc. Stackable non-volatile resistive switching memory device and method of fabricating the same
US9590013B2 (en) 2010-08-23 2017-03-07 Crossbar, Inc. Device switching using layered device structure
WO2012049865A1 (en) * 2010-10-14 2012-04-19 Kabushiki Kaisha Toshiba Nonvolatile variable resistance element and method of manufacturing the nonvolatile variable resistance element
JP2012084774A (ja) * 2010-10-14 2012-04-26 Toshiba Corp 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9543359B2 (en) 2011-05-31 2017-01-10 Crossbar, Inc. Switching device having a non-linear element
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US9633723B2 (en) 2011-06-23 2017-04-25 Crossbar, Inc. High operating speed resistive random access memory
US9570683B1 (en) 2011-06-30 2017-02-14 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9601690B1 (en) 2011-06-30 2017-03-21 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9673255B2 (en) 2012-04-05 2017-06-06 Crossbar, Inc. Resistive memory device and fabrication methods
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US10910561B1 (en) 2012-04-13 2021-02-02 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9793474B2 (en) 2012-04-20 2017-10-17 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9735358B2 (en) 2012-08-14 2017-08-15 Crossbar, Inc. Noble metal / non-noble metal electrode for RRAM applications
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device

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