JP5186634B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、第１電極、第２電極、及び、当該両電極間に挟持された金属酸化膜の可変抵抗体によって構成される不揮発性の可変抵抗素子をマトリクス状に配置した不揮発性半導体記憶装置に関し、特に、当該可変抵抗素子が整流特性を内蔵する１Ｒ構造のクロスポイント型メモリセルアレイを備えた不揮発性半導体記憶装置に関する。
携帯用電子機器等のモバイル機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：非特許文献１参照）（登録商標）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、金属酸化物中の酸素欠損の変化を利用した抵抗変化型不揮発メモリで、大きな抵抗変化と高速書き換えが可能であり、単純なメモリ構造が取れることから高集積可能なメモリとして有望である。
特開２００３−０６８９８４号公報 特開２００６−１５５８４６号公報 特開２００４−０８７０６９号公報 特許第４２５１５７６号明細書
A. Sawa, "Resistive switching in transition metal oxides", Material Today, Vol.11, No.6, p.28-36 (2008).
ＲＲＡＭの単位素子は、二つの電極に金属酸化膜が挟持された二端子の可変抵抗素子（抵抗変化素子）で構成される。このような二端子型の可変抵抗素子を使ったメモリにおいて、もっとも構造が簡単で大容量化に適したセル構造およびメモリアレイ構造は、特許文献１に示されているように、単位メモリセルを可変抵抗素子のみで形成した１Ｒ構造のクロスポイント型メモリである。抵抗変化比が大きいＲＲＡＭではこのような構造が可能であるが、回り込み電流対策が必要となる。
上記１Ｒ構造（可変抵抗素子のみ）で上述の回り込み電流を無くすため、特許文献２では、可変抵抗素子に電圧を印加する際、デコータ側の負荷抵抗を考慮して可変抵抗素子に分圧される電圧の変動を抑制するための回路を設けている。これは、１Ｒ構造での回り込み電流の原因が、デコーダ側の負荷抵抗が可変抵抗素子の抵抗に比べて無視できないことから生じるとしてその対策をおこなったものである。即ち、可変抵抗素子の抵抗とデコーダ側の負荷抵抗の比に応じて外部から印加された電圧が分配され、これにより可変抵抗素子の抵抗値に応じてメモリセルアレイ内の可変抵抗素子と接続する配線間に電位差が生じ、回り込み電流の原因となる。特許文献２に示される構成では、上記配線間の電位変動を検知し、可変抵抗素子に分配される電圧を一定に保つための回路を設けることで、上記配線間の電位変動を抑制し、回り込み電流を抑制している。
しかしながら、この方法では回り込み電流をある程度まで抑えることができるが、効果的に回り込み電流を抑えるためにはメモリセルアレイ内の素子数を比較的小さく抑える必要があり、デコーダの面積の占める割合が大きくなり、メモリチップのサイズを縮小できない。
このため、上記回り込み電流の問題を回避するための方策として、特許文献３に示されているように、トランジスタや二端子の整流素子（ダイオード、バリスタ）等の電流制限素子を単位メモリセルに追加した１Ｔ１Ｒ、１Ｄ１Ｒと呼ばれるセル構造について開発が進められている。１Ｔ１Ｒ構造は、１Ｒ部の可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、占有面積が大きく容易に多層構造をとることができないため、メモリ容量は、チップ面積と設計ルールに制限される。
一方、１Ｄ１Ｒ構造は、加工を最適化することでクロスポイント構造による最少面積単位素子が形成され、多層化も可能であることから、大容量化に適しているといえる。１Ｄ１Ｒ構造を用いたメモリセルは、特許文献１に示すようなマトリクス状のアレイ構造と組み合わせることが可能である。しかしながら、可変抵抗素子と二端子の整流素子を直列に接続して単位メモリセルを形成するには、ｐｎ接合またはショットキー接合と可変抵抗素子を積層する必要があるため、製造工程が複雑となる。
更に、ＲＲＡＭにおける可変抵抗素子のうちの多くは、電極間に正負の異なる極性の電圧を印加することで、高抵抗状態と低抵抗状態の間を遷移する。このような抵抗変化素子の特性とクロスポイントメモリにおける整流性を満足するには、正電圧と負電圧という異なる極性で大きく抵抗が異なると同時に、異なる極性の印加で抵抗状態が遷移する必要がある。このため、良好なメモリ動作を得られるように可変抵抗素子と整流素子の双方の特性のバランスを最適化することが難しい。
一方、Ｐｒ１−ＸＣａＸＭｎＯ３やＳｍ１−ＸＣａＸＭｎＯ３等のペロブスカイト構造の金属酸化物は、膜の一方をショットキー接合にすると整流性と可変抵抗素子の性質の双方を満足する特性を得ることができることが非特許文献１に示されている。このような特性を利用したのが特許文献４に示す装置であり、可変抵抗体である金属酸化膜を金属電極で挟持した極めて簡単な構造で、当該金属酸化膜自体がそれを挟持する二つの電極の何れか一方とショットキー接合することにより、特許文献３に示される１Ｄ１Ｒ構造のクロスポイントメモリと同様の特性を１Ｒ構造のクロスポイントメモリで実現でき、回り込み電流を抑えたメモリアレイを実現することができる。
ところが、同様な構造でも、整流性を殆ど生じることがなく、上述の性能を得られない場合もあり、望ましい特性を得るためには、一定の材料物性および構造上の条件を満たす必要があると考えられていたが、その条件が明らかではなかった。
そこで、本発明の目的は、整流性と可変抵抗素子としての特性の双方が満足される可変抵抗素子としての条件を明らかにするとともに、当該条件に基づき、回り込み電流を抑えることのできる１Ｒ構造のクロスポイントメモリを備えた半導体記憶装置、及びその書き込み制御方法を提供することにある。
先ず、本発明の前提となる物性的基礎について詳細に説明する。
ＲＲＡＭと呼ばれている抵抗変化素子（可変抵抗素子）は、一般に、可変抵抗体である金属酸化物中の酸素欠損の濃度を制御することで抵抗を変化させるものであるが、非特許文献１に示されるように、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）に代表されるペロブスカイト構造の金属酸化物において、当該金属酸化物と電極との界面で酸素が移動し、電極界面全体で均一に酸素濃度が変化して抵抗変化するものと、主として遷移金属の二元系酸化物において、金属酸化物中の一部がフィラメント状に欠損が発生し抵抗変化するものに分類される。本発明では前者の電極界面全体で均一に酸素濃度が変化し、抵抗変化する抵抗変化材料を可変抵抗体として用いる。当該抵抗変化材料の例として、ＴｉやＭｎのペロブスカイト構造の酸化膜、例えば、ＳｒＴｉＯ３や上述のＰＣＭＯ、或いはＳｍ１−ＸＣａＸＭｎＯ３等が挙げられる。
一例としてのＰｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）の抵抗変化の原理を図１に示す。ＰＣＭＯはホールにより電気伝導を示すｐ型の材料であり、図１の（ａ）（ｂ）に示されるように、酸素濃度が化学量論的組成よりも低いとバンドギャップが広がり電気抵抗が増大する。また、Ｔｉ或いはＡｌのような電子親和力の小さな金属を一方の電極とすると、ＰＣＭＯから当該金属へ酸素が移動し、当該金属とＰＣＭＯの界面の当該金属側において当該金属の酸化物の層が形成されるとともに、当該界面のＰＣＭＯ側には、酸素欠損ＶＯの増大により酸素濃度が低下した層が形成される。ここで、正あるいは負の電界を印加すると、図１の（ｃ）（ｄ）に示すように、電界の方向によりＰＣＭＯと当該金属の酸化物層との間で酸素（酸素欠陥）が移動し、ＰＣＭＯのバンド構造が変化するというメカニズムで抵抗が変化すると考えられている。
図２は、導電性の高いＳｒＲｕＯ３（ＳＲＯ）を下部電極とし、可変抵抗体としてＰｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）を上部電極であるＴｉで挟持した可変抵抗素子の印加電圧に対する流れる電流の絶対値の関係（Ｖ‐｜Ｉ｜特性）を示す。図３に当該素子１の構造を示す。上部電極であるＴｉ電極１１のサイズは１００μｍ×１００μｍである。図２において横軸は上部電極１１の電位を基準として下部電極１３に与える電圧を示す。ＰＣＭＯ１２上に上部電極Ｔｉを堆積した直後の状態（図２の曲線Ａ）では、接合はオーミック特性を示している。その後、下部電極１３に対し、上部電極１１を基準としてマイナス側に電圧を挿引すると（図２の曲線Ｂ）、ある一定値以上の電圧で、素子１は高抵抗状態へ遷移した。この最初の挿引をフォーミングと称している。
次に、下部電極１３に対し、上部電極１１を基準としてプラス側に電圧を挿引することで（図２の曲線Ｃ）、ある閾値以上の電圧で、素子１は高抵抗状態から低抵抗状態に変化し、更に、マイナス側に電圧を挿引することで（図２の曲線Ｄ）、ある閾値以上の電圧で、低抵抗状態から高抵抗状態に変化し、抵抗状態のスイッチングを示した。高抵抗状態、低抵抗状態ともに、下部電極１３側に正バイアスの印加では大きな電流が流れるが、下部電極側に負バイアスの印加ではより少ない電流が流れ、整流性を示している。
一方、上部電極ＴｉとＰＣＭＯの間にＴｉＯ２を挿入した場合は、図２の曲線Ｅに示されているように、上記のフォーミングと同様の電圧を印加しても、抵抗状態のスイッチングは起きなかった。同様に、上部電極ＴｉとＬａＭｎＯ３（ＬＭＯ）の間にＴｉＯ２を挿入した場合（図２の曲線Ｆ）も、抵抗状態のスイッチングは起きない。
上記の結果は、フォーミングにより、ＰＣＭＯ中の酸素がＴｉ側に引き抜かれ、酸素濃度が化学量論的組成よりも少ない層が形成されることで、ＰＣＭＯが高抵抗な状態になり、スイッチングが可能な状態に遷移することを示している。このとき、ＰＣＭＯからＴｉ側に移動した酸素は、その界面においてＴｉと結合し、ＴｉＯｘの膜が形成される。一方、ＴｉとＰＣＭＯの間にＴｉＯ２を挿入した場合は、ＴｉＯ２がＰＣＭＯ中の酸素を引き抜くことがないため、上記のような抵抗状態のスイッチングが生じることはない。
続いて、導電性の高いＬａＳｒＭｎＯ３（ＬＳＭＯ）を下部電極１３、Ｔｉを上部電極１１とし、当該ＬＳＭＯ上に可変抵抗体１２としてＳｍ１−ＸＣａＸＭｎＯ３（ＳＣＭＯ）の挿入層を、上部電極と下部電極の間に形成した素子において、当該挿入層の膜厚増加させていった場合の電流電圧特性の変化を図４に示す。当該素子の構造は図２と同様である。図４において、図２におけるフォーミングと同等の処理後の、上部電極を基準として下部電極に電圧を印加した場合の電圧電流特性（ＶＩ特性）を図４（Ａ）に、印加電圧に対する流れる電流の絶対値との関係（Ｖ‐｜Ｉ｜特性）を図４（Ｂ）に示している。
図４に示されるように、ＬＳＭＯに直接Ｔｉ電極を形成したとき（ｎ＝０）は、オーミックな接合特性を示し、抵抗状態のスイッチングも起きない。ＳＣＭＯの単位膜厚（＝０．４ｎｍに対する膜厚比）ｎが１のときは、極性の異なる電圧の印加により抵抗状態が遷移する、所謂バイポーラスイッチング特性を示すが、双方の極性の電圧印加で流れる電流量に大きな違いはなく、整流性は現れていない。ところが、ＳＣＭＯの膜厚比ｎが５（＝２ｎｍ）を超えると、電圧印加の極性によって流れる電流量が大きく異なり、整流性が発現することが分かる。
上記の抵抗スイッチング特性は、Ｍｎ酸化物以外の金属酸化膜を可変抵抗体として用い、上部電極としてＴｉのほか、酸素と結合しやすい金属、例えばＡｌを用いても、同様に生じる事を確認している。図５に、ＬａＳｒＡｌＯ４（ＬＳＡＯ）の（００１）面上に形成したＬａ１．６５Ｓｒ０．３５ＣｕＯ４を下部電極、Ｌａ２ＣｕＯ４を可変抵抗体として、Ｔｉ或いはＡｌを上部電極に用いた素子のフォーミング後の電圧電流特性を示す。上部電極がＴｉの場合も、Ａｌの場合も、何れも抵抗スイッチング特性が発現していることが分かる。
以上より、整流性を兼ね備える可変抵抗素子を実現するためには、可変抵抗素子は、図６（Ａ）に示されるように、可変抵抗体を構成するペロブスカイト構造の金属酸化物１２が一方端でこれと整流性の接合を作る金属１１と接合し、もう一方端でオーミック接合を取る材料（例えば、Ｐｔ）１３と接している構造をとり、図６（Ｂ）に示されるバンド構造となることが必要であることが分かる。即ち、以下の条件が満足されればよい。
（１）可変抵抗体であるペロブスカイト構造の金属酸化膜１２と、上部電極（第１の電極）１１または下部電極（第２の電極）１３の何れか（図６では、上部電極１１）との界面において、当該金属酸化膜の酸素濃度が化学量論的組成よりも酸素不足になっている層（酸素空乏層１２ａ）が界面の当該金属酸化膜側に形成されていること。
（２）ペロブスカイト構造の金属酸化膜１２と、酸素空乏層が形成される上部電極または下部電極の何れかとの界面の接合が、ショットキー接合またはヘテロ接合等の整流性の接合をしていること。
（３）酸素空乏層が、整流接合の逆方向電圧の印加時において空乏層が広がる場合においても、整流性を示すことができるだけの厚さを有していること。金属酸化膜１２の膜厚が薄い場合は、逆方向電圧の印加によって空乏層が広がることができず、整流性に十分な空乏層を確保できないため、図４に示されるように整流性は発現することはない。
上記の条件（１）〜（３）が満足されるとき、閾値以上の電圧の印加により、可変抵抗体中のペロブスカイト構造の金属酸化膜の酸素が、電極と可変抵抗体との間を移動し、これに伴って素子の抵抗状態が高抵抗状態と低抵抗状態の間を遷移する。即ち、第２閾値以上の電圧の印加により可変抵抗体の酸素空乏層から電極へ酸素が移動すると、図６（Ａ，Ｂ）において、ペロブスカイト構造の金属酸化膜１２中の酸素空乏層１２ａが広がり、可変抵抗素子は高抵抗状態に遷移する。このとき、酸素空乏層１２ａと接する電極側には膜厚が１ｎｍ程度の当該電極の酸化物層（絶縁膜）１１ａが形成される。一方、第１閾値以上の電圧の印加により電極の酸化物層１１ａから可変抵抗体１２へ酸素が移動すると、ペロブスカイト構造の金属酸化膜中の酸素空乏層１２ａが狭まり、可変抵抗素子は低抵抗状態に遷移する。酸化物層１１ａと酸素空乏層１２ａにより整流結合層１５が形成され、可変抵抗体１２と電極１１とが当該整流接合層１５を介して整流性の接合をすることにより、逆方向バイアスの印加では、酸素空乏層１２ａが広がり電流が流れにくくなり、順方向バイアスの印加では、酸素空乏層１２ａが狭まり大きな電流が流れる。この結果、図２の曲線ＣおよびＤに示される電流電圧特性を示し、図６（Ｃ）に示されるような整流素子と可変抵抗素子が直列に接続したような等価回路で表される特性を示すことになる。
従って、上記条件を満足する素子を用いることで、最も単純な１Ｒ構造のクロスポイントメモリ構成を採用しつつ、回り込み電流を抑えることができ、大容量化、および高速アクセスが可能な不揮発性半導体記憶装置を容易に形成することが可能になる。
以上より、上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、膜中の酸素濃度により抵抗が変化する金属酸化膜からなる可変抵抗体、前記可変抵抗体と接する絶縁膜、前記可変抵抗体と前記絶縁膜を介して接続する第１の電極、及び、前記絶縁膜を介さずに直接前記可変抵抗体と接続する第２の電極を有する不揮発性の可変抵抗素子を少なくとも行及び列方向にマトリクス状に配置してなるメモリセルアレイを備える不揮発性半導体記憶装置であって、前記可変抵抗素子は、前記可変抵抗体と前記第１の電極との界面の前記可変抵抗体側に、前記可変抵抗体である金属酸化膜の酸素濃度が化学量論的組成よりも低い酸素空乏層が形成され、前記第１の電極と前記可変抵抗体の間の接続が前記絶縁膜を介した整流性接合であり、前記第２の電極と前記可変抵抗体の間の接続がオーミック接合であり、前記第１及び第２の電極の間に、絶対値が第１閾値以上の電圧を前記整流性接合の順方向に印加することで、前記絶縁膜と前記可変抵抗体との間で可逆的に酸素が移動し、前記酸素空乏層が狭まり、前記可変抵抗素子の抵抗特性が低抵抗状態に遷移し、前記第１及び第２の電極の間に、絶対値が第２閾値以上の電圧を前記整流性接合の逆方向に印加することで、前記絶縁膜と前記可変抵抗体との間で可逆的に酸素が移動し、前記酸素空乏層が広がり、前記可変抵抗素子の抵抗特性が高抵抗状態に遷移し、前記低抵抗状態の抵抗特性、及び、前記高抵抗状態の抵抗特性の夫々について、前記第１及び第２の電極の間に所定の電圧を印加した際に前記可変抵抗素子に流れる電流量が、当該電圧の印加方向が前記整流性接合の順方向で多く、前記整流性接合の逆方向で少ない非対称特性を有し、
前記メモリセルアレイは、前記可変抵抗素子を、行方向、列方向、及び、行及び列方向に垂直な第３の方向に三次元マトリクス状に配置された３次元メモリセルアレイであり、
前記３次元メモリセルアレイが、前記第２の電極が複数層、層間絶縁膜を介して分離形成された積層構造を有し、前記積層構造を開口する開口部の側壁面に沿って前記可変抵抗素子が形成され、
前記第２の電極は、前記可変抵抗体を構成する金属酸化膜であり、その酸素濃度が固定されていることを第１の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記積層構造を貫通する複数の貫通孔が形成され、前記第１の電極が、前記貫通孔の内周側壁面上を覆うように形成され、環状の前記可変抵抗体、及び、環状の前記絶縁膜が、前記第１の電極と前記第２の電極の間を接続して、前記３次元のメモリセルアレイが形成されていることを第２の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴に加えて、前記絶縁膜は、前記第１の電極を構成する金属の酸化膜であることを第３の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の特徴に加えて、前記可変抵抗体を構成する金属酸化膜は、ペロブスカイト構造の金属酸化物を含むことを第４の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴に加えて、前記可変抵抗体を構成する金属酸化膜は、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素)、Ｓｍ１−ＸＣａＸＭｎＯ３、Ｌａ１−ＸＡＥＸＭｎＯ３（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３、Ｇｄ１−ＸＣａＸＭｎＯ３、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３、の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表されるペロブスカイト構造の酸化物を含むことを第５の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の特徴に加えて、前記酸素空乏層の厚さは、前記可変抵抗素子が高抵抗状態の場合において２ｎｍ以上であることを第６の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の特徴に加えて、一列または複数列に属する複数の前記可変抵抗素子、或いは、一行または複数行に属する複数の前記可変抵抗素子を選択し、前記第１及び第２の電極の間に前記第１閾値以上の電圧を、前記整流性接合の順方向に同時に印加して、前記可変抵抗素子の抵抗特性を低抵抗化させる第１消去手段、選択された一行または一列に属する複数の前記可変抵抗素子毎に、前記第１及び第２の電極の間に、高抵抗状態に変化させる前記可変抵抗素子に前記第２閾値以上の電圧を、低抵抗状態を維持する前記可変抵抗素子に前記第２閾値未満の電圧を、前記整流性接合の逆方向に同時に印加する第１書き込み手段、一列または複数列に属する複数の前記可変抵抗素子、或いは、一行または複数行に属する複数の前記可変抵抗素子を選択し、前記第１及び第２の電極の間に前記第２閾値以上の電圧を、前記整流接合の逆方向に同時に印加して、前記可変抵抗素子の抵抗特性を高抵抗化させる第２消去手段、及び、選択された一行または一列に属する複数の前記可変抵抗素子毎に、前記第１及び第２の電極の間に、低抵抗状態に変化させる前記可変抵抗素子に前記第１閾値以上の電圧を、高抵抗状態を維持する前記可変抵抗素子に前記第１閾値未満の電圧を、前記整流性接合の順方向に同時に印加する第２書き込み手段のうち、第１消去手段と第１書き込み手段の組み合わせと、第２消去手段と第２書き込み手段の組み合わせのうち少なくとも何れか一方を備えることを第７の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第７の特徴に加えて、前記メモリセルアレイが少なくとも２つのメモリ領域に区分され、第１のメモリ領域に対して、前記第１消去手段と前記第１書き込み手段の組み合わせを用いて、前記可変抵抗素子の抵抗状態の書き換えを行い、第２のメモリ領域に対して、前記第２消去手段と前記第２書き込み手段の組み合わせを用いて、前記可変抵抗素子の抵抗状態の書き換えを行うことを第８の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第８の特徴に加えて、前記第１のメモリ領域をデータ保存領域、前記第２のメモリ領域をプログラム保存領域として用いることを第９の特徴とする。
従って、本発明に依れば、構造が簡単な１Ｒ構造のクロスポイントメモリにおいて、整流素子を別途設けることなく回り込み電流を発生させないメモリアレイを実現でき、大容量で安価、高速アクセスが可能な不揮発メモリを実現できる。
ペロブスカイト構造の金属酸化物における抵抗変化の原理を説明するための図。 本発明に係る可変抵抗素子の抵抗変化特性を示す図。 本発明に係る可変抵抗素子の素子構造の一例を示す断面図。 本発明に係る可変抵抗素子の抵抗変化特性の、可変抵抗体の膜厚による依存性を示すＩＶ特性図。 本発明に係る可変抵抗素子の抵抗変化特性を示す別のＩＶ特性図。 本発明に係る可変抵抗素子の素子構造、バンド構造、及び、等価回路を示す図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの素子構造を示す鳥瞰図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの素子構造を示す断面図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの製造工程を示す構造断面図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの製造工程を示す構造断面図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの製造工程を示す構造断面図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの製造工程を示す構造断面図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの他の例における素子構造を示す鳥瞰図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの他の例における素子構造を示す断面図。 本発明に係る可変抵抗素子の書き換えにおける電圧印加条件、及び、動作電流を示す図表。 本発明に係る可変抵抗素子を備えたメモリセルアレイの一例を示す回路図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの第１消去動作における電圧印加条件を示す回路図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの第１書き込み動作における電圧印加条件を示す回路図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの読み出し動作における電圧印加条件を示す回路図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの第２消去動作における電圧印加条件を示す回路図。 本発明に係る可変抵抗素子を備えたメモリセルアレイの第２書き込み動作における電圧印加条件を示す回路図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造を示す断面図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す鳥瞰図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す断面図、並びに製造工程における構造断面図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例における等価回路図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す鳥瞰図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す断面図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例における等価回路図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す鳥瞰図。 本発明に係る可変抵抗素子を備えた３次元メモリセルアレイの素子構造の他の例を示す断面図。
以下において、本発明に係る不揮発性半導体記憶装置の素子構造、製造方法、および動作方法につき、図面を参照して説明する。
〈第１実施形態〉
図７は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置」と称す）で用いるメモリセルアレイ３のデバイス構造を模式的に示す鳥瞰図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
図７に示されるように、メモリセルアレイ３は、Ｓｉ基板１０（図示せず）上の層間絶縁膜１６（図示せず）上に形成された下部電極（第２の電極）１３と、電極１７と１８からなる上部電極（第１の電極）１１と、ペロブスカイト構造の金属酸化膜１２（１２ａ）により構成される、上述の可変抵抗素子１を行及び列方向にマトリクス状に配列してなるクロスポイント構造のメモリセルアレイである。上部電極１１が列方向（Ｙ方向）に延伸してビット線を構成し、下部電極１３が行方向（Ｘ方向）に延伸してワード線を構成している。そして、ビット線とワード線が交差する複数の領域に、アイランド状の金属酸化膜１２（１２ａ）が、上部電極（ビット線）１１と下部電極（ワード線）１３により挟持され、可変抵抗素子１が形成されている。尚、図７では、図面が煩雑になるのを避けるため、２本のビット線と３本のワード線により特定される６つのメモリセルからなるメモリセルアレイを例示しているが、本発明はこの構成に限定されるものではない。本発明はワード線、ビット線、及び、アレイ内のメモリセルの数に依らず実施が可能であり、むしろ、アレイ内のメモリセルの数が多いほど、即ち大容量のメモリセルアレイであるほど、本発明は効果的である。図８（Ａ）に図７のビット線（上部電極１１）を含むＹＺ断面における構造断面図を、図８（Ｂ）に図７のワード線（下部電極１３）を含むＺＸ断面における構造断面図を、夫々示す。
金属酸化膜１２は、その一部に酸素濃度が化学量論的組成よりも低い酸素空乏層１２ａを有し、当該酸素空乏層１２ａが上部電極１１と接している。金属酸化膜１２（１２ａ）は、例えば、ｐ型のペロブスカイト構造の金属酸化物であるＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）、或いは、ＳＣＭＯ（Ｓｍ１−ＸＣａＸＭｎＯ３）等で構成される。下部電極１３は、例えばＰｔ等のＰＣＭＯ或いはＳＣＭＯとオーミック接触をする金属である。
上部電極１１を構成する電極１７と１８のうち、金属酸化膜１２ａと接する電極１７は、金属酸化膜１２よりも酸素と結合しやすく、上記ｐ型のペロブスカイト構造の酸化物とショットキー接合を形成することのできる仕事関数の小さな金属を用いる。例えば、Ｔｉ或いはＡｌが好適である。他の好ましい例として、Ｔａ，Ｈｆ，Ｚｒ，Ｌａの酸化物を用いることができる。本実施形態では、Ａｌを用いている。電極１７の膜厚は、１０ｎｍ以下が好ましい。これにより、金属酸化膜１２と電極１７を反応させることで金属酸化膜１２の酸素が引き抜かれて電極１７側に移動し、金属酸化膜１２ａの酸素濃度が化学量論的組成よりも低くなるとともに、電極１７の酸化物層１１ａが、金属酸化膜１２ａと電極１７の界面の電極１７側に形成されている。即ち、金属酸化膜１２ａは上述の酸素空乏層、酸化物層１１ａは上述の可変抵抗体と接続する絶縁膜に相当し、酸化物層１１ａと酸素空乏層１２ａにより整流性の接合が実現されている。一方、電極１８は反応性の低い金属、例えば、ＰｔやＴｉＮを用いることが好ましい。
酸素空乏層１２ａの膜厚は、上記整流接合の逆方向電圧の印加により空乏層が広がり、可変抵抗素子の抵抗状態が高抵抗化する場合においても、なお整流性を示すことができるだけの厚さを有している。当該整流性を示すのに必要な酸素空乏層１２ａの厚さは、金属酸化膜１２、上部電極の材料にも依存するが、２ｎｍ以上あることが好ましい。
上部電極（ビット線）１１は、メモリ動作（後述する書き込み、消去、読み出し動作を含む）の対象のメモリセルの行方向の位置を選択し、各ワード線に当該メモリ動作に必要な電圧を印加するための列デコーダ（図示せず）に接続される。また、下部電極（ワード線）１３は、メモリ動作対象のメモリセルの列方向の位置を選択し、各ビット線に当該メモリ動作に必要な電圧を印加するための行デコーダ（図示せず）に接続される。更に、当該メモリ動作に必要な電圧を各ビット線及び各ワード線に供給するための電圧供給回路、選択されたメモリセルの抵抗状態をビット線およびワード線を介して読み出すための読み出し回路、及び、制御回路が設けられ、本発明装置が構成される。当該行および列デコーダ、電圧供給回路、読み出し回路、及び、制御回路の構成については、一般的な不揮発性半導体記憶装置に用いられている種々の公知の構成が利用可能であるので、説明は割愛する。
上記メモリセルアレイ３の製造工程の一例を図９〜図１２に示す。先ず、Ｓｉ基板１０上に層間絶縁膜１６として例えばＳｉＯ２を全面に堆積後、当該層間絶縁膜１６上に、下部電極１３として例えばＰｔ、ペロブスカイト構造の金属酸化膜１２として例えばＰＣＭＯ、更に加工用のキャップとして例えばＳｉ窒化膜（ＳｉＮ）２０をこの順で堆積する。このときの構造断面図が図９に示されている。ＰＣＭＯ膜１２の膜厚は２０ｎｍから１００ｎｍ程度が好ましい。
次に、公知のフォトリソグラフィー及びエッチング技術により、Ｓｉ窒化膜２０から下部電極１３までを加工した後、層間絶縁膜２１としてＳｉＯ２を堆積し、加工によりできた溝を充填する。このときの構造断面図が図１０に示されている。
次に、公知のＣＭＰ(Chemical Mechanical Polishing)技術により層間絶縁膜２１をＳｉ窒化膜２０が露出するまで平坦化し、Ｓｉ窒化膜２０を除去した後、電極１７としてＡｌ，電極１８としてＴｉＮを堆積する。電極１７としてのＡｌの厚さは１０ｎｍ以下が好ましい。このときの構造断面図が図１１に示されている。
その後、３００℃〜４００℃程度でアニールを行なうことにより、金属酸化膜１２から電極１７に酸素を引き抜き、電極１７との界面に酸素濃度が化学量論的組成よりも低い金属酸化膜の層（酸素空乏層）１２ａを形成する。このとき、当該界面の電極１７側には、電極１７の酸化膜（Ａｌ酸化膜）１１ａが、１ｎｍ程度、同時に形成される。このときの構造断面図が図１２に示されている。
その後、公知のフォトリソグラフィー及びエッチング技術により、電極１８から金属酸化膜１２までを下部電極１３の延伸方向と垂直な方向に加工した後、層間絶縁膜としてＳｉＯ２を堆積し、加工でできた溝を充填する。これにより図７及び図８に示されるメモリセルアレイ３が製造される。
本発明装置で用いるメモリセルアレイの他の構成例を図１３に示す。図１３の鳥瞰図に示されるメモリセルアレイ４では、金属酸化膜１２（１２ａ）は下部電極（ワード線）１３と平行に延伸しており、下部電極の延伸方向において物理的には分離されていない。しかしながら、図１４の構造断面図に示されるように、個々のメモリセルは、電極１７と金属酸化膜１２との間の整流接合層１１ａ，１２ａによって電気的に分離されている。このため、メモリセルアレイ４は、クロスポイント構造のメモリとして動作可能であり、より簡便な製造プロセスで上述のメモリセルアレイ３と等価のクロスポイント構造のメモリセルアレイを実現できる。
上記メモリセルアレイ４の製造工程については、図９〜図１１に示される工程まではメモリセルアレイ３の製造工程と同様である。その後、公知のフォトリソグラフィー及びエッチング技術を用いて、電極１８と電極１７のみを下部電極１３と垂直な方向に加工した後、３００℃〜４００℃程度でのアニールにより、金属酸化膜１２から電極１７に酸素を引き抜き、電極１７と金属酸化膜１２との界面に酸素空乏層１２ａ、及び、電極１７の酸化物層１１ａを形成することで、図１３及び図１４に示されるメモリセルアレイ４が製造される。
図１５に、メモリセルアレイ３又は４の書き換え動作を行うための、各メモリセルの動作条件（電圧印加条件）及び動作電流の値の一例を示す。ここで、可変抵抗素子１の面積（クロスポイントの面積）は５０ｎｍ×５０ｎｍである。
高抵抗状態から低抵抗状態への書き込み動作（ＳＥＴ動作）は、下部電極の電位を基準として上部電極に−４Ｖの電圧パルスを印加し、整流接合の順方向電圧を印加する。当該電圧パルスの印加時間は５μｓ、書き込み時の電流は２０μＡである。
一方、低抵抗状態から高抵抗状態への書き込み動作（ＲＥＳＥＴ動作）では、下部電極の電位を基準として上部電極に３Ｖの電圧パルスを印加し、整流接合の逆方向電圧を印加する。当該電圧パルスの印加時間は１０μｓ、書き込み時の電流は２００ｎＡである。
抵抗状態の読み出しは、下部電極の電位を基準として上部電極に−１．５Ｖの電圧パルスを印加し、整流接合の順方向電圧を印加して読み出しを行う場合、低抵抗状態では１μＡ、高抵抗状態では１０ｎＡの電流が検知される。一方、下部電極の電位を基準として上部電極に１．５Ｖの電圧パルスを印加し、整流接合の逆方向電圧を印加して読み出しを行う場合、低抵抗状態では１００ｎＡ、高抵抗状態では１０ｎＡの電流が検知される。
メモリセルアレイ３又は４を搭載した本発明装置の回路構成の一例を図１６に示す。図１６に示されるように、整流性を備えた可変抵抗素子１からなるメモリセルが、マトリクス状に配列されている。各メモリセルは、行方向（図１６の横方向）に延伸するワード線Ｗ１〜Ｗ８…の何れかと接続するとともに、所定数の列方向（図１６の縦方向）に隣接するメモリセル毎に列方向に延伸する共通のビット線と接続し、当該ビット線がバンク選択用トランジスタＱを介して列方向に延伸するグローバルビット線Ｂ１〜Ｂ５１２の何れかと接続している。バンク選択用トランジスタＱは、マトリクス状に配列し、列方向に同じ位置のバンク選択用トランジスタのゲート端子同士が行方向に延伸するバンク選択線Ｓ１，Ｓ２…に接続している。
即ち、図１６に示されるメモリセルアレイは、ビット線とワード線によりメモリセルの位置が特定される小規模メモリセルアレイＭ１，Ｍ２…を単位バンクとして、複数のバンクをバンク選択用トランジスタを介して連結し、大規模メモリセルアレイを構成した例であり、バンク選択線で一又は複数のバンクを選択し、選択されたバンク内のワード線、ビット線を更に選択することで、バンク単位で書き換え及び読み出しのメモリ動作を行うことができる構成である。図１６の例では、４本のワード線、５１２本のビット線で特定される２０４８個のメモリセルで１バンクを形成している。ワード線は１バンク当り４本若しくは８本、若しくは８の倍数本あることが好ましい。また、ビット線は１バンク当り５１２本か５１２の倍数本あることが好ましい。
以下に、高抵抗状態を“０”、低抵抗状態を“１”として、メモリセルアレイの書き換え動作につき説明する。
《１．第１消去動作》
図１７に全てのメモリセルを低抵抗状態（“１”）にするためのメモリ動作の方法を示す。選択されたバンク内のバンク選択用トランジスタをバンク選択線を介してオン状態とし、当該選択されたバンクに属する全てのワード線にＶｓｅｔを、選択されたビット線にグローバルビット線を介して０Ｖを、非選択のビット線にグローバルビット線を介してＶｓｅｔ（ここでは、４Ｖ）を、夫々印加する。ここで、Ｖｓｅｔは、可変抵抗素子１が高抵抗状態から低抵抗状態に遷移するために必要な第１閾値Ｖｔ１以上の電圧である。図１６の例では、バンク選択線Ｓ１にＶｇを印加してバンク選択線Ｓ１に接続するバンク選択用トランジスタをオン状態とし、グローバルビット線Ｂ１〜Ｂ４と接続するビット線を選択して、当該選択されたビット線と選択されたバンク内の全てのワード線Ｗ１〜Ｗ４で特定される複数のメモリセル列に対し同時に書き換え動作を行う。
次に、別の未だ選択されていないビット線（例えば、グローバルビット線Ｂ５〜Ｂ８と接続するビット線）を選択し、選択されたバンクに属するすべてのワード線Ｗ１〜Ｗ４を選択して、複数のメモリセル列に対し同時に書き換え動作を行う。これを全てのビット線が選択されるまで繰り返すことで、選択されたバンク内の全てのメモリセルを低抵抗状態に変化させる。その後、別のバンクをバンク選択線を介して選択し、新しく選択されたバンクに対して上述の動作を繰り返すことで、メモリセルアレイ内の全てのメモリセルを低抵抗状態（“１”）に変化させる。
尚、図１７において、非選択のバンクに属するワード線Ｗ５〜Ｗ８に対してもＶｓｅｔを印加しているが、バンク選択線Ｓ２を介してバンク選択用トランジスタのゲート端子に０Ｖを印加し、非選択のバンクに属するバンク選択用トランジスタはオフ状態とすれば、ワード線Ｗ５〜Ｗ８に電圧を印加しなくてもよい。
上記の動作方法では、図１７に示した特性の可変抵抗素子１を１Ｋビット（１０２４個）、同時に低抵抗状態に書き換える場合、合計で約２０ｍＡの書き換え電流が流れる。この条件で２Ｍビットのメモリブロックを書き換えるのに約１０ｍ秒必要である。
《２．第１書き込み動作》
図１８に一本のワード線を選択し、当該選択されたワード線に接続する同一行の全てのメモリセルの中から、書き込み対象のメモリセルを選択して同時にデータ（“０”）を書き込む方法を示す。先ず、選択されたワード線（ここでは、Ｗ１）が属するバンク内の選択トランジスタをオン状態とする。図１８の例では、バンク選択線Ｓ１にＶｇを印加して選択されたバンク内のバンク選択用トランジスタをオン状態とし、バンク選択線Ｓ２に０Ｖを印加して非選択のバンク内のバンク選択用トランジスタをオフ状態とする。選択されたワード線Ｗ１に０Ｖを印加する。当該選択されたワード線Ｗ１と選択あるいは非選択の各ビット線で特定される同一行に属するメモリセルのうち、高抵抗状態（“０”）に変化させるメモリセルに接続する選択されたビット線に、グローバルビット線を介してＶｒｅｓｅｔ（＝３Ｖ）を、低抵抗状態（“１”）を維持したいメモリセルに接続する非選択のビット線に、グローバルビット線を介してＶｒｅｓｅｔ／２を、夫々印加する。選択されたワード線が属するバンク内の非選択のワード線Ｗ２〜Ｗ４には、Ｖｒｅｓｅｔ／２を印加する。ここで、Ｖｒｅｓｅｔは、可変抵抗素子１が低抵抗状態から高抵抗状態に遷移するために必要な第２閾値Ｖｔ２以上の電圧であり、Ｖｒｅｓｅｔ／２は当該第２閾値Ｖｔ２未満の電圧に設定されている。
これにより、選択されたワード線Ｗ１と接続し、選択されたビット線と接続するメモリセルの両端にＶｒｅｓｅｔが印加され、可変抵抗素子１が低抵抗状態（“１”）から高抵抗状態（“０”）に遷移し、データ（“０”）が書き込まれる。一方、選択されたワード線Ｗ１と接続し、非選択のビット線と接続するメモリセルの両端には、Ｖｒｅｓｅｔ／２が印加されるが、当該第２閾値Ｖｔ２未満の電圧であるため、高抵抗状態（“０”）に遷移することはなく、書き換え動作前のデータ（“１”）が保持される。
同様に、非選択のワード線Ｗ２〜Ｗ４と接続し、選択されたビット線と接続するメモリセルの両端にＶｒｅｓｅｔ／２が印加されるが、可変抵抗素子１が高抵抗状態（“０”）に遷移することはない。また、非選択のワード線Ｗ２〜Ｗ４と接続し、非選択のビット線と接続するメモリセルの両端には電圧が印加されないので、可変抵抗素子１の抵抗状態は変化しない。
次に、別の未だ選択されていないワード線（例えば、Ｗ２）を選択し、新しく選択されたワード線に対して上述の動作を繰り返すことで、メモリセルアレイ内の全ての選択されたメモリセルに対し書き込みを行うことができる。
上記の動作方法では、ワード線を一本選択し、図１５に示した特性の可変抵抗素子１を５１２ビット（５１２個）毎に、同時に書き込む場合、合計で約最大１００μＡの電流が流れる。また、１秒間に最大で約１０５個のワード線を選択して書込みを行うことができる。従って、ワード線を一本選択し、５１２Ｋビットの可変抵抗素子１を同時に書き込む場合は、合計で約最大１０ｍＡの電流が流れ、１秒間に約６．３Ｇバイトの情報を書き込むことが可能になる。
上記の動作方法では、データの書き込みを整流性接合の逆バイアスを印加して行なうため、書き込み電流が抑制されており、大規模データの同時書き込みができ非常に高速なデータ転送レートを得ることができる。これは特に情報量の大きなデータ、例えば画像データの取り込みに好適である。
《３．読み出し動作》
図１９に一本のワード線を選択し、当該選択されたワード線に接続する同一行の全てのメモリセルに対し、同時にデータを読み出す方法を示す。先ず、選択されたワード線（ここでは、Ｗ１）が属するバンク内の選択トランジスタをオン状態とする。図１９の例では、バンク選択線Ｓ１にＶｇに印加して選択されたバンク内のバンク選択用トランジスタをオン状態とし、バンク選択線Ｓ２に０Ｖを印加して非選択のバンク内のバンク選択用トランジスタをオフ状態とする。選択されたワード線Ｗ１にＶｒｅａｄ（ここでは、１．５Ｖ）を印加し、バンク内の他の非選択のワード線および全てのビット線にグローバルビット線Ｂ１〜Ｂ５１２を介して０Ｖを印加し、整流性接合の順バイアスを印加して、ワード線から個々のビット線に流れる電流量を、個々のグローバルビット線に接続する読み出し回路を用いて検出する。
《４．第２消去動作》
図２０に全てのメモリセルを高抵抗状態（“０”）にするためのメモリ動作の方法を示す。選択されたワード線（ここでは、Ｗ１）が属するバンク内の選択トランジスタをオン状態とする。図２０の例では、バンク選択線Ｓ１にＶｇに印加して選択されたバンク内のバンク選択用トランジスタをオン状態とし、バンク選択線Ｓ２に０Ｖを印加して非選択のバンク内のバンク選択用トランジスタをオフ状態とする。選択されたワード線Ｗ１に０Ｖを印加し、バンク内の非選択のワード線、及び、全てのビット線にグローバルビット線Ｂ１〜Ｂ５１２を介してＶｒｅｓｅｔ（ここでは、３Ｖ）を印加し、選択されたワード線Ｗ１と全てのビット線で特定されるメモリセル行に対し、同時に書き換え動作を行い、可変抵抗素子１の抵抗状態を高抵抗状態に遷移させる。
次に、別の未だ選択されていないワード線（例えば、Ｗ２）を選択し、新しく選択されたワード線に対して上述の動作を繰り返すことで、メモリセルアレイ内の全ての選択されたメモリセルの可変抵抗素子１の抵抗状態を高抵抗状態に遷移させる。
上記の動作方法では、整流接合の逆バイアスを印加して書き換えを行うため、上述の第１消去動作と比較して書き込み電流が抑制されており、より多くのメモリセルを一度に高抵抗状態に書き換えることが可能である。例えば、図２０において、全てのワード線Ｗ１〜Ｗ４、全てのビット線を選択して１バンク、２Ｋビットの可変抵抗素子１の全てを一度に書き換えることができるが、その場合でも合計で約４００μＡの書き換え電流しか流れない。この条件で２Ｍビットのメモリブロックを書き換えるのに約１０ｍ秒必要である。
《５．第２書き込み動作》
図２１に一本のワード線を選択し、当該選択されたワード線と接続する同一行の複数のメモリセルの中から、書き込み対象のメモリセルを選択して同時にデータ（“１”）を書き込む方法を示す。図２１の例では、ワード線Ｗ１、及び、グローバルビット線Ｂ１〜Ｂ８と接続するビット線群に電圧を印加して、選択されたメモリセルに同時にデータ（“１”）を書き込む方法を示す。
先ず、選択されたワード線（ここでは、Ｗ１）が属するバンク内の選択トランジスタをオン状態とする。即ち、バンク選択線Ｓ１にＶｇに印加して選択されたバンク内のバンク選択用トランジスタをオン状態とし、バンク選択線Ｓ２に０Ｖを印加して非選択のバンク内のバンク選択用トランジスタをオフ状態とする。そして、選択されたワード線Ｗ１にＶｓｅｔ（＝４Ｖ）を印加する。当該選択されたワード線Ｗ１と各ビット線で特定されるメモリセルのうち、低抵抗状態（“１”）に変化させるメモリセルに接続する選択されたビット線に、グローバルビット線を介して０Ｖを、高抵抗状態（“０”）を維持したいメモリセルに接続する非選択のビット線に、グローバルビット線を介してＶｓｅｔ／２を、夫々印加する。選択されたワード線が属するバンク内の非選択のワード線Ｗ２〜Ｗ４には、Ｖｓｅｔ／２を印加する。ここで、Ｖｓｅｔは、可変抵抗素子１が高抵抗状態から低抵抗状態に遷移するために必要な第１閾値Ｖｔ１以上の電圧であり、Ｖｓｅｔ／２は当該第１閾値Ｖｔ１未満の電圧に設定されている。
これにより、選択されたワード線Ｗ１と接続し、選択されたビット線と接続するメモリセルの両端にＶｓｅｔが印加され、可変抵抗素子１が高抵抗状態（“０”）から低抵抗状態（“１”）に遷移し、データ（“１”）が書き込まれる。一方、選択されたワード線Ｗ１と接続し、非選択のビット線と接続するメモリセルの両端にＶｓｅｔ／２が印加されるが、当該第１閾値Ｖｔ１未満の電圧であり、低抵抗状態（“１”）に遷移することはなく、書き換え動作前のデータ（“０”）が保持される。同様に、非選択のワード線Ｗ２〜Ｗ４と接続し、選択されたビット線と接続するメモリセルの両端にＶｓｅｔ／２が印加されるが、可変抵抗素子１が低抵抗状態（“１”）に遷移することはない。また、非選択のワード線Ｗ２〜Ｗ４と接続し、非選択のビット線と接続するメモリセルの両端には電圧が印加されないので、可変抵抗素子１の抵抗状態は変化しない。
上記の動作方法では、ワード線を一本選択し、図１５に示した特性の可変抵抗素子１を５１２ビット（５１２個）毎に、同時に書き込む場合、合計で約最大１０ｍＡの電流が流れる。また、１秒間に２×１０５個のワード線を選択して書込みを行うことができる。従って、ワード線を一本選択し、５１２Ｋビットの可変抵抗素子１毎に、上述の方法で同時に書き込む場合は、１秒間に約１２．５Ｍバイトの情報を書き込むことが可能になる。
上記の動作方法では、データの書き込みを整流性接合の順バイアスを印加して行なうため、書き込み電流が大きく、大量のデータの同時書き込みには向いていない。このため書き込みスピードは上述の第１書き込み動作と比較して必ずしも速くはないが、書き換えディスターブが殆ど発生しないため、小規模のデータを頻繁に書き換える用途、例えばプログラム書き込みに好適である。
従って、メモリセルアレイ３又は４を２つのメモリ領域に区分し、一方のメモリ領域を、上述の第１消去動作および第１書き込み動作により書き換えが行われるデータ保存領域として利用し、もう他方のメモリ領域を、上述の第２消去動作および第２書き込み動作により書き換えが行われるデータ保存領域として利用することで、高速アクセスが可能で、かつ、信頼性の高い不揮発性半導体記憶装置を実現できる。
〈第２実施形態〉
上記本発明装置は、３次元的に多層化されたメモリセルアレイ構成を採用することで、更なる大容量化が可能になる。図２２に、図７に示されるメモリセルアレイ３を多層化したメモリセルアレイ５の回路構成図を示す。メモリセルアレイ５は、４本のワード線、８本のビット線でメモリセルが特定される４×８のメモリセルアレイ３を、ワード線とビット線に垂直な第３の方向（Ｚ方向）に４層、積層してなる。
行方向（Ｘ方向）に延伸するワード線Ｗ１１〜Ｗ４４のうち、列方向（Ｙ方向）に同じ位置で、第３方向の位置が異なるワード線は、夫々、トランジスタアレイＳＴ１内の対応するトランジスタを介して、共通の行方向に延伸する選択線ｗ１〜ｗ４の何れかと接続されている。トランジスタアレイＳＴ１内の個々のトランジスタは、二次元的に配列し、入出力端子対の一端が対応するワード線Ｗ１１〜Ｗ４４と、入出力端子対の他端が選択線ｗ１〜ｗ４の何れかと接続されている。一方、第３方向の位置が同じで列方向の位置が異なるワード線と入出力端子対の他端が接続するトランジスタのゲート端子同士は、共通の選択線ｓ１〜ｓ４と接続されている。
列方向に延伸するビット線Ｂ１１〜Ｂ４８のうち、行方向に同じ位置で、第３方向の位置が異なるビット線同士は、トランジスタアレイＳＴ２内のトランジスタＱを介して、共通のグローバルビット線Ｂ１〜Ｂ８の何れかに接続されている。トランジスタＱは、上述の図１６〜図２１におけるバンク選択用トランジスタに相当する。
これにより、グローバルビット線Ｂ１〜Ｂ８によりメモリセルの行方向（Ｙ方向）の位置が特定され、選択線ｗ１〜ｗ４によりメモリセルアレイ５内のメモリセルの列方向（Ｘ方向）の位置が特定され、選択線ｓ１〜ｓ４によりメモリセルアレイ５内のメモリセルの第３方向（Ｚ方向）の位置が特定される。グローバルビット線Ｂ１〜Ｂ８が列デコーダに、選択線ｗ１〜ｗ４が行デコーダに、選択線ｓ１〜ｓ４が第３のデコーダに接続され、本発明装置を構成することができる。
図２３と図２４に３次元メモリセルアレイの別形態を示す。図２３の鳥瞰図に示されるメモリセルアレイ６は、図２２に示されるメモリセルアレイの構造を維持しつつ、製造工程を大幅に簡略化したものであり、金属酸化膜１２と層間絶縁膜１６の積層構造が、行方向（Ｘ方向）に延伸するようにパターニングされて形成され、当該積層構造の側壁面において、基板に垂直方向（Ｚ方向）に延伸するビット線Ｂ１，Ｂ２（１１）と金属酸化膜１２が接し、クロスポイント構造のメモリセルアレイが形成されている。
図２４にメモリセルアレイ６の製造方法を示す。図２４は各製造工程のビット線Ｂ１を含むＹＺ断面における断面構造図である。先ず、Ｓｉ基板１０上に層間絶縁膜と金属酸化膜１２（ここでは、ＰＣＭＯ）を交互に積層後、公知のフォトリソグラフィーおよびエッチング技術により、行方向に延伸する溝２４を形成する。このときの断面図が図２４（Ａ）に示されている。
次に、溝２４を絶縁膜で埋め込んだ後、溝２４の間に更に別の行方向に延伸する溝２５を形成する。その後、電極１７としてＡｌ、電極１８としてＰｔを全面に堆積し、公知のフォトリソグラフィーおよびエッチング技術により、電極１７，１８を行方向にストライプ状に加工する。このときの断面図が図２４（Ｂ）に示されている。
その後、アニールにより、金属酸化膜１２中の酸素を電極１７側に移動させ、金属酸化膜１２と電極１７の界面の金属酸化膜１２側に酸素濃度が化学量論的組成より低い酸素空乏層１２ａを、電極１７側に酸化物層１１ａを、夫々形成し、図２４（Ｃ）に示されるメモリセルアレイ６が製造される。
上記実施形態では、金属酸化膜１２が、電極１７との界面側において酸素空乏層を有する可変抵抗体として機能するとともに、当該可変抵抗体と接続する電極（ワード線）１３としての機能を有している。図２５にメモリセルアレイ６の等価回路図を示す。メモリセルアレイ６は、ビット線Ｂ１，Ｂ２が列デコーダと接続され、ワード線Ｗ１１〜Ｗ４２が例えば図２２のトランジスタアレイＳＴ１を介して行デコーダ、第３デコーダと接続されることで、本発明装置を構成することができる。
図２６及び図２７に３次元メモリセルアレイの更に別の形態を示す。図２６の鳥瞰図に示されるメモリセルアレイ７は、電極１７と層間絶縁膜の積層構造を貫通する貫通孔の内周側壁面上を金属酸化膜１２で覆い、更に貫通孔内を電極１３で充填して形成されている。例えば、金属酸化膜１２はＰＣＭＯ膜であり、電極１３はＰｔ膜、電極１７はＡｌ膜である。当該貫通孔の軸を含むＸＺ断面あるいはＹＺ断面における断面構造図を図２７に示す。金属酸化膜１２とＡｌ膜１７の界面には、酸素空乏層１２ａが金属酸化膜１２側に、電極１７の酸化物層１１ａが電極１７側に形成されていることにより、整流性を備えた可変抵抗素子１が形成されている。図２８にメモリセルアレイ７の等価回路図を示す。電極１３がワード線Ｗ１１〜Ｗ２２となって基板と垂直方向（Ｚ方向）に延伸し、当該ワード線は、Ｓｉ基板１０上においてトランジスタアレイＳＴ１の各トランジスタのソース領域２６と接続される。平板状の電極１７がビット線Ｂ１〜Ｂ４を構成している。
同様に、図２９の鳥瞰図に示されるメモリセルアレイ８は、金属酸化膜１２と層間絶縁膜の積層構造を貫通する貫通孔の内周側壁面上を電極１７で覆い、更に貫通孔内を電極１８で充填して形成されている。例えば、金属酸化膜１２はＰＣＭＯ膜であり、電極１７はＡｌ膜、電極１８はＰｔ膜である。金属酸化膜１２とＡｌ膜１７の界面には、酸素空乏層１２ａが金属酸化膜１２側に、電極１７の酸化物層１１ａが電極１７側に形成されていることにより、整流性を備えた可変抵抗素子１が形成されている。当該貫通孔の軸を含むＸＺ断面あるいはＹＺ断面における断面構造図を図３０に示す。
電極１７及び１８がワード線となって基板と垂直方向に延伸し、当該ワード線は、Ｓｉ基板１０上においてトランジスタアレイＳＴ１の各トランジスタのソース領域２６と接続される。金属酸化膜１２は、酸素空乏層１２ａを有する可変抵抗体として機能するとともに、可変抵抗体と接続し、可変抵抗素子同士を接続する電極（ビット線）を兼ねている。メモリセルアレイ８の等価回路図は、図２８と同様であるが、図２８とは整流性接合の極性が逆になる。このため、メモリセルアレイ８に対しメモリ動作を行う場合は、図１７〜図２１に示される各メモリ動作において、ビット線とワード線に印加されるべき電圧の関係を逆にする必要がある。即ち、図１７〜図２１において選択（非選択）ビット線に印加されるべき電圧を選択（非選択）ワード線に印加し、選択（非選択）ワード線に印加されるべき電圧を選択（非選択）ビット線に印加すればよい。
従って、本発明装置により、スイッチング特性とともに、整流性を兼ね備える可変抵抗素子を備えた１Ｒ構造のクロスポイントメモリを備えた不揮発性半導体記憶装置が実現され、回り込み電流が抑えられ、大容量化、および高速アクセスが可能な不揮発性半導体記憶装置が実現される。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈別実施形態〉
以下、本発明の別実施形態について説明する。
〈１〉上記実施形態では、膜中の酸素濃度により抵抗が変化するペロブスカイト構造の酸化膜としてＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）、或いはＳｍ１−ＸＣａＸＭｎＯ３を例示したが、本発明はこの構成に限られるものではない。「ＡＢＯ３」の化学式で表されるペロブスカイト構造の導電性酸化物として、上記ＰＣＭＯのＢサイトのＭｎの一部を更にＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａ等の遷移金属元素Ｍで置換したＰｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３であってもよいし、ＬａＭｎＯ３（ＬＭＯ）のＡサイトのＬａの一部をＣａ，Ｓｒ，Ｐｂ，Ｂａ等の２価のアルカリ土類金属ＲＥで置換したＬａ１−ＸＡＥＸＭｎＯ３であってもよいし、Ｓｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙ等の３価の希土類元素ＲＥとＭｎとの酸化物において、Ａサイトの希土類元素ＲＥの一部をＳｒで置換したＲＥ１−ＸＳｒＸＭｎＯ３であってもよい。或いは、上記ＬＭＯのＡサイトのＬａの一部、及び、ＢサイトのＭｎの一部をＣｏで置換したＬａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３であってもよい。他の例として、ＧｄＭｎＯ３のＧｄの一部をＣａで置換したＧｄ１−ＸＣａＸＭｎＯ３、或いは、ＮｄＭｎＯ３のＮｄの一部をＧｄで置換したＮｄ１−ＸＧｄＸＭｎＯ３、等を利用することができる。
これらの材料は、電圧パルスの印加により電気抵抗が変化する現象を呈するが、その中でもＰｒ１−ＸＣａＸＭｎＯ３系の材料（ＰＣＭＯ）がより大きな抵抗値変化を示し、更に、Ｘ＝０．３付近の組成が、本発明の可変抵抗体として好ましい。
〈２〉上述の第１実施形態では、メモリセルアレイを２つのメモリ領域に分け、メモリ領域の一方を第１消去動作および第１書き込み動作により書き換えを行い、もう他方をメモリ領域を第２消去動作および第２書き込み動作により書き換えを行う方法について説明したが、上述の第２実施形態で説明したように、メモリセルアレイが多層構造により３次元的に構成されている場合には、多層構造のメモリセルアレイの一または複数層を第１消去動作および第１書き込み動作により書き換えを行うデータ保存領域として割り当て、残りの層を第２消去動作および第２書き込み動作により書き換えを行うプログラム保存領域として割り当てることができる。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
１： 本発明に係る可変抵抗素子
３〜８： 本発明に係るメモリセルアレイ
１０： 基板
１１： 上部電極（第１の電極）
１１ａ： 酸化物層
１２： 可変抵抗体
１２ａ： 酸素空乏層
１３： 下部電極（第２の電極）
１５： 整流接合層
１６，２１： 層間絶縁膜
１７，１８： 電極
２０： キャップ膜（ＳｉＮ）
２４，２５： 溝
２６： トランジスタのソース領域
Ｂ１〜Ｂ５１２： ビット線（グローバルビット線）
Ｂ１１〜Ｂ４８： ビット線
Ｍ１，Ｍ２： メモリセルアレイ
Ｑ： トランジスタ
Ｓ１，Ｓ２： バンク選択線
ＳＴ１，ＳＴ２： トランジスタアレイ
Ｖｇ： トランジスタのオン電圧
Ｖｒｅａｄ： 読み出し電圧
Ｖｒｅｓｅｔ： リセット電圧
Ｖｓｅｔ： セット電圧
Ｗ１〜Ｗ８，Ｗ１１〜Ｗ４４： ワード線
ＶＯ： 酸素欠損
ＣＢ： 伝導帯の底（のエネルギー）
ＥＦ： フェルミ準位
ＶＢ： 価電子帯の頂上（のエネルギー）
ＷＦ： 仕事関数

Claims (9)

  1. 膜中の酸素濃度により抵抗が変化する金属酸化膜からなる可変抵抗体、前記可変抵抗体と接する絶縁膜、前記可変抵抗体と前記絶縁膜を介して接続する第１の電極、及び、前記絶縁膜を介さずに直接前記可変抵抗体と接続する第２の電極を有する不揮発性の可変抵抗素子を少なくとも行及び列方向にマトリクス状に配置してなるメモリセルアレイを備える不揮発性半導体記憶装置であって、
    前記可変抵抗素子は、
    前記可変抵抗体と前記第１の電極との界面の前記可変抵抗体側に、前記可変抵抗体である金属酸化膜の酸素濃度が化学量論的組成よりも低い酸素空乏層が形成され、
    前記第１の電極と前記可変抵抗体の間の接続が前記絶縁膜を介した整流性接合であり、
    前記第２の電極と前記可変抵抗体の間の接続がオーミック接合であり、
    前記第１及び第２の電極の間に、絶対値が第１閾値以上の電圧を前記整流性接合の順方向に印加することで、前記絶縁膜と前記可変抵抗体との間で可逆的に酸素が移動し、前記酸素空乏層が狭まり、前記可変抵抗素子の抵抗特性が低抵抗状態に遷移し、
    前記第１及び第２の電極の間に、絶対値が第２閾値以上の電圧を前記整流性接合の逆方向に印加することで、前記絶縁膜と前記可変抵抗体との間で可逆的に酸素が移動し、前記酸素空乏層が広がり、前記可変抵抗素子の抵抗特性が高抵抗状態に遷移し、
    前記低抵抗状態の抵抗特性、及び、前記高抵抗状態の抵抗特性の夫々について、前記第１及び第２の電極の間に所定の電圧を印加した際に前記可変抵抗素子に流れる電流量が、当該電圧の印加方向が前記整流性接合の順方向で多く、前記整流性接合の逆方向で少ない非対称特性を有し、
    前記メモリセルアレイは、前記可変抵抗素子を、行方向、列方向、及び、行及び列方向に垂直な第３の方向に三次元マトリクス状に配置された３次元メモリセルアレイであり、
    前記３次元メモリセルアレイが、前記第２の電極が複数層、層間絶縁膜を介して分離形成された積層構造を有し、前記積層構造を開口する開口部の側壁面に沿って前記可変抵抗素子が形成され、
    前記第２の電極は、前記可変抵抗体を構成する金属酸化膜であり、その酸素濃度が固定されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記積層構造を貫通する複数の貫通孔が形成され、
    前記第１の電極が、前記貫通孔の内周側壁面上を覆うように形成され、
    環状の前記可変抵抗体、及び、環状の前記絶縁膜が、前記第１の電極と前記第２の電極の間を接続して、前記３次元メモリセルアレイが形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記絶縁膜は、前記第１の電極を構成する金属の酸化膜であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記可変抵抗体を構成する金属酸化膜は、ペロブスカイト構造の金属酸化物を含むことを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 前記可変抵抗体を構成する金属酸化膜は、
    Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３（但し、ＭはＴａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れかの元素)、
    Ｓｍ１−ＸＣａＸＭｎＯ３、
    Ｌａ１−ＸＡＥＸＭｎＯ３（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れかの２価のアルカリ土類金属）、
    ＲＥ１−ＸＳｒＸＭｎＯ３（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れかの３価の希土類元素）、
    Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３、
    Ｇｄ１−ＸＣａＸＭｎＯ３、及び、
    Ｎｄ１−ＸＧｄＸＭｎＯ３、
    の内の何れか１つの一般式（０≦Ｘ≦１，０≦Ｚ＜１）で表されるペロブスカイト構造の酸化物を含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記酸素空乏層の厚さは、前記可変抵抗素子が高抵抗状態の場合において２ｎｍ以上であることを特徴とする請求項１〜５の何れか一項に記載の不揮発性半導体記憶装置。
  7. 一列または複数列に属する複数の前記可変抵抗素子、或いは、一行または複数行に属する複数の前記可変抵抗素子を選択し、前記第１及び第２の電極の間に前記第１閾値以上の電圧を、前記整流性接合の順方向に同時に印加して、前記可変抵抗素子の抵抗特性を低抵抗化させる第１消去手段、
    選択された一行または一列に属する複数の前記可変抵抗素子毎に、前記第１及び第２の電極の間に、高抵抗状態に変化させる前記可変抵抗素子に前記第２閾値以上の電圧を、低抵抗状態を維持する前記可変抵抗素子に前記第２閾値未満の電圧を、前記整流性接合の逆方向に同時に印加する第１書き込み手段、
    一列または複数列に属する複数の前記可変抵抗素子、或いは、一行または複数行に属する複数の前記可変抵抗素子を選択し、前記第１及び第２の電極の間に前記第２閾値以上の電圧を、前記整流接合の逆方向に同時に印加して、前記可変抵抗素子の抵抗特性を高抵抗化させる第２消去手段、及び、
    選択された一行または一列に属する複数の前記可変抵抗素子毎に、前記第１及び第２の電極の間に、低抵抗状態に変化させる前記可変抵抗素子に前記第１閾値以上の電圧を、高抵抗状態を維持する前記可変抵抗素子に前記第１閾値未満の電圧を、前記整流性接合の順方向に同時に印加する第２書き込み手段のうち、
    第１消去手段と第１書き込み手段の組み合わせと、第２消去手段と第２書き込み手段の組み合わせのうち少なくとも何れか一方を備えることを特徴とする請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置。
  8. 前記メモリセルアレイが少なくとも２つのメモリ領域に区分され、
    第１のメモリ領域に対して、前記第１消去手段と前記第１書き込み手段の組み合わせを用いて、前記可変抵抗素子の抵抗状態の書き換えを行い、
    第２のメモリ領域に対して、前記第２消去手段と前記第２書き込み手段の組み合わせを用いて、前記可変抵抗素子の抵抗状態の書き換えを行うことを特徴とする請求項７の何れか一項に記載の不揮発性半導体記憶装置。
  9. 前記第１のメモリ領域をデータ保存領域、前記第２のメモリ領域をプログラム保存領域として用いることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
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