JP2008204581A - 不揮発性ｒａｍ - Google Patents

Abstract

【課題】アプリケーションに頻繁にアクセスされるワーク領域と、プログラムコードを記憶させる領域とを、従来に比較して小型なチップサイズにて、１チップで構成することができる不揮発性ＲＡＭを提供する。
【解決手段】本発明の不揮発性ＲＡＭは、ランダムにデータの読み書きを行う不揮発性メモリであり、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのデータ保持状態に、データ保持の状態を制御可能なメモリ素子からなるメモリ領域と、該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路とを有する。
【選択図】図１

Description

本発明は、電源を落としてもデータが消えず、ランダムなアクセスが行える不揮発性ＲＡＭ形態の不揮発性メモリに関する。

周知のように、不揮発性メモリとしては、ユーザによるオンボード（On-Boad）による書き換えが可能なＲＯＭ（Read Only Memory）であるフラッシュメモリ等がある（例えば、特許文献１参照）。
一般的に、コンピュータシステムにおいては、図１０及び図１１に示すように、各プロセッサに対応して、プログラムコードをハードディスクやフラッシュメモリなどの書き換え可能なＲＯＭに記憶させておき、実行時にＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリにプログラムコードを実行するシステム構成が用いられている。
しかしながら、上記コンピュータシステムの構成は、記憶媒体が複数必要となり、装置自体が大型化してしまい、携帯電話などの携帯型小型電子機器に適用させることが困難である。

そのため、携帯型小型電子機器に対して、プログラムコードをＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）やフラッシュメモリなどの書き換え可能なＲＯＭに格納し、そのプログラムにより処理を実行し、処理における中間データを記憶するワーク領域に、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）やなどの揮発性メモリを用いる構成が考えられる。
ところが、上述した構成においては、結局、メモリチップが複数必要となり実装面積が増加し、製造コストが上昇してしまうため、さらなる小型化が可能な構成が望まれている。
特開２００１−０１４８７１号公報

上述したように、携帯型小型電子機器においては、より小型化を進めるため、メモリチップの個数を削減することが必要である。
そのため、書き換え可能なＲＯＭのメモリ領域を分割し、所定のアドレス範囲をプログラムコードを記憶させる領域とし、残りをワークエリアに用いることにより、メモリを１チップとすることが考えられる。
しかしながら、書き換えが可能なＲＯＭは、一旦、データを消去した後、データの書込を行うため、ＤＲＡＭやＳＲＡＭに対して書込時間を長く必要とし、ランダムアクセスが行えず、ワークエリアに用いることができない。

一方、ＭＲＡＭ（Magnetoresistive Random Access Memory ）は、書き込みに要する時間が、ＤＲＡＭと同等であるが、チップサイズがＤＲＡＭに比較して大きいため、大容量の記憶素子を有するメモリが必要なアプリケーションに適さない。
本発明は、このような事情に鑑みてなされたもので、アプリケーションに頻繁にアクセスされるワーク領域と、プログラムコードを記憶させる領域とを、従来に比較して小型なチップサイズにて、１チップで構成することができる不揮発性ＲＡＭを提供することを目的とする。

本発明の不揮発性ＲＡＭは、ランダムにデータの読み書きを行う不揮発性ＲＡＭであり、
電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域と、該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路とを有することを特徴とする。

本発明の不揮発性ＲＡＭは、前記メモリ制御回路が、揮発性モード書込に比較して、不揮発性モード書込おいて、メモリ素子に供給する電荷量を多く設定している。

本発明の不揮発性ＲＡＭは、前記メモリ制御回路が前記揮発性モード書込を行う領域にあるメモリ素子に対して、予め設定された周期にてリフレッシュ処理を行う。

本発明の不揮発性ＲＡＭは、前記不揮発性モード書込を行う領域に、少なくともプログラムコードが書き込まれ、揮発性モード書込を行う領域がワーク領域として用いられる。

本発明の不揮発性ＲＡＭは、前記メモリ素子が個体電解質より形成され、該固体電解質に供給される電荷による金属イオンの酸化還元反応により抵抗値が変化する。

本発明の不揮発性ＲＡＭは、前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部をさらに有する。

本発明の不揮発性ＲＡＭは、前記書込プロテクト機能部が、書込を禁止する領域とする禁止アドレス範囲を設定する書込プロテクト領域設定レジスタと、書込命令を実行する際、該書込プロテクト領域設定レジスタに設定されている禁止アドレス範囲と、書込先アドレスとを比較し、比較結果を出力する比較手段と、前記比較結果が該書込先アドレスが禁止アドレス範囲に含まれることを示す場合、書込処理を停止し、一方、書込先アドレスが禁止アドレス範囲に含まれていないことを示す場合、書込処理を実行する。

本発明の不揮発性ＲＡＭは、前記禁止領域に対し、少なくともプログラムコードを書き込み、禁止範囲に含まれない前記メモリ領域をワーク領域として使用する。

本発明の不揮発性ＲＡＭは、前記禁止領域に対する書込命令を検出すると、外部に対して通知する書込通知部をさらに有する。

本発明のコンピュータシステムは、同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域を有し、該メモリ領域を不揮発性モード書込を行う領域と揮発性モード書込を行う領域とに選択する機能を有する不揮発性ＲＡＭと、前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサとを有する。

本発明のコンピュータシステムは、前記不揮発性ＲＡＭが前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部をさらに有する。

本発明のコンピュータシステムの制御方法は、同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなる不揮発性ＲＡＭと、プロセッサとからなるコンピュータシステムの制御方法であり、前記プロセッサが、前記不揮発性モードの書き込みを行った領域に記憶されたプログラムコードを実行する過程と、前記揮発性モード書き込みを行う領域をワーク領域として用いる過程とを有する。

本発明のコンピュータシステムの制御方法は、同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなり、前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部を有する不揮発性ＲＡＭと、プロセッサとからなるコンピュータシステムの制御方法であり、前記プロセッサが、前記不揮発性モードの書き込みを行った領域に記憶されたプログラムコードを実行する過程と、前記揮発性モード書き込みを行う領域をワーク領域として用いる過程とを有する。

本発明の半導体デバイスは、同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域とからなり、該メモリ領域を不揮発性モード書込を行う領域と揮発性モード書込を行う領域とに選択する機能を有する不揮発性ＲＡＭと、前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサとのそれぞれのチップを積層して形成されている。

本発明の半導体デバイスは、同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域とからなり、前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部を有する不揮発性ＲＡＭと、前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサとのそれぞれのチップを積層して形成されている。

以上説明したように、本発明によれば、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのデータ保持状態に、書込時に供給する電荷量により制御可能なメモリ素子からなるメモリ領域において、ユーザが設定するアドレス空間内の任意の領域を不揮発性モードのデータ保持領域とし、プログラムコードや場合によってはテーブルデータなど書き換える必要の無いデータを不揮発データとして格納し、不揮発性モードに設定されていない領域を、揮発性モードにて高速で書き換えられるワークＲＡＭとして使うことができ、すなわち、プログラムコード格納領域とワークメモリ領域と両方の領域を、１つの不揮発性ＲＡＭにおいて共有させることができ、不揮発性ＲＡＭのみでメモリシステムを構成でき、コスト低減、システムの小型化に効果がある。

また、本発明によれば、不揮発性ＲＡＭのメモリ領域におけるアドレス空間内の任意の領域に、上述したように、プログラムコードや場合によってはテーブルデータなど書き換える必要の無いデータを不揮発データとして格納し、その不揮発性モードのデータ保持を行う領域に対する書き込みを、ハードウェア的に禁止にする書込プロテクト機能部をさらに有し、かつ書込み禁止領域に対する書込命令を受けた場合、書込命令を受けたことを通知する制御部を有するため、不正なプログラムコードの実行などにより、書き換える必要の無いデータが書き換えられ、システムがダウンすることを防止するという効果があり、かつ書込み禁止領域に対する書込み命令を受けたことを出力、例えばプロセッサに通知することにより、不正書込が行われる問題を発見しやすくするという効果がある。

＜不揮発性ＲＡＭの全体構成の説明＞
以下、本発明の一実施形態による不揮発性メモリを図面を参照して説明する。図１はこの一実施形態の構成例を示すブロック図である。
この図において、不揮発性ＲＡＭ１は、入出力回路２、書込プロテクト領域設定レジスタ３、アドレス情報記憶部４、アドレス比較回路５、制御回路６、メモリアレイ制御部７、カラムデコーダ７１〜７４、ロウデコーダ８１〜８４及びメモリ領域Ｓが設けられている。
入出力回路２は、データ信号、コマンド信号及びアドレス信号の入力処理、及びメモリから読み出されたデータの出力処理を行う。

上記メモリ領域Ｓは、複数に分割されており、例えば本実施形態においてはＳ１，Ｓ２，Ｓ３及びＳ４の４つのメモリアレイに分割されている。
アドレス情報記憶部４は、アドレス空間内の任意のアドレス範囲の領域を、不揮発性モードの書き込みを行う不揮発性データ領域とするため、上記アドレス範囲（何番地から何番地まで、あるいはいずれのメモリアレイ）を示す不揮発性データアドレス情報が記憶されている。すなわち、不揮発性ＲＡＭ１のメモリ領域Ｓは、アドレス情報記憶部４に記憶されている不揮発性データアドレス情報によって設定された不揮発性データ領域と、それ以外の領域である揮発性データ領域との２つの書き込み特性を有することとなる。

ここで、アドレス情報記憶部４は、不揮発性データ領域を示す不揮発性データアドレス情報を、コマンド入出力回路２から入力される不揮発性データ領域を設定するコマンドと、その際入力されるアドレスにて書き込まれて設定される。
上記不揮発生モードの書込は、メモリ素子に記憶されたデータが、電源を切断しても記憶されている書き込み状態、すなわちフラッシュメモリやＥＥＰＲＯＭと同様な記憶特性を有することを示している。

一方、揮発性モードの書込は、メモリ素子に記憶されたデータが、電源を切断すると失われてしまう状態（ＤＲＡＭやＳＲＡＭ等の特性）、さらにリフレッシュ動作を行わないと失われてしまう状態（ＤＲＡＭの特性）を示している。このメモリ素子については、後に詳述する。
したがって、電源が切れると失われては困るプログラムコードが不揮発性データ領域に記憶され、一方、揮発生データ領域のメモリ素子に対するデータの書込は、不揮発性データ領域の書込時間より短く、ＤＲＡＭやＳＲＡＭ等と同様のため、処理の中間データなどを一時的に記憶するワーク領域として用いられることとなる。

書込プロテクト領域設定レジスタ３は、アドレス空間内の任意のアドレス範囲の領域を、書き込みを禁止する書込禁止領域とするため、上記アドレス範囲（何番地から何番地まで、あるいはいずれのメモリアレイ）を示す書込禁止アドレス情報が記憶されている。この書込禁止領域には、書き換えられては困るプログラムコードや、重要なデータを記憶することとなる。ここで、書込プロテクト領域設定レジスタ３は、書込禁止アドレス情報が設定される際、コマンドに含まれている識別情報が予め内部に設定されている識別情報と同一か否かを検出し、同一であると検出した場合、コマンドとともに入力するアドレスを書込禁止アドレス情報として設定し、一方、同一でないと検出した場合、書込禁止アドレス情報の設定処理を行わない。

また、書込プロテクト領域設定レジスタ３は、書込禁止アドレス情報を削除及び変更する際、変更命令のコマンドに含まれている識別情報が予め内部に設定されている識別情報と同一が否かを検出し、同一であると検出した場合、コマンドとともに入力される入力アドレスを新たな書込禁止アドレス情報として設定、あるいは削除し、一方、同一でないと検出した場合、書込禁止アドレス情報の変更処理を行わない。

アドレス比較回路５は、入出力回路２から入力されるコマンドが書込命令であることを検出した場合、この書込命令とともに入力される入力アドレスが、書込プロテクト領域設定レジスタ３に設定されている書込禁止アドレス情報の範囲に含まれているか否かの検出を行う。
このとき、アドレス比較回路５は、入力される入力アドレスが、書込禁止アドレス情報の範囲に含まれていることを検出した場合、制御回路６に対して書込禁止制御信号を出力し、一方、書込禁止アドレス情報の範囲に含まれていないことを検出した場合、書込禁止制御信号の出力を行わない。

ここで、書込プロテクト領域設定レジスタ３において、アドレス範囲として開始アドレスと終了アドレスとの間を設定する場合、メモリアレイＳ１内のアドレス範囲、あるいは複数のメモリアレイを跨って設定されたアドレス範囲が書込禁止アドレス情報として記憶され、アドレス比較回路５は、入力アドレスがこのアドレス範囲に含まれるか否かを検出する。
また、書込プロテクト領域設定レジスタ３において、メモリアレイ単位にて、書込禁止アドレス情報のアドレス範囲を設定する場合、アドレス比較回路５は、入力アドレスが設定されたメモリアレイに含まれている化否かの検出を行う。

また、アドレス比較回路５は、入出力回路２から入力されるコマンドが書込命令であることを検出した場合、この書込命令とともに入力される入力アドレスが、アドレス情報記憶部４に設定されている不揮発性データアドレス情報の範囲に含まれているか否かの検出を行う。
このとき、アドレス比較回路５は、入力される入力アドレスが、不揮発性データアドレス情報の範囲に含まれていることを検出した場合、制御回路６に対して不揮発性モード信号を出力し、一方、不揮発性データアドレス情報の範囲に含まれていないことを検出した場合、不揮発性モード信号の出力を行わない。

ここで、アドレス情報記憶部４において、アドレス範囲として開始アドレスと終了アドレスとの間を設定する場合、メモリアレイＳ１内のアドレス範囲、あるいは複数のメモリアレイを跨って設定されたアドレス範囲が不揮発性データアドレス情報として記憶され、アドレス比較回路５は、入力アドレスがこのアドレス範囲に含まれるか否かを検出する。
また、アドレス情報記憶部４において、メモリアレイ単位にて、書込禁止アドレス情報のアドレス範囲を設定する場合、アドレス比較回路５は、入力アドレスが設定されたメモリアレイに含まれている化否かの検出を行う。

制御回路６は、上記書込禁止制御信号が入力された場合、メモリアレイ制御部７に対して、書込禁止信号を出力するとともに、書込禁止アドレス情報の示すアドレス範囲内にあるアドレスが書き込みのためにアクセスされたことを、例えば外部のプロセッサに通知するため、異常アクセス信号を出力する。
また、制御回路６は、上記不揮発性モード信号が入力された場合、メモリアレイ制御部７に対して不揮発性書込信号を出力する。

メモリアレイ制御部７は、入力されるコマンドにて設定される読み出しあるいは書き込み処理等に対応し、入力されるアドレスに対応したメモリアレイ（Ｓ１〜Ｓ４）におけるメモリ素子に対し、データの書き込み及び読み出しの動作を行う。
また、メモリアレイ制御部７は、上記書き込みの際、上記書込禁止信号が入力されると、対応するアドレスへのデータの書き込み処理を停止して、メモリ素子へのデータの書き込みを行わない。

また、メモリアレイ制御部７は、上記書き込みの際、上記不揮発性書込信号が入力されると、対応するアドレスのメモリ素子へのデータの書き込み処理を、不揮発性モードにて行う。メモリアレイ制御部７は、内部にリフレッシュ機能部を有しており、予め設定された周期にて、アドレス情報記憶部４を参照し、不揮発性データアドレス情報の示すアドレス範囲にて、書き込まれているデータに対応し、揮発性モードの書き込みが行われたメモリ素子に対してリフレッシュ動作、すなわち揮発性モードによるデータの再書き込み処理を行う。

カラムデコーダ７１〜７４は、それぞれ対応するメモリアレイ内において、メモリアレイ制御部７から入力されるアドレスの一部（カラムアドレス）に対応するメモリ素子の列を選択する。
ロウデコーダ８１〜８４は、それぞれ対応するメモリアレイ内において、メモリアレイ制御部７から入力されるアドレスの一部（ロウアドレス）に対応するメモリ素子の行を選択する。上述したメモリ素子の列と行との交差点にあるメモリ素子に対して、データの書き込み及び読み出し処理が行われる。
上述した構成により、図２に示すように、不揮発性ＲＡＭのメモリ領域におけるメモリ空間が、揮発性モードの書き込みを行い、ランダムアクセスを可能としたワーク領域と、不揮発性モードの書き込みを行い、プログラム記憶領域あるいは重要データ格納領域とした領域に任意に分割することができる。また、不揮発性モードの領域に対して、不正なプログラムの書き換えなどが行えないように、書き込み禁止を設定することができる。

＜不揮発性ＲＡＭの構造説明＞
次に、図３及び図４を用いて、上述した各本実施形態におけるメモリ素子、すなわち固体電解質を用いた抵抗変化型メモリ素子の説明を行う。図３は大容量の不揮発性ＲＡＭのメモリアレイの回路を示す概念図である。また、図４は図３における抵抗変化型メモリ素子及びその近傍の断面構造を示す概念図である。ここで用いるメモリ素子は、抵抗変化型メモリ素子であり、電流を流すことにより抵抗値が変化する個体電解質からなる抵抗素子ＲＭと、ＭＯＳトランジスタＱＭとを組み合わせてメモリ素子として用いる。各本実施形態におけるＭＯＳトランジスタは例えばｎチャネル型である。上記抵抗素子ＲＭは、ＭＯＳトランジスタＱＭのドレインとビット線ＢＬとの間に形成されている。
各図において、抵抗素子ＲＭは、固体電解質中の金属イオンの酸化還元反応によるフィラメントの形成／消失により抵抗値が変化することを用いた不揮発性メモリセルである。

すなわち、抵抗素子ＲＭは、チタン電極と銅電極との間に固体電解質を挟んだ構造となっており、固体電解質(例えば、Ｃｕ2Ｓ硫化銅)中での原子(イオン：Ｃu^＋)移動を利用しており、一方のチタン電極と他方の銅電極との間に、負電圧（負電荷）を印加することにより、個体電解質内にて酸化（個体電解質とチタン電極との界面において）・還元（チタン電極と個体電解質との界面において）反応が起こり、電解質中に金属架橋が形成されオン状態（低抵抗の状態）となる。一方、チタン電極と銅電極との間に、正電圧（正電荷）を印加することにより、逆の酸化（チタン電極と個体電解質との界面において）・還元（個体電解質とチタン電極との界面において）反応から金属架橋が消滅しオフ状態（高抵抗の状態）となる。

図３の回路におけるデータの書込処理において、「０」データの書込みを、ロウセレクト信号線ＷＬと、カラムセレクト信号線ＹＳとを、それぞれ「Ｈ」レベルにし、ＭＯＳトランジスタＱＭ、ＱＡ（ＱＡ１〜ＱＡｍの対応するいずれか）及びＱＢ（ＱＢ１〜ＱＢｍの対応するいずれか）をオン状態とし、書込対象の特定のメモリ素子を選択する。そして、書き込みに必要な電流値の書込電流を、ライトドライバ側から仮想接地線ＶＳＬへと流し、この書込電流によって抵抗素子ＲＭの抵抗値を高くすることにより行う。
一方、データの書込処理において、「１」データの書込みを、電流を上述した「０」の書込の場合と反対方向、すなわち仮想接地線ＶＳＬ側からライトドライバ側へと流し、抵抗素子ＲＭの抵抗値を低下させることにより行う。

また、読み出し処理において、ロウセレクト信号線ＷＬとカラムセレクト信号線ＹＳとの双方を「Ｈ」レベルにし、読み出し対象の特定のメモリ素子を選択し、リードアンプがＩ／Ｏ線を介して仮想接地線ＶＳＬへと流れる検出電流値と、図示しない基準値と比較・増幅することにより、抵抗素子ＲＭの抵抗値が大（基準電流値より検出電流値が小さい）／小（基準電流値より検出電流値が大きい）を判定する。
なお、配線ＶＤＬはビット線ＢＬとソース線ＳＬとのプリチャージ電圧を供給する配線である。この配線ＶＤＬにより、ＭＯＳトランジスタＱＤ１〜ＱＤｍ及びＱＣ１〜ＱＣｍがオン状態（ＰＣが「Ｈ」レベル）において、読み出し前にメモリ素子が接続されているビット線ＢＬ及びソース線ＳＬのＭＯＳトランジスタがオン状態となり、メモリ素子はビットラインＢＬと接地ラインＳＬとが同電位に保持され、プリチャージが行われる。

また、プリチャージの後、ＰＣが「Ｌ」レベルとなり、ＭＯＳトランジスタＱＤ１〜ＱＤｍ及びＱＣ１〜ＱＣｍがオフ状態となり、ビット線ＢＬとソース線ＳＬとが配線ＶＤＬに対してフローティング状態となり、ロウセレクト信号線ＷＬとカラムセレクト信号線ＹＳとにより選択されたメモリ素子と、同一のビット線ＢＬ及びソース線ＳＬに接続されているメモリ素子は、メモリ素子を選択するＭＯＳトランジスタＱＭがオフしているために電流が流れず、読み出されたりデータが書き換えられることは無い。

上記ロウセレクト信号線ＷＬはロウデコーダ８ｎにより、入力されるロウアドレスをデコード処理することにより生成される。また、上記カラムセレクト信号線ＹＳはカラムデコーダ７ｎにより、入力されるカラムアドレスをデコード処理することにより生成される。
このメモリ素子は、数１０nsにてデータの書き換え及び読み出しが可能であり、しかもフラッシュメモリとは異なり、書換え前にデータを消去する必要が無く、また書き込みベリファイも必要無いため、ワークメモリとして用いられるＲＡＭとして使用することが可能である。本発明におけるメモリ素子は、一旦データを消去してデータを書き込む必要が無く、ＤＲＡＭやＳＲＡＭのように、ランダムなアドレスに対してアクセスし、データの読み出し及び書き込みができるランダムアクセスが可能である。

図４において、基板１００上に、ソース及びドレインの拡散層を形成し、ゲート電極が形成されＭＯＳトランジスタＱＡ１〜ＱＡｍ、ＱＢ１〜ＱＢｍ、ＱＤ１〜ＱＤｍ、ＱＣ１〜ＱＣｍ及びＱＭが形成され、複数の配線層であるカラムセレクト信号線ＹＳｍ、ビット線ＢＬｍ（配線ＶＤＬ）、ワードセレクト信号ＷＬｎ（配線ＰＣ）各層の配線が、それぞれ絶縁膜を介して形成されている。
抵抗素子ＲＭは、ＭＯＳトランジスタＱＭのドレインに接続されたプラグＰｍと、ビット線ＢＬ（例えば、図４においてはビット線ＢＬｍ）との間に形成されている。

＜抵抗素子ＲＭの書込特性＞
図５に抵抗素子ＲＭの書込特性を示すグラフを示す。図５（ａ）は書込電流値を一定として書込電流を印加する時間幅を変化させたグラフであり、横軸が書込電流の印加時間を示し、縦軸が抵抗素子ＲＭの低抵抗保持時間、すなわちデータ保持時間を示している。また、図５（ｂ）は書込電流を印加する書込時間を一定とし、書込電流の電流値を変化させたグラフであり、横軸が書込電流値を示し、縦軸がデータ保持時間を示している。

図５（ａ）から分かるように、書込時間が少ないと揮発書込モードの状態となり、書き込みにより一旦抵抗値が低下するが、一定時間が経過すると徐々に抵抗値が増加し、データが判定不能となる。
一方、書込時間を長くするに従い、抵抗が増加するのにかかる時間が増加し、データの保持特性が良くなり、ある書込時間を超えると不揮発性書込の状態とするデータの保持時間となる。本実施形態においては、書込を行った際、予め設定したデータ保持時間を超える期間、データ保持できる抵抗素子ＲＭを、不揮発性モードの書込が行われたとし、予め設定したデータ保持時間以下の期間しかデータ保持が行えない抵抗素子ＲＭを、揮発性モードの書込が行われたとする。

また、図５（ｂ）から分かるように、書込電流の電流値が少ないと、 揮発書込の状態となり、書き込みにより一旦抵抗値が低下するが、一定時間が経過すると徐々に抵抗値が増加し、データが判定不能となる。
一方、書込電流の電流値を大きくするに従い、抵抗が増加するのにかかる時間が増加し、データの保持特性が良くなり、ある電流値を超えると不揮発性モードの書き込みの状態とするデータの保持時間となる。
書込電流の電流値及び書込電流の印加時間により、書込モードが変化するため、抵抗素子ＲＭに供給する電荷量によって、書込特性が不揮発性モードとなるか揮発性モードとなるかが決定する。

＜抵抗素子ＲＭの書込回路＞
図６にメモリアレイ制御部７に含まれる抵抗素子ＲＭにデータを書き込む書込電流のパルスを生成する書込回路（ライトドライバ）の概念図を示す。図６（ａ）は書込回路の回路構成例を示す概念図である。
書込回路１０は、インバータ（ノット回路）１１，遅延回路１２，遅延回路１３，セレクタ１４，ナンド回路１５，Ｐチャネル型のＭＯＳトランジスタ１６，１７，Ｎチャネル型もＭＯＳトランジスタ１８，定電流源１９（電流値Ｉw）とから構成されている。
書込回路１０は、入出力回路２から入力される書込命令に対応して書込動作を行う際、制御回路６から不揮発性書込信号が入力された場合、不揮発性モードの書き込み処理を行い、不揮発性書込信号が入力されない場合、揮発性モードの書き込み処理を行う。
また、書込回路１０は、制御回路６から書込禁止信号が入力されると、書き込み処理を停止する。

ここで、遅延回路１２及び１３は、立ち下がりエッジがそのまま出力され、立ち上がりエッジがそれぞれ時間Ｔ１，Ｔ２の間にて遅延させ、各々遅延信号ＤＬ１及びＤＬ２を出力する機能を有している。
セレクタ１４は入力端子Ｐ１及びＰ２に入力される信号のいずれかを出力端子Ｐ３から出力するものであり、セレクト信号ＳＬが「Ｈ」レベルのとき、入力端子Ｐ１に入力されている遅延信号ＤＬ１を出力端子Ｐ３から出力し、セレクト信号ＳＬが「Ｌ」レベルのとき、入力端子Ｐ２に入力されている遅延信号ＤＬ２を出力端子Ｐ３へ出力する。このとき、書込回路１０は、不揮発性書込信号が入力された場合、セレクト信号ＳＬを「Ｌ」レベルとし、不揮発性書込信号が入力されない場合、セレクト信号ＳＬを「Ｈ」レベルとする。

ナンド回路１５は、インバータ１１の出力信号と、セレクタ１４の出力端子Ｐ３から出力される遅延信号との否定論理積をとり、演算結果をＭＯＳトランジスタ１８のゲートに出力する。
ＭＯＳトランジスタ１８は、オン状態の間、ドレインから入力される書込電流（電流パルス）を、ソースから図３のＩ／Ｏ線に対して出力する。
この書込電流は、ＭＯＳトランジスタ１６及び１７と定電流源１９とにて形成されるカレントミラー回路において、定電流源１９からＭＯＳトランジスタ１７に流れる定電流Ｉwに比例して、ＭＯＳトランジスタ１６に流れる電流である。

図６（ｂ）は、抵抗素子ＲＭに対する書込処理における図６（ａ）の回路の動作を示すタイミングチャートである。
この図において、時刻ｔ１〜時刻ｔ５の期間、セレクト信号ＳＬは「Ｈ」レベルであり、入力端子Ｐ１から入力される信号（すなわち、遅延回路１２からの遅延信号）を出力端子Ｐ３から出力する状態となっており、揮発性書込モードに対応している。
一方、時刻ｔ５以降、セレクト信号ＳＬは「Ｌ」レベルであり、入力端子Ｐ２から入力される信号（すなわち、遅延回路１３からの遅延信号）を出力端子Ｐ３から出力する状態となっており、不揮発性書込モードに対応している。
上述したように、セレクト信号ＳＬにより選択された遅延信号により、揮発性モードまたは不揮発性モードそれぞれのモードによる書き込み処理が、抵抗素子ＲＭに対して行われる。

時刻ｔ１〜時刻ｔ２において、インバータ１１は、「Ｌ」レベルが入力されているため、遅延回路１２及び１３と、ナンド回路１５の一方の入力端子とに「Ｈ」レベルを出力する。
このとき、セレクタ１４は、遅延すべき信号が入力されないため、ナンド回路１５の他方の端子に対して「Ｈ」レベルを出力した状態となっている。
この結果、ナンド回路１５は、２入力ともに「Ｈ」レベルが入力されているため、ＭＯＳトランジスタ１８のゲートに対し、「Ｌ」レベルの信号を出力する。
ゲートに「Ｌ」レベルが入力されるため、ＭＯＳトランジスタ１８はオフ（非導通）状態となっており、ドレインに供給される書込電流をソースから出力しない。

時刻ｔ２において、メモリアレイ制御部７は、外部から入力される書込命令に対応して、パルス幅Ｔ０の「Ｈ」レベルの書込パルスＷＰを出力する。
上記書込パルスＷＰが入力されることにより、インバータ１１は、この書込パルスＷＰを反転して、「Ｌ」レベルの反転信号を、遅延回路１２及び１３と、ナンド回路１５の一方の入力端子とに出力する。同様に、上記反転信号が入力されるため、遅延回路１２及び１３は、出力をそれぞれ「Ｈ」レベルから「Ｌ」レベルに遷移させる。

このとき、セレクタ１４は、出力端子Ｐ３から入力端子Ｐ１に入力された信号を出力する設定となっているため、遅延回路１２からの遅延信号を出力する。
そして、ナンド回路１５は、双方の端子に「Ｌ」レベルの信号が入力されるため、出力端子から「Ｈ」レベルの信号を出力する。
これにより、ＭＯＳトランジスタ１８は、ドレインに供給されている書込電流を、ソースからＩ／Ｏ線に対して出力する。書込電流がアドレスに対応した抵抗素子ＲＭに供給されることにより、書き込み処理が開始される。

次に、時刻ｔ３において、時間Ｔ０が経過したため、書込パルスＷＰが「Ｈ」レベルから「Ｌ」レベルに立ち下がる。これにより、インバータ１１は、反転信号を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。
このとき、遅延回路１２は反転信号の立ち上がりから、時間Ｔ１が経過するまで、遅延信号を「Ｌ」レベルに保つ状態となる。
したがって、ナンド回路１５の一方の入力端子に「Ｈ」レベルが入力される状態となるが、他方の入力端子に依然として「Ｌ」レベルの信号が入力されているため、出力端子から「Ｈ」レベルの信号を出力した状態を維持する。その結果、ＭＯＳトランジスタ１８は、ゲートに「Ｈ」レベルの信号が印加された状態のままであり、ゲートに供給される書込電流をソースから出力した状態を維持することとなる。

そして、時刻ｔ４において、遅延回路１２は、時刻ｔ３から時間Ｔ１が経過することにより、遅延処理を終了し、遅延信号を「Ｌ」レベルから「Ｈ」レベルに遷移させる。
これにより、ナンド回路１５は、双方の入力端子に「Ｈ」レベルが入力されるため、出力端子の信号を「Ｈ」レベルから「Ｌ」レベルに遷移させる。
その結果、ＭＯＳトランジスタ１８は、ゲートに「Ｌ」レベルが印加されることとなり、オフ（非導通）状態となるため、ドレインに供給される書込電流をソースから出力しない状態となる。
上述したように、時刻ｔ２から時刻ｔ４の期間、抵抗素子ＲＭに書込電流が供給され、電流値とこの電流値が供給された時間とに対応した、揮発性モードの書き込みに対応する電荷量が抵抗素子ＲＭに与えらる。

同様に、時刻ｔ５から時刻ｔ８の期間に、抵抗素子ＲＭに対する不揮発性モードの書込が行われる。この時刻範囲において、セレクト信号ＳＬが「Ｌ」レベルとなり、セレクタ１４は、出力端子Ｐ２に入力される、遅延回路１３の出力する遅延信号を出力端子Ｐ３から出力する。
このため、書込パルスＷＰのパルス幅Ｔ０に対し、書込パルスＷＰの時刻ｔ７における立ち下がりから、時刻Ｔ８までの遅延時間Ｔ２（＞Ｔ１）を加えた期間、ＭＯＳトランジスタ１８がオン状態となり、不揮発性モードの書き込みが行われる。
この結果、時刻ｔ６から時刻ｔ８の期間、抵抗素子ＲＭに書込電流が供給され、電流値とこの電流値が供給された時間とに対応した、不揮発性モードの書き込みに対応する電荷量が抵抗素子ＲＭに与えられる。

図６（ａ）に示した書込電流を生成する回路は、揮発性モード及び不揮発性モードのいずれかの特性とする電荷量を、書込電流の電流値を一定として、この書込電流を抵抗素子ＲＭに印加する期間、すなわち電流パルスのパルス幅により制御するものであり、この機能を有する書込回路であれば、図６（ａ）の構成に限るものではない。
一方、図７（ａ）に示す回路は、書込電流の電流パルスのパルス幅を、揮発性モード及び不揮発性モードともに同一幅を用い、それぞれの書込電流の電流値を変えて、揮発性モード及び不揮発性モードの書込特性に必要な電荷量を制御する構成となっている。

図７（ｂ）は、抵抗素子ＲＭに対する書込処理における図７（ａ）の回路の動作を示すタイミングチャートである。この図７（ｂ）に示すように、図７（ａ）の回路は、出力する書込電流の電流パルスの幅はＴ０にて一定であり、揮発性モード及び不揮発性モード各々の電流値を、それぞれのモードにて必要な電荷量を供給する値に設定し、書き込みのモードによって使い分ける構成となっている。
メモリアレイ制御部７における書込回路１０は、抵抗素子ＲＭに対する書込パルスとして、揮発性モードの書き込みの場合に書込パルスＶＷを信号を出力し、不揮発性モードの書き込みの場合に書込パルスＮＷを出力する。すなわち、書込回路１０は、制御回路６から不揮発性書込信号が入力された場合、「Ｈ」レベルのパルス信号である書込パルスＮＷを出力し、不揮発性書込信号が入力されない場合、「Ｈ」レベルのパルス信号である書込パルスＶＷを出力する。

Ｎチャネル型のＭＯＳトランジスタ２６は、ドレインに対して、Ｐチャネル型のＭＯＳトランジスタ２０，２１及び定電流源２２で構成されているミラー回路から出力される書込電流（電流値ｉVW）が供給され、ソースが図３のＩ／Ｏ線に接続され、ゲートに書込パルスＶＷの信号線が接続されている。
同様に、Ｎチャネル型のＭＯＳトランジスタ２７は、ドレインに対して、Ｐチャネル型のＭＯＳトランジスタ２３，２４及び定電流源２５で構成されているミラー回路から出力される書込電流（電流値ｉNW）が供給され、ソースが図３のＩ／Ｏ線に接続され、ゲートに書込パルスＮＷの信号線が接続されている。

ここで、電流値ｉVW＜電流値ｉNWであり、図７（ａ）のライトドライバは、書き込みのモードに対応し、それぞれの電流値の書込電流をパルス幅Ｔ０の期間に渡り、揮発性モード及び不揮発性モードのいずれかの書込特性とするために必要な電荷量を、抵抗素子ＲＭに対して供給する。この構成により、図６（ａ）の構成に比較し、書込回路１０における定電流源が不揮発性モード及び揮発性モード各々に必要となるが、書込時間が同一のため、よりランダムアクセスの制御が容易となる。
図７（ｂ）においては、時刻ｔ１１〜時刻ｔ１２までの期間がＴ０であり、揮発性モードの書き込みが行われ、時刻ｔ１３〜時刻ｔ１４までの期間がＴ０であり、不揮発性モードの書き込みが行われている。

上述したように、図７（ａ）の回路においては、揮発性モード及び不揮発性モードにおける書込電流を供給する時間、すなわち書込パルスの幅が設定されている場合、必要な電荷量を得るため、書込パルスに対応して必要な書込電流の電流値が設定される。
また、揮発性書込モードにてどの程度のリフレッシュ期間とするかにより、書込に必要な電荷量が決定されるため、上記書込パルスの幅が設定された場合、リフレッシュ時間を満足する揮発性モードのための電荷量を得るために、書込電流の電流値を設定する。

＜不揮発性ＲＡＭの応用１＞
図８を用いて、本発明による各実施形態における不揮発性ＲＡＭを、携帯型小型電子機器への適用に適した形態に実装した例を説明する。図８は上記不揮発性ＲＡＭを実装したパッケージ形態の断面を示す概念図である。
具体的には、図８（ａ），（ｂ）及び（ｃ）がＳＩＰ（System Ｉn a Package）として、例えば、プロセッサのＬＳＩチップと積層し、一つのパッケージとしている。

図８(a）は不揮発性ＲＡＭと上記ＬＳＩチップとを積層してそれぞれの電極パッドをボンディングワイヤによりパッケージ基板に電気的に接続し、１つのパッケージに封止した構造となっている。また、図８（ｂ）は不揮発性ＲＡＭのチップと、ＬＳＩチップとの相互の電極パッド間をマイクロ半田ボールにて接続して、１つのパッケージに封止した構造となっている。また、図８（ｃ）は不揮発性ＲＭＡチップの複数チップを積層し、各不揮発性ＲＡＭチップ間をＳi（シリコン）貫通電極により接続し、そのＳｉ貫通電極により、ＬＳＩチップの電極に接続し、１つのパッケージに封止した構造となっている。また、図８（ｄ）は、ＰＯＰ（Package On a Package）として、プロセッサを実装したパッケージと、大容量不揮発性ＲＡＭを２枚積層したパッケージとを重ね、１つの電子部品パッケージとした形態としている。

図８（ａ）から図８（ｄ）の形態ように実装することにより、ボードにおける不揮発性ＲＡＭと上記ＬＳＩチップとの実装面積を削減することができ、携帯電話等の携帯型小型電子機器の小型化及び製造コストの削減の実現が可能である。

＜不揮発性ＲＡＭの応用２＞
図９は、本発明による各実施形態における不揮発性ＲＡＭを実装したシステムの構成例を示す概念図である。
すなわち、本実施形態による不揮発性ＲＡＭと、メディアプロセッサとを、図８に示す形態にて１パッケージに積層したＳＩＰを、ベースバンドプロセッサに組み合わせて構成された携帯電話システムのブロック図を示す。

不揮発性ＲＡＭと上記ＬＳＩチップとが１パッケージに封止されており、このパッケージとベースバンドプロセッサとのパッケージとにより、ボード上のシステム構成がシンプルになり、システムを形成するボードを縮小することが可能となり、製造コストの低減及びシステムの小型化が実現できる。

本発明の第１の実施形態による不揮発性ＲＡＭの構成例を示す概念図である。 図１の不揮発性ＲＡＭにおける揮発性モードの書き込みを行った領域と、不揮発性モードの書き込みを行った領域のアドレス空間を説明する概念図である。 本発明の各実施形態における不揮発性ＲＡＭのメモリアレイの回路構成を示す概念図である。 本発明の各実施形態における不揮発性ＲＡＭのメモリアレイの断面構造を示す概念図である。 抵抗素子ＲＭの書き込みの特性を説明するグラフである。 書込電流（電流パルス）を生成するライトドライバの構成例を示す概念図である。 書込電流（電流パルス）を生成するライトドライバの他の構成例を示す概念図である。 本発明の各実施形態による不揮発性ＲＡＭを携帯型小型電子機器に適用する形態を説明する概念図である。 本発明の各実施形態による不揮発性ＲＡＭを携帯電話に用いた場合の概念図である。 フラッシュメモリ（ＮＯＲ型のメモリ構成）を用いた従来の携帯電話のブロック図である。 フラッシュメモリ（ＮＡＮＤ型のメモリ構成）を用いた従来の携帯電話のブロック図である。

符号の説明

１…不揮発性ＲＡＭ
２…入出力回路
３…書込プロテクト領域設定レジスタ
４…アドレス情報記憶部
５…アドレス比較回路
６…制御回路
７…メモリアレイ制御部
１０…書込回路
１１…インバータ
１２，１３…遅延回路
１４…セレクタ
１５…ナンド回路
１６，１７，１８，２０，２１，２３，２４，２６，２７，ＱＡ１，ＱＡｍ、ＱＢ１，ＱＢｍ、ＱＣ１，ＱＣｍ，ＱＤ１，ＱＤｍ，ＱＭ…ＭＯＳトランジスタ
１９，２２，２５…定電流源
７１，７２，７３，７４…カラムデコーダ
８１，８２，８３，８４…ロウデコーダ
１００…基板
Ｓ…メモリ領域
Ｓ１，Ｓ２，Ｓ３，Ｓ４…メモリアレイ

Claims (15)

1. ランダムにデータの読み書きを行う不揮発性ＲＡＭであり、
   電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域と、
   該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、
   該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路と
   を有することを特徴とする不揮発性ＲＡＭ。
2. 前記メモリ素子が書込時に供給する電荷量の違いにより、データ保持の状態の制御が行われ、前記メモリ制御回路が、揮発性モード書込に比較して、不揮発性モード書込おいて、メモリ素子に供給する電荷量を多く設定していることを特徴とする請求項１に記載の不揮発性ＲＡＭ。
3. 前記メモリ制御回路が前記揮発性モード書込を行う領域にあるメモリ素子に対して、予め設定された周期にてリフレッシュ処理を行うことを特徴とする請求項１または請求項２に記載の不揮発性ＲＡＭ。
4. 前記不揮発性モード書込を行う領域に、少なくともプログラムコードが書き込まれ、揮発性モード書込を行う領域がワーク領域として用いられることを特徴とする請求項１から請求項３のいずれかに記載の不揮発性ＲＡＭ。
5. 前記メモリ素子が個体電解質より形成され、該固体電解質に供給される電荷による金属イオンの酸化還元反応により抵抗値が変化することを特徴とする請求項１から請求項４のいずれかに記載の不揮発性ＲＡＭ。
6. 前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部をさらに有する請求項１から請求項５のいずれかに記載の不揮発性ＲＡＭ。
7. 前記書込プロテクト機能部が、
   書込を禁止する領域とする禁止アドレス範囲を設定する書込プロテクト領域設定レジスタと、
   書込命令を実行する際、該書込プロテクト領域設定レジスタに設定されている禁止アドレス範囲と、書込先アドレスとを比較し、比較結果を出力する比較手段と
   前記比較結果が該書込先アドレスが禁止アドレス範囲に含まれることを示す場合、書込処理を停止し、一方、書込先アドレスが禁止アドレス範囲に含まれていないことを示す場合、書込処理を実行する請求項６に記載の不揮発性ＲＡＭ。
8. 前記禁止領域に対し、少なくともプログラムコードを書き込み、禁止範囲に含まれない前記メモリ領域をワーク領域として使用する請求項６または請求項７に記載の不揮発性ＲＡＭ。
9. 前記禁止領域に対する書込命令を検出すると、外部に対して通知する書込通知部をさらに有する請求項６から請求項８のいずれかに記載の不揮発性ＲＡＭ。
10. 同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域を有し、該メモリ領域を不揮発性モード書込を行う領域と揮発性モード書込を行う領域とに選択する機能を有する不揮発性ＲＡＭと、
    前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサと
    を有するコンピュータシステム。
11. 前記不揮発性ＲＡＭが前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部をさらに有する請求項１０に記載のコンピュータシステム。
12. 同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなる不揮発性ＲＡＭと、プロセッサとからなるコンピュータシステムの制御方法であり、
    前記プロセッサが、
    前記不揮発性モードの書き込みを行った領域に記憶されたプログラムコードを実行する過程と、
    前記揮発性モード書き込みを行う領域をワーク領域として用いる過程と
    を有するコンピュータシステムの制御方法。
13. 同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなり、前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部を有する不揮発性ＲＡＭと、プロセッサとからなるコンピュータシステムの制御方法であり、
    前記プロセッサが、
    前記不揮発性モードの書き込みを行った領域に記憶されたプログラムコードを実行する過程と、
    前記揮発性モード書き込みを行う領域をワーク領域として用いる過程と
    を有するコンピュータシステムの制御方法。
14. 同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域とからなり、該メモリ領域を不揮発性モード書込を行う領域と揮発性モード書込を行う領域とに選択する機能を有する不揮発性ＲＡＭと、
    前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサと
    のそれぞれのチップを積層して形成した半導体デバイス。
15. 同一基板上に形成され、ランダムにデータの読み書きを行い、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのいずれかのデータ保持状態に制御可能なメモリ素子からなるメモリ領域とからなり、前記不揮発生モードによるデータの書き込みを行った領域に対し、新たなデータの書き込みを禁止する禁止領域を設定する書込プロテクト機能部を有する不揮発性ＲＡＭと、
    前記不揮発性書込を行う領域に記憶されるプログラムコードを実行し、揮発性モード書込が行われる領域をワーク領域として用いるプロセッサと
    のそれぞれのチップを積層して形成した半導体デバイス。

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