JP2006190395A - 半導体メモリ - Google Patents
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Abstract
【解決手段】 強誘電体メモリは、セルトランジスタN0とセルトランジスタに一端が接続される強誘電体容量C0とをそれぞれ有する複数のメモリセルCELLと、セルトランジスタN0にそれぞれ接続される複数のワード線WLと、ワード線と交差し強誘電体容量の他端に接続される複数のプレート線PLと、セルトランジスタに接続される複数のローカルビット線LBLと、ローカルビット線に選択的に接続されるグローバルビット線GBLとを有する。更に、強誘電体メモリは、読み出し時にローカルビット線の電位を非選択プレート線と同等の電位に維持しながら前記メモリセルによるローカルビット線への電荷量を検出するセンスアンプユニットSAUを有する。
【選択図】 図6
Description
図6は、第1の実施の形態における強誘電体メモリの回路図である。以下、従来例と同じ構成要素には同じ符号を与える。図6において、メモリセルCELLは、従来例と同様に、1T1C(1トランジスタ1キャパシタ)型メモリセルであり、NチャネルのセルトランジスタN0と強誘電体容量C0からなる。図6には、2行4列、合計で8個のメモリセルCELLが配置されている。各メモリセルも同様にセルトランジスタN1〜N7と強誘電体容量C1〜C7で構成される。
図12は、第2の実施の形態例におけるメモリセルアレイのレイアウト図である。第2の実施の形態例は、強誘電体容量をプレーナ型にしている。この点が第1の実施の形態例と異なり、その回路および動作は第1の実施の形態例と同じである。図12には、メモリセルアレイの一部の16個のメモリセルCELLのみを示す。第1の実施の形態と同様に、強誘電体容量C0〜C7、プレート線PL0〜PL3、ワード線WL0〜WL3、ローカルビット線LBL0、LBL1、グローバルビット線GBLが配置されている。ワード線WL0〜WL3は、ゲート用ポリシリコン配線層からなり行方向に延在する。ローカルビット線LB0、LBL1は、セルトランジスタの共通ソース・ドレイン領域により構成され、ワード線と平行して行方向に延在する。また、プレート線PL0〜PL3は、強誘電体容量の下部電極BELからなり列方向に延在する。そして、グローバルビット線GBLは第1メタル層からなり列方向に延在する。
以上の実施の形態をまとめると、以下の付記の通りである。
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記セルトランジスタに接続される複数のローカルビット線と、
前記ローカルビット線に選択的に接続されるグローバルビット線と、
読み出し時に前記ローカルビット線の電位を非選択プレート線と同等の電位に維持しながら、前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。
更に、選択されたワード線が駆動される時に、前記強誘電体容量に読み出し用電圧が印加されるように選択された前記メモリセルに対応するプレート線を駆動し、非選択のメモリセルに対応する前記非選択プレート線を所定の電位に維持するプレート線ドライバを有することを特徴とする強誘電体メモリ。
前記プレート線ドライバは、選択された前記メモリセルへの再書き込み時に前記ローカルビット線が駆動される時に、非選択のプレート線も当該ローカルビット線と同等の電位に駆動することを特徴とする強誘電体メモリ。
前記ローカルビット線は、複数のメモリセルに接続され、
前記グローバルビット線は、複数のローカルビット線に対してそれぞれ設けられ、
前記センスアンプユニットは、前記グローバルビット線毎に設けられることを特徴とする強誘電体メモリ。
前記グローバルビット線毎に設けられ、前記センスアンプユニットの出力に応じて前記グローバルビット線を再書き込みのレベルに駆動する書き込み回路を有することを特徴とする強誘電体メモリ。
前記ローカルビット線を前記ワード線と平行に設けると共に、当該ローカルビット線を前記ワード線の延在方向に配置された複数のセルトランジスタの第1のソース・ドレイン領域に共通につながる拡散領域で構成し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線をプレート線と平行に配置することを特徴とする強誘電体メモリ。
前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。
前記セルトランジスタの第2のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第2のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。
前記強誘電体容量は、前記第2のソース・ドレイン領域に形成されたコンタクト用のビアの上に形成され、前記強誘電体容量の上に前記プレート線を構成する導電層が形成されていることを特徴とする強誘電体メモリ。
前記強誘電体容量は、前記第2のソース・ドレイン領域に隣接する位置に形成され、前記第2のソース・ドレイン領域が、前記コンタクト用のビアと、当該ビアに接続される導電層を介して前記強誘電体容量の上部電極に接続され、
更に、前記強誘電体容量の下部電極が前記ソース線を構成することを特徴とする強誘電体メモリ。
前記グローバルビット線は、前記プレート線と平行して延在し、当該グローバルビット線とプレート線とが同じ導電層で構成されることを特徴とする強誘電体メモリ。
前記グローバルビット線は、前記プレート線と平行して延在し、前記グローバルビット線は導電層で構成され、前記プレート線は前記強誘電体容量の一方の電極を延在させて構成されることを特徴とする強誘電体メモリ。
前記センスアンプユニットは、前記グローバルビット線に接続されゲートソース間が閾値電圧程度にされたソースフォロワトランジスタと、当該ソースフォロワトランジスタの他端側を負電圧にリセットする分極電荷検出容量と、前記選択されたメモリセルから分極電荷検出容量に流入する分極電荷量に対する電圧変化を検出するセンスアンプとを有することを特徴とする強誘電体メモリ。
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記ワード線と平行に設けられ、ワード線の延在方向に配置された複数のセルトランジスタの第1のソース・ドレイン領域に共通につながる拡散領域でそれぞれ構成される複数のローカルビット線と、
読み出し時に前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。
更に、前記ローカルビット線に選択的に接続されるグローバルビット線を有し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線を前記プレート線と平行に配置することを特徴とする強誘電体メモリ。
前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。
前記セルトランジスタの第2のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第2のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。
前記強誘電体容量は、前記第2のソース・ドレイン領域に形成されたコンタクト用のビアの上に形成され、前記強誘電体容量の上に前記プレート線を構成する導電層が形成されていることを特徴とする強誘電体メモリ。
前記強誘電体容量は、前記第2のソース・ドレイン領域に隣接する位置に形成され、前記第2のソース・ドレイン領域が、前記コンタクト用のビアと、当該ビアに接続される導電層を介して前記強誘電体容量の上部電極に接続され、
更に、前記強誘電体容量の下部電極が前記ソース線を構成することを特徴とする強誘電体メモリ。
前記グローバルビット線は、前記プレート線と平行して延在し、当該グローバルビット線とプレート線とが同じ導電層で構成されることを特徴とする強誘電体メモリ。
前記グローバルビット線は、前記プレート線と平行して延在し、前記グローバルビット線は導電層で構成され、前記プレート線は前記強誘電体容量の一方の電極を延在させて構成されることを特徴とする強誘電体メモリ。
PL0−3:プレート線、LBL0:ローカルビット線、GBL:グローバルビット線
PLDRV:プレート線ドライバ
Claims (10)
- セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記セルトランジスタに接続される複数のローカルビット線と、
前記ローカルビット線に選択的に接続されるグローバルビット線と、
読み出し時に前記ローカルビット線の電位を非選択プレート線と同等の電位に維持しながら、前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。 - 請求項1において、
更に、選択されたワード線が駆動される時に、前記強誘電体容量に読み出し用電圧が印加されるように選択された前記メモリセルに対応するプレート線を駆動し、非選択のメモリセルに対応する前記非選択プレート線を所定の電位に維持するプレート線ドライバを有することを特徴とする強誘電体メモリ。 - 請求項2において、
前記プレート線ドライバは、選択された前記メモリセルへの再書き込み時に前記ローカルビット線が駆動される時に、非選択のプレート線も当該ローカルビット線と同等の電位に駆動することを特徴とする強誘電体メモリ。 - 請求項1において、
前記ローカルビット線は、複数のメモリセルに接続され、
前記グローバルビット線は、複数のローカルビット線に対してそれぞれ設けられ、
前記センスアンプユニットは、前記グローバルビット線毎に設けられることを特徴とする強誘電体メモリ。 - 請求項4において、
前記グローバルビット線毎に設けられ、前記センスアンプユニットの出力に応じて前記グローバルビット線を再書き込みのレベルに駆動する書き込み回路を有することを特徴とする強誘電体メモリ。 - 請求項1において、
前記ローカルビット線を前記ワード線と平行に設けると共に、当該ローカルビット線を前記ワード線の延在方向に配置された複数のセルトランジスタの第1のソース・ドレイン領域に共通につながる拡散領域で構成し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線をプレート線と平行に配置することを特徴とする強誘電体メモリ。 - 請求項6において、
前記セルトランジスタの第2のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第2のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。 - セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記ワード線と平行に設けられ、ワード線の延在方向に配置された複数のセルトランジスタの第1のソース・ドレイン領域に共通につながる拡散領域でそれぞれ構成される複数のローカルビット線と、
読み出し時に前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。 - 請求項8において、
更に、前記ローカルビット線に選択的に接続されるグローバルビット線を有し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線を前記プレート線と平行に配置することを特徴とする強誘電体メモリ。 - 請求項9において、
前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8213253B2 (en) | 2007-09-14 | 2012-07-03 | Fujitsu Semiconductor Limited | Semiconductor memory |
JP2014194839A (ja) * | 2014-04-18 | 2014-10-09 | Fujitsu Semiconductor Ltd | 論理回路とそれを使用するメモリ |
US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
JP2019518300A (ja) * | 2016-04-05 | 2019-06-27 | マイクロン テクノロジー,インク. | 強誘電体メモリセルからの電荷抽出 |
JP2020057707A (ja) * | 2018-10-03 | 2020-04-09 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型ランダムアクセスメモリ |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7630257B2 (en) | 2006-10-04 | 2009-12-08 | Texas Instruments Incorporated | Methods and systems for accessing memory |
US7920404B2 (en) * | 2007-12-31 | 2011-04-05 | Texas Instruments Incorporated | Ferroelectric memory devices with partitioned platelines |
US8169812B2 (en) * | 2009-02-20 | 2012-05-01 | Lynch John K | Memory architecture with a current controller and reduced power requirements |
US8477522B2 (en) * | 2010-12-30 | 2013-07-02 | Texas Instruments Incorporated | Ferroelectric memory write-back |
US9361976B2 (en) * | 2014-11-12 | 2016-06-07 | Sandisk Technologies Inc. | Sense amplifier including a single-transistor amplifier and level shifter and methods therefor |
US9552864B1 (en) * | 2016-03-11 | 2017-01-24 | Micron Technology, Inc. | Offset compensation for ferroelectric memory cell sensing |
US9899073B2 (en) * | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
US10762944B2 (en) * | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07262768A (ja) * | 1994-03-22 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 基準電位発生装置および半導体メモリ装置 |
JPH09293396A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 強誘電体メモリ、強誘電体メモリ装置およびその修復方法 |
JP2001133857A (ja) * | 1999-11-05 | 2001-05-18 | Minolta Co Ltd | フラッシュ装置 |
JP2002133857A (ja) * | 2000-10-31 | 2002-05-10 | Fujitsu Ltd | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100281125B1 (ko) | 1998-12-29 | 2001-03-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
JP4238502B2 (ja) | 2001-12-25 | 2009-03-18 | 富士通マイクロエレクトロニクス株式会社 | 強誘電体メモリ |
US6873536B2 (en) * | 2002-04-19 | 2005-03-29 | Texas Instruments Incorporated | Shared data buffer in FeRAM utilizing word line direction segmentation |
CN1303692C (zh) * | 2002-09-04 | 2007-03-07 | 松下电器产业株式会社 | 半导体存储装置及其制造方法和驱动方法 |
US6970371B1 (en) * | 2004-05-17 | 2005-11-29 | Texas Instruments Incorporated | Reference generator system and methods for reading ferroelectric memory cells using reduced bitline voltages |
-
2005
- 2005-01-06 JP JP2005001508A patent/JP4647313B2/ja not_active Expired - Fee Related
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07262768A (ja) * | 1994-03-22 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 基準電位発生装置および半導体メモリ装置 |
JPH09293396A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 強誘電体メモリ、強誘電体メモリ装置およびその修復方法 |
JP2001133857A (ja) * | 1999-11-05 | 2001-05-18 | Minolta Co Ltd | フラッシュ装置 |
JP2002133857A (ja) * | 2000-10-31 | 2002-05-10 | Fujitsu Ltd | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8213253B2 (en) | 2007-09-14 | 2012-07-03 | Fujitsu Semiconductor Limited | Semiconductor memory |
JP5035348B2 (ja) * | 2007-09-14 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体メモリ |
US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
JP2014194839A (ja) * | 2014-04-18 | 2014-10-09 | Fujitsu Semiconductor Ltd | 論理回路とそれを使用するメモリ |
JP2019518300A (ja) * | 2016-04-05 | 2019-06-27 | マイクロン テクノロジー,インク. | 強誘電体メモリセルからの電荷抽出 |
US11087816B2 (en) | 2016-04-05 | 2021-08-10 | Micron Technology, Inc. | Charge extraction from ferroelectric memory cell |
US11322191B2 (en) | 2016-04-05 | 2022-05-03 | Micron Technology, Inc. | Charge extraction from ferroelectric memory cell |
JP2020057707A (ja) * | 2018-10-03 | 2020-04-09 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型ランダムアクセスメモリ |
Also Published As
Publication number | Publication date |
---|---|
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