KR20060080850A

KR20060080850A - 반도체 메모리

Info

Publication number: KR20060080850A
Application number: KR1020050051336A
Authority: KR
Inventors: 이사오 후쿠시; 쇼이치로 가와시마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-01-06
Filing date: 2005-06-15
Publication date: 2006-07-11
Also published as: US20060146590A1; US7212430B2; JP4647313B2; JP2006190395A; KR100709538B1

Abstract

본 발명은 메모리 셀의 점유 면적을 작게 한 강유전체 메모리를 제공한다.

강유전체 메모리는 셀 트랜지스터(N0)와 셀 트랜지스터에 일단이 접속되는 강유전체 용량(C0)을 각각 갖는 복수의 메모리 셀(CELL)과, 셀 트랜지스터(N0)에 각각 접속되는 복수의 워드선(WL)과, 워드선과 교차하여 강유전체 용량의 타단에 접속되는 복수의 플레이트선(PL)과, 셀 트랜지스터에 접속되는 복수의 로컬 비트선 (LBL)과, 로컬 비트선에 선택적으로 접속되는 글로벌 비트선(GBL)을 갖는다. 또한, 강유전체 메모리는 판독시에 로컬 비트선의 전위를 비선택 플레이트선과 동등한 전위로 유지하면서 상기 메모리 셀에 의한 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛(SAU)을 갖는다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

도 1은 종래의 강유전체 메모리(FRAM)의 블록도이다.

도 2는 종래의 강유전체 메모리의 메모리 셀 어레이의 레이아웃도이다.

도 3은 도 2의 A-A'부분의 단면도이다.

도 4는 종래의 강유전체 메모리의 레이아웃의 프로세스 공정 순서의 분해도이다.

도 5는 종래의 강유전체 용량 메모리의 판독 동작의 파형도이다.

도 6은 제1 실시예에서의 강유전체 메모리의 회로도이다.

도 7은 본 실시예에서의 감지 증폭기 유닛의 회로도이다.

도 8은 제1 실시예에서의 셀 어레이의 레이아웃도이다.

도 9는 도 8의 A-A'부분의 단면을 도시하는 단면도이다.

도 10은 제1 실시예에서의 메모리 셀 어레이의 레이아웃의 프로세스 공정 순서의 분해도이다.

도 11은 제1 실시예에서의 판독 동작 파형도이다.

도 12는 제2 실시예에서의 메모리 셀 어레이의 레이아웃도이다.

도 13은 도 12의 A-A'부분의 단면을 도시하는 단면도이다.

도 14는 제2 실시예에서의 메모리 셀 어레이의 레이아웃의 프로세스 공정 순 서의 분해도이다.

도 15는 제2 실시예에서의 메모리 셀 어레이의 레이아웃의 프로세스 공정 순서의 분해도이다.

<도면의 주요 부분에 대한 부호의 설명>

CELL : 메모리 셀

N0-N7 : 셀 트랜지스터

C0-C7 : 강유전체 용량

PL0-PL3 : 플레이트선

LBL0 : 로컬 비트선

GBL : 글로벌 비트선

PLDRV : 플레이트선 드라이버

본 발명은 반도체 메모리에 관한 것으로, 특히 강유전체 용량을 이용한 비휘발성 반도체 메모리에 있어서 메모리 셀의 레이아웃 면적을 작게 하여, 판독시의 불필요한 재기록을 없앤 반도체 메모리에 관한 것이다.

메모리 셀에 강유전체 용량을 이용하는 강유전체 메모리(FRAM)는 전원을 오프로 한 상태에서도 정보를 유지할 수 있는 동시에, SRAM과 같은 정도의 고속 판독, 저소비 전력에서의 판독 및 기록이 가능하다. 그 때문에, IC 카드, 게임 기기 의 기억 매체, 태그 IC 등에 널리 이용되고 있다.

강유전체 메모리는 강유전체 용량의 분극 작용을 이용하여 데이터를 기억한다. 예컨대, 기록시는 강유전체 용량에 플러스 전압을 인가하여 플러스 방향으로 분극시켜 데이터「O」을 기록하고, 마이너스 전압을 인가하여 마이너스 방향으로 분극시켜 데이터「1」을 기록한다. 판독시는 강유전체 용량에 플러스 전압을 인가하여 데이터「0」의 용량은 그 분극 방향이 반전되지 않고, 데이터「1」의 용량은 그 분극 방향이 반전되어, 그에 따라 비트선으로 흘러나오는 전하의 양의 대소(데이터「O」으로 전하량 소, 데이터「l」로 전하량 대)에 의해 비트선의 전위를 높은 레벨 또는 낮은 레벨(데이터「1」로 높은 레벨, 데이터「0」으로 낮은 레벨)로 한다. 즉, 판독 동작에서는 분극 반전에 의한 전하의 유무를 검출한다.

강유전체 메모리는 판독시에 강유전체 용량에 플러스 전압을 인가하기 때문에 파괴 판독이다. 그 때문에, 판독된 메모리 셀에 대해서는 판독 후에 판독 데이터에 기초하여 재기록을 행할 필요가 있다.

강유전체 메모리에는 메모리 셀이 2개의 트랜지스터와 2개의 강유전체 커패시터로 이루어지는 2 트랜지스터·2 커패시터형과, 메모리 셀이 1개의 트랜지스터와 1개의 강유전체 커패시터로 이루어지는 1 트랜지스터·1 커패시터형이 있다. 2 트랜지스터·2 커패시터는 2개의 커패시터에 상보 데이터를 기록하고, 판독시에 비트선 쌍에 상보 신호를 출력하고, 그 상보 신호가 감지 증폭기에 의해 검출된다. 1 트랜지스터·1 커패시터형은 하나의 커패시터에 데이터를 기록하고, 판독시에 비트선에 높은 레벨과 낮은 레벨 중 어느 한쪽이 출력되어, 감지 증폭기가 그 비트선 레벨을 기준 메모리 셀로 생성된 기준 레벨과 비교하여 기억 데이터를 검출한다. 1 트랜지스터·1 커패시터형은 메모리 셀의 회로 구성이 간단하지만, 판독 동작에서 참조용 메모리 셀에 의한 기준 레벨과 비교할 필요가 있다.

강유전체 메모리에 관해서는, 예컨대, 이하의 특허 문헌 1, 2 또는 비특허 문헌 1에 기재되어 있다. 이들 문헌은 어느 것이나 1 트랜지스터·1 커패시터형(lT1C)의 강유전체 메모리를 개시한다. 1T1C의 강유전체 메모리는 메모리 셀 구조가 간단하기 때문에, 대용량화에 적합하다. 그러나, 판독시에 비트선의 전위가 메모리 셀의 데이터에 따라 상승하기 때문에, 플레이트선과 비트선 사이의 전압이 감소하여, 강유전체 용량으로의 인가 전압이 저하하여 거기에서 유출하는 분극 전하량이 감소하고, 비트선의 전위차가 저하되어 판독 마진이 저하된다.

특허 문헌 1이나 비특허 문헌 1은 이러한 판독 마진의 저하를 방지하기 위해서, 판독시에 비트선 전위가 접지 레벨로 유지되는 검출 회로를 개시하고 있다. 비트선 전위를 접지 레벨로 유지함으로써, 강유전체 용량에 전원 풀 스윙의 전압이 인가되어 분극 전하량이 저하되는 것이 방지된다.

또한, 특허 문헌 2에는 1TlC의 강유전체 메모리에 있어서의 최적의 레이아웃에 관해서 제안한다.

(특허 문헌 1) 일본국 특허 공개 2002-133857호 공보

(특허 문헌 2) 일본국 특허 공개 2003-197869호 공보

(비특허 문헌 1)IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.37, NO.5, MAY 2002, "Bit1ine GND Sensing Technique for Low-Voltage Operation FeRAM"

종래의 강유전체 메모리의 구조는, 예컨대 특허 문헌 2에 따르면 워드선을 구성하는 폴리실리콘층과, 강유전체 용량의 전극을 겸용하는 플레이트선용 전극층과, 워드선에 접속되는 셀 트랜지스터의 한 쪽의 소스 드레인과 강유전체 용량의 다른 쪽 전극을 접속하는 제1 금속층과, 워드선이나 플레이트선과 교차하는 비트선을 구성하는 제2 금속층을 갖는다. 그리고, 메모리 셀의 레이아웃에서는 셀 트랜지스터의 2개의 소스 드레인 영역의 각각에 접촉용 비어홀을 형성한다. 따라서, 복수의 금속층을 필요로 하여 프로세스가 복잡해진다. 또한, 셀 트랜지스터로의 접촉용 비어홀은 메모리 셀의 면적을 증대시키고 있다.

또한, 종래의 강유전체 메모리에서는, 워드선에 평행하여 플레이트선이 설치되고, 워드선과 플레이트선에 교차하여 비트선이 설치된다. 따라서, 선택된 워드선을 구동하면 비선택 메모리 셀의 셀 트랜지스터도 도통하고, 그에 대응하는 비선택 비트선에도 분극 전하가 흐른다. 그 때문에, 모든 비트선에 감지 증폭기 회로가 설치되고, 선택 워드선에 속하는 모든 메모리 셀에 대하여 그 비트선 전위를 검출하여 재기록을 행할 필요가 있다. 이와 같이, 비선택 메모리 셀에 대해서도 불필요하게 재기록이 행하여져 그에 따른 전력 소비가 낭비된다.

그래서, 본 발명의 목적은 메모리 셀의 점유 면적을 작게 한 강유전체 메모리를 제공하는 것에 있다.

또한, 본 발명의 목적은 메모리 셀의 배선 구조를 간소화하여 제조 비용을 억제할 수 있는 강유전체 메모리를 제공하는 것에 있다.

또한, 본 발명의 목적은 판독시에 비선택 메모리 셀에 대한 데이터 검출과 재기록 동작을 없앤 강유전체 메모리를 제공하는 것에 있다.

상기한 목적을 달성하기 위해서, 본 발명의 측면에 따르면 강유전체 메모리는 셀 트랜지스터와 셀 트랜지스터에 일단이 접속되는 강유전체 용량을 각각 갖는 복수의 메모리 셀과, 상기 셀 트랜지스터에 각각 접속되는 복수의 워드선과, 상기 워드선과 교차하여 상기 강유전체 용량의 타단에 접속되는 복수의 플레이트선과, 상기 셀 트랜지스터에 접속되는 복수의 로컬 비트선과, 상기 로컬 비트선에 선택적으로 접속되는 글로벌 비트선을 갖는다. 또한, 강유전체 메모리는 판독시에 로컬 비트선의 전위를 비선택 플레이트선과 동등한 전위로 유지하면서 상기 메모리 셀에 의한 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛을 갖는다.

상기 발명의 측면에 따르면 선택된 워드선이 구동되고, 선택된 플레이트선이 구동됨으로써, 선택 워드선과 선택 플레이트선의 교차 위치에 있는 선택 메모리 셀의 분극 전하만이 로컬 비트선에 유출되어 선택 메모리 셀의 데이터가 감지 증폭기 유닛에 의해 판독된다. 그리고, 판독 동작에 있어서, 비선택 메모리 셀의 강유전체 용량으로의 전압 인가가 회피되어 비선택 메모리 셀의 강유전체 용량의 분극 상태를 파괴하는 일이 없기 때문에, 비선택 메모리 셀로의 재기록을 필요로 하지 않는다.

상기 발명의 측면에서, 바람직한 실시예에 따르면 선택된 메모리 셀로의 재기록을 위해 로컬 비트선을 구동하는 경우에는, 비선택 플레이트선도 마찬가지로 구동하여 로컬 비트선과 비선택 플레이트선 사이에 전압차가 발생하지 않도록 한다. 이에 따라, 로컬 비트선에 접속되는 비선택 메모리 셀의 강유전체 용량에는 분극 상태를 파괴하는 전압이 인가되지 않는다. 이와 같이 비선택 플레이트선을 구동 제어함으로써, 선택 워드선에 접속된 비선택 메모리 셀의 강유전체 용량으로의 전압 인가를 없애고, 이들 기억 데이터가 파괴되는 것을 회피할 수 있다.

상기 발명의 측면에서, 바람직한 실시예에 따르면 로컬 비트선을 워드선과 평행하게 설치하는 동시에, 로컬 비트선을 워드선 방향으로 배치된 복수의 셀 트랜지스터의 소스 드레인 영역에 공통으로 이어지는 확산 영역으로 구성하여, 글로벌 비트선을 접속 회로를 통해 로컬 비트선에 접속하고, 상기 글로벌 비트선을 플레이트선과 평행하게 배치한다. 이러한 구성으로 함으로써 셀 트랜지스터의 한 쪽 소스 드레인 영역에는 접촉용 비어홀을 설치할 필요가 없어져서 메모리 셀의 점유면적을 대폭 작게 할 수 있다. 또한, 플레이트선용 금속 배선층에 부가하여 비트선의 금속 배선층을 설치할 필요가 없고, 금속 배선층의 수를 줄여서 비용 절감을 도모할 수 있다.

또한, 상기한 바람직한 실시예에서, 셀 트랜지스터의 다른 쪽 소스 드레인 영역에는 스택형 구조의 강유전체 용량 또는 플레이너형 구조의 강유전체 용량이 설치된다. 메모리 셀 내의 강유전체 용량은 각각 셀 트랜지스터에 개별적으로 접속해야 하며, 이 접속을 위한 접촉 비어홀은 필요하게 된다. 단지, 앞으로의 프로세스 개선에 의해 이 접촉 비어홀이 불필요하게 되는 것도 생각할 수 있다.

상기 발명의 측면에서, 바람직한 실시예에 따르면 상기 감지 증폭기 유닛은 글로벌 비트선에 접속되어 게이트 소스 사이가 임계치 전압 정도로 제어된 소스팔로워 트랜지스터와, 이 소스팔로워 트랜지스터의 타단 측을 마이너스 전압으로 리셋하는 분극 전하 검출 용량과, 메모리 셀로부터 분극 전하 검출 용량에 유입하는 분극 전하량에 따른 전압 변화를 검출하는 감지 증폭기를 갖는다. 이러한 감지 증폭기 유닛을 설치함으로써, 판독 동작에 있어서 선택 메모리 셀로부터 로컬 비트선에 분극 전하가 유출되더라도, 소스팔로워 트랜지스터를 통해 분극 전하 검출 용량에 흡수되기 때문에, 로컬 비트선의 전위가 상승하지 않고, 비선택 메모리 셀의 소스선 전위와 동일한 전위(예컨대 접지 전위)로 유지된다. 따라서, 선택 워드선의 구동에 의해 비선택 메모리 셀이 로컬 비트선에 접속되더라도, 판독 동작 중에 로컬 비트선 전위가 상승하지 않고, 비선택 메모리 셀의 강유전체 용량에 전압이 인가되지 않고, 강유전체 용량의 분극 상태가 파괴되는 것이 방지된다.

본 발명에 따르면, 메모리 셀의 구성을 간소화할 수 있어, 대용량화 및 저비용화를 도모할 수 있다. 또한, 비선택 메모리 셀에 대한 감지 증폭기 동작과 재기록 동작을 없앨 수 있다.

이하, 도면에 따라서 본 발명의 실시예에 관해서 설명한다. 단지, 본 발명의 기술적 범위는 이들 실시예에 한정되지 않고, 특허 청구의 범위에 기재된 사항과 그 균등물까지 미치는 것이다.

도 1은 종래의 강유전체 메모리(FRAM)의 블록도이다. 도 1에서 메모리 셀 (CELL)은 N 채널의 셀 트랜지스터(N0)와 그것에 접속되는 강유전체 용량(C0)으로 이루어지는 1TlC(1 트랜지스터 1 커패시터)형의 메모리 셀이다. 강유전체 용량(C0) 의 일단은 셀 트랜지스터(N0)의 한 쪽 소스 드레인에, 타단은 플레이트선(PL0)에 각각 접속되고, 셀 트랜지스터(N0)의 게이트는 워드선(WL0)에, 셀 트랜지스터(N0)의 다른 쪽 소스 드레인은 비트선(BL0)에 각각 접속된다. 다른 메모리 셀도 마찬가지로 플레이트선(PL0), 워드선(WLO), 비트선(BL1, BL2, BL3)에 접속된다. 여기서는 메모리 셀(CELL)을 4개 밖에 도시하지 않지만, 실제로는 메모리 셀 어레이(ARRAY)는 다수의 메모리 셀을 매트릭스형으로 갖는다.

각 비트선(BL0∼BL3)에는 각각 감지 증폭기(판독 회로)(SA)와, 기록 증폭기(기록 회로)(WA)가 설치된다. 도시하지 않는 X 어드레스는 도시하지 않는 로우 디코더로 디코드되어 하나의 워드선(WL0)과 플레이트선(PL0)이 선택되고, Y 어드레스 (YADD)는 칼럼 디코더(CDEC)에서 디코드되어 감지 증폭기 또는 기록 증폭기를 선택한다. 감지 증폭기(SA)의 출력은 멀티플렉서(MUX)에서 디코더 출력에 의해 선택되어 데이터 출력(DOUT)으로서 외부에 출력된다. 또한, 외부에서 공급되는 데이터 입력(DIN)은 칼럼 디코더로 선택된 기록 증폭기(WA)를 통해 선택된 비트선에 공급된다. 또한, 각 감지 증폭기의 출력은 기록 증폭기(WA)에 입력되어 대응하는 비트선이 구동되어 메모리 셀로의 재기록이 행하여진다.

이상과 같이, 종래의 강유전체 메모리는 워드선과 플레이트선이 평행하게 행 방향으로 연장되고, 비트선이 이들과 교차하도록 열 방향으로 연장된다. 그리고, 워드선의 선택과 비트선의 선택에 의해 선택 메모리 셀이 선택되지만, 워드선의 선택에 따라 그 선택 워드선에 접속되는 비선택 메모리 셀도 비트선에 접속된다. 구체적인 동작은 나중에 상세히 설명한다.

도 2는 종래의 강유전체 메모리의 메모리 셀 어레이의 레이아웃도이다. 여기서는 메모리 셀 어레이의 일부인 16개의 메모리 셀(CELL)만을 도시한다. 워드선(WL0∼WL3)은 게이트용 폴리실리콘 배선층으로 이루어져 행 방향(도면 중 가로 방향)으로 연장된다. 플레이트선(PLO∼PL3)은 제1 금속층으로 이루어져 워드선과 마찬가지로 행 방향으로 연장된다. 비트선(BLO∼BL3)은 제2 금속층으로 이루어져 열 방향(도면 중 세로 방향)으로 연장된다. 플레이트선(PLO∼PL3)과 비트선(BL0∼BL3)은 제1 금속층과 제2 금속층으로 구성되어 상호 직교할 수 있다. 메모리 셀 어레이의 구조는 이하의 단면도 및 프로세스 레이아웃도에 의해 보다 상세히 설명된다.

도 3은 도 2의 A-A'부분의 단면도이다. 강유전체 용량(C0)은 하부 전극(BEL; Bottom Electrode)과 상부 전극(TEL; Top Electrode)과 이들에 끼워진 강유전체 박막(FERRO)으로 구성된다. 소스 드레인 확산 영역(SD)과 게이트용 폴리실리콘 배선층[POLY(WLO)]으로 N 채널의 셀 트랜지스터(N0)를 구성한다. 셀 트랜지스터(N0)의 한 쪽 소스 드레인(SD)은 제1 비어 플러그(VIA1)를 통해 강유전체 용량(C0)의 하부 전극(BEL)에 접속된다. 강유전체 용량(C0)의 상부 전극(TEL)은 접촉 플러그 (TEC)를 통해 제1 금속층(Ll)으로 이루어지는 플레이트선(PL0)에 접속된다. 이와 같이 비어 플러그(VIA1) 위에 강유전체 용량(CO)을 형성하는 구조는 스택형이라고 불린다. 후술하는 플레이너형은 강유전체 용량을 비어 플러그(VIA1) 위에는 형성할 수 없는 데 대하여, 스택형은 셀 트랜지스터의 드레인 위에 강유전체 용량을 쌓아 올려서 배치할 수 있기 때문에 면적을 줄일 수 있다.

N 채널의 셀 트랜지스터(N0)의 다른 쪽 소스 드레인 영역(SD)은 인접한 셀 트랜지스터와 공용이며, 제1 비어 플러그(VIA1)와 콘택트 플러그(TEC)를 통해 제1 금속층(L1)에 접속되고, 또한 제2 비어 플러그(VIA2)를 통해 제2 금속층(L2)으로 이루어지는 비트선(BL0)에 접속된다.

이와 같이, 셀 트랜지스터의 소스 드레인 영역(SD)에는 전부 제1 비어 플러그(VIA1)가 접촉 수단으로서 설치된다. 또한, 비어 플러그 및 접촉 플러그는 어느 것이나 절연막 내에 매립되는 금속으로 이루어지는 접촉용 비어이다.

도 4는 종래의 강유전체 메모리의 레이아웃 프로세스 공정 순서의 분해도이다. 도 4의 (A)에서는 소스 드레인 확산 영역(SD)과 워드선(WL)을 겸용하는 게이트용 폴리실리콘 배선(POLY)과 소스 드레인 확산 영역(SD)에 각각 설치된 제1 비어 플러그(VIA1)가 형성되어 있다. 도 4의 (B)에서는 강유전체 용량을 구성하는 하부 전극 (BEL)과 강유전체 박막(FERRO)과 상부 전극(TEL)이 형성되고, 또한 상부 전극(TEL)과 제1 비어 플러그(VIA1) 위에 접촉 플러그(TEC)가 각각 형성되어 있다. 도 4의 (C)에서는 플레이트선(PL)으로서 제1 금속층(L1)이 형성되고, 또한 일부의 제1 금속층(L1) 상에 제2 비어 플러그(VIA2)가 형성된다. 그리고, 도 4의 (D)에서는 비트선(BL)으로서 제2 금속층(L2)이 형성된다.

강유전체 메모리의 기록은 강유전체 용량에 플러스 또는 마이너스의 전압을 인가하여 분극시키는 것으로, 판독은 강유전체 용량에 플러스 전압을 인가했을 때의 분극 반전 전류의 유무를 검출하는 것이다. 즉, 기록에서는 셀 트랜지스터를 도통시켜 비트선과 플레이트선 사이에 상대적으로 플러스 또는 마이너스의 전압을 인 가하고, 이에 따라 강유전체 용량에 플러스 또는 마이너스의 전압을 인가하여 분극시키고, 데이터가 기록된다. 「0」데이터를 기록하는 경우에는 플레이트선을 전원 레벨 (VDD)로, 비트선을 접지 레벨인 0V 로 하고(이것을 플러스 전압으로 한다),「1」데이터를 기록하는 경우에는 플레이트선을 접지 레벨인 0 V에, 비트선을 전원 레벨 (VDD)로 한다(이것을 마이너스 전압으로 한다). 기록 후에는 인가 전압을 제거하더라도, 강유전체 용량의 분극이 유지되어 비휘발성 데이터가 된다.

판독에서는, 비트선을 접지 레벨로 리셋하여 셀 트랜지스터를 도통시켜, 플레이트선을 전원 레벨(VDD)로 구동한다. 비트선은 예컨대 일본 특허 공개 2002-133857호 공보에 표시되는 감지 증폭기(나중에 상세히 설명한다)를 이용함으로써 거의 접지 전위로 유지되고, 강유전체 용량에는 플러스 전압이 인가된다. 이 때, 강유전체 용량에 「0」데이터가 기록되어 있었던 경우는, 강유전체 용량에 관한 전압은 기록시와 동일한 극성이기 때문에, 분극의 반전은 일어나지 않고 비교적 작은 전하가 비트선에 흐른다. 강유전체 용량에 「1」데이터가 기록되어 있었던 경우에는, 강유전체 용량에 관한 전압은 기록시와 반대 극성이므로, 분극 반전이 발생하여 큰 반전 전하가 비트선에 흐른다. 감지 증폭기는 이 분극 전하의 양을 검지하여 전압으로 변환하고 판독 데이터(DOUT)를 출력한다.

또한, 강유전체 메모리의 판독에서는, 플레이트선을 전원 레벨(VDD)로 올려 비트선은 거의 접지 전위로 유지되기 때문에, 「0」데이터의 기록 동작과 거의 동일한 전압이 강유전체 용량에 인가되어, 「1」데이터를 유지하는 메모리 셀에 대해서는 파괴 판독이 된다. 따라서, 유지 데이터「1」의 메모리 셀에 대해서는 판독 후에 「1」데이터의 재기록을 행할 필요가 있다. 유지 데이터가 「O」인 메모리 셀 에 대해서는 판독 동작이 재기록을 겸하고 있다.

도 5는 종래의 강유전체 용량 메모리의 판독 동작의 파형도이다. 이것을 참조하여 종래의 강유전체 메모리의 판독 동작을 설명한다. 지금, 플레이트선(PL0), 워드선(WL0)이 선택되는 것으로 한다. 또한, 디코더(CDEC)와 멀티플렉서(MUX)는 어드레스 신호(YADD)에 따라서 비트선(BL0)을 선택하는 것으로 한다. 도 5의 시간(T1)에서 워드선(WL0)과 플레이트선(PL0)이 상승하면 메모리 셀(CELL)의 강유전체 용량(CO)의 유지 데이터에 따라서 분극 전하에 의한 전류가 비트선(BL0)에 흐른다. 시간(T2)에서 감지 증폭기(SA)가 이것을 검지하여 멀티플렉서(MUX)를 통해서 판독 데이터(DOUT)로서 출력한다. 전술한 감지 증폭기에 의해 판독 중에도 비트선 전위는 조금 오를 뿐이고 거의 접지 전위로 유지되고 있다. 그 때문에, 시간(T2)에서 비트선 전위는 완전히 접지 전위가 된다.

플레이트선이 전원 레벨(VDD), 비트선이 접지 레벨이기 때문에, 판독 데이터가「0」인 경우에는 시간(T3)에서 플레이트선(PL0)이 하강할 때까지가 「0」 재기록 동작이 된다. 그리고, 시간(T3) 이후에는 플레이트선(PL0), 비트선(BL0)이 함께 접지 레벨로 유지된다. 한편, 판독 데이터가「1」인 경우는, 시간(T3)에서 플레이트선(PL0)이 하강하는 동시에, 기록 증폭기(WA)가 감지 증폭기의 판독 데이터인「1」데이터를 받아들여 비트선(BL0)을 전원 레벨(VDD)로 상승시킨다. 이에 따라, 플레이트선(PL0)이 접지 레벨, 비트선(BL0)이 전원 레벨(VDD)로 되어, 메모리 셀에 대하여 데이터「1」의 재기록 동작이 행하여진다. 마지막으로, 시간(T4)에서 워드 선 (WL0), 비트선(BL0)이 하강 판독 동작이 종료한다.

선택되어 있지 않은 비트선(BL1∼BL3)의 비선택 메모리 셀도 플레이트선(PLO)과 워드선(WL0)이 선택되기 때문에, 선택 비트선(BL0)과 마찬가지로 감지 증폭기로 판독되어 기록 증폭기에 의해 재기록이 행하여진다. 단, 이들 데이터는 멀티플렉서(MUX)에서 선택되지 않고 외부에는 출력되지 않는다.

비트선(BL0)에 접속되는 메모리 셀(CELL)로의 기록 동작에서는 판독 동작에 있어서의 재기록 데이터 대신에 기록 데이터(DIN)가 기록된다. 그 이외에는 판독 동작과 동일하다. 즉, 기록 데이터(DIN)가 「0」인 경우에는 도 5에 도시된 시간(T1-T3)의 판독 동작이 그 기록 동작이 되고, 기록 데이터(DIN)가 「1」데이터인 경우에는 시간(T3-T4)의 「1」데이터의 기록(재기록) 동작이 그 기록 동작이 된다. 기록 데이터(DIN)가 「0」데이터인 경우는, 「1」데이터의 기록 동작은 행해지지 않고, 플레이트선(PL0), 비트선(BL0) 모두 접지 레벨로 유지된다. 선택 워드선에 접속되는 비선택 메모리 셀은 기록 동작에서도 전술한 판독 동작과 마찬가지로 판독과 재기록이 행하여진다.

종래예의 강유전체 메모리는 도 2, 도 3 및 도 4에 도시되는 대로, 셀 트랜지스터의 양측 소스 드레인 영역(SD)에 접촉용 제1 비어 플러그(VIA1)가 설치되기 때문에, 메모리 셀의 면적이 커진다. 또한, 알루미늄 등의 금속층으로 구성되는 플레이트선과 비트선이 교차하고 있기 때문에, 이들 때문에 2개의 금속층을 필요로 하여, 구조가 복잡하게 된다. 그리고, 워드선을 구동했을 때에 비선택 메모리 셀의 셀 트랜지스터가 도통하여, 이들 강유전체 용량의 분극 상태도 파괴되기 때문에, 이들 비선택 메모리 셀에 대하여 감지 증폭기에 의한 판독과 기록 증폭기에 의한 재기록이 필요하게 되어, 소비 전력의 증대를 초래한다.

[실시예]

도 6은 제1 실시예에서의 강유전체 메모리의 회로도이다. 이하, 종래예와 동일한 구성 요소에는 동일한 부호를 부여한다. 도 6에서 메모리 셀(CELL)은 종래예와 마찬가지로, 1TlC(1 트랜지스터 1 커패시터)형 메모리 셀이며, N 채널의 셀 트랜지스터(N0)와 강유전체 용량(C0)으로 이루어진다. 도 6에는 2행 4열, 합계로 8개의 메모리 셀(CELL)이 배치되어 있다. 각 메모리 셀도 마찬가지로 셀 트랜지스터(N1∼N7)와 강유전체 용량(C1∼C7)으로 구성된다.

이 메모리 셀 어레이(ARRAY)에서 특징적인 점은 워드선(WL0, WL1)은 행 방향으로 연장되지만, 플레이트선(PL0∼PL3)은 열 방향으로 연장되어 워드선과 직교하고 있는 것이다. 또한, 워드선에 평행하게 로컬 비트선(LBL)이 설치되고, 이 로컬 비트선(LBL)에는 상하 2 행인 메모리 셀의 셀 트랜지스터(N0∼N7)의 한 쪽 소스 드레인이 접속된다. 그리고, 로컬 비트선(LBL)은 접속 수단인 N 채널 트랜지스터 (N8, N9)를 통해, 글로벌 비트선(GBL)에 접속된다. 글로벌 비트선(GBL)은 플레이트선(PL)과 평행하게 열 방향으로 연장된다. 접속 수단인 트랜지스터(N8, N9)의 게이트는 각각 워드선(WL0, WL1)에 접속되고, 선택된 워드선에 속하는 로컬 비트선(LBL)이 글로벌 비트선(GBL)에 접속된다.

강유전체 용량(C0∼C3), 셀 트랜지스터(N0∼N3)로 이루어지는 4개의 메모리 셀은 워드선(WLO)과 플레이트선(PL0∼PL3)에 각각 접속된다. 또한, 강유전체 용량 (C4∼C7), 셀 트랜지스터(N4∼N7)로 이루어지는 4개의 메모리 셀도 마찬가지로, 워드선(WL1)과 플레이트선(PL0∼PL3)에 각각 접속된다. 그리고, 셀 트랜지스터(N0∼N7)의 소스 드레인은 공통으로 로컬 비트선(LBL0)에 접속된다. 여기서는 간단하게 로컬 비트선(LBL0)에 8개의 메모리 셀을 연결한 경우를 도시하지만, 실제로는 16개 또는 32개 등 다수의 메모리 셀이 이어질 수 있다. 여기서는 도시하지 않지만, 실제로는 워드선과 글로벌 비트선은 여러 개 있어, 메모리 셀 어레이(ARRAY)는 다수의 메모리 셀로 이루어진다.

그리고, 선택된 워드선이 구동되면 셀 트랜지스터가 도통하여, 선택 워드선에 대응하는 로컬 비트선이 접속 수단(N8, N9)에 의해 글로벌 비트선에 접속된다. 따라서, 1개의 글로벌 비트선에는 다수의 로컬 비트선이 선택적으로 접속된다. 또한, 복수의 글로벌 비트선은 도시하지 않는 멀티플렉서 등에 접속되어, Y 어드레스에 의해 선택된다.

본 실시예에서는, 글로벌 비트선(GBL)에 감지 증폭기 유닛(SAU)과 기록 증폭기(WA)가 설치된다. 그리고, 감지 증폭기 유닛(SAU)의 출력은 출력 데이터(DOUT)로서 외부에 출력되어, 동시에 기록 증폭기(WA)에 피드백된다. 기록 증폭기(WA)에는 외부에서의 입력 데이터(DIN)도 입력되어, 도시하지 않는 기록 제어 신호에 의해 감지 증폭기 유닛(SAU)의 출력과 입력 데이터(DIN)와의 전환이 행해진다. 또한, 기록 증폭기(WA)의 출력은 글로벌 비트선(GBL)에 피드백됨과 동시에, 플레이트선 구동 회로(PLDRV)에도 공급된다. 플레이트선 구동 회로(PLDRV)는 재기록시에 기록 증폭기(WA)의 출력 레벨에 따라서 비선택 플레이트선의 구동을 제어하여 비선택 메모 리 셀의 강유전체 용량의 분극 상태의 파괴를 방지한다. 또한, 플레이트선 구동 회로 (PLDRV)는 Y 어드레스(YADD)를 따라서 선택 메모리 셀에 대응하는 플레이트선의 구동을 행한다.

도 7은 본 실시예에서의 감지 증폭기 유닛의 회로도이다. 도 7에서는 메모리 셀(CELL)과 로컬 비트선(LBL) 및 글로벌 비트선(GBL)이 도시된다. 그리고, 감지 증폭기 유닛(SAU)은 게이트가 마이너스의 임계치 전압(-Vth)으로 유지되는 P 채널의 소스팔로워 트랜지스터(P10)와, 소스팔로워 트랜지스터(P10)의 노드(Vminu)를 마이너스의 전위로 밀어내려, 소스팔로워 트랜지스터(P1O)를 통해 유입되는 전하를 흡수하는 전하 검출 용량(Ctank)과, 노드(Vminu)의 마이너스 전위 레벨을 플러스 전위로 시프트하는 레벨 시프트 회로(LS)와, 레벨 시프트된 전위 변화를 검출하는 감지 증폭기(S/A)를 갖는다. 또한, 비트선에는 비트선을 접지 레벨로 리셋하는 리셋 트랜지스터(N12)가 설치된다. 이 감지 증폭기 유닛 회로의 동작에 관해서는 후술하는 판독 동작의 설명에서 설명한다.

도 8은 제1 실시예에서의 셀 어레이의 레이아웃도이다. 도 8에서는 메모리 셀 어레이의 일부인 16개의 메모리 셀을 도시한다. 도면 중에서 메모리 셀(CELL), 강유전체 용량(CO∼C7), 플레이트선(PL0∼PL3), 워드선(WL0∼WL3), 글로벌 비트선(GBL)이 도시된다. 워드선(WLO∼WL3)은 게이트용 폴리실리콘 배선층으로 이루어져 행 방향으로 연장된다. 로컬 비트선(LBL0, LBL1)은 워드선에 평행하게 행 방향으로 연장하는 소스 드레인 영역으로 구성된다. 그리고, 플레이트선(PL0∼PL3)은 제1 금속층으로 이루어져 열 방향으로 연장되고, 글로벌 비트선(GBL)도 열 방향으로 연장 되기 때문에 플레이트선과 동일한 제1 금속층으로 형성할 수 있다.

도 9는 도 8의 A-A'부분의 단면을 도시하는 단면도이다. 종래예와 같이 강유전체 용량(C0)은 하부 전극(BEL)과 상부 전극(TEL)과 이들 사이에 끼운 강유전체 박막(FERRO)으로 구성된다. 셀 트랜지스터(N0, N4)는 소스 드레인 확산 영역(SD)과, 게이트용 폴리실리콘 배선층(POLY)으로 구성된다. 셀 트랜지스터(N0, N4)의 한쪽 소스 드레인 영역(SD)은 제1 비어 플러그(VIA1)를 통해 강유전체 용량(C0, C4)의 하부 전극(BEL)에 접속된다. 또한, 용량(C0, C4)의 상부 전극(TEL)은 접촉 플러그(TEC)를 통해 제1 금속층(L1)으로 이루어지는 플레이트선(PL0)에 접속된다. 즉, 종래예와 같이 이 실시예에서는, 셀 트랜지스터의 드레인(SD)의 비어 플러그(VIA1) 위에 강유전체 용량(C0, C4)을 쌓아 올려 배치하는 스택형 구조이다.

그리고, 특징적인 점은 셀 트랜지스터(N0)의 다른 쪽 소스 드레인 확산 영역(SD)은 좌측으로 인접하는 셀 트랜지스터(N4)와 공용되어, 지면 수직 방향으로 배치되는 다른 6개의 메모리 셀의 셀 트랜지스터(N1∼N3, N5∼N7) 모두 공용되어 있어, 그 공용 소스 드레인 영역(SD)은 로컬 비트선(LBL0)을 구성한다. 즉, 도 8의 레이아웃도에서 로컬 비트선(LBL0, LBL1)은 워드선(WL0∼WL3)과 평행하게 행 방향으로 연장된다. 그리고, 이 공용 소스 드레인 영역[LBL0(SD)]에는 접촉용 제1 비어 플러그(VIA1)가 설치되지 않는다. 따라서, 메모리 셀(CELL)의 면적이 작아진다. 또한, 금속 배선층(L1)에 의해 플레이트선(PL)과 글로벌 비트선(GBL)이 형성되어, 금속 배선층의 수가 감소하고 있다.

도 10은 제1 실시예에서의 메모리 셀 어레이의 레이아웃 프로세스 공정 순서 의 분해도이다. 도 10의 (A)에서는 소스 드레인 확산 영역(SD), 워드선이 되는 게이트용 폴리실리콘 배선(P0LY), 접촉용 제1 비어 플러그(VIA1)가 형성되어 있다. 도 10의 (B)에서는 제1 비어 플러그(VIA1) 상에 형성되는 하부 전극(BEL)과 강유전체 박막(FERRO)와 상부 전극(TEL)이 형성되어, 도 9에서 도시한 강유전체 용량이 형성된다. 또한, 상부 전극(TEL)과 제1 비어 플러그(VIA1) 상에 접촉 플러그(TEC)가 형성된다. 그리고, 도 10의 (C)에서는 플레이트선(PLO∼PL3) 및 글로벌 비트선(GBL)이 되는 제1 금속층(L1)이 형성된다. 도 4에서 도시한 종래예보다도 제2 금속층이 없어지고 있다.

제1 실시예에서는 도 10의 (A)에 도시된 바와 같이 로컬 비트선(BL0, BL1)이 워드선(WL0∼WL3)과 평행하게 행 방향으로 연장되어, 메모리 셀(CELL)의 셀 트랜지스터(N0)의 소스 드레인 영역(SD)에 의해 구성된다. 즉, 로컬 비트선(LBL0)은 셀 트랜지스터(N0∼N7)의 공통 소스 드레인 영역(SD)에 의해 구성된다. 마찬가지로, 로컬 비트선(LBL1)은 워드선(WL2, WL3)의 셀 트랜지스터에 공통의 소스 드레인 영역(SD)에 의해 구성된다. 그 때문에, 셀 트랜지스터의 소스 드레인 영역(SD)에는 비트선과 접속하기 위한 제1 비어 플러그가 불필요하게 되고, 메모리 셀 (CELL)의 세로 방향의 치수를 종래예[도 4의 (A) 참조] 보다 축소할 수 있다. 글로벌 비트선(GBL)과의 접속용 트랜지스터(N8, N9)를 위해 가로 방향의 치수가 길어지지만, 로컬 비트선(LBL0, LBL1), 1 개 당의 메모리 셀 수를 늘림으로써 접속용 트랜지스터의 증가분 비는 적게 억제할 수 있다. 이에 따라, 세로 방향의 축소에 의한 면적 축소 효과 쪽이 커진다. 또한, 접속 트랜지스터(N8, N9) 위에 글로벌 비트선 (GBL) 을 배치함으로써, 접속 트랜지스터에 의한 면적 증가를 완화할 수 있다. 게다가, 플레이트선(PL0∼PL3)과 글로벌 비트선(GBL)을 평행하게 설치했기 때문에, 그 를 위한 금속층(L1)은 1층이 좋고, 칩의 금속층 수를 억제하여 제조 비용을 삭감할 것인지, 또는 상위 금속 배선을 다른 신호나 전원에 사용하여 면적을 유효하게 이용할 수 있다.

도 11은 제1 실시예에서의 판독 동작 파형도이다. 종래 기술과 마찬가지로, 플레이트선에 전원 레벨(VDD), 비트선에 접지 레벨(0V)을 가하는 경우를 플러스 전압이라고 부르고, 이것을「0」데이터의 기록 전압으로 한다. 반대로, 플레이트선에 접지 레벨(0V), 비트선에 전원 레벨(VDD)을 가하는 경우를 마이너스 전압이라고 부르고, 이것을 「1」데이터의 기록 전압으로 한다. 기록 후에는 기록 전압을 제거하더라도 강유전체 용량의 분극이 유지되어 비휘발성 데이터가 된다.

도 6, 도 7, 도 11을 참조하여 제1 실시예에서의 강유전체 메모리의 판독 동작을 설명한다. 지금, 셀 트랜지스터(N0)와 강유전체 용량(C0)을 갖는 메모리 셀이 선택되는 것으로 한다. 이 경우, 도시하지 않은 워드 드라이버가 워드선(WL0)을 선택하여, 플레이트 드라이버(PLDRV)가 어드레스 신호(YADD)에 따라서 플레이트선(PL0)을 선택한다. 우선, 도 11의 시간(T1)에서 워드선(WL0)과 플레이트선(PL0)이 H 레벨(전원 레벨)로 구동된다. 비선택 워드선(WL1)과 플레이트선(PL1∼PL3)은 L 레벨(접지 레벨)대로 있다. 워드선(WL0)이 상승함으로써 그것에 접속되는 셀 트랜지스터(N0∼N3)와 접속 트랜지스터(N8)가 도통한다. 글로벌 비트선(GBL)은 감지 증폭기(SA)에 의해 GND 전위로 유지되어 있고, 접속 트랜지스터(N8)를 통한 로컬 비 트(LBL0)는 리셋 트랜지스터(N12)에 의해 접지 전위로 리셋되어 있다.

로컬 비트선(LBL0)이 접지 전위의 상태에서 셀 트랜지스터(N0)가 도통하여 플레이트선(PL0)이 상승하기 때문에, 메모리 셀(CELL)의 강유전체 용량(CO)에 플러스 전압이 인가된다. 그 결과, 그 유지 데이터에 따라서 분극 전하에 의한 전류가 강유전체 용량(C0)으로부터 셀 트랜지스터(N0)를 통해서 로컬 비트선(LBL0)에 흐르고, 또한 접속 트랜지스터(N8)를 통해서 글로벌 비트선(GBL)에 흐른다. 감지 증폭기 유닛(SAU)이 이 전류량을 검지하여 시간(T2)에서 판독 데이터(DOUT)로서 출력한다.

도 7에 도시한 감지 증폭기 유닛(SAU)은 소스팔로워 트랜지스터(P10)의 게이트가 마이너스의 임계치 전압(-Vth)으로 제어되어, 분극 전하 검출 용량(Ctank)의 한 쪽 전극이 전원 레벨(VDD)에서 접지 레벨(GND)로 구동됨으로써 노드(Vminus)가 마이너스 전위로 리셋된다. 이 상태에서 로컬 비트선(LBL)과 글로벌 비트선(GBL)에 분극 전하가 유입되면 이들 비트선 전위가 일시적으로 상승하지만, 그 상승에 따라 소스팔로워 트랜지스터(P10)가 도통하여 비트선에 유입된 분극 전하를 흡수한다. 흡수된 분극 전하는 분극 전하 검출 용량(Ctank)에 흡수되어 노드(Vminus)의 전위를 상승시킨다. 이 전압 상승이 레벨 시프트 회로(LS)에 의해 플러스 전압의 전위 상승으로서 감지 증폭기(S/A)에 전해진다.

이와 같이, 감지 증폭기 유닛(SAU)에 의해 판독 동작 중에도 비트선(GBL, LBL0)의 전위는 조금 오를 뿐이고 거의 접지 전위로 유지된다. 한편, 비선택 플레이트선 (PL1∼PL3)도 L 레벨(접지 전위)이며, 비선택 메모리 셀의 셀 트랜지스터 (N1∼N3)가 도통 상태에도 관계없이, 이들 강유전체 용량(C1∼C3)에는 전압이 인가되지 않는다. 따라서, 플레이트선(PL1∼PL3)을 구동하지 않고서 비선택 메모리 셀로부터 분극 전류를 비트선에 흘리지 않을 뿐만 아니라, 이들 유지 데이터가 파괴되는 일도 없다. 또한, 다른 워드선(WL1)은 L 레벨대로 있어, 셀 트랜지스터(N4∼N7)와 접속 트랜지스터(N9)는 비도통인 채로 있다. 따라서, 이들 강유전체 용량(C4∼C7)에는 판독 전압이 걸리지 않아 유지 데이터가 파괴되는 일은 없다.

선택 플레이트선(PL0)이 H 레벨(전원 레벨 VDD), 로컬 비트선(LBL0)이 접지 레벨이기 때문에, 선택 메모리 셀의 강유전체 용량(C0)의 판독 데이터가「O」인 경우에는, 시간(T3)에서 플레이트선(PL0)이 하강할 때까지가「0」데이터의 재기록 동작이 된다. 이 경우, 시간(T3) 이후에는 플레이트선(PL0), 로컬 비트선(LBL0)은 모두 접지 레벨로 유지된다. 판독 데이터가「1」인 경우에는 시간(T3)에서 플레이트선(PL0)이 하강하는 동시에, 기록 증폭기(WA)가 감지 증폭기 유닛의 판독 데이터인「1」을 취득하고, H 레벨을 출력한다. 이에 따라, 글로벌 비트선(GBL)이 H 레벨(전원 레벨 VDD)로 구동되어, 선택 메모리 셀로의「1」데이터의 재기록이 행하여진다. 그리고 그것과 동시에 기록 증폭기(WA)의 H 레벨 출력에 응답하여, 플레이트선 드라이버(PLDRV)가 비선택 플레이트선(PL1∼PL3)을 H 레벨(전원 레벨 VDD)로 구동한다. 이 때, 감지 증폭기 유닛(SAU)의 소스팔로워 트랜지스터(P10)의 게이트는 H 레벨로 제어되고, 그 트랜지스터(P10)는 비도통 상태로 된다.

즉, 글로벌 비트선(GBL)이 H 레벨의 전원 레벨(VDD)로 상승함으로써 로컬 비트선(LBL0)도 H 레벨의 전원 레벨(VDD)로 상승한다. 이 선택 플레이트선(PL0)의 L 레벨(접지 레벨)과, 로컬 비트선(LBL0)의 H 레벨(VDD)에 의해 선택 메모리 셀의 강유전체 용량(CO)에 마이너스 전압이 인가되어 「1」데이터의 재기록이 행하여진다. 이때, 비선택 플레이트선(PL1∼PL3)이 H 레벨(VDD)로 구동되기 때문에, 로컬 비트선 (LBL0)이 재기록을 위해 H 레벨(VDD)로 구동되고, 또한 셀 트랜지스터(N1∼N3)가 도통 상태임에도 불구하고, 비선택 메모리 셀의 강유전체 용량(C1∼C3)에는 재기록 전압이 인가되지 않아 이들 유지 데이터가 파괴되는 일은 없다.

또한, 비선택 워드선(WL1)은 L 레벨이기 때문에, 그것에 접속되는 셀 트랜지스터(N4∼N7)와 접속 트랜지스터(N9)는 비도통 상태대로 있다. 따라서, 이들 강유전체 용량(C4∼C7)에는 재기록 전압이 인가되지 않아 그 유지 데이터가 갱신되어 파괴되는 일은 없다. 마지막으로, 시간(T4)에서 워드선(WL0), 플레이트선(PL1∼PL3), 글로벌 비트선(GBL)이 하강하여 판독이 종료한다. 로컬 비트선(LBL0)은 플로우팅이 되지만 셀 트랜지스터가 전부 비도통이기 때문에 문제는 없다.

메모리 셀(CELL)의 기록 동작은 상기한 판독 동작에서의 재기록 데이터 대신에 기록 데이터(DIN)가 기록되는 것 이외에는 상기 판독 동작과 동일하다. 즉, 입력 데이터(DIN)가 「0」데이터인 경우에는 시간(Tl-T3)의 판독 동작이 그 기록 동작이 되고, 입력 데이터(DIN)가 「1」인 경우에는 시간(T3-T4)에서의「1」데이터의 재기록 동작과 동일한 기록 동작이 행하여진다. 입력 데이터(DIN)가 「0」인 경우에는 이「1」데이터의 기록 동작은 행해지지 않는다.

이상과 같이, 제1 실시예에서는 비트선을 로컬 비트선과 글로벌 비트선으로 계층화하여, 교차하는 워드선과 플레이트선에 의해 1개의 메모리 셀만을 선택 가능 하게 한다. 이 때문에 감지 증폭기 유닛과 기록 증폭기는 복수의 로컬 비트선에 각각 접속되는 복수의 메모리 셀에 대하여 1 세트가 좋고, 비선택 메모리 셀에서의 불필요한 판독과 재기록을 회피할 수 있어, 전력이 절약된다. 물론, 비선택 플레이트선을 재기록 데이터에 따라서 구동해야 하기 때문에 그 만큼 전력 소비를 수반하지만, 셀 어레이의 구성을 최적화함으로써, 감지 증폭기 유닛에 의한 전력 절약화의 효과를 크게 할 수 있다.

[제2 실시예]

도 12는 제2 실시예에서의 메모리 셀 어레이의 레이아웃도이다. 제2 실시예는 강유전체 용량을 플레이너형으로 하고 있다. 이 점이 제1 실시예와 상이하고, 그 회로 및 동작은 제1 실시예와 동일하다. 도 12에는 메모리 셀 어레이의 일부인 16개의 메모리 셀(CELL)만을 도시한다. 제1 실시예와 같이, 강유전체 용량(C0∼C7), 플레이트선(PL0∼PL3), 워드선(WL0∼WL3), 로컬 비트선(LBL0, LBL1), 글로벌 비트선(GBL)이 배치되어 있다. 워드선(WLO∼WL3)은 게이트용 폴리실리콘 배선층으로 이루어져 행 방향으로 연장된다. 로컬 비트선(LB0, LBL1)은 셀 트랜지스터의 공통 소스 드레인 영역에 의해 구성되어, 워드선과 평행하여 행 방향으로 연장된다. 또한, 플레이트선(PL0∼PL3)은 강유전체 용량의 하부 전극(BEL)으로 이루어져 열 방향으로 연장된다. 그리고, 글로벌 비트선(GBL)은 제1 금속층으로 이루어져 열 방향으로 연장된다.

도 13은 도 12의 A-A'부분의 단면을 도시하는 단면도이다. 메모리 셀이 플레이너형 구조이기 때문에 셀 트랜지스터(N0)의 소스 드레인 영역(SD)의 가로에 강유 전체 용량(C0)이 형성된다. 그에 따라, 소스 드레인 영역(SD)이 접촉용 제1 비어 플러그(VIA1)와 금속층(L1)과 제1 비어 플러그(VIA1)를 통해 강유전체 용량(C0)의 상부 전극(TEL)에 접속된다. 그리고, 하부 전극(BEL)이 플레이트선(PL0∼OL3)이 된다. 제1 실시예와 마찬가지로, 강유전체 용량(C0)은 하부 전극(BEL)과 상부 전극(TEL)과 이들 사이에 끼워지는 강유전체 박막(FERRO)으로 구성된다. 소스 드레인 확산 영역(SD)의 한 쪽은 공통 영역으로 로컬 비트선(LBL0)을 구성한다. 또한, 다른 쪽 소스 드레인 확산 영역(SD)은 여기서는 드레인이며, 이 드레인은 제1 비어 플러그(VIA1)를 통해 제1 금속층(L1)에 접속되고, 또 다른 제1 비어 플러그(VIA1)를 통해 상부 전극(TEL)에 접속된다. 여기서는 도시하지 않았지만, 하부 전극(BEL)으로 이루어지는 플레이트선(PL0)과 플레이트 드라이버(PLDRV)(도 6 참조)는 지면에 수직 방향으로 연장되는 하부 전극(BEL) 상에 형성한 제1 비어 플러그(VIA1)를 통해 제1 금속층(L1)에 접속함으로써 행해진다. 이 제1 금속층(L1)이 플레이트 드라이버에 접속된다.

도 14 및 도 15는 제2 실시예에서의 메모리 셀 어레이의 레이아웃 프로세스 공정 순서의 분해도이다. 도 14의 (A)에서는 소스 드레인 확산 영역(SD)과 워드선을 구성하는 게이트용 폴리실리콘 배선(POLY)이 형성되어 있다. 도 14의 (B)에서 강유전체 용량의 하부 전극(BEL)과 강유전체 박막(FERRO)과 상부 전극(TEL)이 형성되어 있다. 하부 전극(BEL) 만은 열 방향으로 연장시켜 플레이트선(PL0∼PL3)이 된다. 또한, 소스 드레인 영역과 상부 전극(TEL) 상에는 제1 비어 플러그(VIA1)가 형성된다. 그리고, 도 15에서는 최상위인 제1 금속층(L1)이 형성된다. 이 제1 금속층 (L1)에 의해 글로벌 비트선(GBL)과, 플레이너형 강유전체 용량과 셀 트랜지스터를 접속하는 배선이 형성된다.

제2 실시예에서는 제1 실시예와 마찬가지로 메모리 셀(CELL)의 셀 트랜지스터의 소스 드레인 확산 영역(SD)이 다른 메모리 셀의 셀 트랜지스터의 소스 드레인 영역(SD)과 공유되어, 그 공유 영역이 로컬 비트선(LBL0, LBL1)을 구성한다. 이 때문에 소스 드레인 확산 영역(SD)에 접속용 제1 비어 플러그를 설치할 필요가 없고, 메모리 셀(CELL)의 세로 방향 치수를 종래의 플레이너형 강유전체 메모리 보다 작게 할 수 있다. 또한, 플레이트선을 강유전체 용량의 하부 전극(BEL)을 연장함으로써 형성하여, 플레이트선과 평행하게 연장하는 글로벌 비트선을 제1 금속층(L1)으로 구성하고 있다. 따라서, 금속층을 줄일 수 있다.

제2 실시예의 판독 및 기록 동작은 제1 실시예와 동일하다. 따라서, 판독 또는 기록시에 선택되지 않는 메모리 셀로의 파괴 판독은 행해지지 않고, 그에 따라 재기록도 행해지지 않는다.

이상 설명한 바와 같이, 본 실시예에 따르면, 셀 트랜지스터의 소스 드레인 영역에 의해 로컬 비트선을 형성함으로써, 메모리 셀의 셀 트랜지스터의 소스 드레인 영역에 접촉용 비어 플러그가 불필요하게 되고, 메모리 셀 치수를 축소할 수 있다. 또한, 글로벌 비트선과 플레이트선을 평행하게 함으로써 금속층의 수를 줄일 수 있다. 그리고, 워드선과 플레이트선을 직교시켜 1개의 메모리 셀 만을 선택 가능하게 함으로써, 비선택 메모리 셀의 판독과 재기록을 없앨 수 있다. 단, 그러기 위해서는, 판독 동작 중에 비트선이 L 레벨로 유지되는 감지 증폭기 유닛이 설치되 고, 재기록 동작에서 비트선을 H 레벨로 구동하는 경우에는 그에 대응하여 비선택 플레이트선도 H 레벨로 구동하는 제어가 필요하게 된다.

이상의 실시예를 정리하면, 이하의 부기와 같다.

(부기 1) 셀 트랜지스터와 이 셀 트랜지스터에 일단이 접속되는 강유전체 용량을 각각 갖는 복수의 메모리 셀과,

상기 셀 트랜지스터에 각각 접속되는 복수의 워드선과,

상기 워드선과 교차하여 상기 강유전체 용량의 타단에 접속되는 복수의 플레이트선과,

상기 셀 트랜지스터에 접속되는 복수의 로컬 비트선과,

상기 로컬 비트선에 선택적으로 접속되는 글로벌 비트선과,

판독시에 상기 로컬 비트선의 전위를 비선택 플레이트선과 동등한 전위로 유지하면서 상기 메모리 셀에 의한 상기 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛을 구비하는 것을 특징으로 하는 강유전체 메모리.

(부기 2) 부기 1에 있어서,

선택된 워드선이 구동될 때에, 상기 강유전체 용량에 판독용 전압이 인가되도록 선택된 상기 메모리 셀에 대응하는 플레이트선을 구동하여, 비선택 메모리 셀에 대응하는 상기 비선택 플레이트선을 소정의 전위로 유지하는 플레이트선 드라이버를 더 포함하는 것을 특징으로 하는 강유전체 메모리.

(부기 3) 부기 2에 있어서,

상기 플레이트선 드라이버는 선택된 상기 메모리 셀로의 재기록시에 상기 로 컬 비트선이 구동될 때에, 비선택 플레이트선도 상기 로컬 비트선과 동등한 전위로 구동하는 것을 특징으로 하는 강유전체 메모리.

(부기 4) 부기 1에 있어서,

상기 로컬 비트선은 복수의 메모리 셀에 접속되어,

상기 글로벌 비트선은 복수의 로컬 비트선에 대하여 각각 설치되고,

상기 감지 증폭기 유닛은 상기 글로벌 비트선 마다 설치되는 것을 특징으로 하는 강유전체 메모리.

(부기 5) 부기 4에 있어서,

상기 글로벌 비트선마다 설치되고, 상기 감지 증폭기 유닛의 출력에 따라서 상기 글로벌 비트선을 재기록의 레벨로 구동하는 기록 회로를 갖는 것을 특징으로 하는 강유전체 메모리.

(부기 6) 부기 1에 있어서,

상기 로컬 비트선을 상기 워드선과 평행하게 설치하는 동시에, 이 로컬 비트선을 상기 워드선의 연장 방향으로 배치된 복수의 셀 트랜지스터의 제1 소스 드레인 영역에 공통으로 이어지는 확산 영역으로 구성하고,

상기 글로벌 비트선을 접속 회로를 통해 상기 로컬 비트선에 접속하여, 이 글로벌 비트선을 플레이트선과 평행하게 배치하는 것을 특징으로 하는 강유전체 메모리.

(부기 7) 부기 6에 있어서,

상기 접속 회로는 선택된 워드선의 구동에 응답하여 상기 로컬 비트선을 글 로벌 비트선에 접속하는 것을 특징으로 하는 강유전체 메모리.

(부기 8) 부기 6에 있어서,

상기 셀 트랜지스터의 제2 소스 드레인 영역에 접촉용 비어가 형성되고, 상기 제2 소스 드레인 영역은 상기 접촉용 비어를 통해 상기 강유전체 용량의 전극에 접속되는 것을 특징으로 하는 강유전체 메모리.

(부기 9) 부기 8에 있어서,

상기 강유전체 용량은 상기 제2 소스 드레인 영역에 형성된 접촉용 비어 위에 형성되고, 상기 강유전체 용량 위에 상기 플레이트선을 구성하는 도전층이 형성되어 있는 것을 특징으로 하는 강유전체 메모리.

(부기 10) 부기 8에 있어서,

상기 강유전체 용량은 상기 제2 소스 드레인 영역에 인접하는 위치에 형성되고, 상기 제2 소스 드레인 영역은 상기 접촉용 비어와, 이 비어에 접속되는 도전층을 통해 상기 강유전체 용량의 상부 전극에 접속되고,

추가로 상기 강유전체 용량의 하부 전극이 상기 플레이트선을 구성하는 것을 특징으로 하는 강유전체 메모리.

(부기 11) 부기 1에 있어서,

상기 글로벌 비트선은 상기 플레이트선과 평행하게 연장되어, 상기 글로벌 비트선과 플레이트선이 동일한 도전층으로 구성되는 것을 특징으로 하는 강유전체 메모리.

(부기 12) 부기 1에 있어서,

상기 글로벌 비트선은 상기 플레이트선과 평행하게 연장되어, 상기 글로벌 비트선은 도전층으로 구성되고, 상기 플레이트선은 상기 강유전체 용량의 한 쪽 전극을 연장시켜서 구성되는 것을 특징으로 하는 강유전체 메모리.

(부기 13) 부기 1에 있어서,

상기 감지 증폭기 유닛은 상기 글로벌 비트선에 접속되어 게이트 소스 사이가 임계치 전압 정도로 된 소스팔로워 트랜지스터와, 이 소스팔로워 트랜지스터의 타단측을 마이너스 전압으로 리셋하는 분극 전하 검출 용량과, 상기 선택된 메모리 셀로부터 분극 전하 검출 용량에 유입하는 분극 전하량에 대한 전압 변화를 검출하는 감지 증폭기를 포함하는 것을 특징으로 하는 강유전체 메모리.

(부기 14) 셀 트랜지스터와 이 셀 트랜지스터에 일단이 접속되는 강유전체 용량을 각각 갖는 복수의 메모리 셀과,

상기 셀 트랜지스터에 각각 접속되는 복수의 워드선과,

상기 워드선과 평행하게 설치되고, 워드선의 연장 방향으로 배치된 복수의 셀 트랜지스터의 제1 소스 드레인 영역에 공통으로 이어지는 확산 영역으로 각각 구성되는 복수의 로컬 비트선과,

판독시에 상기 메모리 셀에 의한 상기 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛을 구비하는 것을 특징으로 하는 강유전체 메모리.

(부기 15) 부기 14에 있어서,

상기 로컬 비트선에 선택적으로 접속되는 글로벌 비트선을 더 포함하고,

상기 글로벌 비트선을 접속 회로를 통해 상기 로컬 비트선에 접속하고, 상기 글로벌 비트선을 상기 플레이트선과 평행하게 배치하는 것을 특징으로 하는 강유전체 메모리.

(부기 16) 부기 15에 있어서,

상기 접속 회로는 선택된 워드선의 구동에 응답하여 상기 로컬 비트선을 글로벌 비트선에 접속하는 것을 특징으로 하는 강유전체 메모리.

(부기 17) 부기 15에 있어서,

(부기 18) 부기 17에 있어서,

(부기 19) 부기 17에 있어서,

추가로, 상기 강유전체 용량의 하부 전극이 상기 플레이트선을 구성하는 것 을 특징으로 하는 강유전체 메모리.

(부기 20) 부기 14에 있어서,

(부기 21) 부기 14에 있어서,

상기 글로벌 비트선은 상기 플레이트선과 평행하게 연장되어, 상기 글로벌 비트선은 도전층으로 구성되고, 상기 플레이트선은 상기 강유전체 용량의 한 쪽 전극을 연장시켜 구성되는 것을 특징으로 하는 강유전체 메모리.

본 발명의 특징에 따르면, 메모리 셀의 구성을 간소화할 수 있어, 대용량화 및 저비용화를 도모할 수 있다. 또한, 비선택 메모리 셀에 대한 감지 증폭기 동작과 재기록 동작을 없앨 수 있다.

Claims

셀 트랜지스터와 이 셀 트랜지스터에 일단이 접속되는 강유전체 용량을 각각 갖는 복수의 메모리 셀과;

상기 셀 트랜지스터에 각각 접속되는 복수의 워드선과;

상기 워드선과 교차하여 상기 강유전체 용량의 타단에 접속되는 복수의 플레이트선과;

상기 셀 트랜지스터에 접속되는 복수의 로컬 비트선과;

상기 로컬 비트선에 선택적으로 접속되는 글로벌 비트선과;

판독시에 상기 로컬 비트선의 전위를 비선택 플레이트선과 동등한 전위로 유지하면서, 상기 메모리 셀에 의한 상기 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛

을 구비하는 것을 특징으로 하는 강유전체 메모리.
제1항에 있어서, 선택된 워드선이 구동될 때에, 상기 강유전체 용량에 판독용 전압이 인가되도록 선택된 상기 메모리 셀에 대응하는 플레이트선을 구동하여, 비선택 메모리 셀에 대응하는 상기 비선택 플레이트선을 소정의 전위로 유지하는 플레이트선 드라이버를 더 포함하는 것을 특징으로 하는 강유전체 메모리.
제2항에 있어서, 상기 플레이트선 드라이버는 선택된 상기 메모리 셀로의 재 기록시에 상기 로컬 비트선이 구동될 때에, 비선택 플레이트선도 상기 로컬 비트선과 동등한 전위로 구동하는 것을 특징으로 하는 강유전체 메모리.
제1항에 있어서, 상기 로컬 비트선은 복수의 메모리 셀에 접속되고,

상기 글로벌 비트선은 복수의 로컬 비트선에 대하여 각각 설치되며,

상기 감지 증폭기 유닛은 상기 글로벌 비트선마다 설치되는 것을 특징으로 하는 강유전체 메모리.
제4항에 있어서, 상기 글로벌 비트선마다 설치되고, 상기 감지 증폭기 유닛의 출력에 따라서 상기 글로벌 비트선을 재기록 레벨로 구동하는 기록 회로를 갖는 것을 특징으로 하는 강유전체 메모리.
제1항에 있어서, 상기 로컬 비트선을 상기 워드선과 평행하게 설치하는 동시에, 상기 로컬 비트선을 상기 워드선의 연장 방향으로 배치된 복수의 셀 트랜지스터의 제1 소스 드레인 영역에 공통으로 이어지는 확산 영역으로 구성하고,

상기 글로벌 비트선을 접속 회로를 통해 상기 로컬 비트선에 접속하여, 상기 글로벌 비트선을 플레이트선과 평행하게 배치하는 것을 특징으로 하는 강유전체 메모리.
제6항에 있어서, 상기 셀 트랜지스터의 제2 소스 드레인 영역에 접촉용 비어 가 형성되고, 상기 제2 소스 드레인 영역은 상기 접촉용 비어를 통해 상기 강유전체 용량의 전극에 접속되는 것을 특징으로 하는 강유전체 메모리.
셀 트랜지스터와 이 셀 트랜지스터에 일단이 접속되는 강유전체 용량을 각각 갖는 복수의 메모리 셀과;

상기 셀 트랜지스터에 각각 접속되는 복수의 워드선과;

상기 워드선과 교차하여 상기 강유전체 용량의 타단에 접속되는 복수의 플레이트선과;

상기 워드선과 평행하게 설치되고, 워드선의 연장 방향으로 배치된 복수의 셀 트랜지스터의 제1 소스 드레인 영역에 공통으로 이어지는 확산 영역으로 각각 구성되는 복수의 로컬 비트선과;

판독시에 상기 메모리 셀에 의한 상기 로컬 비트선으로의 전하량을 검출하는 감지 증폭기 유닛

을 구비하는 것을 특징으로 하는 강유전체 메모리.
제8항에 있어서, 상기 로컬 비트선에 선택적으로 접속되는 글로벌 비트선을 더 포함하고,

상기 글로벌 비트선을 접속 회로를 통해 상기 로컬 비트선에 접속하여, 상기 글로벌 비트선을 상기 플레이트선과 평행하게 배치하는 것을 특징으로 하는 강유전체 메모리.
제9항에 있어서, 상기 접속 회로는 선택된 워드선의 구동에 응답하여 상기 로컬 비트선을 글로벌 비트선에 접속하는 것을 특징으로 하는 강유전체 메모리.