JP2005267824A - 強誘電体メモリ回路 - Google Patents

Abstract

【課題】 繰返し動作又は製造時の高温プロセス等により強誘電体材料の特性が劣化しても、信頼性が低下することを防止できる強誘電体メモリ回路を提供する。
【解決手段】 強誘電体メモリ回路１において、Ｉ／Ｏ回路２、ＹＳＷ回路３、センスアンプ回路４、選択回路５及びアレイ部７をこの順に接続する。そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。同様に、第１のビット線対を、ブロック７ｃに属するメモリセル列に接続された第３のビット線対、及びブロック７ｄに属するメモリセル列に接続された第４のビット線対に夫々接続するか否かを切り換える第２及び第３のスイッチを設ける。
【選択図】 図１

Description

本発明は、強誘電体メモリ回路に関し、特に、相補のデータを入出力する強誘電体メモリ回路に関する。

従来より、電源を切っても記録が消えない不揮発性であり、且つ、ランダムアクセスが可能なメモリとして、強誘電体メモリが開発されている（例えば、特許文献１参照。）。強誘電体メモリはフローティングゲートを使用した不揮発性メモリと比較して、必要とされる駆動電圧が低く、高速動作が可能であるといった利点があり、ＩＣカード等への適用が検討されている。強誘電体メモリには、１つのメモリセルに夫々２個のトランジスタ及びキャパシタを含む２Ｔ２Ｃ型、夫々１個のトランジスタ及びキャパシタを含む１Ｔ１Ｃ型、１個のトランジスタのみを含む１Ｔ型が提案されている。このうち、２Ｔ２Ｃ型は、１Ｔ１Ｃ型及び１Ｔ型と比較してメモリセルの面積は大きくなるものの、相補の信号を出力できるため読出安定性が高く、実用化の段階に達している。

図５（ａ）及び（ｂ）は、従来の２Ｔ２Ｃ型の強誘電体メモリ回路を示すブロック図であり、（ａ）は書込動作状態を示し、（ｂ）は読出動作状態を示す。また、図６は、図５（ａ）及び（ｂ）に示す強誘電体メモリ回路における各メモリセル及び各センスアンプを示す回路図である。図５（ａ）及び（ｂ）並びに図６に示すように、従来の強誘電体メモリ回路１０１においては、外部との間でデータの入出力を行うＩ／Ｏ回路２が設けられており、このＩ／Ｏ回路２にはＹＳＷ回路３が接続されており、ＹＳＷ回路３にはセンスアンプ回路４が接続されている。そして、センスアンプ回路４にはアレイ部７が接続されており、アレイ部７にはマトリクス状に配列された複数のメモリセル６が設けられている。

アレイ部７には、夫々複数のワード線ＷＬ及びプレート線ＰＬが交互に設けられており、一方向に延びている。また、アレイ部７には、各１本のビット線ＢＬＴ及びＢＬＮからなるビット線対が複数対設けられており、ワード線ＷＬ及びプレート線ＰＬが延びる方向に直交する方向に延びている。そして、各メモリセル６においては、各１本のワード線ＷＬ及びプレート線ＰＬ並びに１対のビット線ＢＬＴ及びＢＬＮが通過するようになっている。

メモリセル６においては、２個の強誘電体キャパシタ８ａ及び８ｂ、並びに２個のｎ型トランジスタ９ａ及び９ｂが設けられている。強誘電体キャパシタ８ａ及び８ｂは夫々、相互に平行に配置された２枚の電極間に強誘電体材料（図示せず）が配置されて構成されている。強誘電体材料は、例えば、ＰＺＴ（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３：チタン酸ジルコン酸鉛）又はＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９：タンタル酸ストロンチウムビスマス）等である。そして、強誘電体キャパシタ８ａの一方の電極及び強誘電体キャパシタ８ｂの一方の電極は、プレート線ＰＬに接続されている。また、強誘電体キャパシタ８ａの他方の電極はｎ型トランジスタ９ａのソース・ドレインの一方に接続されており、ｎ型トランジスタ９ａのソース・ドレインの他方は、ビット線ＢＬＴに接続されている。同様に、強誘電体キャパシタ８ｂの他方の電極はｎ型トランジスタ９ｂのソース・ドレインの一方に接続されており、ｎ型トランジスタ９ｂのソース・ドレインの他方は、ビット線ＢＬＮに接続されている。即ち、プレート線ＰＬとビット線ＢＬＴとの間には、強誘電体キャパシタ８ａ及びｎ型トランジスタ９ａが直列に接続されており、プレート線ＰＬとビット線ＢＬＮとの間には、強誘電体キャパシタ８ｂ及びｎ型トランジスタ９ｂが直列に接続されている。ｎ型トランジスタ９ａ及び９ｂのゲートはワード線ＷＬに接続されている。

アレイ部７においては、列方向、即ち、ワード線ＷＬ及びプレート線ＰＬが延びる方向に沿って、６４列のメモリセル６が配列されている。また、行方向、即ち、ビット線ＢＬＴ及びＢＬＮが延びる方向に沿って、複数行のメモリセル６が配列されている。これにより、１本のワード線に例えば６４ビット分のメモリセル６、即ち６４個のメモリセル６が接続されている。アレイ部７を構成する６４列のメモリセル６は、例えば１６列ずつ４つのブロック７ａ乃至７ｄに分けられている。そして、センスアンプ回路４には、メモリセルの列数、即ち、ビット線対の数だけ、センスアンプ１０が設けられており、例えば６４個のセンスアンプ１０が設けられている。

各センスアンプ１０においては、ｎ型トランジスタ１１ａ及び１１ｂ並びにｐ型トランジスタ１２ａ及び１２ｂが設けられている。また、各センスアンプ１０には、１対のセンスアンプ駆動線ＳＡＮ及びＳＡＰが通過している。１対のセンスアンプ駆動線ＳＡＮ及びＳＡＰは、６４個のセンスアンプ１０全てに共通接続されている。

センスアンプ１０において、ｎ型トランジスタ１１ａのソース・ドレインの一方はビット線ＢＬＴに接続されており、他方はセンスアンプ駆動線ＳＡＮに接続されており、ゲートはビット線ＢＬＮに接続されている。また、ｎ型トランジスタ１１ｂのソース・ドレインの一方はビット線ＢＬＮに接続されており、他方はセンスアンプ駆動線ＳＡＮに接続されており、ゲートはビット線ＢＬＴに接続されている。更に、ｐ型トランジスタ１２ａのソース・ドレインの一方はビット線ＢＬＴに接続されており、他方はセンスアンプ駆動線ＳＡＰに接続されており、ゲートはビット線ＢＬＮに接続されている。更にまた、ｐ型トランジスタ１２ｂのソース・ドレインの一方はビット線ＢＬＮに接続されており、他方はセンスアンプ駆動線ＳＡＰに接続されており、ゲートはビット線ＢＬＴに接続されている。

ＹＳＷ回路３は、センスアンプ回路４における４つのブロックから１つのブロックを選択するものである。また、Ｉ／Ｏ回路２は、データの書込時には、外部から入力されたデータを一旦ラッチし、センスアンプ回路４における１ブロック分、例えば１６ビット分のデータをまとめて出力し、データの読出時には、ＹＳＷ回路３から１６ビット分のデータが同時に入力され、これを外部に対して出力するものである。

次に、この従来の強誘電体メモリ回路１０１の動作について説明する。先ず、書込動作について説明する。図５（ａ）に示すように、先ず、アレイ部７において選択された行に属する６４個のメモリセル６に記録されているデータを、センスアンプ回路４のセンスアンプ１０（図６参照）に格納し、次に、センスアンプ１０に格納されているデータを必要な部分のみ書き換えて、その後、６４個全てのセンスアンプ１０に格納されたデータをメモリセル６に書き戻す。なお、このとき、アレイ部７の１ブロックに記録される１６ビット分のデータが、１まとまりのデータとして一括して扱われる。

以下、センスアンプ１０のデータを書き換える方法について説明する。外部からＩ／Ｏ回路２にデータが入力されると、Ｉ／Ｏ回路２がこのデータをラッチし、クロック信号に同期させて１６ビット分のデータを同時にＹＳＷ回路３に対して出力する。なお、このデータにはデータを記録するメモリセルのアドレス情報も含まれている。次に、ＹＳＷ回路３が入力されたデータのアドレス情報に基づいて、センスアンプ回路４の６４個のセンスアンプ１０から、データを書き換える必要があるセンスアンプ１０、例えば、アレイ部７の１つのブロックに相当する１６個のセンスアンプ１０を選択する。そして、この選択された１６個のセンスアンプの内容を書き換えるために、これらのセンスアンプに対してデータを出力する。その後、センスアンプ回路４の各センスアンプが、アレイ部７のメモリセル６に対してデータの書込を行う。なお、図５（ａ）及び（ｂ）に示すメモリセル群１３は、このデータの書込又は再書込の対象となっているメモリセルが属するメモリセル群である。これにより、書込動作が完了する。

次に、読出動作について説明する。図５（ｂ）に示すように、センスアンプ回路４が、アレイ部７のあるメモリセル６からデータを読み出す。このとき、強誘電体メモリのデータ読出は破壊読出であり、読出動作に伴って記録されているデータが破壊されるため、このメモリセル６に対して読み出したデータの再書込を行う。また、１つのブロックに属する１６個のメモリセル６からデータを読み出すと、これらのメモリセル６と同じワード線に接続されている他のメモリセル６、即ち、メモリセル群１３に属するメモリセル６のデータも破壊されるため、これらのメモリセル６に対しても再書込を行う。即ち、１行に属する６４個のメモリセル６全てに対してデータの再書込を行う。センスアンプ回路４が、１ブロック分のデータをＹＳＷ回路３に対して出力する。そして、ＹＳＷ回路３がこのデータをＩ／Ｏ回路２に対して出力する。Ｉ／Ｏ回路２は、入力された１ブロック分のデータをラッチして、外部に対して出力する。これにより、読出動作が完了する。

次に、メモリセル６に対するデータの読出及び書込動作について説明する。前述の如く、メモリセル６からのデータの読出は破壊読出であり、データの読出は必ずデータの再書込を伴う。そこで、メモリセル６に対するデータの読出及び再書込動作について説明する。図７は、横軸に時間をとり縦軸に各線の電位をとって強誘電体メモリ回路の動作を示すタイミングチャートであり、図８は、横軸に電界をとり縦軸に分極量をとって強誘電体メモリ回路の強誘電体キャパシタの特性を示すヒステリシス特性図である。なお、図７に示す「キャパシタ８ａ」及び「キャパシタ８ｂ」とは、夫々キャパシタ８ａ及び８ｂに印加される電圧を示し、ｎ型トランジスタ９ａ又は９ｂ側の電極電位に対するプレート線ＰＬ側の電極電位を示す。また、図８の横軸に示す（＋ＶＤＤ）及び（−ＶＤＤ）は、夫々＋ＶＤＤ及び−ＶＤＤの電圧に相当する電界の強さを示す。以下、図６乃至図８を参照して、メモリセル６及びセンスアンプ１０の動作について説明する。

データの保持期間、即ち、図７に示す時刻ｔ_０においては、図６に示す強誘電体キャパシタ８ａ及び８ｂの分極は相互に逆方向となっている。例えば、強誘電体キャパシタ８ａは＋Ｐｒに分極しており、強誘電体キャパシタ８ｂは−Ｐｒに分極している。そして、この状態を例えばデータ「１」を示すものであるとする。なお、分極が逆の状態であるとき、データ「０」を示すものとする。時刻ｔ_０においては、ワード線ＷＬ、プレート線ＰＬ、センスアンプ駆動線ＳＡＰ、ビット線ＢＬＴ及びＢＬＮの電位は接地電位ＧＮＤとなっており、センスアンプ駆動線ＳＡＮの電位は、接地電位より高い電源電位ＶＤＤとなっている。ワード線ＷＬの電位が接地電位ＧＮＤとなっているため、ｎ型トランジスタ９ａ及び９ｂはオフ状態となっており、強誘電体キャパシタ８ａ及び８ｂに印加される電圧は０となっている。従って、強誘電体キャパシタ８ａ及び８ｂの状態は、図８に示すヒステリシス特性図において点ｔ_０ａ及びｔ_０ｂで示される状態になっている。

次に、データの読出動作について説明する。先ず、ビット線ＢＬＴ及びＢＬＮを、電位を接地電位ＧＮＤとしたまま、フローティング状態とする。そして、図７の時刻ｔ_１において、ワード線ＷＬの電位を昇圧電位ＶＰＰとする。これにより、ｎ型トランジスタ９ａ及び９ｂがオン状態となり、強誘電体キャパシタ８ａがｎ型トランジスタ９ａを介してビット線ＢＬＴに接続され、強誘電体キャパシタ８ｂがｎ型トランジスタ９ｂを介してビット線ＢＬＮに接続される。この段階では、強誘電体キャパシタ８ａ及び８ｂの状態には変化はなく、ヒステリシス特性図における強誘電体キャパシタ８ａ及び８ｂの状態を示す点ｔ_１ａ及びｔ_１ｂは、夫々点ｔ_０ａ及びｔ_０ｂと等しい。

次に、時刻ｔ_２において、プレート線ＰＬの電位を電源電位ＶＤＤに押し上げる。これにより、強誘電体キャパシタ８ａ及び８ｂに正の電界が印加される。この結果、強誘電体キャパシタ８ａに蓄積されていた電荷がビット線ＢＬＴに流れ出し、ビット線ＢＬＴを充電し、ビット線ＢＬＴの電位を上昇させる。また、強誘電体キャパシタ８ｂに蓄積されていた電荷がビット線ＢＬＮに流れ出し、ビット線ＢＬＮを充電し、ビット線ＢＬＮの電位を上昇させる。これにより、強誘電体キャパシタ８ａ及び８ｂの状態は夫々点ｔ_２ａ及びｔ_２ｂで示される状態に移行する。このとき、強誘電体キャパシタ８ａの分極は反転しないが、強誘電体キャパシタ８ｂの分極は反転する。即ち、強誘電体キャパシタ８ｂからビット線ＢＬＮに流出する電荷量は図８における点ｔ_１ｂと点ｔ_２ｂとの間の分極量の差に相当し、強誘電体キャパシタ８ａからビット線ＢＬＮに流出する電荷量は図８における点ｔ_１ａと点ｔ_２ａとの間の分極量の差に相当する。従って、図８に示すように、強誘電体キャパシタ８ｂからビット線ＢＬＮに流出する電荷量は強誘電体キャパシタ８ａからビット線ＢＬＴに流出する電荷量よりもよりも多く、ビット線ＢＬＮの電位はビット線ＢＬＴの電位よりも高くなる。

この結果、ビット線ＢＬＮの電位はビット線ＢＬＴの電位よりも高くなるため、センスアンプ１０に含まれる４個のトランジスタの状態に差異が生じ、ｎ型トランジスタ１１ａ及びｐ型トランジスタ１２ｂは相対的にＯＮ状態となり、ｎ型トランジスタ１１ｂ及びｐ型トランジスタ１２ａは相対的にＯＦＦ状態となる。

このように、時刻ｔ_２において強誘電体キャパシタ８ａ及び８ｂに蓄積されていた電荷が放出されてしまうため、メモリセル６に記録されていたデータは破壊される。また、このメモリセル６と共通のワード線ＷＬ及びプレート線ＰＬに接続されている他のメモリセル６においても、データが破壊される。

次に、時刻ｔ_３において、センスアンプ駆動線ＳＡＰの電位を電源電位ＶＤＤとし、センスアンプ駆動線ＳＡＮの電位を接地電位ＧＮＤとする。上述の如く、このとき、ｎ型トランジスタ１１ａ及びｐ型トランジスタ１２ｂは相対的にＯＮ状態となり、ｎ型トランジスタ１１ｂ及びｐ型トランジスタ１２ａは相対的にＯＦＦ状態となっている。このため、ビット線ＢＬＴとセンスアンプ駆動線ＳＡＮとの間の抵抗値はビット線ＢＬＴとセンスアンプ駆動線ＳＡＰとの抵抗値よりも低くなり、ビット線ＢＬＴの電位は接地電位ＧＮＤとなる。また、ビット線ＢＬＮとセンスアンプ駆動線ＳＡＰとの間の抵抗値はビット線ＢＬＮとセンスアンプ駆動線ＳＡＮとの間の抵抗値よりも低くなり、ビット線ＢＬＮの電位は電源電位ＶＤＤとなる。

これにより、ビット線ＢＬＴとビット線ＢＬＮとの間の電位差が、接地電位ＧＮＤと電源電位ＶＤＤとの間の電位差に増幅される。そして、この増幅された電位差がＹＳＷ回路３に対して出力され、前述の動作により、Ｉ／Ｏ回路２を介して外部に出力される。なお、このとき、強誘電体キャパシタ８ａに印加される電圧は＋ＶＤＤとなり、強誘電体キャパシタ８ｂに印加される電圧は０となる。そして、強誘電体キャパシタ８ａ及び８ｂの状態は、図８において点ｔ_３ａ及びｔ_３ｂで示される状態になる。

次に、時刻ｔ_４において、プレート線ＰＬの電位を接地電位ＧＮＤに戻す。これにより、強誘電体キャパシタ８ａに印加される電圧は０となり、強誘電体キャパシタ８ｂに印加される電圧は−ＶＤＤとなる。この結果、強誘電体キャパシタ８ａ及び８ｂの状態は、図８において点ｔ_４ａ及びｔ_４ｂで示される状態になる。

その後、時刻ｔ_５において、各線の電位を段階的に時刻ｔ_０の状態に戻す。先ず、センスアンプ駆動線ＳＡＰの電位を接地電位ＧＮＤに戻し、センスアンプ駆動線ＳＡＮの電位を電源電位ＶＤＤに戻す。次に、ビット線ＢＬＮの電位を接地電位ＧＮＤに戻す。これにより、強誘電体キャパシタ８ｂに印加される電圧は０になり、強誘電体キャパシタ８ｂの状態は点ｔ_５ｂに示す状態に移行する。その後、ワード線ＷＬの電位を接地電位ＧＮＤとする。この結果、ｎ型トランジスタ９ａ及び９ｂはオフ状態となる。これにより、メモリセル６へのデータの再書込が終了する。このようにして、強誘電体メモリ回路１０１において、データの読出及び再書込を行うことができる。

特開２００１−３４４９６２号公報（図９乃至図１１）

しかしながら、上述の従来の技術には、以下に示すような問題点がある。強誘電体材料は繰返し分極を反転させると、ヒステリシス特性が劣化する。そして、強誘電体メモリ回路においては、データの読出が破壊読出であるため、データを読み出す度にデータを再書込する必要があり、その都度、強誘電体材料の分極を反転させる必要がある。このため、強誘電体メモリ回路を長期間使用すると、強誘電体材料のヒステリシス特性が劣化し、反転側の電荷量が減少し、いくつかのメモリセルにおいてデータを正確に読み出せなくなることがある。この結果、強誘電体メモリ回路の信頼性が低下してしまう。また、強誘電体材料は熱に弱いため、強誘電体メモリ回路を製造する際の高温プロセスによっても、強誘電体材料の特性が劣化することがある。この場合も、いくつかのメモリセルにおいてデータを正確に読み出せなくなり、信頼性が低下する。

本発明はかかる問題点に鑑みてなされたものであって、繰返し動作又は製造時の高温プロセス等により強誘電体材料の特性が劣化しても、信頼性が低下することを防止できる強誘電体メモリ回路を提供することを目的とする。

本発明に係る強誘電体メモリ回路は、第１及び第２の強誘電体キャパシタ並びにそのソース・ドレインの一方が前記第１の強誘電体キャパシタに接続された第１のトランジスタ及びそのソース・ドレインの一方が前記第２の強誘電体キャパシタに接続された第２のトランジスタを備えたメモリセルが複数個マトリクス状に配列されたアレイ部と、前記メモリセルの各列毎に設けられ前記第１及び第２のトランジスタのソース・ドレインの他方に夫々接続された第１及び第２のビット線と、この第１及び第２のビット線間の電位差を増幅するセンスアンプと、入力される連結信号に基づいて、一の前記メモリセルの列に設けられた前記第１及び第２のビット線を他の前記メモリセルの列に設けられた前記第１及び第２のビット線に夫々接続するか否かを切り換える選択回路と、を有することを特徴とする。

本発明においては、選択回路が一のメモリセルの列に設けられた第１及び第２のビット線を他のメモリセルの列に設けられた第１及び第２のビット線に夫々接続するか否かを切り換えることにより、複数のメモリセルを１つのセンスアンプに接続するか否かを選択することができる。複数のメモリセルを１つのセンスアンプに接続すれば、この複数のメモリセルに蓄積されている電荷が全て１つのセンスアンプに接続された第１及び第２のビット線に流入するため、各メモリセルを独立して駆動する場合と比較して、第１及び第２のビット線間の電位差が大きくなり、データの読出精度を向上させることができる。

本発明に係る他の強誘電体メモリ回路は、相補のデータが入出力される複数の強誘電体メモリセルと、前記複数の強誘電体メモリセルの各々に接続され、相補のデータの一方が入出力される複数の第１のビット線及び相補のデータの他方が入出力される第２のビット線からなる複数のビット線対と、センスアンプ回路と、前記ビット線対と前記センスアンプ回路との間に設けられ、第１の制御信号が入力されたときには前記複数の強誘電体メモリセルのデータを前記ビット線対を介して別々にセンスアンプ回路に供給し、第２の制御信号が入力されたときには前記複数の強誘電体メモリセルのデータを予め定められたグループ毎にまとめて前記センスアンプ回路に供給する選択回路と、を有することを特徴とする。

本発明によれば、選択回路が一のメモリセルの列に設けられた第１及び第２のビット線を他のメモリセルの列に設けられた第１及び第２のビット線に夫々接続し、複数のメモリセルを１つのセンスアンプに接続することにより、データの読出精度が向上する。この結果、繰返し動作又は製造時の高温プロセス等によりいくつかのメモリセルにおいて強誘電体材料の特性が劣化した場合においても、この劣化したメモリセルを他のメモリセルと同じセンスアンプに接続することにより、信頼性が低下することを防止できる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１（ａ）及び（ｂ）は、本実施形態に係る強誘電体メモリ回路を示すブロック図であり、（ａ）は書込動作状態を示し、（ｂ）は読出動作状態を示す。また、図２は、図１（ａ）及び（ｂ）に示す選択回路を示す模式図であり、図３は、この選択回路を示す回路図であり、図４は、図３に示すトランジスタ対を示す回路図である。本実施形態では、相補のデータを入出力する強誘電体メモリ回路として、２Ｔ２Ｃ型の強誘電体メモリ回路について説明する。

図１（ａ）及び（ｂ）に示すように、本実施形態に係る強誘電体メモリ回路１は、図５（ａ）及び（ｂ）に示す従来の強誘電体メモリ回路１０１と比較して、アレイ部７とセンスアンプ回路４との間に、選択回路５が設けられている点が異なっている。また、データの読出及び書込時には、従来の強誘電体メモリ回路のセンスアンプ回路４においては、１本のワード線に接続された６４個のセンスアンプが全てアクティブになっていたが、本実施例においては、ＹＳＷ回路３により選択された１６個のセンスアンプのみがアクティブになり、残りの４８個のセンスアンプはアクティブにはならない。本実施形態に係る強誘電体メモリ回路１における上記以外の構成は、図５（ａ）及び（ｂ）並びに図６に示す従来の強誘電体メモリ回路１０１と同様である。即ち、本実施形態の強誘電体メモリ回路１においては、Ｉ／Ｏ回路２、ＹＳＷ回路３、センスアンプ回路４、選択回路５及びアレイ部７がこの順に接続されている。Ｉ／Ｏ回路２、ＹＳＷ回路３、センスアンプ回路４及びアレイ部７の構成は、従来の強誘電体メモリ回路１０１と同様である。

そして、アレイ部７においては、ワード線ＷＬが延びる方向に沿って例えば６４列のメモリセル６（図６参照）が配列されており、例えば１６列ずつ４つのブロック７ａ乃至７ｄに分けられている。そして、この６４列のメモリセルの各列には、ブロック７ａ側の端からブロック７ｄ側の端に向かって０乃至６３のアドレスが付されている。即ち、ブロック７ａに属するメモリセルの列には０乃至１５のアドレスがこの順に割り振られ、ブロック７ｂに即するメモリセルの列には１６乃至３１のアドレスがこの順に割り振られ、ブロック７ｃに即するメモリセルの列には３２乃至４７のアドレスがこの順に割り振られ、ブロック７ｄに即するメモリセルの列には４８乃至６３のアドレスがこの順に割り振られている。また、１本のワード線ＷＬには６４個のメモリセルが接続されている。

図２に示すように、センスアンプ回路４とアレイ部７との間には、ビット線ＢＬＴ及びＢＬＮ（図６参照）が配設されており、このビット線に介在するように選択回路５が設けられている。なお、図２においては、図を簡略化するために、ビット線ＢＬＴ及びＢＬＮをまとめてビット線対ＢＬとして示している。そして、センスアンプ回路４におけるアドレス「ｋ」（ｋは０乃至６３の整数）のセンスアンプ１０を、アレイ部７におけるアドレス「ｋ」のメモリセルに接続するビット線対ＢＬをビット線対ＢＬ_ｋと表している。

選択回路５においては、ビット線対ＢＬ_０をビット線対ＢＬ_１６に接続するか否かを切り換えるスイッチＳ０_１、ビット線対ＢＬ_０をビット線対ＢＬ_３２に接続するか否かを切り換えるスイッチＳ０_２、ビット線対ＢＬ_０をビット線対ＢＬ_４８に接続するか否かを切り換えるスイッチＳ０_３が設けられている。そして、外部から入力される連結信号ＣＳにより、各スイッチが同時にオン状態又はオフ状態となる。スイッチＳ０_１、Ｓ０_２、Ｓ０_３がオフ状態であるときは、ビット線対ＢＬ_０、ビット線対ＢＬ_１６、ビット線対ＢＬ_３２、ビット線対ＢＬ_４８は相互に独立し、スイッチＳ０_１、Ｓ０_２、Ｓ０_３がオン状態であるときは、ビット線対ＢＬ_０、ビット線対ＢＬ_１６、ビット線対ＢＬ_３２、ビット線対ＢＬ_４８は相互に接続される。

同様に、ビット線対ＢＬ_１をビット線対ＢＬ_１７に接続するか否かを切り換えるスイッチＳ１_１、ビット線対ＢＬ_１をビット線対ＢＬ_３３に接続するか否かを切り換えるスイッチＳ１_２、ビット線対ＢＬ_１をビット線対ＢＬ_４９に接続するか否かを切り換えるスイッチＳ１_３が設けられている。そして、連結信号ＣＳにより、各スイッチが同時にオン状態又はオフ状態となり、各ビット線対を相互に独立させるか、相互に接続させるかが選択される。

上述の構成を一般的に表現すれば、アレイ部７の各ブロックに属するメモリセルの列数が１６であるとき、ｒを０乃至１５の整数とすれば、選択回路５には、ビット線対ＢＬ_ｒをビット線対ＢＬ_{（ｒ＋１６）}に接続するか否かを切り換えるスイッチＳｒ_１、ビット線対ＢＬ_ｒをビット線対ＢＬ_{（ｒ＋３２）}に接続するか否かを切り換えるスイッチＳｒ_２、ビット線対ＢＬ_ｒをビット線対ＢＬ_{（ｒ＋４８）}に接続するか否かを切り換えるスイッチＳｒ_３が設けられている。そして、スイッチＳｒ_１乃至Ｓｒ_３、即ち、スイッチＳ０_１〜Ｓ１５_１、スイッチＳ０_２〜Ｓ１５_２、スイッチＳ０_３〜Ｓ１５_３は共通の連結信号ＣＳにより制御される。即ち、連結信号ＣＳがロウレベルであるとき、ビット線対ＢＬ_ｒ、ビット線対ＢＬ_{（ｒ＋１６）}、ビット線対ＢＬ_{（ｒ＋３２）}、ビット線対ＢＬ_{（ｒ＋４８）}が相互に絶縁され、連結信号ＣＳがハイレベルであるとき、前記ビット線対が相互に接続される。このように、選択回路５においては１６系統の分岐回線が形成され、共通の連結信号ＣＳにより同時に制御される。

より一般的に言えば、アレイ部７において、（ｎ×Ｍ）ビット分のメモリセルの列をＭ列ずつｎ個のブロックに振り分けるとき、選択回路５には、ビット線対ＢＬ_ｐ（ｐは１乃至Ｍの整数）をビット線対ＢＬ_{（ｐ＋（ｔ−１）×Ｍ）}（ｔは２乃至ｎの整数）に接続するか否かを切り換えるスイッチＳｐ_ｔが設けられている。即ち、選択回路５には、（Ｍ×（ｎ−１））個のスイッチが設けられている。これにより、Ｍ系統の分岐回線が形成され、共通の連結信号ＣＳにより同時に制御される。そして、各分岐回線に属する全てのスイッチがオフ状態であるときは、この分岐回線に属するビット線対ＢＬ_ｐ、ビット線対ＢＬ_{（ｐ＋Ｍ）}、ビット線対ＢＬ_{（ｐ＋２×Ｍ）}、・・・、ビット線対ＢＬ_{（ｐ＋（ｎ−１）×Ｍ）}は相互に独立し、全てのスイッチがオン状態であるときは、前記ビット線対が相互に接続される。なお、（ｎ−１）種類の連結信号ＣＳを使用して、ビット線対ＢＬ_ｐをビット線対ＢＬ_{（ｐ＋Ｍ）}、ビット線対ＢＬ_{（ｐ＋２×Ｍ）}、・・・、ビット線対ＢＬ_{（ｐ＋（ｎ−１）×Ｍ）}に接続するか否かを相互に独立して制御できるようにしてもよい。

図３に示すように、接続回路５においては、連結信号ＣＳが入力され、この連結信号ＣＳを反転させるインバータ１５、インバータ１５の出力信号を反転させるインバータ１６、及びトランジスタ対Ｔ_１乃至Ｔ_６が設けられている。なお、図３においては、図を簡略化するために、１系統の分岐回線のみが図示されている。即ち、図２に示すビット線対ＢＬ_０、ＢＬ_１６、ＢＬ_３２及びＢＬ_４８を構成する各ビット線、並びに図２に示すスイッチＳ０_１、Ｓ０_２及びＳ０_３を構成する各トランジスタ対のみが図示されており、他のビット線対及びスイッチは図示を省略されている。

図３に示すビット線ＢＬＴ_０及びＢＬＮ_０は図２に示すビット線対ＢＬ_０に相当し、ビット線ＢＬＴ_１６及びＢＬＮ_１６はビット線対ＢＬ_１６に相当し、ビット線ＢＬＴ_３２及びＢＬＮ_３２はビット線対ＢＬ_３２に相当し、ビット線ＢＬＴ_４８及びＢＬＮ_４８はビット線対ＢＬ_４８に相当する。また、図３に示すトランジスタ対Ｔ_１及びＴ_４は図２に示すスイッチＳ０_１に相当し、トランジスタ対Ｔ_２及びＴ_５はスイッチＳ０_２に相当し、トランジスタ対Ｔ_３及びＴ_６はスイッチＳ０_３に相当する。即ち、トランジスタ対Ｔ_１及びＴ_６はスイッチ素子であり、２個のスイッチ素子により１個のスイッチが構成されている。更に、図３に示すメモリセル６_０、６_１６、６_３２、６_４８、及びセンスアンプ１０_０、１０_１６、１０_３２、１０_４８は夫々、アドレス「０」、「１６」、「３２」、「４８」が割り振られたメモリセル及びセンスアンプである。

図４に示すように、各トランジスタ対は各１個のｐ型トランジスタ及びｎ型トランジスタが相互に並列に接続されて構成されている。以下、便宜上、トランジスタ対におけるｐ型トランジスタのソース・ドレインの一方及びｎ型トランジスタのソース・ドレインの一方が共通接続されている端子を第１端子、トランジスタ対におけるｐ型トランジスタのソース・ドレインの他方及びｎ型トランジスタのソース・ドレインの他方が共通接続されている端子を第２端子、ｐ型トランジスタのゲートをｐ端子、ｎ型トランジスタのゲートをｎ端子という。例えば、トランジスタ対Ｔ_１は、ｐ型トランジスタ１７及びｎ型トランジスタ１８が相互に並列に接続されて構成されている。そして、ｐ型トランジスタ１７のソース・ドレインの一方及びｎ型トランジスタ１８のソース・ドレインの一方は第１端子１９に共通接続されている。また、ｐ型トランジスタ１７のソース・ドレインの他方及びｎ型トランジスタ１８のソース・ドレインの他方は第２端子２０に共通接続されている。更に、ｐ型トランジスタ１７のゲートはｐ端子２１となっており、ｎ型トランジスタ１８のゲートはｎ端子２２となっている。

図３に示すように、センスアンプ１０_０をメモリセル６_０に接続するビット線ＢＬＴ_０は、ノードＮ_５にてトランジスタ対Ｔ_１の第１端子１９（図４参照）に接続されており、トランジスタ対Ｔ_１の第２端子２０（図４参照）は、センスアンプ１０_１６をメモリセル６_１６に接続するビット線ＢＬＴ_１６にノードＮ_２で接続されている。トランジスタ対Ｔ_１の第１端子１９（図４参照）とノードＮ_５との間のノードＮ_１は、トランジスタ対Ｔ_２の第１端子に接続されており、トランジスタ対Ｔ_２の第２端子は、センスアンプ１０_３２をメモリセル６_３２に接続するビット線ＢＬＴ_３２に接続されている。また、ノードＮ_１は、トランジスタ対Ｔ_３の第１端子に接続されており、トランジスタ対Ｔ_３の第２端子は、センスアンプ１０_４８をメモリセル６_４８に接続するビット線ＢＬＴ_４８に接続されている。

同様に、ビット線ＢＬＮ_０は、ノードＮ_６にてトランジスタ対Ｔ_４の第１端子に接続されており、トランジスタ対Ｔ_４の第２端子はビット線ＢＬＮ_１６に接続されている。トランジスタ対Ｔ_４の第１端子とノードＮ_６との間のノードＮ_４は、トランジスタ対Ｔ_５の第１端子に接続されており、トランジスタ対Ｔ_５の第２端子はビット線ＢＬＮ_３２に接続されている。また、ノードＮ_４は、トランジスタ対Ｔ_６の第１端子に接続されており、トランジスタ対Ｔ_６の第２端子はビット線ＢＬＮ_４８に接続されている。そして、インバータ１５の出力端子はトランジスタ対Ｔ_１乃至Ｔ_６のｐ端子に接続されており、インバータ１６の出力端子はトランジスタ対Ｔ_１乃至Ｔ_６のｎ端子に接続されている。これにより、トランジスタ対Ｔ_１乃至Ｔ_６の各ｐ端子とｎ端子とには、相補の信号が入力されるようになっている。このようにして、１系統の分岐回線が構成されている。

なお、図３に示したビット線以外のビット線についても、同様にトランジスタ対を介して接続されており、他の分岐回線を構成している。即ち、図３に示す選択回路５においては、１６系統の分岐回線が構成されている。そして、連結信号ＣＳは１種類のみ設けられており、この１６系統の分岐回線を同時に制御している。即ち、共通の連結信号ＣＳにより、メモリセル６_０、６_１６、６_３２、６_４８が１つのセンスアンプに接続され、メモリセル６_１、６_１７、６_３３、６_４９が他の１つのセンスアンプに接続され、メモリセル６_{（ｑ−１）}、６_{（ｑ＋１５）}、６_{（ｑ＋３１）}、６_{（ｑ＋４７）}（ｑは３乃至１６の整数）が更に他の１つのセンスアンプに接続される。上述のメモリセル６_{（ｑ−１）}、６_{（ｑ＋１５）}、６_{（ｑ＋３１）}、６_{（ｑ＋４７）}は、共通のワード線及びプレート線に接続されたメモリセルである。なお、前述の如く、ブロック数をｎとするとき、（ｎ−１）種類の連結信号ＣＳを設け、メモリセル６_{（ｑ−１）}をメモリセル６_{（ｑ＋１５）}、メモリセル６_{（ｑ＋３１）}及びメモリセル６_{（ｑ＋４７）}に夫々接続するか否かを、相互に独立に制御してもよい。即ち、トランジスタＴ_１及びＴ_４、トランジスタＴ_２及びＴ_５、トランジスタＴ_３及びＴ_６を相互に独立に制御してもよい。これにより、１つのセンスアンプ１０に接続するメモリセル６の数を選択することができる。

次に、上述の如く構成された本実施形態に係る強誘電体メモリ回路の動作について説明する。本実施形態における選択回路５以外の部分の動作は、図５（ａ）及び（ｂ）、図６、図７並びに図８に示す従来の強誘電体メモリ回路１０１の動作と同様である。

先ず、書込動作について説明する。図１（ａ）に示すように、先ず、アレイ部７において選択された行に属する６４個のメモリセル６に記録されているデータを、一旦センスアンプ回路４のセンスアンプ１０（図６参照）に格納し、次に、センスアンプ１０に格納されているデータを必要な部分のみ書き換えて、その後、６４個全てのセンスアンプ１０に格納されたデータをメモリセル６に書き戻す。なお、このとき、アレイ部７の１ブロックに記録される１６ビット分のデータが、１まとまりのデータとして一括して扱われる。

以下、センスアンプ１０のデータを書き換える方法について説明する。外部からＩ／Ｏ回路２にデータが入力されると、Ｉ／Ｏ回路２がこのデータをラッチし、クロック信号に同期させて、センスアンプ回路４の１ブロック分のデータ、例えば１６ビット分のデータを同時にＹＳＷ回路３に対して出力する。次に、ＹＳＷ回路３が入力されたデータに含まれるアドレス情報に基づいて、センスアンプ回路４の６４個のセンスアンプから１６個のセンスアンプを選択する。そして、ＹＳＷ回路３はこれらの１６個のセンスアンプ１０に対してデータを出力し、センスアンプ１０に格納されているデータを書き換える。次に、センスアンプ回路４がアレイ部７のメモリセル６に対してデータの書込を行う。このとき、選択された１６個のメモリセル６に対してデータの書込を行うときは、このメモリセル６と同じワード線ＷＬ及びプレート線ＰＬに接続されている他のメモリセル６に対してもデータの再書込を行う。この再書込の過程で、センスアンプ１０（図６参照）のセンスアンプ駆動線ＳＡＰ（図６参照）には電源電位が印加されると共にセンスアンプ駆動線ＳＡＮ（図６参照）には接地電位が印加されて、センスアンプ１０が活性化される。

このとき、各ビット線対を相互に独立に駆動し、各メモリセル１０に独立してデータを書き込みたいとき、即ち、従来の強誘電体メモリ回路と同様に動作させたいときは、連結信号ＣＳをロウレベルとする。以下、図３に示す１系統の分岐回線の動作についてのみ説明するが、他の分岐回線の動作も同様である。

図３に示すように、連結信号ＣＳがロウレベルであると、インバータ１５の出力信号がハイレベルとなり、トランジスタ対Ｔ_１乃至Ｔ_６のｐ端子にハイレベルの信号が印加される。これにより、トランジスタ対Ｔ_１乃至Ｔ_６のｐ型トランジスタがオフ状態となる。また、インバータ１６の出力信号はロウレベルとなり、トランジスタ対Ｔ_１乃至Ｔ_６のｎ端子にロウレベルの信号が印加される。これにより、トランジスタ対Ｔ_１乃至Ｔ_６のｎ型トランジスタがオフ状態となる。従って、トランジスタ対Ｔ_１乃至Ｔ_６において、第１端子が第２端子から絶縁される。この結果、ビット線ＢＬＴ_０、ビット線ＢＬＴ_１６、ビット線ＢＬＴ_３２、ビット線ＢＬＴ_４８が相互に絶縁され、ビット線ＢＬＮ_０、ビット線ＢＬＮ_１６、ビット線ＢＬＮ_３２、ビット線ＢＬＮ_４８が相互に絶縁される。この結果、各センスアンプ１０が、各ビット線対を相互に独立して駆動することができる。

これにより、各センスアンプ１０が、対応するメモリセル６に対してデータの書込を行う。例えば、アドレスが「０」であるセンスアンプ１０_０は、アドレスが「０」であるメモリセル６_０に対して書込を行い、アドレスが「１６」であるセンスアンプ１０_１６は、アドレスが「１６」であるメモリセル６_１６に対して書込を行い、アドレスが「３２」であるセンスアンプ１０_３２は、アドレスが「３２」であるメモリセル６_３２に対して書込を行い、アドレスが「４８」であるセンスアンプ１０_４８は、アドレスが「４８」であるメモリセル６_４８に対して書込を行う。

これに対して、複数のメモリセル６に同じデータを同時に書き込みたいとき、例えば、センスアンプ１０_０、１０_１６、１０_３２、１０_４８のいずれか１つに入力されたデータを、メモリセル６_０、６_１６、６_３２、６_４８の全てに同時に書き込みたいときは、連結信号ＣＳをハイレベルとする。連結信号ＣＳがハイレベルになると、インバータ１５の出力信号がロウレベルとなり、トランジスタ対Ｔ_１乃至Ｔ_６のｐ端子にロウレベルの信号が印加される。これにより、トランジスタ対Ｔ_１乃至Ｔ_６のｐ型トランジスタがオン状態となる。また、インバータ１６の出力信号はハイレベルとなり、トランジスタ対Ｔ_１乃至Ｔ_６のｎ端子にハイレベルの信号が印加される。これにより、トランジスタ対Ｔ_１乃至Ｔ_６のｎ型トランジスタがオン状態となる。従って、トランジスタ対Ｔ_１乃至Ｔ_６において、第１端子が第２端子に接続される。

この結果、ビット線ＢＬＴ_０が夫々トランジスタ対Ｔ_１乃至Ｔ_３を介してビット線ＢＬＴ_１６、ビット線ＢＬＴ_３２、ビット線ＢＬＴ_４８に接続され、ビット線ＢＬＮ_０が夫々トランジスタ対Ｔ_４乃至Ｔ_６を介してビット線ＢＬＮ_１６、ビット線ＢＬＮ_３２、ビット線ＢＬＮ_４８に接続される。これにより、センスアンプ１０_０、１０_１６、１０_３２、１０_４８のいずれか１つに入力されたデータを、メモリセル６_０、６_１６、６_３２、６_４８の全てに書き込むことができる。なお、メモリセル６_０、６_１６、６_３２、６_４８は、共通のワード線ＷＬ及びプレート線ＰＬに接続されたメモリセルであり、図１（ａ）及び（ｂ）に示すメモリセル群１３に属するメモリセルである。また、このとき、選択されたセンスアンプ以外のセンスアンプはオフ状態となる。例えば、センスアンプ１０_０に入力されたデータを、メモリセル６_０、６_１６、６_３２、６_４８の全てに書き込むときは、センスアンプ１０_０のみを活性化させ、センスアンプ１０_１６、１０_３２、１０_４８は非活性状態のままとする。

次に、読出動作について説明する。図１（ｂ）に示すように、センスアンプ回路４が、アレイ部７のあるメモリセル６からデータの読出及び再書込を行う。この読出は破壊読出であるため、このメモリセル６並びにこのメモリセル６と同じワード線ＷＬ及びプレート線ＰＬに接続された他のメモリセル６に対して、読み出したデータの再書込を行う。

このとき、各メモリセル６から独立してデータを読み出したいときは、連結信号ＣＳをロウレベルとする。これにより、前述の選択回路５の動作により、各ビット線が相互に絶縁され、各センスアンプ１０が、各ビット線対を介して対応するメモリセル６を相互に独立して駆動することができる。センスアンプ１０がビット線を介してメモリセル６に対してデータの読出及び再書込を行う動作は、図７及び図８に示した従来の強誘電体メモリ回路における動作と同様である。

これに対して、複数のメモリセル６に同じデータが書き込まれており、これらのメモリセル６のデータを一時に読み出したいときは、連結信号ＣＳをハイレベルとする。これにより、前述の選択回路５の動作により、この複数のメモリセル６に対応する複数のビット線対が相互に接続され、１つのセンスアンプ１０が、選択回路５により接続された複数のメモリセル６、即ち、メモリセル群１３に属するメモリセル６に対して、同時にデータの読出及び再書込を行うことができる。例えば、図３に示すように、メモリセル６_０、６_１６、６_３２、６_４８に同じデータが書き込まれている場合、このデータをセンスアンプ１０_０、１０_１６、１０_３２、１０_４８のうちいずれか１つのセンスアンプにより読み出すことができる。センスアンプ１０がメモリセル６に対してデータの読出及び再書込を行う動作は、図７及び図８に示した従来の強誘電体メモリ回路における動作と同様であるが、前記１つのセンスアンプに接続されたビット線対には、メモリセル６_０、６_１６、６_３２、６_４８に蓄積された全電荷が流入する。なお、このとき、選択されたセンスアンプ以外のセンスアンプはオフ状態となる。例えば、メモリセル６_０、６_１６、６_３２、６_４８に記録されたデータを、センスアンプ１０_０により読み出すときは、センスアンプ１０_０のみを活性化させ、センスアンプ１０_１６、１０_３２、１０_４８は非活性状態のままとする。

その後、センスアンプ回路４が、１ブロック分のデータをＹＳＷ回路３に対して出力する。そして、ＹＳＷ回路３がこのデータをＩ／Ｏ回路２に対して出力する。Ｉ／Ｏ回路２は、入力された１ブロック分のデータをラッチして、外部に対して出力する。これにより、読出動作が完了する。

本実施形態においては、センスアンプ回路４とアレイ部７との間に選択回路５が設けられているため、連結信号ＣＳをハイレベルとすることにより、複数のメモリセルを１つのセンスアンプに接続することができる。これにより、複数のメモリセルに同じデータを同時に書き込むことができると共に、複数のメモリセルに同じデータが記録されているときは、この複数のメモリセルから同時にデータを読み出すことができる。この場合、データの読出時には、この複数のメモリセルに蓄積されている電荷が全て１つのセンスアンプに接続されたビット線に流入する。このため、各メモリセルを独立して駆動する場合と比較して、ビット線に流入する電荷の合計量が大きくなるため、ビット線対の電位差が大きくなり、データの読出精度が向上する。このように、複数のメモリセルを１つのセンスアンプに接続することにより、複数ビット、例えば４ビット分のメモリセルを、１ビット分のメモリセルとして使用することができる。これにより、実効的なメモリ容量は低減するものの、データの信頼性を向上させることができる。

このように、複数ビット分のメモリセルを１ビット分のメモリセルとして使用するか否かを選択できるようにすることにより、以下に示すような利点が生じる。例えば、強誘電体メモリ回路を長期間使用することにより、強誘電体材料のヒステリシス特性が劣化し、いくつかのメモリセルからデータを正確に読み出せなくなった場合に、この劣化したメモリセルを含む複数のメモリセルを１つのセンスアンプに接続することにより、この複数のメモリセルを１つのメモリセルとみなして使用することができる。この結果、データの信頼性が低下することを防止できる。この場合、製品出荷時には連結信号ＣＳをロウレベルとしておき、強誘電体メモリ回路に各メモリセルの特性を評価する手段を設け、その評価結果が所定の基準を下まわったときに、連結信号ＣＳをハイレベルとするようにしてもよく、製品出荷後一定の期間が経過したときに、連結信号ＣＳが自動的にハイレベルとなるようにしてもよく、ユーザが自分で連結信号を切り換えられるようにしてもよい。

また、強誘電体メモリ回路の製造時の高温プロセス等によって、いくつかのメモリセルの特性が劣化し容量が減少した場合においても、製品出荷時に、この劣化したメモリセルを含む複数のメモリセルを１つのセンスアンプに接続しておくことにより、信頼性が低下することを防止できる。この場合は、製品の検査結果に基づいて、製品出荷時に必要に応じていくつかの連結信号ＣＳをハイレベルとしておき、劣化したメモリセルを他のメモリセルと接続するようにする。

更に、ＩＣカード等においては、絶対に壊れてはならず、後から再書込みすることもできないような重要データが存在する場合がある。この場合、本実施形態に係る強誘電体メモリ回路をＩＣカードに搭載すれば、製品出荷時にいくつかの連結信号ＣＳをハイレベルとしておき、前記重要データを相互に接続された複数のメモリセルに記録しておくことができる。これにより、重要データが複数のメモリセルによってカバーされるため、製品の信頼性が向上する。

更にまた、本実施形態に係る強誘電体メモリ回路をパーソナルコンピュータ等に使用する場合は、ユーザが、要求される信頼性とメモリ容量とを考慮して、自分で連結信号を切り換えられるようにしてもよい。

更にまた、本実施形態においては、上述の如く信頼性を向上させるために複数のメモリセルを相互に接続した場合、これらの複数のメモリセルに対して同時にデータの書込並びに読込及び再書込を行うことができる。これにより、データの書込並びに読込及び再書込の回数を低減することができ、これらの動作を繰り返すことによるデータの破損及び強誘電体材料の劣化を防止することができる。

本実施形態においては、アレイ部を４つのブロックに分け、４個のメモリセルを１個のセンスアンプに接続することにより、４ビット分のメモリセルを１ビット分のメモリセルとして使用する例を示したが、本発明はこれに限定されず、２ビット分若しくは３ビット分又は５ビット分以上のメモリセルを１ビット分のメモリセルとして使用してもよい。また、前述の如く、複数種類の連結信号を設けることにより、結合するメモリセルの数を任意に選択できるようにしてもよい。

なお、本実施形態のように選択回路を設けなくても、従来の強誘電体メモリ回路において、単に複数のメモリセルに同一のデータを記録することにより、信頼性を向上させる方法も考えられる。しかしながら、この方法では、各ビット線には１つのメモリセルからしか電荷が流入せず、本実施形態のように複数のメモリセルに蓄積された電荷の総和が流入するわけではないので、個々のデータの信頼性は向上しない。従って、強誘電体材料の特性が劣化している場合には、データを誤判定する可能性がある。このため、前記複数のメモリセルから読み出した複数のデータを相互に比較して、データの妥当性を判定する処理が別途必要になり、仮にこのような処理を行っても、データの信頼性は本実施形態ほどは向上しない。また、データの書込並びに読出及び再書込をメモリセルの数だけ繰り返す必要があり、この繰返しによって強誘電体材料が劣化すると共に、データが破壊される可能性が高くなる。

なお、本実施形態では、２Ｔ２Ｃ型の強誘電体メモリについて説明したが、相補のデータを入出力する強誘電体メモリであれば、本発明を適用することが可能である。

（ａ）及び（ｂ）は、本発明の実施形態に係る強誘電体メモリ回路を示すブロック図であり、（ａ）は書込動作状態を示し、（ｂ）は読出動作状態を示す。 図１（ａ）及び（ｂ）に示す選択回路を示す模式図である。 この選択回路を示す回路図である。 図３に示すトランジスタ対を示す回路図である。 （ａ）及び（ｂ）は、従来の２Ｔ２Ｃ型の強誘電体メモリ回路を示すブロック図であり、（ａ）は書込動作状態を示し、（ｂ）は読出動作状態を示す。 図５（ａ）及び（ｂ）に示す強誘電体メモリ回路における各メモリセル及び各センスアンプを示す回路図である。 横軸に時間をとり縦軸に各線の電位をとって強誘電体メモリ回路の動作を示すタイミングチャートである。 横軸に電界をとり縦軸に分極量をとって強誘電体メモリ回路の強誘電体キャパシタの特性を示すヒステリシス特性図である。

符号の説明

１、１０１；強誘電体メモリ回路
２；Ｉ／Ｏ回路
３；ＹＳＷ回路
４；センスアンプ回路
５；選択回路
６；メモリセル
７；アレイ部
７ａ、７ｂ、７ｃ、７ｄ；ブロック
８ａ、８ｂ；強誘電体キャパシタ
９ａ、９ｂ、１１ａ、１１ｂ、１８；ｎ型トランジスタ
１０；センスアンプ
１２ａ、１２ｂ、１７；ｐ型トランジスタ
１３；メモリセル群
１５、１６；インバータ
１９；第１端子
２０；第２端子
２１；ｐ端子
２２；ｎ端子
ＢＬＴ、ＢＬＮ；ビット線
ＢＬ；ビット線対
ＣＳ；連結信号
Ｎ_１〜Ｎ_６；ノード
ＰＬ；プレート線
Ｓ０_１、Ｓ０_２、Ｓ０_３、Ｓ１５_１、Ｓ１５_２、Ｓ１５_３；スイッチ
ＳＡＴ、ＳＡＮ；センスアンプ駆動線
Ｔ_１〜Ｔ_６；インバータ
ＷＬ；ワード線

Claims (8)

1. 第１及び第２の強誘電体キャパシタ並びにそのソース・ドレインの一方が前記第１の強誘電体キャパシタに接続された第１のトランジスタ及びそのソース・ドレインの一方が前記第２の強誘電体キャパシタに接続された第２のトランジスタを備えたメモリセルが複数個マトリクス状に配列されたアレイ部と、前記メモリセルの各列毎に設けられ前記第１及び第２のトランジスタのソース・ドレインの他方に夫々接続された第１及び第２のビット線と、この第１及び第２のビット線間の電位差を増幅するセンスアンプと、入力される連結信号に基づいて、一の前記メモリセルの列に設けられた前記第１及び第２のビット線を他の前記メモリセルの列に設けられた前記第１及び第２のビット線に夫々接続するか否かを切り換える選択回路と、を有することを特徴とする強誘電体メモリ回路。
2. 前記アレイ部に設けられた前記メモリセルの列数が（ｎ×Ｍ）（ｎは２以上の整数、Ｍは１以上の整数）であり、このメモリセルの列がＭ列ずつｎ個のブロックに分けられており、前記選択回路が、一の前記ブロックにおけるｐ番目（ｐは１乃至Ｍの整数）のメモリセルの列に接続された第１及び第２のビット線を、他の前記ブロックにおけるｐ番目のメモリセルの列に接続された第１及び第２のビット線に夫々接続するか否かを切り換えるものであることを特徴とする請求項１に記載の強誘電体メモリ回路。
3. 前記選択回路が、一の前記ブロックにおけるｐ番目のメモリセルの列に接続された第１及び第２のビット線を、他の全ての前記ブロックにおけるｐ番目のメモリセルの列に接続された第１及び第２のビット線に夫々接続するか否かを切り換えるものであることを特徴とする請求項２に記載の強誘電体メモリ回路。
4. 前記ｎの値が４であることを特徴とする請求項２又は３に記載の強誘電体メモリ回路。
5. 前記選択回路が、一の前記第１及び第２のビット線の一方を、他の前記第１及び第２のビット線の一方に接続するか否かを切り換えるスイッチ素子を有することを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ回路。
6. 前記選択回路が、連結信号から相補の信号を生成する回路を有し、前記スイッチ素子が、ｐ型トランジスタと、このｐ型トランジスタと並列に接続されたｎ型トランジスタと、を有し、前記ｐ型トランジスタ及びｎ型トランジスタのゲートに前記相補の信号が入力されることにより、前記ｐ型トランジスタのソース・ドレインの一方及び前記ｎ型トランジスタのソース・ドレインの一方が接続された第１の接続点を、前記ｐ型トランジスタのソース・ドレインの他方及び前記ｎ型トランジスタのソース・ドレインの他方が接続された第２の接続点に接続するか否かが切り換えられるものであることを特徴とする請求項５に記載の強誘電体メモリ回路。
7. 相補のデータが入出力される複数の強誘電体メモリセルと、前記複数の強誘電体メモリセルの各々に接続され、相補のデータの一方が入出力される複数の第１のビット線及び相補のデータの他方が入出力される第２のビット線からなる複数のビット線対と、センスアンプ回路と、前記ビット線対と前記センスアンプ回路との間に設けられ、第１の制御信号が入力されたときには前記複数の強誘電体メモリセルのデータを前記ビット線対を介して別々にセンスアンプ回路に供給し、第２の制御信号が入力されたときには前記複数の強誘電体メモリセルのデータを予め定められたグループ毎にまとめて前記センスアンプ回路に供給する選択回路と、を有することを特徴とする強誘電体メモリ回路。
8. 前記センスアンプ回路は、入力される相補信号の電位差を増幅する複数のセンスアンプによって構成されていることを特徴とする請求項７に記載の強誘電体メモリ回路。

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