KR100255515B1 - 강유전체 메모리 소자 - Google Patents

Abstract

본 발명은 강유전체 캐패시터 셀을 사용한 비휘발성 반도체 메모리에 관한 것으로 강유전체 캐패시터 셀을 사용한 비휘발성 반도체 메모리 어레이에서 분리된 플레이트 라인을 사용한 강유전체 메모리 소자 어레이를 구성하여 셀 어레이의 면적 효율을 높이고 메모리의 집적도를 향상시키는데 그 목적이 있으며, 더미 셀의 위치와 셀 어레이를 효율적으로 구성하여 더미 셀 면적 정의를 쉽게 하였으며 전체 메모리 셀 어레이 면적이 감소하게 된다.

Description

강유전체 메모리 소자

본 발명은 강유전체 캐패시터를 사용하는 강유전체 메모리 소자에 관한 것으로, 저장된 셀의 데이터를 읽기 위하여 2차 셀구동라인인 플레이트 라인을 분리하는 셀 어레이 구성에 관한 것이다.

강유전체 물질을 유전체로 사용하는 캐패시터는 캐패시터 양단의 전압과 유기된 전하량과의 관계가 이력특성(히스테리시스 특성)을 갖는다. 도 1은 강유전체 캐패시터 단자 a, b 사이의 전압에 따른 전하량의 관계를 도식화한 것이다. 강유전체 캐패시터 사이의 전압이 0V일 때 유기된 전하량은 '가' 와 '나' 두가지 상태로 존재하므로 전원의 공급이 없어도 2진 형태의 바이너리 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 캐패시터는 비휘발성 메모리 소자의 기억 수단으로 이용된다.

강유전체 캐패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극 상태가 변화하여 캐패시터에 저장된 전하량이 변화한다. 도 2a에 도시된 바와같이, 캐패시터에 -V₁의 음의 전압을 인가한다고 가정하면 강유전체는 '가' 상태에서 '다' 상태로 천이되어 △Q1 또는 △Q0의 전하량 변화를 유기하고, 도 2b에 도시된 바와같이, 캐패시터에 V₁의 양의 전압을 인가한다고 가정하면 강유전체는 '나' 상태에서 '라' 상태로 천이되어 △Q1 또는 △Q0의 전하량 변화를 유기한다. 이 전하량은 메모리 셀 어레이의 비트라인 캐패시터와 전하공유하여 비트라인 프리차지 전위에 변화를 일으키고 비트라인 전위의 변화는 감지증폭기를 동작시켜 데이터화 된다. 도 2a에 도시된 바와같이, '가' 상태의 분극상태를 유지하고 있는 강유전체 캐패시터에 충분히 큰 음의 전압을 인가하면 이력곡선을 따라 '다' 방향으로 분극상태가 변화하며 이 음의 전압을 제거하여 다시 캐패시터 양단의 전압을 0V로 만들면 '나' 상태로 이동하게 된다. 분극 상태의 변화는 이력곡선의 화살표 방향을 따른다. 강유전체 캐패시터의 분극상태를 양에서 음 또는 음에서 양으로 스위칭 증가시킴에 따라 강유전체 캐패시터는 노화하게 된다. 강유전체 캐패시터가 노화되면 감지 마진이 줄어들어 소자의 신뢰성에 영향을 미친다.

도 3은 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이의 종래 실시예를 보여주고, 도 4는 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이의 종래 실시예에서 감지증폭기(103)의 상세 회로를 포함한 메모리 어레이를 보여준다.

도 3 및 도 4는 미합중국 특허 5,373,463에서 제안된 것으로, 도면을 참조하면, 칼럼 방향에서 칼럼디코더 및 감지증폭기를 기준으로하여 더미 메모리셀 어레이부(102) 및 메인 메모리셀 어레이부(101)이 분리되어 있고, 로우 방향에서 더미 메모리셀 어레이부(102) 및 메인 메모리셀 어레이부(101) 모두 일측의 로우 디코더로부터 제어받는다. 메인 메모리 셀 어레이부(101)에서, 각 셀(01.......54)은 스위칭 트랜지스터 및 강유전체 캐패시터를 각각 하나씩 갖는다. 스위칭 트랜지스터(셀 트랜지스터)의 게이트는 워드라인(WL)에 연결되고 소스(또는 드레인) 전극에 비트라인(BL)이 연결되며 비트라인(BL)과 워드라인(WL)은 서로 교차된다. 셀 캐패시터의 한 단자는 스위칭 트랜지스터의 드레인(또는 소스) 전극에 연결되며 다른 단자는 2차 구동라인인 플레이트 라인(DLS)에 연결된다. 강유전체 캐패시터는 그 양단에 걸린 전압의 크기에 따라 전하량의 변화를 유발하고 분극상태의 변화가 방향성을 갖기 때문에 저장 셀을 읽거나 쓰기 위하여 플레이트 라인을 구동해야 한다.

도 3 및 도 4에 도시된, 분리된 플레이트 라인의 사용은 소자의 노화, 전력 소모 감소, 플레이트 라인 구동시간 감소, 인접 셀의 간섭(Disturbance) 등을 막기에 적합한 메모리 어레이 구조이나, 이 구조에서 감지증폭시 요구되는 기준전압 발생을 위한 더미셀을 감지증폭기에 직접 연결하였으므로 비트라인 기생 캐패시턴스에서 차이가 발생한다. 즉, 01 셀에 저장된 데이터를 읽기 위하여 1차 구동라인인 워드라인 WL0이 선택되고 블록 DL0이 선택되어 2차 구동라인인 플레이트라인 DLS0가 구동한다. 01 셀의 전하량 변화에 의해 도 4의 비트라인 BL0의 기생 캐패시턴스 Cb0가 전하공유에 의해 비트라인 전위에 변화가 발생한다(도 4에서는 컬럼 디코더는 도시하지 않았다). 이때 기준전압 발생은 더미셀 71을 구동하여 발생하며, 더미셀 71의 비트라인 DB0와 메인 셀의 01의 비트라인 BL0에 연결된 감지증폭기를 동작시켜 2진 데이터화 한다. 이런 구조에서는 도 4의 더미셀 71의 비트라인 DB0의 기생 캐패시턴스 Cdb0와 메인 셀의 01의 비트라인 BL0의 기생 캐패시턴스 Cb0에 차이가 발생하므로, 더미셀의 셀 캐패시턴스 면적을 결정하기가 어렵다. 더미셀 면적을 메모리 셀의 면적보다 더 작게 만들어야 하는 경우가 발생할 수 도 있다. 이것은 공정 진행이 어렵다. 또한 칼럼 디코더와 감지 증폭기 배치시 면적 이용이 비 효율적이라는 단점을 갖는다.

상기와 같은 문제점을 해결하기 위한 본 발명은 분리된 플레이트 라인을 사용한 강유전체 메모리 소자를 어레이 함에 있어, 더미셀의 셀 캐패시턴스 면적을 쉽게 결정할 수 있는 강유전체 메모리 소자를 제공하는데 그 목적이 있다.

또한, 본 발명은 분리된 플레이트 라인을 사용한 강유전체 메모리 소자를 어레이 함에 있어, 셀 어레이의 면적 효율을 높이고 메모리의 집적도 향상시키는 강유전체 메모리 소자를 제공하는데 그 목적이 있다.

도 1은 강유전체 캐패시터의 일반적인 전하량 전압 특성 곡선.

도 2a 및 도 2b는 강유전체 캐패시터 양단의 전압을 음 또는 양의 전압으로 인가 하였을 때 분극 상태의 변화를 보여주는 도면.

도 3은 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이의 종래 실시예.

도 4는 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이의 종래 실시예에서 감지증폭기를 포함한 도면.

도 5는 본 발명의 강유전체 메모리의 실시예에서 감지 증폭부를 포함한 도면.

도 6은 본 발명의 강유전체 메모리 어레이의 실시예.

도 7은 본 발명 강유전체 메모리 어레이의 다른 실시예.

도 8은 도 7의 실시예에서 더미셀의 구성도.

* 도면의 주요 부분에 대한 설명 *

101, 107, 108 : 메인 메모리 셀 어레이 부

102, 105, 106 : 기준 전압 발생위한 더미 셀 부

103 : 감지 증폭 회로부

상기 목적을 달성하기 위한 본 발명은, 워드라인과 플레이트라인 간에 접속되고 제1비트라인을 통해 데이터를 출력하며 스위칭 트랜지스터와 강유전체 캐패시터를 갖는 다수의 메인 메모리 셀과, 상기 제1비트라인에 대응하여 소정의 메모리 셀로부터 바이너리 데이터를 감지하기 위한 기준전압을 제2비트라인을 통해 출력하는 다수의 더미 메모리 셀과, 상기 제1비트라인 및 제2비트라인을 입출력으로하여 상기 제1비트라인 및 제2비트라인 간의 전압차에 의해 데이터를 감지 증폭하는 감지증폭수단을 포함하는 강유전체 메모리 소자에 있어서, 상기 감지증폭수단이 감지하는 제1비트라인과 제2비트라인의 기생캐패시턴스를 동일하게 유지하기 위하여, 상기 감지증폭수단을 기준으로하여 양 방향으로 동일한 개수의 상기 메인 메모리 셀 및 상기 더미 메모리 셀이 어레이된 것을 일 특징으로 하며, 상기 워드라인은 어느한 로우의 각 메모리 셀에 접속되고, 상기 제1 및 제2 비트라인은 각기 어느한 칼럼의 각 메모리 셀에 접속되며, 상기 플레이트라인은 상기 제1 및 제2 비트라인과 평행하게 배치된 다수의 메인 플레이트 라인과, 상기 메인 플레이트 라인에 스위칭 트랜지스터를 통해 연결되어 상기 워드라인 방향과 평행하게 배치되며 어느한 로우의 각 메모리 셀의 강유전체 캐패시터의 일측 단자에 접속된 다수의 서브 플레이트 라인을 포함한다.

다른 특징적인 본 발명은, 임의의 더미 메모리 셀이 이웃하는 더미 메모리 셀과 상반되는 바이너리 테이터를 갖도록 세팅하는 기준 셀 세팅 수단; 상기 기준 셀 세팅 수단에 의해 바이너리 데이터를 갖는 더미셀과 상기 비트라인간을 스위칭하는 스위칭수단을 더 포함하여 이루어진다.

이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.

도 5 및 도 6은 본 발명의 일실시예에 따른 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이를 보여준다. 도 6에서 칼럼 디코더는 도시되지 않았다. 이 실시예는 칼럼 방향으로 한 블록이 4개의 셀로 구성되어 있는 실시예로서, 예컨데, 8 또는 16 개 등의 셀이 한 블록으로 구성될 수 있다. 즉, 플레이트 드라이버 트랜지스터(81, ... 88, 91, ......98)은 한 블록 내의 메모리 셀 플레이트를 구동하도록 플레이트라인이 분리되어 있다. 감지증폭부(103)을 기준으로하여 메인 메로리 셀부(107, 108)가 2등분되어있으며, 더미 메모리 셀부(105, 108) 역시 감지증폭부(103)을 기준으로하여 2등분된다.

도 5 및 도 6과 같은, 본 발명의 일실시예에 따른 분리된 플레이트 라인을 갖는 강유전체 메모리 어레이의 구체적인 구성을 살펴본다.

다수의 워드라인(WL)은 각기 어느한 로우의 각 메모리 셀에 접속되며 로우 디코더에 의해 선택된다. 다수의 비트라인(BL)은 각기 어느한 칼럼의 각 메모리 셀에 접속되며, 칼럼디코더에 의해 선택된다. 플레이트라인은 비트라인과 평행하게 배치된 다수의 메인 플레이트 라인과, 상기 메인 플레이트 라인(DL)에 플레이트 드라이버 트랜지스터(81, ... 88, 91, ......98)를 통해 연결되어 상기 워드라인 방향과 평행하게 배치되며 어느한 로우의 각 메모리 셀의 강유전체 캐패시터의 일측 단자에 접속된 다수의 서브 플레이트 라인(DLS)을 포함한다. 메인 플레이트 라인은 메인 플레이트라인 디코더에 의해 선택된다. 이와같이, 분리된 플레이트라인을 갖는 강유전체 메모리 어레이에서, 본 발명의 가장 큰 특징적인 구성은, 감지증폭가 감지하는 더미셀의 비트라인과 메인셀의 비트라인간의 기생캐패시턴스를 동일하게 유지하기 위하여, 감지증폭기를 기준으로하여 양 방향으로 동일한 개수의 메인 메모리 셀 및 더미 메모리 셀이 어레이된다는 것이다.

본 발명의 동작을 일에로써 설명한다. 만일, 도 5의 41 셀의 저장된 정보를 읽기 위해서는 워드라인 WL10과 메인 플레이트라인 DL0가 선택된다. 워드라인 WL10은 부트 스트래핑되어(Boot straping) 스위칭 트랜지스터의 문턱전압인 Vt의 손실을 막는다. 3V 동작 소자의 경우 보통 4V에서 5V 범위의 워드라인 구동전압이 인가 된다. 워드라인 WL10이 부트 스트래핑되어 구동되므로 플레이트 드라이버 트랜지스터 85는 Vt 손실 없이 DL0 전압을 2차 구동 라인인 서브 플레이트 라인 DLS10에 전달하여 셀 41, 42, 43, 44가 동시에 선택되어 저장된 정보를 읽는다. 이때 기준전압은 반대쪽 더미라인 셀이 선택되어야 한다. 도 6의 실시예에서 만일 셀 30, 31이 선택되면 행 디코더에 의해 더미 워드라인 DWL0 라인이 선택되어 더미셀 61, 62로부터 기준전압이 발생된다. 이때 비트라인 캐패시터 Cb00, Cb01은 Cb10, Cb11과 동일 하다. 셀이 선택되어 구동되면 셀에 저장된 전하는 비트라인 캐패시터와 전하공유에 의해 비트라인 전위를 변화시킨다. 감지증폭기는 기준 전압과 선택된 셀에 의해 유기된 비트라인 전위를 비교하여 감지 증폭한다. 기준 전위는 '1' 저장과 '0' 저장시 유기된 비트라인 전위의 중간값을 가져야 이상적이다. 따라서 도 6와 같은 실시예에서는 더미 셀의 면적을 조절하여 중간 전위를 갖도록 조절한다. 보통의 겨우 더미셀의 면적은 메모리 셀의 면적보다 크다. 본 발명에서 제안한 실시예에서는 비트라인 캐패시터가 동일 하므로 더미 셀의 면적이 메모리 셀 면적보다 작은 경우가 발생하지 않는다. 또한 비트라인 기생 캐패시턴스가 동일하므로 이상적인 기준전압 발생을 위한 설계 변수는 더미 셀 면적만이 되어 더미 셀 면적 결정이 쉬워진다.

또한, 본 발명에서 제안한 메모리 어레이에서는 동일한 집적도에서 칼럼 디코더와 감지 증폭기의 수가 줄어 들게 되어 집적도가 증가한다. 총 칼럼 방향으로 총 4096 개의 셀을 집적시킬 때 한 개의 비트라인에 연결된 셀의 수를 1024개로 가정한다고 가정하면 종래의 도 3의 실시예에서는 감지 증폭기와 칼럼 디코더는 4개의 블록이 되어야 하나 본 발명에서 제안한 실세예에서는 2개 블록의 감지 증폭기와 칼럼 디코더만 있으면 되므로 칩 면적을 줄일 수 있다.

도 7은 본 발명에서 제안한 다른 실시예로 기준전압의 발생 방법을 다르게 한 실시예이다. 즉, 임의의 더미 메모리 셀이 이웃하는 더미 메모리 셀과 상반되는 바이너리 테이터를 갖도록 세팅하는 기준셀 세팅부를 갖는다. 메모리 어레이는 도 6의 실시예와 같이 분리된 플레이트 라인으로 구성된다. 도 8은 도 7의 실시예에서 더미 셀 구동방법을 설명하기 위한 도면이다. 도 8에서 더미 셀 41, 42 와 43, 44는 각각 한 쌍으로 구성되고, 한 쌍의 2개 더미 셀에는 각기 '1'과 '0'의 데이터가 저장된다. 비트라인 BL0, BL1, BL2, BL3에 기준 전압을 유기하기 위해 더미 워드라인 DWL0와 메인 플레이트 라인 DL0가 선택된다. 더미셀 트랜지스터 41에는 '1'에 해당하는 전하량이 더미셀 트랜지스터 42에는 '0'에 해당하는 전하량이 합쳐저 스위칭 트랜지스터 31과 32를 통하여 비트라인 BL0와 BL1 기생 캐패시터와 전하 공유하므로 ,'1'이 저장되어 있을 때 유기된 비트라인 전위와 '0'이 저장되어 있을 때 유기된 비트라인 전위의 중간 전위가 비트라인 BL0와 BL1에 유기된다. 비트라인 BL2와 BL3에 유기되는 기준 전위는 더미 셀 43과 44에 의해 마찬가지 방법으로 유기 된다. 더미 셀이 한번 읽혀지면 더미 셀에 저장되었던 '0'과 '1'의 데이터는 파괴되므로 기준 셀 세팅부을 구동하여 더미 셀에 '0' 또는 '1'의 데이터를 재 저장한다. 즉, 기준 셀 세팅부의 신호(SRC)가 '하이'가 되면 51, 52, 53, 54 트랜지스터는 온 되어 더미 셀의 드레인은 Vcc 혹은 Vss가 되어 더미셀에 '0' 또는 '1'의 데이터를 재저장할 수 있다.

이상에서 설명한 본 발명은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 분야에 종사하는 통상의 지식을 가진자에 의하여 변형 및 실시 변경이 가능하므로, 본 출원은 전술한 실시예 및 도면에 의하여 한정되는 것이 아니고, 아래의 청구 범위에 의해서만 그 권리를 한정한다.

본 발명은 분리된 플레이트 라인을 사용한 강유전체 메모리 소자에서 더미 셀의 위치와 셀 어레이를 효율적으로 구성하여 더미 셀 면적 정의를 쉽게 하였으며 메모리 셀 어레이 면적이 감소하였다.

Claims (5)

1. 워드라인과 플레이트라인 간에 접속되고 제1비트라인을 통해 데이터를 출력하며 스위칭 트랜지스터와 강유전체 캐패시터를 갖는 다수의 메인 메모리 셀과, 상기 제1비트라인에 대응하여 소정의 메모리 셀로부터 바이너리 데이터를 감지하기 위한 기준전압을 제2비트라인을 통해 출력하는 다수의 더미 메모리 셀과, 상기 제1비트라인 및 제2비트라인을 입출력으로하여 상기 제1비트라인 및 제2비트라인 간의 전압차에 의해 데이터를 감지 증폭하는 감지증폭수단을 포함하는 강유전체 메모리 소자에 있어서,

   상기 감지증폭수단이 감지하는 제1비트라인과 제2비트라인의 기생캐패시턴스를 동일하게 유지하기 위하여, 상기 감지증폭수단을 기준으로하여 양 방향으로 동일한 개수의 상기 메인 메모리 셀 및 상기 더미 메모리 셀이 어레이된 강유전체 메모리 소자.
2. 제1항에 있어서,

   상기 워드라인은 어느한 로우의 각 메모리 셀에 접속되고,

   상기 제1 및 제2 비트라인은 각기 어느한 칼럼의 각 메모리 셀에 접속되며,

   상기 플레이트라인은 상기 제1 및 제2 비트라인과 평행하게 배치된 다수의 메인 플레이트 라인과, 상기 메인 플레이트 라인에 스위칭 트랜지스터를 통해 연결되어 상기 워드라인 방향과 평행하게 배치되며 어느한 로우의 각 메모리 셀의 강유전체 캐패시터의 일측 단자에 접속된 다수의 서브 플레이트 라인을 포함하는 강유전체 메모리 소자.
3. 제2항에 있어서,

   상기 스위칭 트랜지스터는 워드라인의 신호에 응답하여 상기 메인 플레이트 라인 및 서브 플레이트 라인을 접속하는 강유전체 메모리 소자.
4. 제1항 내지 제3항중 어느한 항에 있어서,

   임의의 더미 메모리 셀이 이웃하는 더미 메모리 셀과 상반되는 바이너리 테이터를 갖도록 세팅하는 기준 셀 세팅 수단;

   상기 기준 셀 세팅 수단에 의해 바이너리 데이터를 갖는 더미셀과 상기 비트라인간을 스위칭하는 스위칭수단을 더 포함하여 이루어진 강유전체 메모리 소자.
5. 제4항에 있어서,

   상기 스위칭 수단은 워드라인 신호에 응답하여 구동하는 강유전체 메모리 소자.

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