KR100650244B1 - 게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법 - Google Patents

게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트다이오드 메모리 셀에 대한 기록 방법 Download PDF

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Abstract

본 발명에 따르면, FET와 같은 하나 이상의 트랜지스터와, FET와 신호 통신하는 게이트 다이오드를 포함하는 게이트 다이오드 메모리 셀이 제공되며, 게이트 다이오드의 게이트는 제 1 FET의 소스와 신호 통신하며, 게이트 다이오드의 게이트는 저장 셀의 한 단자를 형성하고, 게이트 다이오드의 소스는 저장 셀의 다른 단자를 형성하며, 제 1 FET의 드레인이 비트라인(BL)과 신호 통신하고, 제 1 FET의 게이트는 기록 워드라인(WLw)과 신호 통신하며, 게이트 다이오드의 소스는 판독 워드라인(WLr)과 신호 통신한다.

Description

게이트 다이오드 메모리 셀, 메모리 어레이 및 게이트 다이오드 메모리 셀에 대한 기록 방법{GATED DIODE MEMORY CELLS}
도 1a는 1T1C DRAM용의 종래의 메모리 셀 및 본 발명의 일실시예에 따른 1T1D DRAM용의 게이트 다이오드 메모리 셀을 비교한 개요도 및 도표.
도 1b는 2T1C DRAM용의 종래의 메모리 셀 및 본 발명의 일실시예에 따른 2T1D DRAM용의 게이트 다이오드 메모리 셀을 비교한 개요도 및 도표.
도 2a는 본 발명의 일실시예에 따른 게이트 다이오드 신호 증폭기(및 저장 장치)의 개요도 및 도표.
도 2b는 본 발명의 일실시예에 따른 2T1D 게이트 다이오드 메모리 셀의 일부의 개요도 및 도표.
도 2c는 본 발명의 일실시예에 따른 2T1D 게이트 다이오드 메모리 셀의 개요도 및 도표.
도 3a는 게이트 다이오드가 트렌치 형태로 구현되는 금속 커넥터를 사용하는 단일/이중 R/W 포트 2T1D 메모리 셀 실시예의 개요도 및 단면도.
도 3b는 게이트 다이오드가 트렌치 형태로 구현되는 다른 커넥터를 사용하는 단일/이중 R/W 포트 2T1D 메모리 셀 실시예의 개요도 및 단면도.
도 4는 게이트 다이오드가 평면 SOI(silicon on insulator) 기법을 이용하여 구현되는 단일/이중 R/W 포트 2T1D 메모리 셀 실시예의 개요도 및 단면도.
도 5는 게이트 다이오드가 평면 벌크 실리콘 기법을 이용하여 구현되며 p 웰을 격리시키기 위해 선택적인 n-격리 밴드를 구비한 단일/이중 R/W 포트 2T1D 메모리 셀 실시예의 개요도 및 단면도.
도 6은 7게이트 다이오드의 평면 또는 트렌치 실시예에 대한 2T1D 메모리 셀의 전형적인 레이아웃을 도시한 도면.
도 7은 게이트 다이오드의 평면 또는 트렌치 실시예에 대한 이중 R/W 포트 2T1D 메모리 셀의 전형적인 레이아웃을 도시한 도면.
도 8은 평면 또는 트렌치 2T1D 메모리 셀 실시예의 결과 시뮬레이션 파형의 도표.
도 9는 2T1D 메모리 셀 실시예의 이중 R/W 포트 어레이의 개요도.
도 10은 접지를 공유하는 2T1D 메모리 셀의 이중 R/W 포트 어레이의 실시예의 개요도.
도 11a는 접지 또는 Vbias를 구비한 2T1D 메모리 셀 실시예의 개요도.
도 11b는 도 11a에 따른 접지 또는 Vbias를 공유하는 2T1D 메모리 셀의 이중/RW 포트 어레이의 실시예의 개요도.
도 12는 평면 게이트 다이오드 및 접지가 공유된 메모리 셀의 2행 1열의 이중 R/W 포트 2T1D 어레이의 전형적인 레이아웃을 도시한 도면.
도 13은 도 10의 2T1D 이중 R/W 포트 어레이 실시예의 시뮬레이션 파형을 도 시한 그래프.
도 14는 벌크 실리콘/SOI 내의 전형적인 n형 게이트 다이오드의 평면 구조의 개요도.
도 15는 벌크 실리콘/SOI 내의 전형적인 p형 게이트 다이오드의 개요도.
도 16은 SOI(silicon on insulator) 기법을 이용한 단일/이중 R/W 포트를 구비한 다른 전형적인 2T1D 게이트 다이오드의 평면 메모리 셀 구조의 개요도.
도 17은 p 웰을 격리시키기 위해 선택적인 n 격리 밴드를 가지며, 평면 벌크 실리콘 기법으로 단일/이준 R/W 포트를 구비한 다른 전형적인 2T1D 게이트 다이오드 평면 메모리 셀의 개요도.
도면의 주요 부분에 대한 부호의 설명
200 :게이트 다이오드 신호 증폭기
210 : 게이트 다이오드 메모리 셀
220 : 2T1D 게이트 다이오드 메모리 셀
224 : 게이트 다이오드
300, 350, 400, 600 : 2T1D 셀
본 발명은 DRAM(dynamic random access memory)에 관한 것으로, 특히 개선된 충전 특성을 갖는 메모리 셀 및 아키텍처에 관한 것이다.
도 1a에 도시된 바와 같이, 종래의 1T1C(one-transistor one-capacitor) DRAM 셀은 일반적으로 참조번호 10으로 표시되어 있다. 1T1C DRAM 셀(10)은 캐패시터(13)와 신호 통신하는 트랜지스터(12)를 포함한다. 메모리 셀 전압(V_cell) 대 시간의 대응 도면은 일반적으로 참조번호 15로 표시되어 있다. 판독 동작 동안에, 메모리 셀이 판독되고 비트라인(BL)에 접속될 때 전하는 셀과 BL 사이에서 공유되거나 또는 BL로 방전되고, 이어서 BL 전압과 동일한 안정 상태(steady-state)의 셀 전압이 신호 발생 후에 셀에 저장된 전압(V_cell(C_cell/(C_cell+C_bl))과 동일하게 된다.
전압 V_cell(1)은 1 데이터(1-data)용 셀에 저장되고, 약 0 볼트인 전압 V_cell(0)은 0 데이터(0-data)용 셀에 저장된다. 여기서, 판독 동작 전에 BL이 0으로 프리차지(precharge)된다고 가정하면, 다른 프리차지 전압은 이와 유사하게 고려될 수 있다. C_cell/(C_cell+C_bl)의 비는 전달비(transfer ratio)(TR)로 알려져 있으며, 1보다 작다. 이것은 판독 동작 동안에 셀 내에 전압 강하가 있다는 것을 의미한다. 판독 동작 감지 시와 판독 동작 전의 V_cell(0)와 V_cell(1) 사이의 차의 비에 의해 측정된 셀의 이득은 C_cell/(C_cell+C_bl)이며, 따라서 Cell_Gain<1이다. 또한, 판독 후에 사전 판독 레벨(pre-read level)로 셀 전압을 복원하기 위해 라이트백(write-back) 동작이 필요하다.
따라서, 종래의 1T1C DRAM 셀에 대하여 다음이 성립한다.
V_cell_initial(0, 1) = V_cell_initial(1) - V_cell_intial(0)
= VBLH - 0
= VBLH
V_cell_final(0, 1) = V_cell_final(1) - V_cell_final(0)
= VBLH - C_cell/(C_cell + C_bl) - 0
= VBLH C_cell/(C_cell + C_bl)
Cell_Gain = V_cell_final(0, 1)/V_cell_initial(0, 1)
= TR(Transfer Ratio)
= C_cell/(C_cell + C_bl)
< 1
도 1b에는, 종래의 2T1C(two-transistor one-capacitor) DRAM 셀이 일반적으로 참조번호 20으로 표시되어 있다. 2T1C DRAM 셀(20)은 캐패시터(23) 및 제 2 트랜지스터(26)와 신호 통신하는 제 1 트랜지스터(22)를 포함한다. 메모리 셀 전압(V_cell) 대 시간의 대응 도면은 일반적으로 참조번호 15로 표시되어 있다. 판독 동작 동안에, 셀은 판독 소자의 FET 게이트에 접속되어 0 데이터 또는 1 데이터에 대해 0 또는 하이(High)가 되는 셀 전압에 따라서, 감지용 BL 상에 소스-드레인 전류를 발생한다. 셀 전압은 판독 동작 동안에 동일하게 유지되며 따라서 판독 후에 라이트백은 필요치 않다. 판독 동작 감지 시와 판독 동작 전의 V_cell(0)과 V_cell(1) 사이의 차이의 비에 의해 측정된 이득은 1인데, 이것은 셀 전압이 데이터가 0 또는 1에 관계없이 동일하게 유지되기 때문이며, 따라서 Cell_Gain=1이다.
따라서, 종래의 2T1C DRAM 셀에 대하여 다음이 성립한다.
V_cell_initial(0, 1) = V_cell_initial(1) - V_cell_intial(0)
= VBLH - 0
= VBLH
V_cell_final(0, 1) = V_cell_final(1) - V_cell_final(0)
= VBLH - 0
= VBLH
Cell_Gain = V_cell_final(0, 1)/V_cell_initial(0, 1)
= 1
따라서, 종래의 1T1C DRAM에 대해, (1) 종래의 1T1C 경우에 비해 동일한 양의 셀에 대한 Cell-Gain 및 비트라인의 캐패시턴스를 보다 높게 증가시킬 수 있고, (2) Cell_Gain을 1보다 크게 증가시킬 수 있는(이것은 1T1C DRAM에 의해서는 달성될 수 없다) 새로운 메모리 셀이 요구된다.
또한, 종래의 2T1C의 경우보다 약 한 차수 더 큰 크기의 신호를 획득하면서 종래의 2T1C DRAM에 대해, Cell_Gain을 항상 1보다 높게 증가시킬 수 있는 새로운 메모리 셀이 요구된다.
종래 기술의 상기 및 다른 단점 및 문제점은 본 발명의 실시예에 따른 게이트 다이오드 메모리 셀 및 아키텍처에 의해 해결된다.
본 발명에 따르면, FET(field effect transistor)와 같은 하나 이상의 트랜지스터와, FET와 신호 통신하는 게이트 다이오드 -게이트 다이오드의 게이트가 제 1 FET의 소스와 신호 통신함- 를 포함하되, 게이트 다이오드의 게이트는 저장 셀의 한 단자를 형성하고, 게이트 다이오드의 소스는 저장 셀의 다른 단자를 형성하며, 제 1 FET의 드레인은 비트라인(BL)과 신호 통신하고, 제 1 FET의 게이트는 기록 워드라인(WLw)과 신호 통신하며, 게이트 다이오드의 소스는 판독 워드라인(WLr)과 신호 통신하는 게이트 다이오드 메모리 셀이 제공된다.
본 발명의 상기 및 다른 측면들, 특징들 및 이점들은 첨부한 도면을 참조로 한 다음 실시예의 상세한 설명으로부터 명확해질 것이다.
본 발명은 1T1D(one-transistor one-diode) 및 2T1D(two-transistor one-diode) 메모리 셀 및 예시적인 도면에 따른 아키텍처를 제공한다.
통상적으로, 캐패시터에 기초한 동적 메모리 셀은 판독 동작 동안에 전압 강하(예컨대 1T1C)를 나타내거나 기껏해야 유지하는 정도(예컨대 2T1C)이다. 셀 전압이 판독 동작 동안에 증가될 수 있으며, 따라서 감지 신호, 감지 신호대 잡음비 검출 및 본 발명에 따른 셀 구조와 함께 구축된 동적 메모리에 대한 감지 속도를 크게 향상시키는 새로운 메모리 셀이 제공된다. 이하의 상세한 설명에서, 용어 "저장 셀(storage cell)"은 게이트 다이오드를 지칭하며, 용어 "메모리 셀(memory cell)"은 모든 1T1D 또는 모든 2T1D 소자를 지칭한다. 용어 "게이트 다이오드용 구현 FET(implementing FET for gated diode)", "게이트 다이오드 구현 FET(gated diode implementing FET)" 또는 간단히 "게이트 다이오드 FET(gated diode FET)"는 혼용하여 사용될 수도 있다.
도 1a에 도시된 바와 같이, 1T1D(one-transistor one-diode) DRAM 셀에 대한 게이트 다이오드 메모리 이득 셀은 일반적으로 참조번호 110으로 표시된다. 1T1D DRAM 셀(110)은 게이트 다이오드(114)와 신호 통신하는 트랜지스터(112)를 포함한다. V_cell 대 시간의 대응 도표는 일반적으로 참조번호(115)로 표시된다. 종래기술 설명부에서 소개한 셀(10)과 셀(110)을 비교하면, 다음과 같은 차이점이 두드러진다.
Figure 112004052332340-pat00001

도 1b에서, 2T1D(two-transistor one-diode) DRAM 셀에 대한 게이트 다이오드 메모리 이득 셀은 일반적으로 참조번호 120으로 표시된다. 2T1D DRAM 셀(120)은 게이트 다이오드(124)와 신호 통신하는 제 1 트랜지스터(122) 및 제 2 트랜지스터(126)를 포함한다. V_cell 대 시간의 대응 도표는 일반적으로 참조번호 125로 표시된다. 종래기술 설명부에서 소개한 셀(20)과 셀(120)을 비교하면, 다음과 같은 차이점이 있다.
Figure 112004052332340-pat00002

도 2a에 도시된 바와 같이, 게이트 다이오드 신호 증폭기(및 저장 장치)는 기본 원리의 이해를 위해 일반적으로 참조번호 200으로 표시된다. 게이트 다이오드 신호 증폭기(200)는 게이트 다이오드(224)를 포함하며 다음의 특징을 갖는다.
게이트 다이오드 고이득 신호 인핸스먼트(enhancement)
- 비선형 전압 상승(Non-Linear Voltage Boosting)
- 전하 이동
VL_HIGH는 게이트 다이오드 상의 하이 신호의 크기이고,
VL_LOW는 게이트 다이오드 상의 로우 신호의 크기로서 VL_LOW는 일반적으로 약 0이며,
VL이 VL_HIGH인 경우, Rc = Cg_gd(ON)/CL이고,
VL이 VL_LOW인 경우, rc = Cg_gd(OFF)/CL이며,
VS는 게이트 다이오드의 소스에 인가된 상승 전압의 크기이고,
dVin은 (게이트 다이오드의 게이트에서)0과 1 사이의 입력 신호의 차이며,
dVout은 상승 신호(VS)에 의해 제어된 신호 증폭을 갖는 (게이트 다이오드의 게이트에서)0과 1 사이의 출력 신호의 차라고 하자.
dVout = VL_HIGH + VS Rc/(1+Rc)-(VSrc/(1+rc) + VL_LOW)
dVin = VL_HIGH - VL_LOW
Gain = dVout/dVin ~ 1+VL/VL_HIGH
통상적으로,
Cg_gd(ON) >> CL >> Cg_gd(OFF)
Cg_gd(OFF):CL:Cg_gd(ON) = 1:10:100
Rc >> 1 >>rc
VL_LOW ~ 0
통상적으로, VS=1.2V, VL_HIGH=0.4, VL_LOW=0
Gain = 4 게이트 다이오드 사용
Gain = 1 선형 캐패시터 사용
도 2b에서, 2T1D 게이트 다이오드 메모리 셀의 동작의 원리 및 개요도는 일반적으로 참조번호 210으로 표시되어 있다. 게이트 다이오드 메모리 셀(210)은 게이트 다이오드(224)를 포함한다. 2T1D 게이트 다이오드 메모리 셀의 일부는 판독 동작 동안의 전하 전달 메커니즘을 나타낸다.
도 2c에는, 2T1D 게이트 다이오드 메모리 셀의 동작의 원리 및 개요도가 일반적으로 참조번호 220으로 표시되어 있다. 2T1D 게이트 다이오드 메모리 셀(220)은 게이트 다이오드(224)를 포함하며, 다음의 특징을 나타낸다.
Vg_i는 게이트 다이오드의 게이트에서의 최초 전압이고,
Vg_f는 게이트 다이오드의 게이트에서의 최후 전압이며,
Vt_gd는 게이트 다이오드의 임계 전압(Vt_gd는 제로 Vt 또는 로우 Vt 또는 정규 Vt일 수 있다)이고,
Vs는 게이트 다이오드의 소스에 인가된 상승 전압이며,
Cg_gd는 게이트 다이오드(gd)의 게이트-소스 캐패시턴스이고,
Cg_rd는 판독 소자(rg)의 게이트-소스 캐패시턴스라고 하자.
게이트 다이오드 메모리가 판독될 때 두 동작 모드, 즉 게이트 다이오드 내의 모든 전하가 외부로 이동하는 완전 전하 이동(Complete Charge Transfer) 및 제한된 전하 이동(Constrained Charge Transfer)이 있다. 이들 각각에 대한 이득은 다음과 같이 유도된다.
Rc = Cg_gd/Cg_rg
Q_stored = (Vg_i-Vt_gd)Cg_gd
1. 완전 전하 이동(Vg_f <= Vs+Vt_gd)
Q_transfer = (Vg_f-Vt_rg)Cg_rg = Q_stored
Vg_f = Q_stored/Cg_rg+Vt_rg = (Vg_i-Vt_gd)Cg_gd/Cg_rg+Vt_rg
Vg_f = Vg_i Rc+Vt_gd Rc
이득 = Vg_f/Vg_i ~ 1+Rc (Vt_rg>Vg_i, Vt_gd 및 Rc는 작다)
최대 전하 이동 시, Vg_f = Vs+Vg_gd,
Rc = (Vs+Vt_gd-Vt_rg)/(Vg_i-Vt_gd)
2. 제한된 전하 이동(Vg_f>Vs+Vt_gd)
Q_transfer1(Vs+Vt_gd까지) = (Vs+Vt_gd-Vt_rg)Cg_rg (Cg_rg까지 충전)
Q_transfer2(Vs+Vt_gd 이상) = Q_stored-Q_transfer1 (Cg_gd+Cg_rg까지 충전)
del_V1 = Vs+Vt_gd-Vt_rg
del_V2 = Q_transfer2/(Cg_gd+Cg_rg)
Vg_f = Vt_rg+del_V1+del_V2 = (Vs+Vg_i)Rc/(1+Rc)+Vt_rg/(1+Rc)-Vt_gd
이득 = Vg_f/Vg_i ~ (1+Vs/Vg_i)Rc/(1+Rc) (Vt_gd<Vg_i, Rc>>1)
도 3a에 도시된 바와 같이, 전형적인 단일/이중 R/W 포트 2T1D 메모리 셀은 일반적으로 참조번호 300으로 표시된다. 이 전형적인 2T1D 셀(300)은 게이트 다이오드(324)를 포함하며, 금속 커넥터를 사용하며 트렌치를 사용하여 구현된다. 여기서, 게이트 다이오드(324)는 얕은 트렌치 형태로 구현되고, 하부 실리콘과 분리 된 얇은 산화물로 둘러싸인 원통형 폴리 트렌치에 의해 형성된 게이트를 구비한다. 폴리 트렌치는 어떠한 단면도 가질 수도 있으며, 원통형 실시예에 한정되지 않는다는 것을 이해할 수 있을 것이다. 단일/이중 R/W 포트 2T1D 메모리 셀(300)은 다음의 특징을 갖는다.
NDR 2T1D 이중 이득의 DRAM 셀
· 비파괴적인 판독(Nondestructive Read)
· 단일 또는 이중 R/W 포트
· 로우 비트라인(BL) 전압(0.4V)
· 로우 워드라인(WL) 전압 - 상승이 필요치 않고, 소형의 WL 드라이버(1V)
· 판독 소자 내의 이득(전류)
· 셀 내의 이득: 캐패시터 전압 0-0.4V 내지 0.05-1.3V, 이득=1.25/0.4=3.1
· 두꺼운 산화물, 누설 및 터널링 전류를 감소시키기 위한 Rgate 및 Wgate 내의 HVt
· 대기 동안, BL이 접지됨, 최소 BL 누설 전류
· 판독에 있어서, VBLH(0.4V)로 프리차지됨
· 게이트 터널링 누설을 최소화하기 위한 두꺼운 산화물 FET
· 부의 워드라인(WLw)(-0.5V)이 대기 채널의 누설을 최소화하는데 사용될 수 있다
· Cg_cell ~ 10-20×Cg_readdevice
도 3b에 도시된 바와 같이, 전형적인 단일/이중 R/W 포트 2T1D 메모리 셀의 단면은 일반적으로 참조번호 350으로 표시된다. 이 전형적인 2T1D 셀(350)은 게이트 다이오드(374)를 포함하고, 교류 커넥터를 사용하며, 트렌치를 사용하여 구현된다. 여기서, 게이트 다이오드(374)는 얕은 트렌치 형태로 구현되며, 하부 실리콘과 분리된 얇은 산화물로 둘러싸인 원통형 폴리 트렌치에 의해 형성된 게이트를 구비한다. 폴리 트렌치는 어떠한 단면도 가질 수도 있으며, 원통형 실시예에 한정되지 않는다는 것을 이해할 수 있을 것이다. 단일/이중 R/W 포트 2T1D 메모리 셀(350)은 다음의 특징을 갖는다.
2T1D 이중 이득의 DRAM 셀
· 비파괴적인 판독(Nondestructive Read)
· 단일 또는 이중 R/W 포트
· 로우 비트라인(BL) 전압(0.4V)
· 로우 워드라인(WL) 전압 - 상승이 필요치 않고, 소형의 WL 드라이버(1V)
· 판독 소자 내의 이득(전류)
· 셀 내의 이득: 캐패시터 전압 0-0.4V 내지 0.05-1.3V, 이득=1.25/0.4=3.1
· 두꺼운 산화물, 누설 및 터널링 전류를 감소시키기 위한 Rgate 및 Wgate 내의 HVt
· 대기 동안, BL이 접지됨, 최소 BL 누설 전류
· 판독에 있어서, VBLH(0.4V)로 프리차지됨
· 게이트 터널링 누설을 최소화하기 위한 두꺼운 산화물 FET
· 부의 워드라인(WLw)(-0.5V)이 대기 채널의 누설을 최소화하는데 사용될 수 있다
· Cg_cell ~ 10-20×Cg_readdevice
도 4에서, 다른 전형적인 단일/이중 R/W 포트 2T1D 메모리 셀의 단면은 일반적으로 참조번호 400으로 표시된다. 이 전형적인 2T1D 셀(400)은 평면 캐패시터를 사용하여 구현된다. 게이트 다이오드(424)는 평면 SOI(silicon on insulator) 기법을 사용하여 구현되며, 확산 영역 위에 게이트를 구비한다. 제 1 FET의 소스와 도시된 게이트 다이오드의 게이트 간의 접속은 다이렉트 금속 커넥터(direct metal connector)(MCBAR)에 기초하고 있지만, 최저 레벨의 금속 및 컨택트에 기초한 공통 접속이 도 3a에 도시된 바와 같이 적용될 수 있다. 단일/이중 R/W 포트 2T1D 메모리 셀(400)은 다음의 특징을 갖는다.
2T1D 이중 이득의 DRAM 셀
· 비파괴적인 판독(Nondestructive Read)
· 단일 또는 이중 R/W 포트
· 로우 비트라인(BL) 전압(0.4V)
· 로우 워드라인(WL) 전압 - 상승이 필요치 않고, 소형의 WL 드라이버(1V)
· 판독 소자 내의 이득(전류)
· 셀 내의 이득: 캐패시터 전압 0-0.4V 내지 0.05-1.3V, 이득=1.25/0.4=3.1
· 두꺼운 산화물, 누설 및 터널링 전류를 감소시키기 위한 Rgate 및 Wgate 내의 HVt
· 대기 동안, BL이 접지됨, 최소 BL 누설 전류
· 판독에 있어서, VBLH(0.4V)로 프리차지됨
· 게이트 터널링 누설을 최소화하기 위한 두꺼운 산화물 FET
· 부의 워드라인(WLw)(-0.5V)이 대기 채널의 누설을 최소화하는데 사용될 수 있다
· Cg_cell ~ 10-20×Cg_readdevice
도 5에서, 게이트 다이오드가 평면 벌크 실리콘 기법을 이용하여 구현되고, 삼중 웰(triple-well) 실시에서 사용된 p 웰 격리를 위해 선택적인 n 격리 밴드를 구비하는 단일/이중 R/W 포트 2T1D 메모리 셀 실시예가 일반적으로 참조번호 450으로 표시된다. 게이트 다이오드 메모리 셀(450)은 도 4의 게이트 다이오드 메모리 셀(400)과 관련하여 위에서 설명한 것과 동일한 일반적인 특징을 가지므로, 중복 설명은 생략한다. 게이트 다이오드 메모리 셀(450)은 게이트 다이오드(474)를 포함한다. 도 4의 게이트 다이오드 메모리 셀(400)과는 달리, 도 5의 게이트 다이오드 메모리 셀(450)은 p 웰(462)과 p 웰 격리를 위한 p 기판(464) 사이에 배치된 선택적인 n 격리 밴드(460)를 포함한다.
도 6에 도시된 바와 같이, 게이트 다이오드의 평면 또는 트렌치 실시를 위한 2T1D 메모리 셀의 전형적인 레이아웃이 일반적으로 참조 번호 600으로 표시된다. 2T1D 메모리 셀(600)은 게이트 다이오드 트렌치 영역(640)을 포함하는데, 이것은 평면의 경우보다 더 작고, 기록 소자의 소스로부터 저장 노드의 게이트로의 직접 접촉(MCBAR)을 포함한다. 2T1D 메모리 셀의 레이아웃(600)은 저장 셀 접촉 영역(641)에 대한 기록 소자를 더 포함한다.
도 7에서는, 게이트 다이오드의 평면 또는 트렌치 실시를 위한 이중 R/W 포트 2T1D 메모리 셀의 전형적인 레이아웃이 일반적으로 참조번호 610으로 표시되어 있다. 이중 R/W 포트 2T1D 메모리 셀 레이아웃(610)은 게이트 다이오드 트렌치 영역(642)을 포함하는데, 이것은 평면의 경우보다 더 작고, 기록 소자의 소스로부터 저장 노드의 게이트로의 직접 접촉(MCBAR)을 포함한다. 이중 R/W 포트 2T1D 메모리 셀 라이아웃(610)은 저장 셀 접촉 영역(643)에 대한 기록 소자를 더 포함한다.
도 8에서는, 도 2c에 도시된 220과 같은 2T1D 메모리 셀의 시뮬레이션 파형의 도표가 일반적으로 참조번호 800으로 표시되어 있다. Write 1, Read 1, Write 0, Read 0, ...의 결과의 시뮬레이션 파형이 도시되어 있다. 2T1D 메모리 셀은 다음의 특징을 보여준다. 즉, VBLH=0.4V, VWLW=0~1.0V, VWLR=0~1.0V, Vcell=0.0~0.4V(저장), 0.05~1.3V(판독), 게이트 다이오드 셀: 0.6u×1.5u(트렌치), 0 Vt, 판독 소자: 0.28u×0.12u, BLcap~160 fF(256-셀 비트라인), 90nm 기술, R, W NFET: Vt=0.6V, 두꺼운 산화물, Rc=Cg_gd/Cg_rg=27, 이득=1.25/0.4=3.1. 도표(800)는 워드라인 파형(880) 및 감지 증폭기 출력 파형(882)을 포함한다.
도 9에 도시된 바와 같이, 2T1D 메모리 셀의 전형적인 이중 R/W 포트 어레이가 일반적으로 참조번호 900으로 표시되며, 이중 포트 비트라인(910), 특히 기록용 비트라인(BLw)(915), 판독용 비트라인(BLr)(917), 워드라인(920), 특히 기록용 워드라인(WLw)(925), 판독용 워드라인(WLr)(927), 워드라인 드라이버(922), 게이트 다이오드(924), 주 감지 증폭기(930)를 포함한다.
도 10에서는, 2T1D 메모리 셀의 다른 전형적인 이중 R/W 포트 어레이가 일반적으로 참조번호 1000으로 표시되며, 이중 포트 비트라인(1010), 워드라인(1020), 워드 라인 드라이버(1022), 게이트 다이오드(1024) 및 주 감지 증폭기(1030)를 포함한다. 이것은 동일한 판독 원드라인을 따라서 다수의 판독 소자(예를 들면, 8개)가 공유된 컷오프(Cut-off) NFET 소자(1042)를 통해 공통 접지 라인(1040)을 공유하는 2T1D 메모리 셀의 변형으로, 활성인 로우만 턴온한다. 이 어레이는 접지 라인이 적게 요구되기 때문에 면적이 보다 작다고 하는 이점을 갖는다. 또한, 컷오프 소자는 하이 Vt를 사용하는 대신에 판독 소자의 Vt를 보다 낮게 하는데(정상의(Regular) Vt를 사용), 이는 모든 다른 로우에 대한 비활성 판독 소자가 컷오프 NFET에 의해 차단되기 때문이며, 이에 따라 비트라인의 누설 가능성을 방지한다. 이 구현예에서는, 어레이 내의 모든 소자가 하이 Vt 전압보다 더 낮은 임계 전압을 갖는 정상의 Vt NFET일 수 있다.
도 11a에서, 2T1D 메모리 셀의 다른 전형적인 실시예가 일반적으로 참조번호 1100으로 표시되는데, 여기서 판독 소자의 소스는 바이어싱 전압(Vbias)에 접속된다. 도 1b의 2T1D 메모리 셀(120)과 같이, 2T1D 메모리 셀(1110)은 게이트 다이오 드(1114)와 신호 통신하는 제 1 트랜지스터(1112)와 제 2 트랜지스터(1116)를 포함하며, 제 1 트랜지스터(1112)의 드레인 및 제 2 트랜지스터(1116)는 공통 비트라인(BL)에 접속된다. 도 2c의 2T1D 메모리 셀(220)과 같이, 2T1D 메모리 셀(1120)은 게이트 다이오드(1124)와 신호 통신하는 제 1 트랜지스터(1122)와 제 2 트랜지스터(1126)를 포함하며, 제 1 트랜지스터(1122)의 드레인은 기록 비트라인(BLw)에 접속되고, 제 2 트랜지스터(1126)의 드레인은 판독 비트라인(BLr)에 접속된다. 정의 바이어싱 전압(Vbias)에 의해, 판독 소자(Vt_rg)의 임계 전압은 Vbias의 양만큼 감소될 수 있다. 그 결과, 하이 Vt 소자 대신에, 정상 Vt 소자가 판독 소자 및 기록 소자에 사용될 수 있다. 이웃하는 소자들이 동일한 임계 전압을 가져서 이들이 레이아웃 면적을 최소화하도록 동일한 주입 영역 내에 그룹화될 수 있는 것이 바람직하다. 이 "Vbias" 실시예의 전형적인 동작 전압은 다음과 같다. 즉, Vbias=0.4V이고, 약 0.2V의 임계 전압을 갖는 정상 Vt FET가 기록 및 판독 소자에 사용될 수 있다.
도 11b에 도시된 바와 같이, 도 11a의 2T1D 메모리 셀의 어레이 구조가 일반적으로 참조번호 1150으로 표시된다. 어레이 구조(1150)는 직접 공유된 접지 또는 공유된 Vbias 라인 구조를 사용하며, 이중 포트 비트라인(1160), 워드라인(1170), 워드라인 드라이버(1172), 게이트 다이오드(1174), 주 감지 증폭기(1180)를 포함한다. 이것은 동일한 판독 워드라인을 따라서 다수의 판독 소자(예를 들면, 8개)가 공통 접지 라인(1190)을 공유하는 2T1D 메모리 셀의 어레이의 변형이다. 워드라인 방향으로 다수의 메모리 셀을 따르는 공유된 접지 라인의 개념은, 컷오프 소자를 사용하지 않고 도 9에 도시된 바와 같은 2T1D 메모리 셀 구조 및 도 11a에 도시된 2T1D 메모리 셀에 적용될 수 있음을 이해할 수 있을 것이다. 워드라인 방향으로의 다수의 메모리 셀의 소스 단자는 워드라인 방향으로 국부적으로 접속되고, 그 다음에 비트라인 방향에 직교하여 진행하는 공통 바이어싱 전압 라인(Vbias) 또는 공통 접지 라인에 직접(컷오프 소자 없이) 접속된다. 이와 같이, 이 직접 공유된 접지 라인 구조 또는 직접 공유된 바이어싱 전압 라인의 어레이 구조가 도 11에 도시되어 있다.
도 12에서는, 평면 게이트 다이오드를 구비한 두 개의 이중 포트 R/W 2T1D 메모리 셀의 전형적인 레이아웃이 일반적으로 참조번호 1200으로 표시되어 있다. 여기서, 도 10의 GND(1040)와 같은 판독 소자(GND)가 2T1D 메모리 셀의 로우 가운데 공유된다.
도 13에서는, 도 10의 2T1D 이중 포트 R/W 어레이(1000)에 대한 시뮬레이션 파형이 일반적으로 참조번호(1300)로 표시되어 있고, 셀 판독 파형이 1310으로 표시되어 있다. 두 개의 상이한 WL 및 두 개의 상이한 BL로부터 네 개의 2T1D 셀이 패턴 01, 11로 연속적으로 기록 및 판독된다. 여기서, 도 10의 2T1D 이중 R/W 포트 어레이(1000)는 다음의 특징을 나타낸다. 즉, VBLH=0.65V, VWLW=-0.4~1.2V, VWLR=0~1.2V, Vcell=0.0~0.6V(저장), 0.05~1.35V(판독), 게이트 다이오드 셀: 평면, 0.72u×0.35u(트렌치), 0 Vt, 판독 소자: 0.28u×0.12u, 기록 소자: 0.28u×0.16u, 120nm 기술, R, W NFET: Vt=0.6V, Rc=Cg_gd/Cg_rg=7.5, 이득=1.3/0.6=2.1.
도 14에 도시된 바와 같이, 벌크 실리콘/SOI 내의 전형적인 n형 게이트 다이 오드 평면 구조는 일반적으로 참조번호 1400으로 표시된다. 구현 FET(implementing FET)에 오픈 드레인을 구비한 게이트 다이오드는 참조번호 1414로 표시되며, 게이트 단자(1416) 및 소스 단자(1418)를 포함한다. 구현 FET에 오픈 드레인 및 선택적인 n 격리 밴드(1429)를 구비한 게이트 다이오드가 참조번호 1424로 표시되며, 게이트 단자(1426) 및 소스 단자(1428)를 포함한다. 구현 FET에 오픈 드레인 및 절연체(1437)를 구비한 게이트 다이오드는 참조번호 1434로 표시되며, 게이트 단자(1436) 및 소스 단자(1438)를 포함한다.
소스에 대해 단락된 구현 FET 내의 드레인을 구비한 게이트 다이오드는 참조번호 1464로 표시되며, 소스 단자(1468), 게이트 단자(1466) 및 소스 단자(1468)에 대해 단락된 구현 FET 내의 드레인 단자(1465)를 포함한다. 소스에 대해 단락된 구현 FET 내의 드레인 및 선택적인 n 격리 밴드(1479)를 구비한 게이트 다이오드는 참조번호 1474로 표시되며, 소스 단자(1478), 게이트 단자(1476) 및 소스 단자(1478)에 대해 단락된 구현 FET 내의 드레인 단자(1475)를 포함한다. 소스에 대해 단락된 구현 FET 내의 드레인 및 절연체(1487)를 구비한 게이트 다이오드는 참조번호 1484로 표시되며, 소스 단자(1488), 게이트 단자(1486) 및 소스 단자(1488)에 대해 단락된 구현 FET 내의 드레인 단자(1485)를 포함한다.
도 15에서는, 벌크 실리콘/SOI 내의 전형적인 p형 게이트 다이오드 평면 구조가 일반적으로 참조번호 1500으로 표시된다. 구현 FET 내에 오픈 드레인을 구비한 게이트 다이오드는 참조번호 1514로 표시되며, 게이트 단자(1516) 및 소스 단자(1518)를 포함한다. 구현 FET 내의 오픈 드레인과 벌크 p 기판(1523)을 구비한 게 이트 다이오드는 참조번호 1524로 표시되며, 게이트 단자(1526)와 소스 단자(1528)를 포함한다. 구현 FET 내의 오픈 드레인 및 절연체(1537)를 구비한 게이트 다이오드는 참조번호 1534로 표시되며, 게이트 단자(1536) 및 소스 단자(1538)를 포함한다.
소스에 대해 단락된 구현 FET 내의 드레인을 구비한 게이트 다이오드는 참조번호 1564로 표시되며, 소스 단자(1568), 게이트 단자(1566) 및 소스 단자(1568)에 대해 단락된 구현 FET 내의 드레인 단자(1565)를 포함한다. 소스에 대해 단락된 구현 FET 내의 드레인 및 벌크 p 기판(1573)을 구비한 게이트 다이오드는 참조번호 1574로 표시되며, 소스 단자(1578), 게이트 단자(1576) 및 소스 단자(1578)에 대해 단락된 구현 FET 내의 드레인 단자(1575)를 포함한다. 소스에 대해 단락된 FET 내의 드레인 및 절연체(1587)를 구비한 게이트 다이오드는 참조번호 1584로 표시되며, 소스 단자(1588), 게이트 단자(1586) 및 소스 단자(1588)에 대해 단락된 구현 FET 내의 드레인 단자(1585)를 포함한다.
도 16에서는, 단일/이중 R/W 포트를 구비한 다른 전형적인 2T1D 게이트 다이오드 평면 메모리 셀 구조가 일반적으로 참조번호 1600으로 표시되어 있다. 2T1D 게이트 다이오드 평면 메모리 셀 구조(1600)는 게이트 다이오드(1624)를 포함한다. 여기서, 전형적인 2T1D 게이트 다이오드 평면(또는 트렌치) 메모리 셀은 다음 특성을 가질 수도 있다. 비파괴 판독; 단일 또는 이중 R/W 포트 또는 다중 R/W 포트; 로우 비트라인(BL) 전압(약 0.4V); 로우 워드라인(WL) 전압-전압 상승이 필요치 않음(약 1V), 작은 WL 드라이버; 판독 소자 내의 이득(전류); 셀 내의 이득: 캐패시 터 전압 0-0.4V 내지 0.05-1.3V; 이득=1.25/0.4=약 3.1; 두꺼운 산화물, 누설 및 터널링 전류를 감소시키기 위한 Rgate 및 Wgate 내의 HVt; 대기 동안, BL이 접지됨, 최소 BL 누설 전류; 판독에 있어서, VBLH(0.4V)로 프리차지됨; 게이트 터널링 누설을 최소화하기 위한 두꺼운 산화물 FET; 부의 워드라인(WLw)(약 -0.5V)이 대기 채널의 누설을 최소화하는데 사용될 수 있다; Cg_rg의 약 10-20 배의 Cg_cell.
도 17에서는, p 웰을 격리시키기 위한 선택적인 n 격리 밴드 및 단일/이중 R/W 포트를 구비한 다른 전형적인 2T1D 게이트 다이오드 평면 메모리 셀 구조가 일반적으로 참조번호 1700으로 표시되어 있다. 2T1D 게이트 다이오드평면 메모리 셀 구조(1700)는 게이트 다이오드(1724)를 포함한다. 여기서, 선택적인 n 격리 밴드를 구비한 전형적인 2T1D 게이트 다이오드 평면(또는 트렌치) 메모리 셀은 도 16의 전형적인 2T1D 게이트 다이오드 평면 메모리 셀(1600)에 대해 전술한 특징과 동일한 일반적인 특징을 가질 수도 있다.
따라서, 본 발명의 실시예들은 게이트가 저장 셀의 한 단자를 형성하고, 소스가 저장 셀의 다른 단자를 형성하는 "부분적인(partial)" FET(field-effect transistor)를 포함하는 새로운 게이트 다이오드 메모리 셀을 제공한다. 게이트 다이오드는 FET 좌 개방(left open)의 드레인 또는 소스에 접속된 통상의 FET의 드레인을 구비하며 병렬 접속된 두 개의 "부분적인(partial)" FET 또는 병렬로 접속된 두 개의 게이트 다이오드로서 기능하는 "부분적인(partial)" 종래의 FET로서 구현될 수 있다. 병렬 게이트 다이오드는 게이트 다이오드로서 교환 가능하게 사용된다. 게이트 다이오드는 종래의 동적 메모리 셀에 비해 메모리 판독/기록 동작 동안에 더 순수한 저장 캐패시터 역할을 한다. 이것은 종래의 1T1C 메모리 셀에서의 전압 강하 또는 종래의 2T1C의 경우에서의 일정한 셀 전압에 비해, 판독 동작 동안에 메모리 셀 전압이 전압 이득(즉, 1보다 큰)을 갖도록 허용하는 부가적인 흥미로운 특징을 나타낸다. 이것은 셀이 판독될 때 선형 전압 등화 조건을 만족시키기 위해 종래의 저장 캐패시터에 전하를 공유하는 대신에, 실질적으로 게이트 다이오드 메모리 셀에 저장된 일부 또는 모든 전하를 비트라인 및 감지 회로와 같은 대응하는 접속 회로로 이동시킴으로써 달성된다.
게이트 다이오드 메모리 셀에 저장된 전하는, 게이트 다이오드가 전하가 ON 게이트 전압으로 FET의 반전층(inversion layer)에 저장되는 ON 저장 상태로부터 FET가 전하가 없거나 또는 FET 채널에 저장된 전하량보다 더 작은 크기의 차수를 갖는 OFF인 OFF 엠프팅 상태(emptying state)로 변하는 경우에, 선형 동작으로 (1T1D 메모리 셀 내의 비트라인 또는 2T1D 메모리 셀 내의 판독 소자의 게이트와 같이) 접속된 인근 회로로 이동된다. 완전한 전하 이동은 판독 동작 동안의 셀 전압 이득을 나타낸다. 게이트 다이오드 메모리 셀은 일반적으로 도 1의 참조번호 110으로 표시된 1T1D DRAM용으로 구성될 수 있거나 또는 도 1b의 참조번호 120으로 표시된 2T1D DRAM용으로 구성될 수 있다.
도 1의 도면의 우측의 110과 도 1b의 120은 1T1D 및 2T1D용의 게이트 다이오드를 각각 이용하여 메모리 셀 구조의 회로 개략도를 도시한 것이다. 게이트 다이오드의 게이트는 메모리 셀의 저장 노드를 형성한다. 게이트 전압은 1 데이터(1-data)가 게이트 캐패시터에 저장될 때, V_cell(1)에서 하이이거나 또는 통상 VBLH 이다. 게이트 전압은 0 데이터가 저장될 때, V_cell(0)에서 로우이거나 또는 통상 0이며, 게이트 임계 전압보다 낮고, 게이트 캐패시턴스는 약 0이거나 또는 1 데이터에 대한 캐패시턴스보다 더 작은 크기의 차수이다. 게이트에서 이와 같이 훨씬 더 작은 캐패시턴스는 주로 게이트 다이오드의 게이트와 소스 사이의 중첩 캐패시턴스 및 주변 부유 캐패시턴스(stray capacitance)로 이루어진 2차 효과 때문이다.
전압 이득을 얻기 위해서는, 0 데이터에 대한 보다 작은 캐패시턴스는 정확히 1 데이터에 대한 캐패시턴스보다 더 작은 크기의 차수여야 한다는 것은 아니라는 점에 유의하라. 이것은 1 데이터에 대한 캐패시턴스보다 더 작은 크기의 차수 또는 약간만 더 작거나 또는 심지어 비슷할 수 있다. 1 데이터대 0 데이터에 대한 캐패시턴스의 비는 앞에서 설명한 게이트 다이오드의 이득에 영향을 주지만, 기본적인 동작 및 기능에 영향을 주지는 않는다. "더 작은 크기의 차수(order of magnitude smaller)"라는 표현은 게이트 다이오드의 설계에 있어서 통상적인 설계를 나타내는데 사용된다.
기록 동작 또는 저장 기간 동안에, 게이트 다이오드의 소스는 로우 전압에 있거나, 통상적으로 0 또는 접지된다. V_cell(1) 또는 통상적으로 VBLH인 하이에서 게이트 다이오드의 게이트로 셀에 1 데이터를 기록하는데 있어서, 저장된 전하 Q_cell(1)은 (V_cell(1)-Vt_cell)C_cell이며, 여기서 Vt_cell 또는 Vt_gd는 게이트 다이오드의 임계 전압이고, C_cell은 ON 게이트 캐패시턴스이다. 저장 및 보다 많은 감지용 신호를 얻기 위해 보다 많은 전하가 셀에 기록되도록 Vt를 작게 하는 것이 유리하며, 따라서 0 Vt 소자 또는 로우 Vt 소자가 사용될 수 있다. 전하 Q_cell(1)은 1 데이터에 대응하며, 게이트와 채널 사이의 반전층에 저장된다. 0 데이터에 있어서, 저장된 전하 Q_cell(0)은 무시할 수 있거나 0이며, 게이트 캐패시턴스는 약 0이거나 1 데이터에 대한 캐패시턴스보다 더 작은 크기의 차수를 갖는다. 메모리 셀은, 도 1a의 1T1D DRAM(110)의 경우에, 판독 및 기록을 위해 턴온/오프하기 위한 워드라인(WL) 제어 게이트와 같은 스위치를 통해 비트라인(BL)에 접속되며, 또는 도 1b의 2T1D 셀(120)의 경우에는 판독 소자의 게이트에 직접 접속된다. 도 1a 및 도 1b의 좌측 부분은 종래의 1T1C DRAM(참조번호 10) 및 2T1C DRAM(참조번호 20)용의 정상적인 캐패시터를 각각 도시하고 있다.
판독 동작 동안에, 메모리 셀의 다른 단자, 즉 게이트 다이오드의 소스는 게이트 다이오드의 임계 전압(Vt)보다 더 높은 전압과 게이트 다이오드의 최종 게이트 전압에 의해 상승하여,
Vs_gd > Vg_gd-Vt_gd (1a)
게이트 다이오드를 턴오프한다. 이어서, 게이트 다이오드의 게이트와 메모리 데이터를 유지하는 채널 사이의 반전층에 저장된 전하가 접속 캐패시터로 이동되는데, 이 접속 캐패시터는 (1)도 1a의 1T1D DRAM(110)의 경우에 접속 BL(WL 제어 게이트가 개방되었다고 가정하면) 또는 (2)도 1b의 2T1D DRAM(120)의 경우에 판독 소자의 FET 게이트에 접속되어, 게이트 다이오드의 게이트에서의 임의의 관련 부유 캐패시턴스(C_stray)와 더해진다.
2T1D 메모리 셀에 있어서, 판독 소자의 게이트 캐패시턴스(Cg_rg)는 게이트 다이오드에 저장된 전압에 의존한다. 상기 결합된 접속 캐패시턴스는 분석에서 하 나의 캐패시턴스(C_load)로서 간주될 수 있으며, 때론 Cg_rg와 교환하여 사용된다. 즉, C_load = Cg_rg+C_stray, C_load ~ Cg_rg이다.
이것은, 훨씬 더 큰 신호를 획득하기 위해 판독 동작 동안 셀 전압을 상승을 가능하게 하는 종래 기술에서와 같이 전하 등화 또는 공유 대신에 완전한 전하 이동이다. 1 데이터에 대해 게이트 다이오드에 저장된 전하는 다음과 같이 주어진다.
Q_stored = (Vg_gd_initial - Vt_gd)Cg_gd (1b)
식 (1a)의 조건 하에서 완전한 전하 이동인 게이트 다이오드로부터의 전하 이동은 다음과 같이 주어진다.
Q_transfer = Q_stored (1c)
따라서, Cg_gd는 게이트 전압의 함수이고, 게이트 다이오드의 소스 전압(Vs_gd)이 식 (1a)에 개시된 바와 같이 충분히 높게 설정된다고 가정하면, 게이트 다이오드로부터 저장되어 이동된 전하는 최종 게이트 전압과 상관없다. 이것은 완전한 전하 이동(complete charge transfer)이라고 한다. 식 (1a)로 설정된 완전한 전하 이동 조건이 유지되지 않는 경우에, 전하 이동 동작은 Vs_gd 및 Vg_gd_initial에 의해 결정된 특정한 최초 전하량이 게이트 다이오드로부터 판독 소자, 비트라인 등과 같은 접속 노드로 이동되는 제한된 전하 이동 모드로 진행한다. 나머지 전하는 게이트 다이오드와 접속 노드 사이에 공유된다.
이제, 게이트 다이오드 메모리 셀의 동작 원리를 설명한다. 다시 도 2c를 참조하면, 게이트 다이오드 메모리 셀의 개략도가 2T1D 메모리 셀 어레이에서의 동 작을 설명하는데 유용하다. 도 2c에 도시된 바와 같이, 각 메모리 셀로 진행하는 두 개의 워드라인, 즉 기록을 위한 워드라인(WLw)과 판독을 위한 워드라인(WLr)이 있다. 또한 동일 셀로 진행하는 두 개의 비트라인, 즉 기록용(BLw)과 판독용(BLr)이 있다. 판독 및 기록용의 개별 비트라인을 구비하고 있기 때문에, 이것은 판독/기록 이중 포트 메모리 셀이다.
도 1b에 도시된 바와 같이, 두 개의 비트라인은 단일 비트라인으로 결합되어 단일 포트 메모리 셀이 될 수 있다. 두 개의 포트의 메모리 셀은 보다 큰 배선 영역을 요구하지만, 한 워드라인 내의 메모리 셀 세트와 다른 워드라인 내의 다른 메모리 셀 세트가 동시에 판독 및 기록될 수 있으며, 따라서 최대 메모리 판독 및 기록 데이터 처리량을 2배로 하는 반면에, 단일 포트의 메모리 셀에 있어서는 판독 및 기록 동작이 완전히 분리되어야 하기 때문에 판독 및 기록 데이터 처리량이 보다 작게 된다. 두 경우에 게이트 다이오드의 동작 원리는 차이가 없다.
게이트 다이오드의 판독/기록 동작은 앞에서 설명했다. 이 2T1D 메모리 셀의 환경에서, 기록 동작에 있어서, 워드라인(WLw)은 로우로부터 하이(VWLH)로 상승하며, 따라서 비트라인 상의 0 데이터 또는 1 데이터(VBLH)가 기록 소자(게이트가 WLw에 접속됨)를 통해 게이트 다이오드의 게이트에 기록될 수 있다. 통상, VWLH=1 내지 1.2V, VBLH=0.4V의 일부인 기술 레벨에 대하여, Vt_writedevice = 0.5V이다. 작은 워드라인 전압으로 이 유형의 메모리 셀을 구동하기에 충분하며, 결국 종래의 DRAM에서 대형 상승(boosted) 워드라인 드라이버에 비해 매우 면적 효율적인 워드라인 드라이버가 된다.
이제, 도 2a 및 도 2b에 도시된 바와 같은 게이트 다이오드 신호 증폭을 고려한다. 판독 동작에 있어서, 워드라인(WLr)에 접속된 게이트 다이오드의 소스는 로우(GND)로부터 하이(VWLH)로 상승한다. 0 데이터가 메모리 셀에 저장되는 경우에, 게이트 다이오드에 0 또는 매우 적은 전하가 저장되며, 게이트 다이오드 양단의 캐패시턴스는 매우 작다. WLr이 상승하는 경우에, 결합 효과가 매우 작기 때문에, 저장 노드(게이트 다이오드의 게이트)에서의 전압은 아주 조금만 증가한다. 0 데이터의 결합 효과는 게이트 다이오드 캐패시턴스와 게이트 다이오드의 게이트로의 접속 노드의 결합된 로딩(loading) 및 부유 캐패시턴스(combined loading and stray capacitance)에 의해 형성된 전압 분할기로부터 나오며(거의 0 또는 보다 작은 크기의 차수), 결합된 로딩 및 부유 캐패시턴스 부분은 통상 10 내지 1로 보다 크다. 0 데이터 판독에 대한 저장 노드에서의 전압 증가는 VWLH/10(약 1000mV)의 차수로 매우 작다. 1 데이터(VBLH)가 메모리 셀에 저장되는 경우, 게이트 다이오드에 많은 전하(Q_stored)가 저장되어, 게이트 다이오드 양단의 캐패시턴스는 크다. WLr이 상승하여, 게이트 다이오드의 소스 전압(Vs)이 상승하는 경우, 저장 노드에서의 전압(Vg)은 다음과 같이 증가한다.
Vg_f = Vs cc+Vg_i (2a)
cc = Cg_gd/(Cg_gd+C_load) (2b)
여기서, cc는 소스 캐패시턴스(Cg_gd)와 게이트 다이오드의 게이트(gated diode gate)에 대한 접속 노드의 결합된 부하 캐패시턴스(C_load)에 대한 게이트 다이오드 게이트(gated diode gate)에 의해 형성된 전압 분할기의 결합 계수이고, Vg_i는 게이트 다이오드(저장 노드)의 게이트에서의 최초 전압(Vg)이며, Vg_f는 WLr의 전압이 상승한 후의 전압(Vg)이다.
Cg_gd는 두 개의 성분, 즉 부유 게이트-소스 중첩 캐패시턴스(Cs_gd) 및 FET 반전 채널에 대한 산화물 캐패시턴스에 의해 형성된 가변 게이트 캐패시턴스(Cg_gd')를 갖는 것으로 간주될 수 있다. Cg_gd'은 게이트 다이오드의 Vg가 Vt(OFF) 아래로부터 Vt(ON) 훨씬 위까지 변할 때 크기의 차수만큼 변한다. 부유 게이트-소스 중첩 캐패시턴스는 게이트 다이오드 OFF 캐패시턴스(Cg_gd(OFF))로서 간주될 수 있으며, 그 값은 게이트 다이오드가 채널 내에 무시할 수 있는 전하를 저장하거나 또는 아무런 전하도 저장하지 않을 때 작다. 게이트 다이오드가 완전히 ON일 때, 캐패시턴스(Cg_gd)는 게이트 다이오드 ON 캐패시턴스(Cg_gd(ON))이고, 게이트 다이오드는 반전층에 상당한 양의 전하를 저장한다. 따라서, Cg_gd(OFF) = Cs_gd, Cg_gd(ON) = Cs_gd + Cox_gd이며, 여기서 Cox_gd는 게이트 다이오드의 완전한 게이트 다이오드 캐패시턴스이다.
게이트 다이오드 신호 증폭기의 기본 동작 원리는 도 2a에 요약되어 있다. ON/OFF 게이트 다이오드의 캐패시턴스, 즉 부하 캐패시턴스 C_load, Cg_rg는 한정적인 것은 아니지만 일반적으로 다음과 같다.
Cg_gd(ON) > C_load, Cg_rg >> Cg_gd(OFF)
통상적으로는 다음과 같다.
Cg_gd(OFF):C_load:Cg-gd(ON) = 1:10:100
VWLH = 1V, VBLH = 0.4V
다시 도 2a를 참조하면, 용량 부하(CL)에 접속된 게이트 다이오드 증폭기의 경우가 일반적으로 참조번호 200으로 표시되어 있다. 전술한(식 (2b)) 부하 캐패시턴스(C_load)는 이 세팅에서 용량 부하(CL)로서 간주될 수 있다. 전형적인 ON, OFF의 관계 및 게이트 다이오드 동작의 부하 캐패시턴스는 다음과 같다.
Cg_gd(ON) > CL >> Cg_gd(OFF)
통상적으로는 다음과 같다.
Cg_gd(OFF):CL:Cg_gd(ON) = 1:10:100
0 데이터 1 데이터
Cg_gd Cg_gd(OFF) << C_load Cg_gd(ON) > C_load
cc cc(OFF) = 0.09 ~ 0.1 cc(ON) = 0.91 ~ 0.9
Vg_f 0.1 VWLH 0.9(VWLH + VBLH)
0.1V 1.3V
표 1. 0 데이터 및 1 데이터에 대한 게이트 다이오드 전압 이득
표 1은 전술한 Cg_gd(OFF), C_load(또는 때론 CL로 표시됨), Cg_gd(ON)의 통상적인 조건 하에서의, 상이한 두 상태, 즉 0 데이터와 1 데이터의 상태 하에서의 게이트 다이오드 메모리 셀의 동작(판독)을 나타낸다. 동작 전의 깅트 다이오드 내의 전압 차는 0.4V이고, 동작 후의 게이트 다이오드 내의 전압 차는 1.3-0.1 = 1.2V이다. 따라서, 0 및 1 데이터의 두 상태 간에 큰 전압 차가 발생한다. 실제 로, 메모리 셀 내의 약 세 배(1.2/0.4)의 전압 이득이 있는데, 이것은 게이트 다이오드 증폭기의 신호 증폭 기능을 나타낸다. 만약 게이트 다이오드가 캐패시터로 대체되면, 동작 후의 0 및 1 전압은 각각 0.9V 및 1.3V일 것이다. 0 데이터 및 1 데이터 사이에, 동작 전의 게이트 다이오드 내의 전압 차는 0.4V이고, 동작 후의 게이트 다이오드 내의 전압 차는 0.4V(보다 약간 작음)이기 때문에, 이 동작으로부터 전압 이득(이득이 1이거나 이보다 약간 작음)은 없다.
2T1D 게이트 다이오드 메모리 셀의 동작 및 분석을 이제 고려한다. 도 1b 및 2c에 도시된 2T1D의 경우에, 게이트 다이오드의 소스가 게이트 다이오드의 게이트에서의 최종 전압보다 더 높은 전압 마이너스 식 (1)에 기술된 게이트 다이오드의 임계 전압만큼 상승하는 경우, 완전한 전하 이동이 발생한다. 전하는 판독 소자의 게이트로 이동되며, 다음과 같이 주어진 게이트 전압의 증가를 가져온다.
Vt_gd가 게이트 다이오드 임계 전압, 즉 0 Vt 또는 로우 Vt이고,
Cg_rg가 판독 소자의 게이트 캐패시턴스이며
Vt_rg가 판독 소자의 임계 전압이고,
Q_stored 및 Q_transfer이 저장 및 이동된 전하이며,
Vs로서 Vs_gd, Vg_i로서 Vg_gd_intial, Vg_f로서 Vg_gd_final 이라고 하자.
Rc = Cg_gd/Cg_rg ~ Cg_gd/C_load (C_load ~ Cg_rg)
Q_stored = (Vg_i-Vt_gd)Cg_gd,
완전한 전하 이동(Vg_f <= Vs+Vt_gd):
Q_transfer = (Vg_f-Vt_rg)Cg_rg = Q_stored (3a)
Vg_f = Q_stored/Cg_rg+Vt_rg = (Vg_i-Vt_gd)Cg_gd/Cg_rg+Vt_rg
Vg_f = Vg_i Rc+Vt_rg-Vt_gd Rc (3b)
이득 = Vg_f/Vg_i ~ 1+Rc (3c)
(Vt_rg > Vg_i, Vt_gd 및 Rc는 작다)
최대 전하 이동 Vg_f = Vs+Vt_gd이고,
Rc = (Vs+Vt_gd-Vt_rg)/(Vg_i-Vt_gd)이다.
통상적으로, Vs는 Vg_i의 2 내지 3배인데, 여기서 Vg_i < Vt_rg, Vt_gd ~ 0이다. Rc는 약 1 내지 2이다.
Vs_gd(Vs와 동일)가 식(1)의 조건이 유효하지 않도록 한정되는 경우에, 모든 전하가 게이트 다이오드로부터 이동되는 것은 아니다.
예를 들면, 2T1D의 경우에, Cg_gd >> Cg_rg이면, 즉 적어도 10배이면,
Vt_gd = 0
Vt_rg = 0.5V
Vg_i = 0.4V라고 가정하면,
Vs = 0 ---> 1V(0V로부터 0V로 상승)
Q_stored = (Vg_i-Vt_gd)Cg_gd이다.
전하는 판독 소자의 게이트로 이동하며, 잠재적으로 식 (3b)에 개시된 게이트 전압에서 크게 증가할 것이다. 위의 예에서, Vg_f는 약 11 Vg_i(Rc = Cg_gd/Cg_rg = 10이므로)이다. 이 때문에, 전하 이동을 완료하기 위해 게이트 다이오드를 OFF로 유지하는데 있어서, 식 (1)의 조건이 만족되지 않게 되어, "제한된 전하 이동(constrained charge transfer)"으로 알려진 상황이 된다. 일부 전하는 게이트 다이오드로 돌아온다. 게이트 다이오드의 최종 게이트 전압(Vg_f)은 다음과 같다.
Vg_i<Vg_f<Vg_iRc+Vt_rg-Vt_gdRc (4)
이것은 Vs 및 전하 이동이 제한된다고 하더라도 여전히 양호한 전압 이득이다. 게이트 다이오드는 Vg_f>Vs+Vt_gd에 의해 일부 전하를 유지하는 ON으로 남는다.
2T1D의 경우, 이것은 Cg_gd가 Cg_rg보다 훨씬 더 큰 경우(예를 들면 10배)에 발생하며, 다음과 같은 이점을 갖는다.
(1) 판독 소자의 게이트 전압은 저장된 셀 전압(Vg_i=V_cell_initial)보다 훨씬 더 높고, 따라서 양호한 전압 이득을 얻는다.
(2) 소스-드레인 누설에 대한 셀 보유 신뢰도(cell retention reliability), 게이트 터널링 누설, 방사(radiation)로 인한 소프트 에러(SER)에 대하여, 공칭 전하 이동 동작에 필요한 것보다 더 많은 게이트 다이오드 내에 저장된 나머지 전하는 0 데이터로부터 저장된 1 데이터를 분리하기 위한 디자인 마진으로서 작용한다.
2T1D의 경우에 있어서, 제한된 전하 이동 하에서, 다음이 성립한다.
제한된 전하 이동: (Vg_f > Vs+Vt_gd)
Q_transfer1 = (Vs+Vt_gd- Vt_rg)Cg_rg
(Cg_rg를 Vs+Vt_gd까지 충전)
Q_transfer2 = Q_stored-Q_transfer1
(Cg_gd+Cg_rg를 Vs+Vt_gd 이상 충전)
= (Vg_i-Vt_gd)Cg_gd-(Vs+Vt_gd-Vt_rg)Cg_rg
= Vg_i Cg_gd-Vs Cg_rg+Vt_rg Cg_rg-Vt_gd(Cg_gd+Cg_rg) (5a)
del_V1 = Vs+Vt_gd-Vt_rg
del_V2 = Q_transfer2/(Cg_gd+Cg_rg)
= [(Vg_i-Vt_gd)Cg_gd-(Vs+Vt_gd-Vt_rg)Cg_rg]/(Cg_gd+Cg_rg)
= Vg_i Rc/(1+Rc)-Vs/(1+Rc)+Vt_rg/(1+Rc)-Vt_gd
Vg_f = Vt_rg+del_V1+del_V2 = (Vs+Vg_i) Rc/(1+Rc)+Vt_rg/(1+Rc) (5b)
이득 = Vg_f/Vg_i ~ (1+Vs/Vg_i) Rc/(1+Rc) (5c)
(Vt_gd < Vg_i, Rc >> 1)
요약하면,
이득 = 1+Rc-(Vt_gd/Vg_i)Rc ~ 1+Rc 완전 전하 이동(작은 Rc에 대해)
이득 = (1+Vs/Vg_i)Rc/(1+Rc) 제한된 전하 이동(큰 Rc에 대해).
상기 예를 이용하면 다음과 같다.
Vg_i = 0.4V
Vs = 1V
Vt_gd = 0
Vt_rg = 0.6V
Vg_f = (1+0.4)(10)/(1+10)+0.6/(1+10) = 1.33V
이득 = 1.33/0.4 = 3.3
Rc = Cg_gd/Cg_rg 0.01 0.1 1 2 5 10 100
1+Rc 1.01 1.1 2 3 6 11 101
Rc/(1+Rc) 0.01 0.09 0.5 0.67 0.83 0.91 0.99
이득(Vs/Vg=2.5) 0.035 0.32 1.75 2.35 2.91 3.19 3.47
이득(Vs/Vg=3) 0.04 0.36 2.00 2.68 3.32 3.64 3.96
전하 이동 <--- 완전 ---><--- 제한 ---->
표 2. Rc, Vs, Vg_i의 함수로서의 이득
게이트 다이오드 저장 셀은 저장 셀로부터 대응 비트라인 및 감지 회로로의 완전한 및/또는 부분적인 전하 이동(종래의 경우에는 전하 공유만 가능함)을 가능하게 하여, 종래의 1T1C, 2T1C 및 3T1C DRAM 셀 모두에 비해 판독 동작 동안에 훨씬 더 큰 신호를 획득한다. 실제로, 1T1D 및 2T1D의 경우 모두에 대해 최초 저장된 셀 전압과 비교되는 전압 이득을 획득하는 반면에, 종래의 경우에는 아무런 전압 이득이 없다. 2T1D의 경우에, 2T1C 또는 3T1C 메모리 셀에서 설명한 바와 같은 신호 이득(판독 소자로부터 얻어짐)만에 비해, "2배의 이득"이 저장 셀(전압 이득) 및 감지 판독 소자(전류 이득) 모두에서 얻어진다.
다음은, 2T1D 메모리 셀의 회로, 판독 및 기록 동작을 고려한다. 도 1a는 1T1D 게이트 다이오드 메모리 셀 및 그 동작의 개략도이다. 도 1b, 2b 및 2c는 게이트 다이오드 메모리 셀의 개략도로서, 2T1D 메모리 셀 내의 동작을 도시한다. 도 2c에는 각각의 메모리 셀로 진행하는 기록용의 워드라인(WLw)과 판독용의 워드라인(WLr)이 도시되어 있다. 또한 동일 셀로 진행하는 기록용의 비트라인(BLw)과 판독용의 비트라인(BLr)이 있다. 판독 및 기록용의 별도의 비트라인이 있기 때문에, 이것은 이중 포트 판독/기록 메모리 셀이다. 도 1b에 도시되어 있는 바와 같이, 두 비트라인은 단일 비트라인으로 결합되어 단일 포트 메모리 셀을 형성할 수 있다. 2 포트 메모리 셀은 보다 큰 배선 영역을 요구하지만, 하나의 워드라인 내의 메모리 셀과 다른 하나의 워드라인 내의 메모리 셀의 세트가 동시에 판독 및 기록될 수 있으며, 따라서 최대 메모리 판독 및 기록 데이터 처리량을 두 배로 할 수 있다. 반면에 단일 포트 메모리 셀에 있어서, 판독 및 기록 동작이 완전히 분리되어야 하며, 그 결과 판독 및 기록 데이터 처리량이 보다 적게 된다. 두 경우 모두에서 게이트 다이오드 동작 원리는 차이가 없다.
게이트 다이오드의 판독/기록 동작은 설명하였다. 이 2T1D 메모리 셀의 상황에서, 기록 동작에 있어서, 워드라인(WLw)은 로우로부터 하이로(VWLH) 상승되며, 따라서 비트라인 상의 0 데이터 또는 1 데이터(VBLH)는 기록 소자를 통해 게이트 다이오드의 게이트로 기록될 수 있다(그 게이트는 WLw에 접속된다). 통상, VWLH = 1-1.2V, VBLH = 0.4V, Vt_writedevice = 0.5V(또는 그 이하)이다. 이유형의 메모 리 셀을 구동하는데 작은 워드라인 전압이면 충분하며, 그 결과 종래의 DRAM 내의 대형의 상승 워드라인 드라이버에 비해 매우 면적 효율적인 워드라인 드라이버가 된다. 이들 로우 내의 접속 기록 디바이스의 부 임계(sub-threshold) 누설을 최소화=하기 위해 부의 전압이 선택되지 않은 워드라인에 인가될 수 있다.
판독 동작에 있어서, 워드라인(WLr)은 로우(GND)로부터 하이(VWLH)로 상승한다. 0 데이터가 메모리 셀 내에 저장되는 경우에, 게이트 다이오드 내에 전하가 저장되지 않거나 또는 매우 적은 전하가 저장되며, 게이트 다이오드 양단의 캐패시턴스(Cg_gd(OFF))는 매우 작다. WLr이 상승하는 경우, 저장 노드(게이트 다이오드의 게이트)에서의 전압이 매우 조금만 증가하는데, 그 이유는 결합 효과가 매우 작기 때문이다. 0 데이터 결합 효과는 보다 작은 크기의 차수인 OFF 게이트 다이오드 캐패시턴스(Cg_gd(OFF))와 게이트 다이오드의 게이트에 대한 접속 노드의 부하 캐패시턴스(C_load)에 의해 형성된 전압 분할기로부터 비롯되는데, 부하 캐패시턴스부가 통상 10 대 1로 더 크다. 따라서, 0 데이터 판독에 있어서, 저장 노드에서의 전압 증가는 VWLH/10(약 100mV)로 매우 작다. 1 데이터(VBLH)가 메모리 셀에 저장되는 경우, ON 게이트 다이오드에 저장된 많은 전하(Q_stored)가 있으며, 게이트 다이오드 양단의 캐패시턴스(Cg_gd(ON))는 크다. WLr이 상승하여, 게이트 다이오드의 소스 전압(Vs)이 상승하는 경우, 저장 노드에서의 전압(Vg)은 다음과 같이 상승한다.
Vg_f = Vs cc+Vg_i (2a)
cc = Cg_gd/(Cg_gd+C_load) (2b)
여기서, cc는 소스 캐패시턴스(Cg_gd)와 게이트 다이오드의 게이트(gated diode gate)에 대한 접속 노드의 결합된 부하 캐패시턴스(C_load)에 대한 게이트 다이오드 게이트(gated diode gate)에 의해 형성된 전압 분할기의 결합 계수이고, Vg_i는 게이트 다이오드(저장 노드)의 게이트에서의 최초 전압(Vg)이며, Vg_f는 WLr의 전압이 상승한 후의 전압(Vg)이다.
이제, 2T1D 메모리 셀의 두 전형적인 실시예를 고려한다.
제 1 실시예에서, 게이트 다이오드의 평면 구현을 설명한다. 게이트 다이오드 메모리 셀은 게이트와 소스에만 접속되어 있는 "부분적인" FET의 형태로 구현될 수 있다. 게이트 다이오드는 FET 좌 개방(left open)의 드레인을 갖는, 종래의 FET 설정에서 부분적인 FET로서 간주될 수 있다. 다른 가능한 평면 구현은, 병렬로 접속된 두 개의 "부분적인" 전계 효과 트랜지스터로서 기능하는 소스에 접속된 드레인을 구비하거나, 병렬로 접속된 두 개의 게이트 다이오드를 구비한다. 병렬 게이트 다이오드는 게이트 다이오드로서 교환가능하게 사용된다.
도 2c에 도시된 바와 같이, 게이트는 저장 노드이고, 소스는 판독용 워드라인에 대한 접속 노드이다. 도 4에 도시된 바와 같이, 게이트 다이오드 FET는 평면 벌크 실리콘 또는 평면 SOI(silicon in insulator) 기법을 사용하여 구현될 수 있으며, 확산 영역 위에 게이트를 구비한다. 게이트 영역은 1 데이터가 저장되는 경우에, 다음의 전형적인 동작 포인트를 만족시키기 위해, 게이트 다이오드의 게이트에 접속된 총 부하 캐패시턴스(C_load)에 대하여 충분한 캐패시턴스(Cg_gd)를 제공할 정도로 커야 한다.
Cg_gd(OFF):C_load:Cg_gd(ON) = 1:10:100 및
Rc = Cg_gd/Cg_rg ~ Cg_gd/C_load (Cg_gd ~ C_load)
= 1 ~ 10
판독 소자의 임계 전압(Vt_rg) 및 기록 소자의 임계 전압(Vt_wg)은 다음과 같이 선택된다.
Vt_rg > VBLH+off_rg
(off_rg는 비트라인에 접속된 모든 판독 소자의 총 오프 전류(off-current)가 어떠한 레벨 이하가 되도록 보장하는 설계 마진이다) 및
VWLH-Vt_wg > VBLH+od_wg
(od_wg는 1 데이터를 기록하기 위한 기록 소자 내의 충분한 게이트 오버드라이브(게이트 전압 마이너스 임계 전압)를 보장하기 위한 설계 마진이다)
VWLH = 1.2V, VBLH = 0.4V, off_rg = od_wg = 0.2V에 대하여, Vt_rg > 0.6V 및 Vt_wg < 0.6V를 얻을 수 있다. 따라서, Vt FET 디바이스는 통상 판독 소자 및 기록 소자용으로 사용된다. 또한, 통상 25Å 두께의 두꺼운 산화물 디바이스가 게이트 터널링 누설 전류를 감소시키는데 사용된다.
전술한 바와 같이, 평면 게이트 다이오드에 있어서, 0 또는 매우 작은 임계 전압 디바이스가 바람직하며, 따라서 1 데이터 전압 및 이득을 향상시키기 위해 Vt_gd ~ 0이다.
이들 예시적인 수치에 한정되는 것은 아니지만, 통상적으로는 판독 소자의 치수는 2:1 Lmin으로 선택될 수 있는데, 여기서 Lmin은 최소 피처 사이즈이다. 2:1 Lmin은 작은 메모리 셀 사이즈에 대해 선택된다.
따라서 게이트 다이오드에 대한 전형적인 크기는 4:4 Lmin이며, 이것은 판독 소자에 비해 면적이 8배이고 캐패시턴스가 8배, 즉 Rc = Cg_gd/Cg_rg = 8이다.
다음은 2T1D 메모리 셀의 제 2 전형적인 실시예를 고려한다. 이 실시예는 게이트 다이오드의 트렌치를 구현한 것이다. 게이트 다이오드는 얕은 트렌치의 형태로 구현될 수 있으며, 도 3a 및 3b에 도시된 바와 같이, 하부 실리콘과 분리된 얇은 산화물로 둘러싸인 원통형 폴리 트렌치에 의해 형성된 게이트를 구비한다. 폴리 트렌치에 인접한 실리콘 표면 상의 영역은 +로 도핑되어 게이트 다이오드의 소스 확산을 형성하며, 폴리 트렌치는 게이트이다. 이 구현예는 게이트 다이오드에 대한 영역이 보다 작고, SER(soft error) 방호를 위해 엄격하게 제한된 전하 이동 체제(Rc > 10-100) 내에서 동작하도록 보다 큰 캐패시턴스(Cg_gd)를 생성할 수 있다고 하는 이점을 갖는다. 이것은 평면 기술의 최고의 기술 개발을 요구하며, 정규 평면 실리콘 기술에서 매립형 메모리에 대한 부가적인 처리 단계를 요구한다.
전형적인 셀의 레이아웃에 대한 평면도가 도 6 및 7에 도시되어 있다. 비트라인은 M2(제 2 금속)에 대해 수직으로 연장된다. 워드라인은 M1(제 1 금속)에 대해 수평으로 연장된다. 도 6은 단일 포트의 메모리 셀의 레이아웃을 나타낸다. 이중 포트 판독/기록 메모리 셀에 있어서, 도 7에 도시된 전형적인 레이아웃(610)에서와 같이, 하나 이상의 비트라인이 별도의 판독 및 기록을 위해 추가된다.
이제 게이트 다이오드 메모리 어레이, 워드라인 드라이버, 감지 회로를 고려 한다. 게이트 다이오드 메모리 셀의 어레이는 2차원 어레이 내에 셀을 배치함으로써 형성될 수 있는데, 수평으로는 판독/기록 워드라인을, 수직으로는 판독/기록 비트라인을 배치한다. 판독 및 기록 비트라인은 판독 및 기록 동작이 동시에 수행될 수 있는, 셀의 각 컬럼에 대해 판독용 및 기록용의 별도의 비트라인으로 분리될 수 있다(이중 포트 판독/기록 메모리 어레이). 판독/기록 비트라인은 또한 셀의 각 컬럼에 대해 단일 비트라인으로 결합될 수 있으며(단일 포트 판독/기록 메모리 어레이), 여기서는 기록 및 판독 동작이 별도의 사이클에서 수행되어야 한다.
각각의 수평 판독 또는 기록 워드라인은 다수의 셀(통상적으로 256 내지 1024개)을 구동하고, 각각의 비트라인(판독/기록)은 수직으로 연장되며 통상 128 내지 256 개의 셀에 접속된다. 수평 워드라인 및 수직 비트라인은 메모리 어레이를 형성한다. 워드라인과 비트라인은 긴 배선이기 때문에, 적절한 워드라인 드라이버는 기록 워드라인 상의 기록 소자 및 판독 워드라인 상의 게이트 다이오드로 부터의 워드라인 로딩 및 워드라인의 R, C 지연을 처리하도록 설계되어야 한다. 또한, 타이밍 목적을 달성하기 위해 판독 및 기록 동작 동안에 비트라인을 구동할 충분한 전류를 제공하도록 적절한 설계가 이루어져야 한다.
도시된 바와 같이, 게이트 다이오드 메모리 셀을 동작시키기 위한 동작 포인트는 로우 전압 및 로우 전력 동작에 매우 유리하다. 통상, 사용되는 기술 레벨로는 1.0 내지 1.2V 기술에 대한 VWLH = 1.0 내지 1.2V, VBLH = 0.4V가 있다. 비트라인 및 셀 전압은 종래의 DRAM 및 SRAM에 비해 약 절반 정도로 비교적 작다. 또한, 게이트 다이오드 메모리 어레이를 동작시키기 위한 워드라인 드라이버 및 감지 증폭기는 종래의 DRAM 및 SRAM에 비해 훨씬 더 단순하고 더 작다. 비교로서, 동일 레벨의 실리콘 기술에 있어서, DRAM/SRAM에 대한 통상적인 전압은 VBLH = 1V, VWLH = 1.8V이다. 그 결과, 게이트 다이오드 메모리는 약 50%의 전압에서 동작하며, 따라서 실질적인 전력 절감이 이루어질 수 있다.
메모리 셀의 이득 및 고유 전압 상승(intrinsic voltage boosting)으로 인해, 워드라인 전압은 동일 레벨의 기술에 대하여 종래의 DRAM/SRAM에 사용된 1.8V에 비해 비교적 작고(VWLH = 1.0 내지 1.2V), 따라서 외부 워드라인 상승이 필요치 않다. 그 결과, 워드라인 드라이버는 대부분의 종래의 DRAM에 사용된 레벨 시프터를 필요로 하지 않기 때문에 훨씬 더 단순해질 수 있으며, 따라서 워드라인 드라이버를 위한 영역이 훨씬 더 작고 어레이 면적 효율이 많이 개선될 수 있다.
비트라인 전압은 0과 VBLH(통상, 1V 실리콘 기술에 대해 0.4V) 사이이며, 따라서 기록 동작 동안 0과 VBLH 사이에서 비트라인을 구동하는데 정규 드라이버가 사용될 수 있다. 판독 동작 동안에, 비트라인은 VBLH로 프리차지되고, 비트라인 신호는 0과 VBLH 사이이며, 1 데이터 판독에 대해 0으로 강하되며, 0 데이터 판독에 대해 VBLH로 유지된다. 비트라인 신호를 검출하기 위해 작은 신호의 고이득 싱글 엔디드 감지 증폭기(high gain single ended sense amplifier)가 사용될 수 있다.
이제 전형적인 회로 시뮬레이션을 고려한다. 게이트 다이오드 메모리 셀의 동작은 메모리 어레이의 환경에서 전기적으로 시뮬레이트되었다. 각각의 수평 판독 또는 기록 워드라인은 많은 메모리 셀(통상적으로는 256 내지 1024개)을 구동하 고, 각각의 비트라인(판독/기록)은 수직으로 연장되며 128 내지 256 개의 셀에 접속된다. 수평 워드라인 및 수직 비트라인은 메모리 어레이를 형성한다. 워드라인 및 비트라인은 긴 배선이며, 따라서, 적절한 물리적 동작 조건을 반영하기 위해 적절한 R, C 로딩 및 드라이버가 시뮬레이션에 포함된다.
기록 1, 판독 1, 기록 0, 판독 0, ...의 결과의 시뮬레이션 파형들이 도 8에 도시되어 있다.
도 8에 도시된 파형에 대한 시뮬레이션 조건은 다음과 같다.
VBLH = 0.4V
VWLW = 0 ~ 1.0v, VWLR = 0 ~ 1.0V
Vcell = 0.0 ~ 0.4V(저장), 0.05 ~ 1.3V(판독)
게이트 다이오드 셀: 0.6u×1.5u, 0 Vt(트렌치)
판독 소자: 0.28u×0.12u
BLcap ~ 160 fF(256개의 셀 비트라인)
R, W NFET: Vt = 0.6V
Rc = Cg_gd/Cg_rg = 27
이득 = 1.25/0.4 = 3.1
도 13에 도시된 파형에 대한 시뮬레이션 조건은 다음과 같다.
VBLH = 0.65V
VWLW = -0.4 ~ 1.2v, VWLR = 0 ~ 1.2V
Vcell = 0.0 ~ 0.6V(저장), 0.05 ~ 1.3V(판독)
게이트 다이오드 셀: 0.72u×0.35u, 0 Vt(평면)
판독 소자: 0.28u×0.12u, write_gate: 0.28u×0.16u
BLcap ~ 160 fF(256개의 셀 비트라인)
R, W NFET: Vt = 0.6V
Rc = Cg_gd/Cg_rg = 7.5
이득 = 1.30/0.6 = 2.1
이제 게이트 다이오드 메모리 셀과 종래의 메모리 셀을 비교한다. 종래의 1T1C DRAM(도 1a의 110)의 경우, 판독 동작 동안에, BL과 공유되는 메모리 셀 내의 전하(또는 BL과 등화되거나 또는 BL로 방전된) 대신에 전체 전하가 BL로 이동되며, 그 결과 판독 동작 내의 안정 상태의 감지 비트라인 전압 V_bl_final이 다음과 같이 된다.
V_bl_final(1) = V_cell(1) C_cell/C_bl = VBLH C_cell/C_bl
그 값은 종래의 1T1C DRAM의 경우의 값보다 (1+C_cell/C_bl)의 비만큼 더 높다.
C_cell>C_bl인 경우, 안정 상태의 감지 비트라인 전압(V_bl_final)은 최초 저장된 셀 전압 V_cell(1) 또는 VBLH보다 더 높다.
다음 표는 셀 전압 이득 및 게이트 다이오드 메모리 셀의 감지 신호의 이점을 요약한 것이다.
Figure 112004052332340-pat00003
표 4. 1T1D 실시예의 셀 전압 이득 및 감지 신호 이점
2T1D DRAM(도 1b의 120)의 경우에, 판독 동작 동안에, 판독 소자를 구동하기 위해 전압을 V_cell(1)로 일정하게 유지하고 있는 메모리 셀 내의 전하 대신에, 전체 전하(Q_cell)가 판독 소자의 게이트로 이동된다. 1 데이터에 대해 메모리 셀에 저장된 전하는 Q_cell(1) = V_cell(1) C_cell이고 완전한 전하 이동 동작 모드 하에서, 판독 소자의 게이트로 이동되며, 이것은 다음과 같은 전압 증가를 얻는다.
del_V_rg = Q_cell(1)/C_rg = V_cell(1) C_cell/C_rg
판독 동작에서 판독 소자의 게이트에서의 안정 상태의 감지 전압은 다음과 같다.
V_rg_final(1) = V_cell_final(1) = V_cell(1)(1+C_cell/C_rg)
이 값은 항상 1보다 크며, 이것은 C_cell 및 C_rg의 값에 관계없이 항상 최초 값보다 전압 증가가 있다는 것을 의미하며, 따라서 보다 양호한 감지 신호 및 판독 속도를 제공한다.
다음 표는 게이트 다이오드 메모리 셀 전압 이득 및 감지 신호 이점을 요약한다.
게이트 다이오드 2T1D 셀 2T1C DRAM 셀
V_cell_initial(0, 1) 0 ~ VBLH 0 ~ VBLH
V_cell_final(0, 1) 0 ~ VBLH(1+C_cell/C_rg) 0 ~ VBLH
(>VBLH)
개선된 신호 1+C_cell/C_rg 1
이득 = dVf/dVi 1+C_cell/C_rg 1
dVf = V_cell_final(0-1)
dVi = V_cell_initial(0-1)
표 5. 2T1D 실시예의 셀 전압 이득 및 감지 신호 이점
이상 첨부한 도면을 참고로 하여 실시예를 설명하였지만, 본 발명은 이들 실시예에 한정되지 않고, 본 발명의 사상 및 범주로부터 벗어나지 않고 당해 분야에 통상의 지식을 가진 자에 의해 다양한 변경 및 수정이 이루어질 수도 있다. 그러한 모든 변경 및 수정은 첨부한 청구범위에 개시된 본 발명의 사상 및 범주 내에 포함된다.
본 발명에 따르면, 종래의 1T1C 경우에 비해 동일한 양의 셀에 대한 Cell-Gain 및 비트라인의 캐패시턴스를 보다 높게 증가시킬 수 있고, Cell_Gain을 1보다 크게 증가시킬 수 있는 새로운 메모리 셀이 제공된다.
또한, 본 발명에 따르면, 종래의 2T1C의 경우보다 약 한 차수 더 큰 크기의 신호를 획득하면서 종래의 2T1C DRAM에 대해, Cell_Gain을 항상 1보다 높게 증가시킬 수 있는 새로운 메모리 셀이 요구된다.

Claims (53)

  1. 게이트 다이오드 메모리 셀(a gated diode memory cell)에 있어서,
    적어도 하나의 트랜지스터와,
    상기 적어도 하나의 트랜지스터와 신호 통신(signal communication)하는 게이트 다이오드
    를 포함하는 게이트 다이오드 메모리 셀.
  2. 제 1 항에 있어서,
    상기 게이트 다이오드의 제 1 단자는 저장 셀의 한 단자를 형성하고, 상기 게이트 다이오드의 제 2 단자는 상기 저장 셀의 다른 단자를 형성하는
    게이트 다이오드 메모리 셀.
  3. 제 2 항에 있어서,
    상기 게이트 다이오드의 게이트는 얕은 트렌치의 형태로 구현되는
    게이트 다이오드 메모리 셀.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 적어도 하나의 트랜지스터는 전계 효과 트랜지스터(FET; field effect transistor)이고,
    상기 게이트 다이오드의 게이트는 상기 FET의 소스와 신호 통신하는
    게이트 다이오드 메모리 셀.
  12. 제 11 항에 있어서,
    상기 전계 효과 트랜지스터의 소스와 상기 게이트 다이오드의 게이트 사이에서 신호 통신하는 금속 커넥터를 더 포함하는
    게이트 다이오드 메모리 셀.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 게이트 다이오드의 게이트는 저장 셀의 한 단자를 형성하고,
    적어도 하나의 상기 게이트 다이오드의 소스는 상기 저장 셀의 다른 단자를 형성하는
    게이트 다이오드 메모리 셀.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서,
    상기 적어도 하나의 트랜지스터는 제 1 및 제 2 FET를 포함하고, 상기 제 1 FET의 소스 단자는 상기 제 2 FET의 게이트 단자와 신호 통신하고,
    상기 게이트 다이오드의 게이트 단자는 상기 제 1 FET의 상기 소스 단자와 신호 통신하는
    게이트 다이오드 메모리 셀.
  18. 제 17 항에 있어서,
    상기 적어도 하나의 트랜지스터는 전계 효과 트랜지스터(FET)이고,
    상기 게이트 다이오드의 게이트는 상기 FET의 소스와 신호 통신하는
    게이트 다이오드 메모리 셀.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 17 항에 있어서,
    상기 게이트 다이오드의 게이트는 저장 셀의 한 단자를 형성하고,
    적어도 하나의 상기 게이트 다이오드의 소스는 상기 저장 셀의 다른 단자를 형성하는
    게이트 다이오드 메모리 셀.
  24. 삭제
  25. 삭제
  26. 제 1 항에 있어서,
    상기 게이트 다이오드는 FET인
    게이트 다이오드 메모리 셀.
  27. 제 26 항에 있어서,
    상기 게이트 다이오드용 구현 FET(implementing FET for the gated diode)의 드레인은 좌 개방(left open)형인
    게이트 다이오드 메모리 셀.
  28. 제 26 항에 있어서,
    상기 게이트 다이오드용 구현 FET의 소스는 좌 개방형이고,
    상기 게이트 다이오드용 구현 FET의 드레인은 상기 게이트 다이오드의 소스가 되는
    게이트 다이오드 메모리 셀.
  29. 제 26 항에 있어서,
    상기 게이트 다이오드용 구현 FET의 드레인은 상기 게이트 다이오드용 구현 FET의 소스에 접속되는
    게이트 다이오드 메모리 셀.
  30. 제 1 항에 있어서,
    상기 게이트 다이오드는 적어도 하나의 "부분적인(partial)" FET를 포함하는
    게이트 다이오드 메모리 셀.
  31. 제 30 항에 있어서,
    상기 게이트 다이오드 FET의 드레인은 좌 개방되어 상기 게이트 및 소스를 구비한 하나의 "부분적인" FET를 형성하는
    게이트 다이오드 메모리 셀.
  32. 제 30 항에 있어서,
    상기 게이트 다이오드 FET의 소스는 좌 개방되어 상기 게이트 및 드레인을 구비한 하나의 "부분적인" FET를 형성하고,
    상기 게이트 다이오드 FET의 드레인은 상기 게이트 다이오드의 소스가 되는
    게이트 다이오드 메모리 셀.
  33. 제 30 항에 있어서,
    상기 게이트 다이오드 FET의 드레인은 상기 게이트 다이오드 FET의 소스에 접속되어 두 개의 "부분적인" FET를 병렬로 형성하는
    게이트 다이오드 메모리 셀.
  34. 게이트 다이오드 메모리 셀에 있어서,
    적어도 하나의 스위칭 수단과,
    상기 적어도 하나의 스위칭 수단과 신호 통신하는 지향성 수단(directional means)
    을 포함하는 게이트 다이오드 메모리 셀.
  35. 제 34 항에 있어서,
    상기 지향성 수단의 단자는 상기 스위칭 수단의 제 1 단자와 신호 통신하는
    게이트 다이오드 메모리 셀.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 제 34 항에 있어서,
    상기 적어도 하나의 스위칭 수단은 제 1 및 제 2 스위칭 수단을 포함하고, 상기 제 1 스위칭 수단의 제 1 단자는 상기 제 2 스위칭 수단의 제 3 단자와 신호 통신하며,
    상기 지향성 수단의 제 1 단자는 상기 제 1 스위칭 수단의 제 1 단자와 신호 통신하는
    게이트 다이오드 메모리 셀.
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제 34 항에 있어서,
    상기 게이트와 채널 사이의 상기 반전층 내에 1 데이터(1-data)에 대응하는 전하를 저장함으로써, 하이(High) 전압에서 상기 게이트 다이오드의 게이트로 상기 1 데이터를 상기 메모리 셀에 기록하는 1 데이터 기록 수단과,
    상기 게이트와 채널 사이의 상기 반전층 내에 0 데이터(0-data)에 대응하는 아무런 전하도 실질적으로 저장하지 않음으로써 로우 또는 제로 전압에서 상기 게이트 다이오드의 게이트로 0 데이터를 상기 메모리 셀에 기록하는 0 데이터 기록 수단을 더 포함하는
    게이트 다이오드 메모리 셀.
  46. 삭제
  47. 제 1 항에 따른 게이트 다이오드 메모리 셀을 복수 개 포함하는
    메모리 어레이.
  48. 제 47 항에 있어서,
    상기 어레이는 게이트 다이오드 메모리 셀의 복수의 로우(row) 및 복수의 컬럼(column)을 포함하는
    메모리 어레이.
  49. 제 47 항에 있어서,
    상기 복수의 게이트 다이오드 메모리 셀은 로우 내에 정렬된 2T1D 메모리 셀을 포함하고, 로우의 적어도 일부의 각각의 2T1D 메모리 셀은 공통 판독 소자(GND)를 공유하는
    메모리 어레이.
  50. 제 47 항에 있어서,
    상기 적어도 하나의 트랜지스터의 소스 단자는 소정 전압에서 바이어스될 수 있는
    메모리 어레이.
  51. 삭제
  52. 게이트 다이오드의 소스가 로우 전압에 있는 게이트 다이오드 메모리 셀에 기록하는 방법에 있어서,
    게이트와 채널 사이의 반전층(inversion layer)에 1 데이터에 대응하는 전하를 저장함으로써 하이 전압에서 상기 게이트 다이오드의 게이트로 상기 메모리 셀에 1 데이터를 기록하는 단계와,
    게이트와 채널 사이의 반전층(inversion layer)에 0 데이터에 대응하는 실질적으로 아무런 전하도 저장하지 않음으로써 로우 전압 또는 제로 전압에서 상기 게이트 다이오드의 상기 게이트로 상기 메모리 셀에 0 데이터를 기록하는 단계
    를 포함하는 게이트 다이오드 메모리 셀에 대한 기록 방법.
  53. 삭제
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