JP2002298588A - 半導体装置及びその検査方法 - Google Patents

半導体装置及びその検査方法

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JP2002298588A JP2001100911A JP2001100911A JP2002298588A JP 2002298588 A JP2002298588 A JP 2002298588A JP 2001100911 A JP2001100911 A JP 2001100911A JP 2001100911 A JP2001100911 A JP 2001100911A JP 2002298588 A JP2002298588 A JP 2002298588A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

(57)【要約】 【課題】 キャパシタの蓄積電極がトランジスタのゲー
ト端子に接続された回路を効率的に駆動することが可能
な半導体装置を提供する。 【解決手段】 半導体基板の表面上に配置された複数の
セルの各々が、第１のトランジスタと第２のトランジス
タとを含む。第１のトランジスタの第２の電流端子が第
２のトランジスタのゲート端子に接続されている。第１
のトランジスタの第１の電流端子にビットラインが接続
され、ゲート端子にワードラインが接続されている。第
２のトランジスタの第１の電流端子側に第１の配線が接
続され、第２の電流端子側に第２の配線が接続されてい
る。ビットラインが、第１の電圧の状態、及びそれより
も高圧の第２の電圧の状態のいずれかに設定される。第
１の配線に、第１の電圧よりも高くかつ第２の電圧より
も低い電圧が印加される。電圧検出回路が、第２の配線
に現れる電圧を検出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にキャパシタの蓄積電極がトランジスタのゲート
端子に接続された回路構成を有する半導体装置に関す
る。
【０００２】
【従来の技術】情報処理システムの高度化、高速化を実
現する上で、連想メモリ（ＣＡＭ、Ｃｏｎｔｅｎｔ Ａ
ｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）が注目されてい
る。ＣＡＭは、メモリセルに記憶したメモリ内容と、外
部から供給される信号との一致を論理セルで検出するこ
とができる。メモリセルは、通常スタティックランダム
アクセスメモリ（ＳＲＡＭ）で構成される。
【０００３】本願発明者は、先に、メモリセルにダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を用いた構
成のＣＡＭを提案した。この構成によれば、相補型信号
を記憶する場合も、基本単位のメモリセルは２つのアク
セストランジスタと２つのキャパシタと、４つの検索／
比較トランジスタ（３値ＣＡＭの場合）とで構成するこ
とができる。しかしながら、その好適な駆動技術及び試
験技術は未だ確立されていない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタの蓄積電極がトランジスタのゲート端子に接続さ
れた回路を効率的に駆動することが可能な半導体装置を
提供することである。
【０００５】本発明の他の目的は、キャパシタの蓄積電
極が、半導体基板表層部の不純物拡散領域とトランジス
タのゲート端子とに接続された回路を精度よく試験する
ことが可能な半導体装置及び検査方法を提供することで
ある。
【０００６】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表面上に規則的に
配置された複数のセルであって、該セルの各々が、第１
のトランジスタと第２のトランジスタとを含み、該第１
のトランジスタ及び第２のトランジスタが、共に第１の
電流端子、第２の電流端子、及び両者間の導通状態を制
御するゲート端子を有し、該第１のトランジスタの第２
の電流端子が該第２のトランジスタのゲート端子に接続
された前記セルと、前記複数のセルのうち一部のセルの
第１のトランジスタの第１の電流端子に接続されたビッ
トラインと、前記複数のセルのうち一部のセルの第１の
トランジスタのゲート端子に接続されたワードライン
と、前記複数のセルの少なくとも一部のセルの第２のト
ランジスタの第１の電流端子側に接続された第１の配線
と、前記複数のセルのうち一部のセルの第２のトランジ
スタの第２の電流端子側に接続された第２の配線と、前
記ビットラインを、第１の電圧の状態、及びそれよりも
高圧の第２の電圧の状態のいずれかに設定することがで
きるビットラインドライバと、前記第１の配線に、前記
第１の電圧よりも高く、かつ前記第２の電圧よりも低い
第３の電圧を発生させる第１の電圧発生回路と、前記第
２の配線に、前記第３の電圧よりも高く、かつ前記第２
の電圧以下の第４の電圧を発生させる第２の電圧発生回
路と、前記第２の配線に現れる電圧を検出する電圧検出
回路とを有する半導体装置が提供される。
【０００７】ビットラインを第１の電圧の状態にし、第
１のトランジスタをオンにすると、第２のトランジスタ
のゲート電極が、ほぼ第１の電圧になるまで充電され
る。ビットラインを第２の電圧の状態にすると、第２の
トランジスタのゲート電極が、ほぼ第２の電圧になるま
で充電される。第２のトランジスタの第１及び第２の電
流端子に、それぞれ第１の配線及び第２の配線を介して
第３の電圧及び第４の電圧が印加される。第２のトラン
ジスタのゲート電極が第２の電圧の状態の時、第３の電
圧が第１の電圧よりも高いため、第１の配線を介して第
１の電流端子に第１の電圧が印加されている場合に比べ
て、ゲートリーク電流を減少させることができる。
【０００８】本発明の他の観点によると、半導体基板
と、前記半導体基板の表面上に形成され、第１のゲート
電極、該第１のゲート電極の両側の該半導体基板の表層
部に形成された第１の不純物拡散領域及び第２の不純物
拡散領域を含む第１のトランジスタと、前記第１の不純
物拡散領域に、第１の電圧と第２の電圧とのいずれか一
方を選択的に印加する信号線と、前記第１のトランジス
タのゲート電極に、該第１のトランジスタの導通状態を
制御する制御信号を印加する制御線と、前記半導体基板
の表面上に形成され、前記第２の不純物拡散領域に接続
された第２のゲート電極、該第２のゲート電極の両側の
前記半導体基板の表層部に形成された第３の不純物拡散
領域及び第４の不純物拡散領域を含む第２のトランジス
タと、前記第３の不純物拡散領域に、通常動作時には第
３の電圧を発生させ、試験時には第４の電圧を印加する
電圧発生回路であって、該第３及び第４の電圧は、前記
第１の電圧と第２の電圧との範囲内であり、該第１の電
圧と該第４の電圧との差及び該第２の電圧と該第４の電
圧との差のいずれも、該第３の電圧と該第１の電圧との
差、及び該第３の電圧と該第２の電圧との差の小さい方
よりも大きい該第４の電圧を印加する前記電圧発生回路
とを有する半導体装置が提供される。
【０００９】検査時に上述の電圧印加状態にすると、第
２のトランジスタのゲートリーク電流を減少させること
ができる。第２のゲート電極から第２の不純物拡散領域
を経由して基板に流れるジャンクションリーク電流の大
小を検査することが容易になる。
【００１０】本発明の他の観点によると、半導体基板の
表面上に形成され、第１のゲート電極、該第１のゲート
電極の両側の該半導体基板の表層部に形成された第１の
不純物拡散領域及び第２の不純物拡散領域を含む第１の
トランジスタと、前記半導体基板の表面上に形成され、
前記第２の不純物拡散領域に接続された第２のゲート電
極、該第２のゲート電極の両側の前記半導体基板の表層
部に形成された第３の不純物拡散領域及び第４の不純物
拡散領域を含む第２のトランジスタとを有し、該第１の
トランジスタを経由して、該第２のトランジスタのゲー
ト電極の電圧が第１の電圧及び第２の電圧のいずれかに
なるように、該ゲート電極に電荷を蓄積させることによ
って情報を記憶する半導体装置の検査方法であって、前
記第２のトランジスタの第３の不純物拡散領域に、前記
第１の電圧と第２の電圧との中間の電圧を印加するとと
もに、第４不純物拡散領域をフローティング状態にする
工程と、前記第１のトランジスタを介して前記第２のト
ランジスタのゲート電極が第１の電圧になるように該ゲ
ート電極に電荷を蓄積する工程と、前記第２のトランジ
スタのゲート電極に蓄積された電荷の保持特性を検査す
る工程とを有する半導体装置の検査方法が提供される。
【００１１】検査時に上述の電圧印加状態にすると、第
２のトランジスタのゲートリーク電流を減少させること
ができる。第２のゲート電極から第２の不純物拡散領域
を経由して基板に流れるジャンクションリーク電流に律
速される電荷保持特性を検査することができる。
【００１２】
【発明の実施の形態】図１（Ａ）に、本願発明者の先の
提案によるＣＡＭの等価回路図を示す。繰り返し単位Ｕ
と／Ｕが、１つのＣＡＭユニット（基本単位）を構成す
る。繰り返し単位／Ｕは、繰り返し単位Ｕと対称的な構
成を有する。半導体基板上に、複数のＣＡＭユニットが
行列状に配置されている。
【００１３】メモリセルＭＣａのビットラインＢＬとメ
モリセルＭＣｂの反転ビットライン／ＢＬに、相補的な
情報が供給される。転送トランジスタＴａ及びＴｂが、
同一のワードラインＷＬに印加された信号によりオン、
オフを制御される。転送トランジスタＴａ及びＴｂを介
して、それぞれキャパシタＣａ及びＣｂに相補的な情報
が書き込まれる。なお、後述するように、ドントケア状
態を実現するために、ビットラインＢＬと反転ビットラ
イン／ＢＬとに、相補的ではなく同一の情報（後述する
Ｌ状態）が供給される場合もある。
【００１４】トランジスタＰａとＱａとの直列回路及び
トランジスタＰｂとＱｂとの直列回路の各々が、それぞ
れ検索／比較論理セルＬＣａ及びＬＣｂを構成する。直
列回路の一方の端子（トランジスタＱａ及びＱｂの各々
のソース／ドレイン電極の一方）が接地線ＧＮＤに接続
されている。トランジスタＱａ及びＱｂにそれぞれ直列
接続されたトランジスタＰａ及びＰｂの他方のソース／
ドレイン電極は同一のマッチラインＭＬに接続されてい
る。
【００１５】キャパシタＣａ及びＣｂの蓄積電極の電位
が、それぞれ論理回路のトランジスタＱａ及びＱｂのゲ
ート電極に印加される。従って、論理回路のトランジス
タＱａ及びＱｂのオン、オフ状態が、キャパシタＣａ及
びＣｂの蓄積電極の電位によって制御される。トランジ
スタＰａ、Ｐｂのゲート電極は、それぞれデータバスラ
インＤＢ及び反転データバスライン／ＤＢに接続されて
いる。データバスラインＤＢ及び反転データバスライン
／ＤＢは、ＣＡＭユニットに蓄積されたデータと比較さ
れる検索データを搬送する。
【００１６】なお、図１（Ｃ）に示すように、トランジ
スタＰ（Ｐａ、Ｐｂ）とトランジスタＱ（Ｑａ、Ｑｂ）
は、その配置を交換してもよい。
【００１７】検索及び比較動作においては、マッチライ
ンＭＬを論理「ハイ（Ｈ）」にプリチャージし、データ
バスラインＤＢ及び反転データバスライン／ＤＢに、そ
れぞれ入力信号及びその相補信号を印加する。トランジ
スタＰａ及びＰｂの一方はオンになり、他方はオフにな
る。オンになったトランジスタＰａまたはＰｂに直列接
続されたトランジスタＱａまたはＱｂがオンであれば、
プリチャージされたマッチラインの電荷が接地線ＧＮＤ
に放電され、マッチラインＭＬの電位が変化する。これ
は、検索データと蓄積データとのマッチまたはフィット
が生じたことを示す。
【００１８】トランジスタＰａまたはＰｂがオンになっ
ても、それに直列接続されたトランジスタＱａまたはＱ
ｂがオフであれば、マッチラインＭＬの電荷が放電され
ず、その電位はプリチャージされた状態に保たれる。こ
れは、ミスマッチまたはミスを示す。すなわち、マッチ
ラインＭＬの電位変化は、Ｈ状態のメモリセル（キャパ
シタＣａまたはＣｂ）に接続された検索／比較論理セル
ＬＣａまたはＬＣｂによって制御される。
【００１９】ビットラインＢＬ及び反転ビットライン／
ＢＬは、ビットライン駆動回路ＢＬＤに接続され、ワー
ドラインＷＬは、ワードライン駆動回路ＷＬＤに接続さ
れている。また、データバスラインＤＢ及び反転データ
バスライン／ＤＢは、データバスライン駆動回路ＤＢＤ
に接続され、マッチラインＭＬは、マッチライン駆動回
路ＭＬＤに接続されている。マッチライン駆動回路ＭＬ
Ｄは、マッチラインＭＬごとにセンスアンプを有する。
このセンスアンプが、マッチラインの電位変化を検出す
る。なお、データバスライン駆動回路ＤＢＤは、外部信
号が入力される端子そのものであってもよいし、外部信
号を一時的に記憶するバッファ回路等であってもよい。
【００２０】図１（Ｂ）に、図１（Ａ）に示したＣＡＭ
ユニットの論理値表を示す。ＤＲＡＭの欄は、メモリセ
ルＭＣａの記憶情報、より具体的にはキャパシタＣａの
充電状態を示す。キャパシタＣａの蓄積電極（トランジ
スタＱａのゲート電極に接続されている方の電極）が高
電位に充電されている時がハイ（Ｈ）状態であり、低電
位に充電されている時がロー（Ｌ）状態に対応する。
【００２１】キャパシタＣｂは、キャパシタＣａに記憶
された情報とは相補的な情報を記憶する。メモリセルＭ
ＣａがＨ状態である場合、トランジスタＱａがオン状態
になり、トランジスタＱｂがオフ状態になる。従って、
オン状態のトランジスタＱａに直列接続された他のトラ
ンジスタＰａがオン、すなわちデータバスラインＤＢが
Ｈ状態の場合のみ、マッチラインＭＬの電荷が放電さ
れ、電位が低下する。これにより、マッチラインＭＬが
Ｌ状態になる。
【００２２】メモリセルＭＣａがＬ状態の場合、トラン
ジスタＱｂがオン状態になる。従って、オン状態のトラ
ンジスタＱｂに直列接続された他のトランジスタＰｂが
オン、すなわち反転データバスライン／ＤＢがＨ状態の
場合のみ、マッチラインＭＬの電荷が放電され、電位が
低下する。これにより、マッチラインＭＬがＬ状態にな
る。上記の場合以外では、マッチラインＭＬはＨ状態に
保たれる。
【００２３】また、２組のメモリセルＭＣａ及びＭＣｂ
が共にＬ状態の場合には、データバスラインＤＢの状態
に関係なく、マッチラインＭＬがＨ状態に維持される。
すなわち、データバスラインＤＢの状態はドントケア
（ｄｏｎ'ｔ ｃａｒｅ）である。このように、ドント
ケア状態を含めた３値論理を実現することができる。
【００２４】図２〜１０を参照して、図１（Ａ）に示し
たＣＡＭ半導体装置の製造工程を説明する。
【００２５】図２（Ａ）及び（Ｂ）は、半導体基板の上
に活性領域を画定し、活性領域上にゲート酸化膜を介し
てゲート電極を形成した状態を示す。図２（Ａ）が平面
図を示し、図２（Ｂ）が断面図を示す。
【００２６】図２（Ｂ）に示すように、半導体基板１の
表面上に、ＬＯＣＯＳ又はＳＴＩにより酸化シリコン等
のアイソレーション絶縁領域２を形成する。アイソレー
ション絶縁領域２が形成されず、半導体基板１の表面が
露出している領域が活性領域となる。
【００２７】なお、必要に応じ、シリコン基板１にはｎ
型ウェル１ｎ、ｐ型ウェル１ｐなどのウェル構造が形成
されている。図２（Ｂ）の左右のｐ型ウェル１ｐが分離
されているため、論理トランジスタの動作時に発生する
ホットエレクトロンがＤＲＡＭセルにまで到達すること
はなく、リテンション特性に優れる。ただし、両ｐ型ウ
ェルを同一ウェルとすることにより、リテンション特性
は悪化するが、寸法を縮小して全体としてセル面積を縮
小することもできる。
【００２８】なお、以下の図面においては簡略化のため
ウェル構造を省略して示す。シリコン基板１の活性領域
表面に酸化シリコン膜等のゲート絶縁膜３を形成した
後、多結晶シリコン層を堆積し、パターニングすること
によりゲート電極５（信号線を含む）を形成する。な
お、以降の図においては、ゲート絶縁膜３の記載を省略
している。
【００２９】ゲート電極の形成後、必要に応じてレジス
トマスクを用い、活性領域に不純物をイオン注入する。
メモリ素子用のトランジスタのソース／ドレイン領域と
論理素子用のトランジスタの低濃度ソース／ドレイン領
域が形成される。
【００３０】図２（Ａ）の平面図において、中央部分に
縦方向に延在する論理素子用活性領域ＡＲＬが形成さ
れ、その両側に横方向に長いメモリ素子用活性領域ARM
が形成されている。論理素子用活性領域ＡＲＬの上に
は、横方向に活性領域を横断するゲート電極５が形成さ
れており、メモリ素子用活性領域ＡＲＭの上には、縦方
向に活性領域を横断し、さらにアイソレーション絶縁領
域上を配線層として延在するゲート電極が形成されてい
る。なお、図においては４つの繰り返し単位Ｕ１１、Ｕ
１２、Ｕ２１、Ｕ２２が示されている。繰り返し単位Ｕ
１１、Ｕ２１と繰り返し単位Ｕ１２，Ｕ２２は左右対称
な構成であり、繰り返し単位Ｕ１１、Ｕ１２と繰り返し
単位Ｕ２１、Ｕ２２とは上下対称な構成である。
【００３１】図３（Ａ）、（Ｂ）、及び（Ｃ）は、ゲー
ト電極を覆ってシリコン基板１上に酸化シリコン等の絶
縁膜を形成し、その一部を除去した後サリサイド反応を
行なう工程を示す。
【００３２】図３（Ａ）に示すように、ゲート電極を覆
ってシリコン基板全面上に酸化シリコン膜１１を堆積す
る。このシリコン酸化膜１１の上に、フォトレジストな
どのマスクＭ１を形成する。マスクＭ１は、メモリ素子
領域を覆い、論理素子領域を露出させる。この状態で、
シリコン酸化膜１１の異方性エッチングを行なう。マス
クＭ１に覆われた領域ではシリコン酸化膜１１がそのま
ま残る。マスクＭ１の開口から露出している論理素子領
域においては、平坦面上のシリコン酸化膜１１が除去さ
れ、ゲート電極の側壁上にのみサイドウォールスペーサ
１１ａが残る。
【００３３】図３（Ｃ）は、ゲート電極５側壁上に形成
されたサイドウォールスペーサ１１ａを示している。
【００３４】サイドウォールスペーサ１１ａを形成した
後、論理素子領域のトランジスタに対し、高濃度のソー
ス／ドレイン領域を形成するためのイオン注入を行な
う。論理素子領域のトランジスタはＬＤＤ構造のトラン
ジスタとなる。その後マスクＭ１は除去する。
【００３５】ＣＭＯＳ半導体装置を形成する場合は、サ
イドウォールスペーサを形成した後、マスクＭ１は除去
する。次に、フォトレジストを塗布し、論理素子領域のＮ
ＭＯＳ部を開口するフォトレジストパターンを形成す
る。ｎ型不純物を高濃度にイオン注入し、ｎ+型ソース
／ドレイン領域を形成する。次に、このフォトレジストパ
ターンを除去し、新たにフォトレジストを塗布し、ＰＭ
ＯＳ部を開口するフォトレジストパターンを形成する。
ＢＦ2イオンを高濃度にイオン注入することにより、ｐ+
型ソース／ドレイン領域を形成する。その後、フォトレジ
ストパターンは除去する。
【００３６】その後、シリコン基板全面上にＣｏ膜をス
パッタリングで形成する。Ｃｏ膜を形成した後、ＲＴＡ
等により熱処理を行ない、Ｃｏ膜と下地シリコン表面と
のシリサイド反応を生じさせる。このようにして、ゲー
ト電極５の表面にシリサイド膜２５が形成される。な
お、図３（Ａ）に示す論理素子用活性領域ＡＲＬの表面
にもシリサイド膜が形成される。
【００３７】なお、サイドウォールスペーサを形成する
ための膜として、酸化シリコン膜の代わりに窒化シリコ
ン膜を用いることもできる。
【００３８】図４（Ｂ）に示すように、酸化シリコン膜
１１、シリサイド膜２５を覆うように基板１の全面上に
ボロフォスフォシリケートガラス（ＢＰＳＧ）等の絶縁
膜１２を層間絶縁膜として形成する。この絶縁膜１２の
表面上にレジスト層を塗布し、コンタクト孔を形成する
ための開口を有するマスクＭ２を形成する。
【００３９】図４（Ａ）は、マスクＭ２の開口部分を示
す平面図である。マスクＭ２は、メモリ素子領域のビッ
ト線コンタクト部に開口１３ａを有する。
【００４０】図４（Ｃ）は、マスクＭ２を用い、絶縁膜
１２に開口１３を形成した状態を示す。
【００４１】なお、絶縁膜１２を成膜した後、リフロ
ー、ＣＭＰなどにより表面を平坦化することが望まし
い。
【００４２】図５（Ｂ）に示すように、開口１３を埋め
込むように絶縁膜１２上に多結晶シリコン層とＷＳｉ層
との積層などによる導電層を形成し、パターニングを行
なってビット線ＢＬなどを構成する配線層１４を形成す
る。ビット線は直列接続された論理トランジスタの接続
ノード上に延在する。従って、後に形成される論理素子の
ソース／ドレインコンタクトホールとの距離を十分広く
確保することができる。この点は、ＭＬ，ＤＢなどの配
線をＡｌ等の低抵抗金属配線で形成し、高速動作を実現
するための鍵となる点である。
【００４３】図５（Ａ）は、形成されたビット線１４
ａ、１４ｂの平面パターンを示す。図５（Ｂ）及び
（Ｃ）に示すように、ビット線１４を形成した後、ビッ
ト線１４を覆って絶縁膜１２上に他の層間絶縁膜となる
絶縁膜１５を堆積する。絶縁膜１５上にフォトレジスト
等のマスクを形成し、絶縁膜１５をエッチングしてキャ
パシタのコンタクト孔１６を形成する。
【００４４】図５（Ｃ）に示すように、メモリセルトラ
ンジスタのソース／ドレインに達するコンタクト孔１６
ａと、論理素子のゲート電極に達するコンタクト孔１６
ｂとが、ビット線１４を挟む位置に配置されている。こ
のビット線を挟んでコンタクトホールが形成される構成
により、図５（Ａ）の横方向のセルサイズが縮小され
る。なお、絶縁層１５の成膜後にも、リフロー、ＣＭＰ
などにより平坦化を行なうことが望ましい。
【００４５】図６（Ｂ）に示すように、コンタクト孔１
６ａ、１６ｂを埋め込むように多結晶シリコン等の導電
膜を堆積し、パターニングして蓄積容量電極１７を形成
する。
【００４６】図６（Ａ）に示すように、蓄積容量電極１
７はメモリセルトランジスタの主要部を覆い、矩形の形
状を有する。なお、ピラー型の蓄積容量電極を示した
が、シリンダ型等他の形状にすることもできる。又、表
面に半球状の突起を多数形成し、表面積を増大しても良
い。
【００４７】図７（Ｂ）に示すように、蓄積容量電極１
７を覆ってキャパシタ誘電体膜１８を形成した後、セル
プレート電極となる導電層を形成し、パターニングして
セルプレート電極１９を形成する。
【００４８】図７（Ａ）に示すように、セルプレート電
極１９は、ほぼメモリ素子領域の全面を覆う。なお、セ
ルプレート電極１９は、図示の領域外にも延在し、同一
電位（例えばＶｃｃ／２電位）に維持される。
【００４９】図８に示すように、セルプレート電極１９
を覆ってシリコン基板全面上に層間絶縁膜となる絶縁膜
４０を形成し、レジストマスクなどを用いてコンタクト
孔４１、４２を開口する。
【００５０】図９に示すように、コンタクト孔を埋め込
むように金属配線層をシリコン基板上に形成し、パター
ニングを行なってデータバス線４４ａ、４４ｂ及び論理
素子トランジスタのソース／ドレイン領域の引き出し電
極４５、４６、４７を形成する。ここで、電極４５と４
７は、左右に隣接する電極が近づく方向に、電極４６は左
右に隣接する電極が遠ざかる方向に延在するように配置
されている。
【００５１】この配置により、マッチラインＭＬと接地
配線ＧＮＤとを同一配線層で同一方向に配線することが
できる。また、データバス線ＤＢを一層目（下層）配線
で形成し、マッチラインＭＬと接地配線ＧＮＤとを２層
目（上層）配線で形成することにより、コンタクト孔４
１，４２の配置を単純化でき、論理回路部の面積縮小化
を実現している。
【００５２】図８のコンタクト孔配置を見ると分かるよ
うに、コンタクト孔４１の両側にコンタクト孔４２が配
置され、これらの配線をどのように形成するかが、セルの
面積を決定する。上記構成は、これらの観点から最適のも
のである。
【００５３】なお、さらにセルプレート用コンタクト孔
およびワード線引き出し用コンタクト孔も形成してお
き、セルプレート電極コンタクト用電源配線４４ｃとワ
ード線ＷＬ引き出し用のスタック電極４４ｄを同時に形
成することが好ましい。たとえば、図に示すようにセルブ
ロックの上下端部において、セルプレートにコンタクト
する電源配線４４ｃを設ける。また、セルブロック間に
おいて、ワード線にコンタクトするスタック電極４４ｄ
を設ける。また、セルプレートにコンタクトする電源配
線は、ビット線と同一配線層で形成することもできる。
【００５４】その後、全面上に層間絶縁膜となる絶縁膜
４８を成膜する。絶縁膜４８は、リフロー、ＣＭＰなど
により表面を平坦化することが望ましい。絶縁膜４８上
にフォトレジストパターンを形成し、コンタクト孔４９
を形成する。
【００５５】図１０（Ａ）に示すように、コンタクト孔
を埋め込むように上層金属配線層を形成し、パターニン
グすることにより縦方向に延在する配線５１ａ，５１ｂ
（まとめて５１と呼ぶ）、５２ａ、５２ｂ（まとめて５
２と呼ぶ）を形成する。配線５１ａ、５１ｂは例えば接
地配線であり、５２ａ、５２ｂは例えばマッチラインで
ある。同時に、下層スタック電極４４ｄを介してワード
線を裏打ちするワード線裏打ち配線５３ａ、５３ｂを形
成する。ワード線は、図中縦方向に延在する多結晶シリ
コンやポリサイドの配線であり、比較的抵抗が高い。た
とえば各セルブロック間で裏打ち金属配線に接続するこ
とで、抵抗値を大幅に引き下げることができる。
【００５６】図１０（Ｂ）は、ゲート電極（ワード線）
よりも上のレベルに形成される配線の平面レイアウトを
示す。先ずビット線ＢＬ（１４ａ、１４Ｂ）が図中水平
方向に形成され、その上にビット線ＢＬと重なるように
金属配線層で形成されたデータバス線４４ａ、４４ｂ
（およびセルプレート用電源配線４４ｃ）が水平方向に
延在して形成されている。最上層には、ビット線ＢＬ、
データバス線ＤＢとほぼ直交する方向にマッチラインＭ
Ｌ、接地線ＧＮＤ（およびワード線裏打ち配線）が形成
されている。
【００５７】論理素子領域は、金属配線層で形成された
マッチラインＭＬ、データバス線ＤＢ、接地線ＧＮＤに
接続されるため、高速動作が容易である。
【００５８】本願発明者は、上記先の提案によるＣＡＭ
について２つの課題を発見した。以下、この課題につい
て説明する。
【００５９】第１の課題は、図１（Ａ）に示したキャパ
シタＣａが、トランジスタＱａのゲート電極に接続され
ていることに起因する。トランジスタＱａの性能を高
め、かつセル面積を縮小するために、トランジスタＱａ
のゲート長を短くすることが好ましい。ゲート長を短く
するためには、短チャネル効果を抑制することが重要で
あり、ゲート絶縁膜を薄くすることが効果的である。と
ころが、トランジスタＱａのゲート絶縁膜を薄くする
と、キャパシタＣａに蓄積された電荷が、ゲート絶縁膜
を介してトランジスタＱａのチャネル領域にリークしや
すくなる。これにより、メモリセルＭＣａのデータ保持
特性が悪化してしまう。
【００６０】図１１に、ゲート酸化膜の厚さ３．５ｎ
ｍ、ゲート長０．１８μｍ、ゲート幅０．３６μｍのト
ランジスタのゲートリーク電流のゲート電圧依存性を示
す。なお、ソース電圧及びドレイン電圧は、共に０Ｖで
ある。横軸はゲート電圧を単位「Ｖ」で表し、縦軸はゲ
ートリーク電流を単位「Ａ」で表す。電源電圧を１．８
Ｖとすると、ゲートリーク電流は約２０ｆＡ弱になる。
例えば、キャパシタＣａに蓄積される電荷が５０ｆＣで
あり、１０ｆＣの電荷が消滅したときにデータ読み出し
ができなくなるとすると、リフレッシュ時間は５００ｍ
ｓになる。ゲート酸化膜の膜圧のばらつきを考慮する
と、リフレッシュ時間は１００ｍｓ程度まで短くなって
しまうと考えられる。
【００６１】第２の課題は、キャパシタＣａの蓄積電極
が、トランジスタＱａのゲート電極とトランジスタＴａ
のソース／ドレイン領域の一方に接続されていることに
起因する。キャパシタＣａの蓄積電極に蓄積された電荷
は、ゲート酸化膜を介したゲートリーク電流のみなら
ず、ソース／ドレイン領域のｐｎ接合を介して流れるリ
ーク電流（ジャンクションリーク電流）によっても放電
する。
【００６２】図１２に、ゲートリーク電流及びジャンク
ションリーク電流に起因するデータ保持時間と温度との
関係を示す。横軸は温度を表し、縦軸はデータ保持時間
（リフレッシュ時間に対応づけられる）を表す。破線Ｒ
ｔｇ0は、ゲートリーク電流に起因するデータ保持時間
を示す。ゲートリーク電流の大きさは、ほとんど温度に
依存しないため、データ保持時間Ｒｔｇ0も、ほとんど
温度に依存しない。
【００６３】実線Ｃ1及びＣ2は、それぞれセルＣ1及び
Ｃ2のジャンクションリーク電流に起因するデータ保持
時間を示す。ジャンクションリーク電流は温度に大きく
依存すると共に、セルごとのばらつきが大きい。ジャン
クションリーク電流に起因するデータ保持時間は、温度
が上昇するに従って短くなる。例えば、破線Ｒｔｇ0と
実線Ｃ2とが交差する点の温度Ｔ3以下の領域では、デー
タ保持時間がゲートリーク電流によって決定され、温度
Ｔ3以上の領域では、データ保持時間がジャンクション
リーク電流によって決定される。このため、実際のデー
タ保持時間は、太線Ｒｔ3で示される。
【００６４】製品の動作保証温度をＴ2とする。動作保
証温度Ｔ2は、例えば１２５℃である。製品の検査時の
温度をＴ1とする。検査温度Ｔ1は、例えば９０℃であ
る。製品のデータ保持時間の保証値をＲｔｓとする。セ
ルＣ1のデータ保持時間は、動作保証温度Ｔ2の条件の時
に、保証値Ｒｔｓ以下である。このため、検査時にセル
Ｃ1を不合格にしなければならない。ところが、検査時
の温度Ｔ1の条件では、データ保持時間が保証値Ｒｔｓ
以上であるため、セルＣ1が不良として検出されない。
【００６５】検査時の温度がＴ1の条件で、セルＣ1を不
良として検出するためには、データ保持時間の合否の判
定値をＲｔ1まで長くしなければならない。ところが、
合否判定値をＲｔ1まで長くすると、本来合格であるべ
きセルＣ2まで不合格と判定されてしまう。すなわち、
検査温度がＴ1の条件では、不合格のセルＣ1と合格のセ
ルＣ2とを区別することができない。
【００６６】次に、上述の第１の課題を解決することが
可能な本発明の第１の実施例について説明する。まず、
図１３（Ａ）及び（Ｂ）を参照して、図１に示した先の
提案によるＣＡＭにおいてゲートリーク電流が流れる原
理を説明する。
【００６７】図１３（Ａ）は、図１（Ａ）に示したメモ
リセルＭＣａがＨ状態である場合を示す。このとき、ト
ランジスタＱａのゲート電極にＨ状態の電圧、すなわち
電源電圧Ｖｃｃが印加される。トランジスタＱａがオン
状態になるため、ゲート電極下にチャネルが形成され
る。トランジスタＱａの一方のソース領域は接地線ＧＮ
Ｄに接続されているため、ゲート電極とチャネルとの間
にほぼ電源電圧Ｖｃｃに等しい電圧が印加される。この
ため、ゲート電極の全面からチャネルに向かってリーク
電流が流れる。
【００６８】図１３（Ｂ）は、メモリセルＭＣａがＬ状
態である場合を示す。トランジスタＱａはオフ状態であ
る。図１（Ａ）に示したマッチラインＭＬをプリチャー
ジすると、トランジスタＱａのドレイン領域にほぼ電源
電圧Ｖｃｃに等しい電圧が発生する。このため、ゲート
電極とドレイン領域との重なり部分において、ドレイン
領域からゲート電極に向かうリーク電流が流れる。
【００６９】図１３（Ｃ）は、第１の実施例によるＣＡ
Ｍユニットの電圧印加状態を示す。トランジスタＱａの
ソース領域に、接地電位Ｖｓｓよりもβだけ高い電圧が
印加されている。また、図１（Ａ）に示したマッチライ
ンＭＬをプリチャージするための電圧を、電源電圧Ｖｃ
ｃよりもαだけ低い電圧とする。
【００７０】以下、電源電圧Ｖｃｃを１．８Ｖ、電圧β
を０．４５Ｖとした場合について考察する。
【００７１】メモリセルＭＣａをＨ状態にすると、トラ
ンジスタＱａのゲート電極にほぼ電源電圧Ｖｃｃと等し
い電圧が印加される。このときの、ソース領域とゲート
電極との電位差は１．３５Ｖになる。これに対し、先の
提案の場合には、図１３（Ａ）に示したように電位差は
１．８Ｖである。図１１に示したように、ソース領域と
ゲート電極との電位差が１．８Ｖから１．３５Ｖに低下
すると、ゲートリーク電流が約１２ｆＡから約４ｆＡま
で減少する。
【００７２】メモリセルＭＣａをＬ状態にすると、トラ
ンジスタＱａのゲート電極にほぼ接地電位Ｖｓｓが印加
される。このときのドレイン領域とゲート電極との間の
電位差は、Ｖｃｃ−α−Ｖｓｓになる。電源電圧Ｖｃｃ
が１．８Ｖ、接地電位Ｖｓｓが０Ｖ、電圧αが０．４５
Ｖであるとき、ドレイン領域とゲート電極との間の電位
差が、図１３（Ｂ）に示した先の提案の場合に比べて、
０．４５Ｖだけ低下する。このため、ゲートリーク電流
を少なくすることができる。
【００７３】メモリセルＭＣａがＨ状態のときに、ゲー
ト電極の全面からリーク電流が流れるのに対し、メモリ
セルＭＣａがＬ状態のときには、ゲート電極とドレイン
領域との重なり部分のみにリーク電流が流れる。このた
め、メモリセルＭＣａがＨ状態のときのリーク電流の方
が大きい。この大きなリーク電流を少なくするために、
電圧Ｖｃｃ−αが電圧Ｖｓｓ＋βよりも高いという前提
条件の下で、電圧βを電圧α以上にすることが好まし
い。
【００７４】次に、十分なリーク電流低減効果を発揮す
るための好ましい条件について説明する。
【００７５】ゲートリーク電流をＩＬｇとすると、ＩＬ
ｇは、下記の式で近似される。
【００７６】
【数１】 ｌｏｇ（ＩＬｇ）＝ａ（Ｖｇ／ｔox）＋ｂ ・・・（１） ここで、ａ及びｂは定数、Ｖｇはゲート電極と基板との
間の電圧、ｔoxはゲート絶縁膜の厚さである。
【００７７】図１３（Ａ）に示したように、メモリセル
ＭＣａがＨ状態であるとき、従来はトランジスタＱａの
ゲート電極と基板との間に電圧Ｖｃｃ−Ｖｓｓが印加さ
れる。このときのリーク電流をＩＬｇ0とすると、式
（１）から、下記の式が成立する。
【００７８】
【数２】 ｌｏｇ（ＩＬｇ0）＝ａ（（Ｖｃｃ−Ｖｓｓ）／ｔox）＋ｂ ・・・（２） 上記実施例の場合には、トランジスタＱａのソース電位
がβだけ高くなっているため、トランジスタＱａのゲー
ト電極と基板との間に印加される電圧は、Ｖｃｃ−Ｖｓ
ｓ−βになる。このときのリーク電流をＩＬｇ1とする
と、下記の式が成立する。
【００７９】
【数３】 ｌｏｇ（ＩＬｇ1）＝ａ（（Ｖｃｃ−Ｖｓｓ−β）／ｔox）＋ｂ ・・・（３） 式（２）と（３）から、下記の式が導出される。
【００８０】
【数４】 ｌｏｇ（ＩＬｇ0／ＩＬｇ1）＝（ａ／ｔox）β ・・・（４） ゲートリーク電流ＩＬｇ1を、従来のゲートリーク電流
ＩＬｇ0の１／２以下にするためには、式（４）の右辺
をｌｏｇ２以上にすればよい。図１１に示したグラフの
傾きから、ａ／ｔoxは約１である。従って、βをｌｏｇ
２以上、すなわち０．３Ｖ以上とすればよい。
【００８１】また、メモリセルＭＣａがＬ状態のときも
同様の考察により、αを０．３Ｖ以上とすることが好ま
しい。
【００８２】さらに、メモリセルＭＣａがＨ状態の時の
ゲートリーク電流ＩＬｇHとＬ状態の時のゲートリーク
電流ＩＬｇLとが、ほぼ等しくなるように、電圧α及び
βを設定することが好ましい。以下、ゲートリーク電流
ＩＬｇHとＩＬｇLとが等しくなる条件について説明す
る。
【００８３】ゲートリーク電流が流れる領域の面積を考
慮すると、次の式が成立する。
【００８４】
【数５】 ｌｏｇ（ＩＬｇ）＝ａ（Ｓ／ｔox）Ｖｇ＋ｂ ・・・（５） ここで、Ｓは、ゲートリーク電流が流れる領域の面積で
ある。ゲート電極と活性領域とが重なる領域の面積をＳ
GA、ドレイン領域とゲート電極とが重なる領域の面積を
ＳGDとする。図１３（Ａ）に示したように、メモリセル
ＭＣａがＨ状態の時は、面積ＳGAの領域をゲートリーク
電流が流れる。図１３（Ｂ）に示したように、メモリセ
ルＭＣａがＬ状態の時は、面積ＳGDの領域をゲートリー
ク電流が流れる。従って、下記の式が導出される。
【００８５】
【数６】 ｌｏｇ（ＩＬｇH）＝ａ（ＳGA／ｔox）（Ｖｃｃ−Ｖｓｓ−β）＋ｂ ｌｏｇ（ＩＬｇL）＝ａ（ＳGD／ｔox）（Ｖｃｃ−α−Ｖｓｓ）＋ｂ ・・（６ ） ＩＬｇH＝ＩＬｇLの条件と式（６）から、下記の式が得
られる。
【００８６】
【数７】 ＳGA／ＳGD＝（Ｖｃｃ−α−Ｖｓｓ）／（Ｖｃｃ−Ｖｓｓ−β） ・・（７） 通常、ＳGA／ＳGDは、５〜１０程度である。従って、式
（７）の右辺が５〜１０程度になるように、電圧α及び
βを設定すればよい。
【００８７】現実的には、式（７）の右辺が（１／２）
（ＳGA／ＳGD）〜２（ＳGA／ＳGD）の範囲内に収まるよ
うに電圧α及びβを設定すると、メモリセルＭＣａがＨ
状態及びＬ状態のいずれであっても、効果的にゲートリ
ーク電流を低減することができるであろう。
【００８８】さらに、上記実施例の場合、トランジスタ
Ｑａの動作電圧が、Ｖｃｃ−Ｖｓｓ−（α＋β）にな
る。マッチライン駆動回路ＭＬＤ内のセンスアンプを構
成するＰＭＯＳ及びＮＭＯＳのしきい値電圧をそれぞれ
ＶｔｈP及びＶｔｈNとすると、下記の式を満足するよう
に、電圧α及びβを設定することが好ましい。
【００８９】
【数８】 Ｖｃｃ−Ｖｓｓ−（α＋β）＞｜ＶｔｈP｜＋ＶｔｈN ・・・（８） 図１４に、図１３（Ｃ）に示した電圧状態を実現するた
めの等価回路図を示す。接地線ＧＮＤが、ｐチャネルＭ
ＯＳトランジスタＳ2を介して接地電位Ｖｓｓに接続さ
れている。トランジスタＳ2のゲート電極には、接地電
位Ｖｓｓが印加されている。
【００９０】マッチラインＭＬが、トランジスタＰｃ及
びｎチャネルＭＯＳトランジスタＳ 1を介して電源電圧
Ｖｃｃの供給配線に接続されている。トランジスタＳ1
のゲート電極には、電源電圧Ｖｃｃが印加されている。
トランジスタＰｃをオン状態にすることにより、マッチ
ラインＭＬをプリチャージすることができる。このトラ
ンジスタＰｃのゲート電極には、マッチラインを選択す
るためのマッチラインデコード信号φが印加される。
【００９１】その他の構成は、図１（Ａ）に示した先の
提案のものと同様である。なお、図１（Ａ）では示され
ていないが、キャパシタＣａ及びＣｂのセルプレート電
極に、（１／２）Ｖｃｃ発生回路Ｖ1から（Ｖｃｃ＋Ｖ
ｓｓ）／２の電圧が印加されている。
【００９２】トランジスタＳ2のしきい値電圧をβとす
ると、接地線ＧＮＤに発生する電圧を、Ｖｓｓ＋βとす
ることができる。また、トランジスタＳ1のしきい値を
αとすることにより、マッチラインＭＬに印加される電
圧をＶｃｃ−αとすることができる。なお、厳密には、
マッチラインＭＬに印加される電圧は、トランジスタＰ
ｃによる電圧降下分だけ低下する。また、トランジスタ
Ｑａのドレイン領域に印加される電圧は、マッチライン
ＭＬの電圧よりもさらにトランジスタＰａによる電圧降
下分だけ低下する。
【００９３】なお、図１４に示したトランジスタＳ1や
Ｓ2の代わりに、他の構成の定電圧効果素子を用いても
よい。また、接地線ＧＮＤに、電圧Ｖｓｓ＋βを発生す
る定電圧回路を接続し、マッチラインＭＬに、電圧Ｖｃ
ｃ−αを発生する定電圧回路を接続してもよい。また、
トランジスタＳ1及びＳ2のうち一方のみを接続した回路
でも、ある程度の効果が期待される。
【００９４】次に、図１５及び図１６を参照して、上述
の第２の課題を解決することが可能な第２の実施例につ
いて説明する。
【００９５】図１５（Ａ）は、通常の検査時における電
圧状態を示す。トランジスタＱａのソース端子に接地電
位Ｖｓｓが印加される。検査時には、トランジスタＴａ
をオン状態にしてキャパシタＣａの蓄積電極に電源電圧
Ｖｃｃを印加し、正電荷を蓄積させる。電荷蓄積後、ト
ランジスタＴａをオフ状態にする。電荷の蓄積により、
トランジスタＱａがオン状態になり、トランジスタＱａ
のゲート電極とチャネルとの間にほぼ電源電圧Ｖｃｃに
等しい電圧が印加される。このため、ゲート電極からチ
ャネルにゲートリーク電流ＩＬｇが流れる。このゲート
リーク電流ＩＬｇは、図１２の温度Ｔ1におけるリフレ
ッシュ時間に示されているように、ジャンクションリー
ク電流よりも大きい（リフレッシュ時間は短い）。この
ため、ジャンクションリーク電流の大小によってセルの
合否を判定することが困難になる。
【００９６】図１５（Ｂ）に示すように、トランジスタ
Ｑａのソース端子に電源電圧Ｖｃｃを印加して検査する
場合を考える。この場合には、ゲート電極からチャネル
へのリーク電流は発生しない。ジャンクションリーク電
流ＩＬｊが大きい場合には、キャパシタＣａの蓄積電極
に充電されていた電荷が放電され、トランジスタＱａの
ゲート電極の電位が低下する。すると、トランジスタＱ
ａのソース領域からゲート電極に向かってリーク電流Ｉ
Ｌｇが流れる。このリーク電流によって、キャパシタＣ
ａの蓄積電極の電位が再度上昇し、ジャンクションリー
ク電流とゲートリーク電流とがバランスした状態で、蓄
積電極の電位が固定されてしまう。このため、ジャンク
ションリーク電流を検出することが困難になる。
【００９７】図１５（Ｃ）は、第２の実施例による半導
体装置の検査時における電圧印加状態を示す。トランジ
スタＱａのソース端子に電源電圧Ｖｃｃの１／２の電圧
が印加されている。キャパシタＣａの蓄積電極に電源電
圧Ｖｃｃを印加し、正電荷を蓄積した状態で、トランジ
スタＱａのゲート電極とソース領域との電位差が（１／
２）Ｖｃｃになる。このとき、トランジスタＱａのドレ
イン端子はフローティング状態になっている。
【００９８】電源電圧Ｖｃｃが１．８Ｖである場合、ト
ランジスタＱａのゲート−ソース間の電圧が０．９Ｖに
なる。ゲート−ソース間の電圧が１．８Ｖから０．９Ｖ
に低下すると、図１１に示したように、ゲートリーク電
流は約１桁小さくなる。ゲートリーク電流が減少する
と、図１２においてゲートリーク電流に起因するリフレ
ッシュ時間がＲｔｇ0からＲｔｇ1まで長くなる。検査温
度Ｔ1における合否の判定基準をＲｔ1とすることによ
り、セルＣ1とＣ2とを区別することができる。
【００９９】図１６に、図１５（Ｃ）に示した検査時の
電圧状態を実現するための回路構成を示す。接地線ＧＮ
Ｄが、電圧切替回路ＳＷに接続されている。電圧切替回
路ＳＷは、接地線ＧＮＤに、接地電位Ｖｓｓと、電源電
圧Ｖｃｃの１／２の電圧とのいずれかを選択的に印加す
る。以下、電圧切替回路ＳＷの構成について説明する。
【０１００】接地線ＧＮＤが、ノーマリオフ型のトラン
ジスタＳ6を介して（１／２）Ｖｃｃ電圧発生回路Ｖ1に
接続されている。さらに、接地線ＧＮＤは、ノーマリオ
ン型のトランジスタＳ5を介して接地電位Ｖｓｓに接続
されている。トランジスタＳ5及びＳ6のゲート電極は、
それぞれパッドＰＡｓ及びＰＡｃに接続されている。
【０１０１】パッドＰＡｓ及びＰＡｃに電圧を印加しな
い状態では、トランジスタＳ5がオンになり、トランジ
スタＳ6がオフになるため、接地線ＧＮＤに接地電位Ｖ
ｓｓが印加される。検査時には、パッドＰＡｓ及びＰＡ
ｃに外部から電圧を印加して、トランジスタＳ5をオフ
にし、トランジスタＳ6をオンにする。これにより、接
地線ＧＮＤに電圧（１／２）Ｖｃｃを印加することがで
きる。
【０１０２】上記第２の実施例では、トランジスタＱａ
のソース端子に、電圧（１／２）Ｖｃｃを印加して検査
する場合を説明したが、ソース電圧を接地電位Ｖｓｓよ
りも大きく、かつ電源電圧Ｖｃｃよりも小さくすること
により、ゲートリーク電流の低減効果を得ることができ
る。ただし、十分な効果を得るためには、トランジスタ
Ｑａのソース電圧Ｖｓを、以下の範囲とすることが好ま
しい。
【０１０３】メモリセルＭＣａがＨ状態の時、図１
（Ａ）に示したメモリセルＭＣｂはＬ状態である。検査
時のトランジスタＱａのソース端子に印加する電圧は、
トランジスタＱｂのソース端子にも印加される。従って
トランジスタＱａのソース端子に印加する電圧をＶｃｃ
に近づけると、トランジスタＱｂのゲートリーク電流が
増加し、不都合が生ずる。このため、トランジスタＱａ
のソース電位は、Ｖｓｓより高く、かつ（１／２）（Ｖ
ｃｃ−Ｖｓｓ）以下とすることが好ましく、（１／４）
（Ｖｃｃ−Ｖｓｓ）と（１／２）（Ｖｃｃ−Ｖｓｓ）と
の間の電位とすることがより好ましい。
【０１０４】上記第１及び第２の実施例では、ＣＡＭを
例にとって説明したが、上記第１の課題及び第２の課題
は、ＣＡＭに特有のものではない。キャパシタの一方の
電極がトランジスタのゲート電極に接続されている半導
体装置、及びキャパシタの一方の電極がゲート電極と不
純物拡散領域との両方に接続されている半導体装置に共
通の課題である。このような半導体装置の例として、３
トランジスタ型のＤＲＡＭが挙げられる。次に、図１７
を参照して、上記第１及び第２の実施例の技術的思想を
ＤＲＡＭに適用した場合について説明する。
【０１０５】図１７（Ａ）は、３トランジスタ１キャパ
シタ型のメモリセルを示す。キャパシタＣの蓄積電極
が、書込用トランジスタＴｗを介して書込用ビットライ
ンＢＬｗに接続されている。書込用トランジスタＴｗの
ゲート電極は書込用ワードラインＷＬｗに接続されてい
る。
【０１０６】キャパシタＣの蓄積電極は、さらに比較ト
ランジスタＴｃのゲート電極に接続されている。比較ト
ランジスタＴｃのソース／ドレイン端子のうち一方が接
地線ＧＮＤに接続され、他方が読出用トランジスタＴｒ
を介して読出用ビットラインＢＬｒに接続されている。
読出用トランジスタＴｒのゲート電極は、読出用ワード
ラインＷＬｒに接続されている。
【０１０７】書込用トランジスタＴｗ、比較トランジス
タＴｃ、及びキャパシタＣが、それぞれ図１４に示した
トランジスタＴａ、Ｑａ、及びキャパシタＣａに対応す
る。接地線ＧＮＤに印加する電圧を、図１３（Ｃ）及び
図１４に示した第１の実施例のように、Ｖｓｓ＋βとす
ることにより、比較トランジスタＴｃのゲートリーク電
流を少なくすることができる。また、読出し時における
読出用ビットラインＢＬｒのプリチャージ電圧を、図１
３（Ｃ）及び図１４に示した第１の実施例のように、Ｖ
ｃｃ−αとすることにより、比較トランジスタＴｃのゲ
ートリーク電流を少なくすることができる。
【０１０８】さらに、検査時における接地線ＧＮＤの電
位を、図１５（Ｃ）及び図１６に示した第２の実施例の
ように（１／２）Ｖｃｃとすることにより、不良セルを
検出することができる。
【０１０９】図１７（Ｂ）に、３トランジスタ型のＤＲ
ＡＭのメモリセルを示す。図１７（Ｂ）に示したメモリ
セルは、図１７（Ａ）に示したメモリセルからキャパシ
タＣを除いたものと同一である。比較トランジスタＴｃ
のゲート電極と基板との間の静電容量がキャパシタＣを
兼ねる。
【０１１０】図１７（Ｃ）に、示したメモリセルにおい
ては、図１７（Ｂ）に示した書込用ビットラインＢＬｗ
と読出用ビットラインＢＬｒとが相互に共用されてい
る。図１７（Ｂ）及び図１７（Ｃ）の場合も、接地線Ｇ
ＮＤの電位、読出用ビットラインＢＬｒ及びビットライ
ンＢＬの電位を図１７（Ａ）の場合と同様に制御するこ
とにより、ゲートリーク電流を減少させ、かつ不良セル
を検出することができる。
【０１１１】上記実施例から、以下の付記に示された発
明が導出される。 （付記１） 半導体基板と、前記半導体基板の表面上に
規則的に配置された複数のセルであって、該セルの各々
が、第１のトランジスタと第２のトランジスタとを含
み、該第１のトランジスタ及び第２のトランジスタが、
共に第１の電流端子、第２の電流端子、及び両者間の導
通状態を制御するゲート端子を有し、該第１のトランジ
スタの第２の電流端子が該第２のトランジスタのゲート
端子に接続された前記セルと、前記複数のセルのうち一
部のセルの第１のトランジスタの第１の電流端子に接続
されたビットラインと、前記複数のセルのうち一部のセ
ルの第１のトランジスタのゲート端子に接続されたワー
ドラインと、前記複数のセルの少なくとも一部のセルの
第２のトランジスタの第１の電流端子側に接続された第
１の配線と、前記複数のセルのうち一部のセルの第２の
トランジスタの第２の電流端子側に接続された第２の配
線と、前記ビットラインを、第１の電圧の状態、及びそ
れよりも高圧の第２の電圧の状態のいずれかに設定する
ことができるビットラインドライバと、前記第１の配線
に、前記第１の電圧よりも高く、かつ前記第２の電圧よ
りも低い第３の電圧を発生させる第１の電圧発生回路
と、前記第２の配線に、前記第３の電圧よりも高く、か
つ前記第２の電圧以下の第４の電圧を発生させる第２の
電圧発生回路と、前記第２の配線に現れる電圧を検出す
る電圧検出回路とを有する半導体装置。 （付記２） 前記第１の電圧発生回路が、前記第１の配
線と、前記第１の電圧に固定された第１の固定電位との
間に挿入された第１の電圧降下回路を含む付記１に記載
の半導体装置。 （付記３） 前記第４の電圧が前記第２の電圧よりも低
い付記１または２に記載の半導体装置。 （付記４） 前記第２の電圧発生回路が、前記第２の配
線と、前記第２の電圧に固定された第２の固定電位との
間に挿入された第２の電圧降下回路を含む付記３に記載
の半導体装置。 （付記５） 前記セルの各々が、さらに、前記第１のト
ランジスタの第２の電流端子に第１の端子が接続された
キャパシタを有し、さらに、前記複数のセルの前記キャ
パシタの第２の端子に定電圧を印加する第３の電圧発生
回路を有する付記１〜４のいずれかに記載の半導体装
置。 （付記６） 前記セルの各々が、さらに前記第２のトラ
ンジスタの第２の電流端子と前記第２の配線との間、も
しくは前記第２のトランジスタの第１の電流端子と前記
第１の配線との間に挿入された第３のトランジスタを含
み、さらに、前記複数のセルのうち一部のセルの第３の
トランジスタのゲート端子に接続された第３の配線を有
する付記１〜５のいずれかに記載の半導体装置。 （付記７） 前記ビットラインが前記第２の配線を兼ね
ている付記６に記載の半導体装置。 （付記８） 前記セルの各々が、さらに、第４、第５及
び第６のトランジスタを含み、該第５のトランジスタ及
び第６のトランジスタが、前記第２のトランジスタ及び
第３のトランジスタと同様に前記第１の配線と第２の配
線との間に直列に接続され、前記第４のトランジスタの
第２の電流端子が前記第５のトランジスタのゲート端子
に接続されており、さらに、前記第４のトランジスタの
第１の電流端子に接続された反転ビットラインと、前記
第６のトランジスタのゲート端子に接続された第４の配
線と、前記第３の配線と第４の配線とに、相互に相補的
な信号電圧を印加するデータバスドライバとを有し、前
記ビットラインドライバが、前記反転ビットラインを、
前記第１の電圧の状態及び第２の電圧の状態のうち、前
記ビットラインの状態とは反対の状態にする付記６に記
載の半導体装置。 （付記９） 半導体基板と、前記半導体基板の表面上に
形成され、第１のゲート電極、該第１のゲート電極の両
側の該半導体基板の表層部に形成された第１の不純物拡
散領域及び第２の不純物拡散領域を含む第１のトランジ
スタと、前記第１の不純物拡散領域に、第１の電圧と第
２の電圧とのいずれか一方を選択的に印加する信号線
と、前記第１のトランジスタのゲート電極に、該第１の
トランジスタの導通状態を制御する制御信号を印加する
制御線と、前記半導体基板の表面上に形成され、前記第
２の不純物拡散領域に接続された第２のゲート電極、該
第２のゲート電極の両側の前記半導体基板の表層部に形
成された第３の不純物拡散領域及び第４の不純物拡散領
域を含む第２のトランジスタと、前記第３の不純物拡散
領域に、通常動作時には第３の電圧を発生させ、試験時
には第４の電圧を印加する電圧発生回路であって、該第
３及び第４の電圧は、前記第１の電圧と第２の電圧との
範囲内であり、該第１の電圧と該第４の電圧との差及び
該第２の電圧と該第４の電圧との差のいずれも、該第３
の電圧と該第１の電圧との差、及び該第３の電圧と該第
２の電圧との差の小さい方よりも大きい該第４の電圧を
印加する前記電圧発生回路とを有する半導体装置。 （付記１０） さらに、前記第２の不純物拡散領域に一
方の電極が接続されたキャパシタを有し、前記第４の電
圧が前記第１の電圧と第２の電圧との平均の電圧に等し
く、前記電圧発生回路が、前記キャパシタの他方の電極
に前記第４の電圧を印加する付記９に記載の半導体装
置。 （付記１１） 半導体基板の表面上に形成され、第１の
ゲート電極、該第１のゲート電極の両側の該半導体基板
の表層部に形成された第１の不純物拡散領域及び第２の
不純物拡散領域を含む第１のトランジスタと、前記半導
体基板の表面上に形成され、前記第２の不純物拡散領域
に接続された第２のゲート電極、該第２のゲート電極の
両側の前記半導体基板の表層部に形成された第３の不純
物拡散領域及び第４の不純物拡散領域を含む第２のトラ
ンジスタとを有し、該第１のトランジスタを経由して、
該第２のトランジスタのゲート電極の電圧が第１の電圧
及び第２の電圧のいずれかになるように、該ゲート電極
に電荷を蓄積させることによって情報を記憶する半導体
装置の検査方法であって、前記第２のトランジスタの第
３の不純物拡散領域に、前記第１の電圧と第２の電圧と
の中間の電圧を印加するとともに、第４不純物拡散領域
をフローティング状態にする工程と、前記第１のトラン
ジスタを介して前記第２のトランジスタのゲート電極が
第１の電圧になるように該ゲート電極に電荷を蓄積する
工程と、前記第２のトランジスタのゲート電極に蓄積さ
れた電荷の保持特性を検査する工程とを有する半導体装
置の検査方法。 （付記１２） 半導体基板と、前記半導体基板の表面上
に規則的に配置された複数のセルであって、該セルの各
々が、第１のトランジスタと第２のトランジスタとを含
み、該第１のトランジスタ及び第２のトランジスタが、
共に第１の電流端子、第２の電流端子、及び両者間の導
通状態を制御するゲート端子を有し、該第１のトランジ
スタの第２の電流端子が該第２のトランジスタのゲート
端子に接続された前記セルと、前記複数のセルのうち一
部のセルの第１のトランジスタの第１の電流端子に接続
されたビットラインと、前記複数のセルのうち一部のセ
ルの第１のトランジスタのゲート端子に接続されたワー
ドラインと、前記複数のセルの少なくとも一部のセルの
第２のトランジスタの第１の電流端子側に接続された第
１の配線と、前記複数のセルのうち一部のセルの第２の
トランジスタの第２の電流端子側に接続された第２の配
線と、前記ビットラインを、第１の電圧の状態、及びそ
れよりも高圧の第２の電圧の状態のいずれかに設定する
ことができるビットラインドライバと、前記第１の配線
に、前記第１の電圧以上で、かつ前記第２の電圧よりも
低い第３の電圧を発生させる第１の電圧発生回路と、前
記第２の配線に、前記第３の電圧よりも高く、かつ前記
第２の電圧よりも低い第４の電圧を発生させる第２の電
圧発生回路と、前記第２の配線に現れる電圧を検出する
電圧検出回路とを有する半導体装置。
【０１１２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１１３】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極に電荷を蓄積するトランジスタのソース／ド
レイン領域に印加される電圧を調節して、ゲート絶縁膜
に印加させる電圧を小さくし、ゲートリーク電流を減少
させることができる。これにより、ゲート電極に蓄積さ
れた電荷の保持特性を向上させることができる。
【０１１４】また、電荷の蓄積されるゲート電極が不純
物拡散領域に接続されている場合に、検査時のゲートリ
ーク電流を少なくすることができる。このため、ジャン
クションリーク電流の大小を判定することが可能にな
る。
【図面の簡単な説明】
【図１】先の提案によるＣＡＭの等価回路図、及び論理
値表を示す図である。
【図２】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図３】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図４】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図５】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図６】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図７】先の提案による半導体装置の製造方法を説明す
るための平面図および断面図である。
【図８】先の提案による半導体装置の製造方法を説明す
るための平面図である。
【図９】先の提案による半導体装置の製造方法を説明す
るための平面図である。
【図１０】先の提案による半導体装置の製造方法を説明
するための平面図および電極配置を示す平面図である。
【図１１】ゲートリーク電流とゲート電圧との関係を示
すグラフである。
【図１２】ゲートリーク電流及びジャンクションリーク
電流の各々に起因するデータ保持時間と温度との関係を
示すグラフである。
【図１３】図１３（Ａ）及び（Ｂ）は、従来のゲートリ
ーク電流の発生要因を説明するための等価回路図であ
り、図１３（Ｃ）は第１の実施例による半導体装置に適
用される電圧状態を示す等価回路図である。
【図１４】第１の実施例による半導体装置の等価回路図
である。
【図１５】図１５（Ａ）及び（Ｂ）は、従来の検査時の
電圧印加状態とリーク電流とを示す等価回路図であり、
図１５（Ｃ）は第２の実施例による半導体装置に適用さ
れる検査時の電圧状態を示す等価回路図である。
【図１６】第２の実施例による半導体装置の等価回路図
である。
【図１７】他の実施例による半導体装置の等価回路図で
ある。
【符号の説明】
ＷＬ ワードライン ＢＤ データバスライン ＢＬ ビットライン ＭＬ マッチライン ＧＮＤ 接地線 ＳＮ 蓄積電極 ＭＣａ、ＭＣｂ メモリセル ＬＣａ、ＬＣｂ 論理セル １ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ５ ゲート電極 １１ 酸化シリコン膜 １１ａ サイドウォールスペーサ １２ 絶縁膜 １３、１６ コンタクト孔 １４ 配線層 １５ 絶縁層 １７ 蓄積容量電極 １８ キャパシタ誘電体膜 １９ 対向電極（セルプレート電極）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK07 AL11 5F083 AD24 AD48 AD56 AD62 JA35 JA36 KA02 NA08 PR34 PR40 ZA20 5L106 AA01 DD00 EE02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面上に規則的に配置された複数のセ
    ルであって、該セルの各々が、第１のトランジスタと第
    ２のトランジスタとを含み、該第１のトランジスタ及び
    第２のトランジスタが、共に第１の電流端子、第２の電
    流端子、及び両者間の導通状態を制御するゲート端子を
    有し、該第１のトランジスタの第２の電流端子が該第２
    のトランジスタのゲート端子に接続された前記セルと、 前記複数のセルのうち一部のセルの第１のトランジスタ
    の第１の電流端子に接続されたビットラインと、 前記複数のセルのうち一部のセルの第１のトランジスタ
    のゲート端子に接続されたワードラインと、 前記複数のセルの少なくとも一部のセルの第２のトラン
    ジスタの第１の電流端子側に接続された第１の配線と、 前記複数のセルのうち一部のセルの第２のトランジスタ
    の第２の電流端子側に接続された第２の配線と、 前記ビットラインを、第１の電圧の状態、及びそれより
    も高圧の第２の電圧の状態のいずれかに設定することが
    できるビットラインドライバと、 前記第１の配線に、前記第１の電圧よりも高く、かつ前
    記第２の電圧よりも低い第３の電圧を発生させる第１の
    電圧発生回路と、 前記第２の配線に、前記第３の電圧よりも高く、かつ前
    記第２の電圧以下の第４の電圧を発生させる第２の電圧
    発生回路と、 前記第２の配線に現れる電圧を検出する電圧検出回路と
    を有する半導体装置。
  2. 【請求項２】 前記第１の電圧発生回路が、前記第１の
    配線と、前記第１の電圧に固定された第１の固定電位と
    の間に挿入された第１の電圧降下回路を含む請求項１に
    記載の半導体装置。
  3. 【請求項３】 前記第２の電圧発生回路が、前記第２の
    配線と、前記第２の電圧に固定された第２の固定電位と
    の間に挿入された第２の電圧降下回路を含む請求項２に
    記載の半導体装置。
  4. 【請求項４】 前記セルの各々が、さらに、前記第１の
    トランジスタの第２の電流端子に第１の端子が接続され
    たキャパシタを有し、 さらに、前記複数のセルの前記キャパシタの第２の端子
    に定電圧を印加する第３の電圧発生回路を有する請求項
    １〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記セルの各々が、さらに前記第２のト
    ランジスタの第２の電流端子と前記第２の配線との間、
    もしくは前記第２のトランジスタの第１の電流端子と前
    記第１の配線との間に挿入された第３のトランジスタを
    含み、 さらに、前記複数のセルのうち一部のセルの第３のトラ
    ンジスタのゲート端子に接続された第３の配線を有する
    請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記ビットラインが前記第２の配線を兼
    ねている請求項５に記載の半導体装置。
  7. 【請求項７】 前記セルの各々が、さらに、第４、第５
    及び第６のトランジスタを含み、該第５のトランジスタ
    及び第６のトランジスタが、前記第２のトランジスタ及
    び第３のトランジスタと同様に前記第１の配線と第２の
    配線との間に直列に接続され、前記第４のトランジスタ
    の第２の電流端子が前記第５のトランジスタのゲート端
    子に接続されており、 さらに、前記第４のトランジスタの第１の電流端子に接
    続された反転ビットラインと、 前記第６のトランジスタのゲート端子に接続された第４
    の配線と、 前記第３の配線と第４の配線とに、相互に相補的な信号
    電圧を印加するデータバスドライバとを有し、 前記ビットラインドライバが、前記反転ビットライン
    を、前記第１の電圧の状態及び第２の電圧の状態のう
    ち、前記ビットラインの状態とは反対の状態にする請求
    項５に記載の半導体装置。
  8. 【請求項８】 半導体基板と、 前記半導体基板の表面上に形成され、第１のゲート電
    極、該第１のゲート電極の両側の該半導体基板の表層部
    に形成された第１の不純物拡散領域及び第２の不純物拡
    散領域を含む第１のトランジスタと、 前記第１の不純物拡散領域に、第１の電圧と第２の電圧
    とのいずれか一方を選択的に印加する信号線と、 前記第１のトランジスタのゲート電極に、該第１のトラ
    ンジスタの導通状態を制御する制御信号を印加する制御
    線と、 前記半導体基板の表面上に形成され、前記第２の不純物
    拡散領域に接続された第２のゲート電極、該第２のゲー
    ト電極の両側の前記半導体基板の表層部に形成された第
    ３の不純物拡散領域及び第４の不純物拡散領域を含む第
    ２のトランジスタと、 前記第３の不純物拡散領域に、通常動作時には第３の電
    圧を発生させ、試験時には第４の電圧を印加する電圧発
    生回路であって、該第３及び第４の電圧は、前記第１の
    電圧と第２の電圧との範囲内であり、該第１の電圧と該
    第４の電圧との差及び該第２の電圧と該第４の電圧との
    差のいずれも、該第３の電圧と該第１の電圧との差、及
    び該第３の電圧と該第２の電圧との差の小さい方よりも
    大きい該第４の電圧を印加する前記電圧発生回路とを有
    する半導体装置。
  9. 【請求項９】 さらに、前記第２の不純物拡散領域に一
    方の電極が接続されたキャパシタを有し、 前記第４の電圧が前記第１の電圧と第２の電圧との平均
    の電圧に等しく、 前記電圧発生回路が、前記キャパシタの他方の電極に前
    記第４の電圧を印加する請求項８に記載の半導体装置。
  10. 【請求項１０】 半導体基板の表面上に形成され、第１
    のゲート電極、該第１のゲート電極の両側の該半導体基
    板の表層部に形成された第１の不純物拡散領域及び第２
    の不純物拡散領域を含む第１のトランジスタと、 前記半導体基板の表面上に形成され、前記第２の不純物
    拡散領域に接続された第２のゲート電極、該第２のゲー
    ト電極の両側の前記半導体基板の表層部に形成された第
    ３の不純物拡散領域及び第４の不純物拡散領域を含む第
    ２のトランジスタとを有し、 該第１のトランジスタを経由して、該第２のトランジス
    タのゲート電極の電圧が第１の電圧及び第２の電圧のい
    ずれかになるように、該ゲート電極に電荷を蓄積させる
    ことによって情報を記憶する半導体装置の検査方法であ
    って、 前記第２のトランジスタの第３の不純物拡散領域に、前
    記第１の電圧と第２の電圧との中間の電圧を印加すると
    ともに、第４不純物拡散領域をフローティング状態にす
    る工程と、 前記第１のトランジスタを介して前記第２のトランジス
    タのゲート電極が第１の電圧になるように該ゲート電極
    に電荷を蓄積する工程と、 前記第２のトランジスタのゲート電極に蓄積された電荷
    の保持特性を検査する工程とを有する半導体装置の検査
    方法。
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