JP3120276B2 - メモリセル、メモリ装置及びその製造方法 - Google Patents

メモリセル、メモリ装置及びその製造方法

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JP3120276B2 JP09029848A JP2984897A JP3120276B2 JP 3120276 B2 JP3120276 B2 JP 3120276B2 JP 09029848 A JP09029848 A JP 09029848A JP 2984897 A JP2984897 A JP 2984897A JP 3120276 B2 JP3120276 B2 JP 3120276B2
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明はＤＲＡＭ素子に関
し、特にキャパシタを有せず、トランジスタだけでセル
を構成して素子の集積度と信頼性を向上させることがで
きるようにしたメモリセル、メモリ装置及びその製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、通常、１つのトランジスタ
と１つのキャパシタとでセルを構成する単純構造である
ので、大容量化を図ることができ、かつ低コスト化を図
ることができるという利点を有している。これにより、
コンピューターは勿論、各種電子製品に幅広く利用され
ており、その応用範囲も拡大している。現在ＤＲＡＭ市
場の牽引役割をしているコンピューターの処理速度の増
大及び大容量化によってＤＲＡＭの高集積化が要求され
ている。
【０００３】しかし、現在ＤＲＡＭの生産技術に一般に
適用されている紫外線を利用したフォトリソグラフィ等
の工程技術の限界のため１トランジスタ／１キャパシタ
構造を有するＤＲＡＭセルの高集積化のこれ以上の進展
を期待しがたい。
【０００４】以下、添付図面を参考して一般的なＤＲＡ
Ｍセルについて説明する。図１は一般的なＤＲＡＭセル
の回路図である。従来の１トランジスタ／１キャパシタ
で構成されたメモリセルによるＤＲＡＭメモリ装置では
ビット線、ワード線、アクセストランジスタ、ストレー
ジキャパシタ、及びセンスアンプ（図面に図示せず）を
有している。アクセストランジスタのゲートはワード線
に連結され、そのソースとドレーン電極はそれぞれスト
レージキャパシタとビット線に連結される。キャパシタ
のセルプレート電極は基準電圧に連結されている。ビッ
ト線はセンスアンプ入力端の一つの端子に連結されてい
て、センスアンプの他の１つの端子は基準電圧に連結さ
れる。情報はアクセストランジスタが動作状態（オン状
態）のとき、ビット線からソースとドレイン電極を介し
てストレージキャパシタに格納される。
【０００５】一方、格納された情報はアクセストランジ
スタが動作状態になるとキャパシタからソースとドレイ
ンの通路を介してビット線に転送される。この信号電圧
とビット線の基準電圧を比較することによりキャパシタ
に格納された情報のロジック状態が把握されることにな
る。
【０００６】ＤＲＡＭセルのキャパシタは、通常、ｎ+
ポリシリコンから成るストレージ電極とプレート電極
と、そしてその間に介在する誘電体膜とで構成される。
前記のようなキャパシタを有するＤＲＡＭセルの情報の
書込み及び読取り動作を詳細に説明すると次の通りであ
る。プレート電極には（１／２）Ｖｃｃが印加される。
ストレージ電極に情報のない状態では、プレート電極に
印加された電圧により誘電体膜の底のストレージ電極層
の表面には電子が再分布されて界面には電子の空乏層が
形成される。
【０００７】情報‘１’を書き込む場合、Ｖｃｃ電圧を
ビット線とワード線に印加する。これにより、アクセス
トランジスタのゲート電極の電圧とソース電極の電圧が
ともにＶｃｃ電圧レベルに増加するので、アクセストラ
ンジスタが動作状態となる。
【０００８】そしてストレージ電極層にはセルプレート
電極電圧の（１／２）Ｖｃｃから誘電体膜による電圧降
下分（Δ）を欠いた（１／２）ＶｃｃΔの電圧が印加さ
れた状態になるので、電子ポテンシャルの高いストレー
ジ電極層から電子ポテンシャルの低いソース電極の方に
電子が流れてストレージ電極層には電子の空乏層が拡大
される。このとき、ワード線電圧が基底電圧（アース電
圧）に下がると空乏層がストレージ電極層内に残留する
ようになり、この状態が２進コードの‘１’を示す。そ
して、情報‘０’をメモリセルに書込み動作する場合に
は、ビット線電圧を基底電圧としてアクセストランジス
タのゲートにＶｃｃを印加する。したがって、ストレー
ジ電極層の電圧、（１／２）ＶｃｃΔがソース電極電圧
の０より高くなるので電子ポテンシャルの高いソース電
極から電子ポテンシャルの低いストレージ電極層に流れ
込むようになる。ゆえに、ストレージ電極層に電子が集
まって、空乏層が蓄積層に再格納される。このとき、ワ
ード線の電圧が基底電圧に下がると電子がストレージ電
極層内に残留することになり、この状態が２進コードの
‘０’を示す。
【０００９】ＤＲＡＭセルに格納された情報の読取り動
作は下記の通りである。先ず、ビット線を（１／２）Ｖ
ｃｃにプリチャージした状態でワード線にＶｃｃ電圧を
印加する。アクセストランジスタが動作状態になってキ
ャパシタのストレージ電極層に格納された情報がビット
線に表れ、格納された電荷量によりビット線の電圧が変
動する。この変動した電圧が比較回路のセンスアンプを
介してダミーセルのビット線に表れる基準電圧と比較さ
れ、その差が増幅される。ビット線の電圧が基準電圧よ
り高いときにはロジック状態が‘１’になり、それより
電圧が低いときにはロジック状態が‘０’と決定され
る。
【００１０】ビット線の間の電圧の差は ΔＶ＝（１／２）Ｖｃｃ・Ｃｓ／（Ｃｓ＋Ｃｂ） くらいになる。（Ｃｓ：ストレージキャパシタンス、Ｃ
ｂ：ビット線キャパシタンス） 従ってＣｓ／Ｃｂの割合が大きければ大きいほどΔＶが
大きくなるのでロジック状態の識別誤差が減少するよう
になる。
【００１１】しかし前記のような従来のＤＲＡＭセルに
とっては下記のような問題点があった。先ず、センスア
ンプの識別の可能なビット線電圧と基準電圧との差
（Δ）が約１００〜２００ｍＶ以上であるから、ビット
線キャパシタンスに対するストレージキャパシタンスの
割合γ（γ＝Ｃｓ／Ｃｂ）が大きければ大きい程良い。
【００１２】しかし、ＤＲＡＭの密度が増加すると、そ
れに応じてセルの面積は大きく減少するのに対して、ビ
ット線容量やセンスアンプの感度は改善されない。信号
対雑音比が減少しやすく、誤動作の可能性が高くなる。
【００１３】又、α粒子によるソフトエラーがＤＲＡＭ
の信頼性を低下させることがある。これはα粒子が基板
に衝突するとイオン化衝撃により電子−正孔対が発生
し、その小数キャリヤがストレージ電極内に捕獲される
ことによりストレージ電極内に格納された電荷状態を変
化させることにより発生する。
【００１４】もちろん、α粒子によるソフトエラーを防
止するためストレージ電極の面積を３次元式に増加させ
たり、或いは高誘電率を有する誘電体膜を形成するべき
であるが、前者は高い段差を有するようになるので後工
程における露光及びエッチング工程の加工性が悪くな
り、そして後者は薄膜加工技術がまだ十分に確立された
状態でないので、誘電体膜の漏洩電流、破壊電圧等の特
性が良くなく、ＤＲＡＭセルの高集積化のための適用は
困難である。
【００１５】
【発明が解決しようとする課題】本発明は前記のような
従来の技術のＤＲＡＭの問題点を解決するためになされ
たもので、キャパシタを有しないトランジスタだけでセ
ルを構成して素子の集積度及び信頼性を向上させること
ができるメモリセル、メモリ素子及びその製造方法を提
供することを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達するため
の本発明のメモリセルは、第１ゲートと、ソース、ドレ
インと、前記ドレインと連結されて第１ゲートに印加さ
れる信号の少なくとも一部分を誘起させる第２ゲートと
を有することを特徴とする。本発明のメモリ装置は、セ
ル駆動信号を印加する複数個のワード線と、情報を入力
或いは出力する複数個のビット線と、そしてそれぞれ上
側ゲート、ソース、ドレイン、そのドレインに連結され
て上側ゲートに印加される信号の少なくとも一部分を誘
起させる下側ゲートとを有する複数個のセルとから構成
され、前記各セルの上側ゲートは対応する１つのワード
線に連結されて、各セルのソースは対応する１つのビッ
ト線に連結されることを特徴とする。
【００１７】
【発明の実施の形態】以下、添付図面を参照して本発明
のメモリセル、メモリ装置及びその製造方法に関して詳
細に説明する。本発明のメモリ装置はキャパシタを使用
せず、１つのトランジスタだけを使用して単位セルを構
成することを特徴とする。図２（ａ）、（ｂ）は本発明
のＤＲＡＭセルの回路図である。本発明のメモリセルは
第１ゲート２３ａと第２ゲート２３ｂを有するアクセス
トランジスタで構成されている。アクセストランジスタ
は、ソース電極２４ａ及びドレイン電極２４ｂを備えて
いる。第１、２ゲート２３ａ、２３ｂのいずれか１つは
ワード線２２に連結される。そして他の１つは、ビット
線２１に連結されてないソース又はドレインに接続され
ている。前記第１ゲート２３ａと第２ゲート２３ｂは互
いに分離されている。前記のような構成を有する複数個
のセルから成る本発明のメモリ装置は第１、２ゲート２
３ａ、２３ｂのいずれがワード線２２に連結されるかに
よりその回路構成を区分できる。
【００１８】本発明の第１、２実施形態は、図面上上側
に構成される第１ゲート２３ａをワード線２２に連結し
たものであり、第３、４実施形態は下側に構成される第
２ゲート２３ｂをワード線２２に連結したものである。
【００１９】先ず、本発明の第１実施形態による回路構
成を説明する。図３は第１実施形態のＤＲＡＭ装置の回
路図である。第１ゲート２３ａと第２ゲート２３ｂを有
するアクセストランジスタと、第１ゲート２３ａに連結
されるワード線２２と、アクセストランジスタのソース
電極２４ａに連結されるビット線２１とから構成されて
いる。ビット線２１に連結されていない他の１つの電
極、即ちドレイン電極２４ｂは第２ゲート２３ｂに連結
される。そしてビット線２１は図示しないセンスアンプ
の入力端の１つの端子に連結されている。センスアンプ
の他の１つの端子は基準電圧に連結される。
【００２０】前記のような構成を有するメモリ装置の書
込み及び読取り動作は下記の通りである。先ず、情報の
書込み動作は次の通りである。ワード線２２を介してト
ランジスタの第１ゲート２３ａに電圧を印加して第２ゲ
ート２３ｂに動作電圧を誘起させ、トランジスタを動作
状態にする。このとき、ビット線２１からソース／ドレ
イン通路を介して第２ゲート２３ｂに情報を格納する。
情報が格納されると、ワード線２２を介して再び第１ゲ
ート２３ａに他の電圧を印加するか、或いは書込み電圧
を維持してセルトランジスタが動作しないようにする。
かくして、第２ゲート２３ｂに格納された情報を残留さ
せることができる。
【００２１】一方、格納された情報の読取り動作は次の
通りである。ワード線２２を介して第１ゲート２３ａに
読取り電圧を印加して第２ゲート２３ｂに電圧を誘起さ
せてトランジスタが動作状態になるようにしてソース／
ドレインを介してビット線２１に情報を転送する。前記
のビット線２１に転送される信号情報に基づいて変動さ
れたビット線２１電圧とダミーセルに表れる基準電圧を
比較し、増幅して第２ゲート２３ｂに格納された情報の
状態を把握する。
【００２２】前記のような回路構成を有する本発明の第
１実施形態によるメモリ装置に関して説明すると下記の
通りである。図４は本発明の第１実施形態によるＤＲＡ
Ｍ装置のレイアウト図及び構造断面図である。Ｐ型半導
体基板３０の素子隔離領域にフィールド酸化膜３１を形
成する。フィールド酸化膜３１により定められた半導体
基板３０の活性領域に第１、２不純物拡散領域３２ａ、
３２ｂ形成されている。第１、第２不純物拡散領域３２
ａと３２ｂの間のチャンネル領域上にゲート絶縁膜３３
が形成されている。第２ゲート３４ｂが第１不純物拡散
領域３２ａに接触させて形成されており、その上に誘電
体層３５が形成され、さらにその上に第１ゲート３４ａ
が形成されている。第１ゲート３４ａの上には第１層間
絶縁膜３６が設けられ、それにワード線２２を第１ゲー
トに連結するためのコンタクト孔２６が形成されてい
る。前記ワード線２２を含む全面に第２層間絶縁膜３７
が形成されている。その第２層間絶縁膜３７の上にビッ
ト線２１が配置されるが、そのビット線２１は第１、２
ゲート３４ａ、３４ｂから絶縁されて形成されるビット
線コンタクト孔−２.５ を介して第２不純物拡散領域３
２ｂに接触されている。
【００２３】前記のような構成を有する本発明の第１実
施形態のメモリ装置の製造方法は下記の通りである。図
５、図６は本発明の第１実施形態のＤＲＡＭ装置の製造
方法を示す工程断面図である。先ず、図５（ａ）に示す
ように、パッド酸化膜と窒化膜とで構成された酸化防止
マスクを用いた酸素雰囲気における熱処理工程で半導体
基板３０の素子隔離領域にフィールド酸化膜３１を形成
して活性領域を決める。半導体基板３０の活性領域の上
にゲート絶縁膜３３を形成する。フィールド酸化膜３１
に隣接したゲート絶縁膜３３を選択的に除去して、第２
ゲート接続孔２７を形成する。
【００２４】次いで、図５（ｂ）に示すように、前記第
２ゲート接続孔２７が形成された半導体基板３０に反対
導電型の不純物イオンを注入して第１不純物拡散領域３
２ａを形成し、前記第１不純物拡散領域３２ａを含む全
面に第２ゲート３４ｂを形成するための第１ポリシリコ
ン層２８ａを形成し、第１ポリシリコン層２８ａ上に一
定の厚さの誘電体層３５を形成する。第１ポリシリコン
層２８ａは前記第１不純物拡散領域３２ａに接触され
る。誘電体層３５は、第１ゲート３４ａに任意の電圧Ｖ
１を印加したとき第２ゲート３４ｂに０．１Ｖ１以上が
誘起されるようにその厚さと誘電率（３.０ 以上）を決
定して５０〜１０００オングストロームの厚さを有する
シリコン酸化膜を使用して形成する。そして誘電体層３
５上に第１ゲート３４ａを形成するための第２ポリシリ
コン層２８ｂを形成する。
【００２５ 】次いで、図５（ｃ）に示すように、第２
ポリシリコン層２８ｂ、誘電体層３５、第１ポリシリコ
ン層２８ａを選択的にエッチングして、互いに分離され
て積層された第１、２ゲート３４ａ、３４ｂを形成す
る。
【００２６】そして図６（ｄ）に示すように、全面に第
１層間絶縁膜３６を形成して選択的にエッチングしてワ
ード線接続孔２６を形成する。
【００２７】次いで、図６（ｅ）に示すように、前記ワ
ード線接続孔２６を含む全面に導電性物質を堆積してパ
ターニングしてワード線２２を形成する。そして前記ワ
ード線２２を含む全面に第２層間絶縁膜３７を形成した
後、セルとセルの分離領域の第２層間絶縁膜３７と第１
層間絶縁膜３６を選択的に除去してビット線接続孔−
２.５ を形成する。続いて、前記ビット線接続孔−２.
５ が形成された半導体基板３０に不純物イオンを注入
して第２不純物拡散領域３２ｂを形成する。前記ビット
線接続孔−２.５ を含む全面に導電性物質を堆積してパ
ターニングしてビット線２１を形成する。
【００２８】本発明の第１実施形態による他のメモリ装
置に関して説明すると下記の通りである。図７（ａ），
（ｂ）は本発明の第２実施形態によるＤＲＡＭ装置のレ
イアウト図及び構造断面図である。なお、第２実施形態
の回路構成は第１実施形態と同じである。本発明の第２
実施形態によるメモリ装置は、下側の第２ゲート３４ｂ
と第１不純物拡散領域３２ａのコンタクト層が分離して
形成されている。左記の例と同じように、Ｐ型半導体基
板３０の素子隔離領域にフィールド酸化膜３１が形成さ
れ、半導体基板３０の活性領域に第１、２不純物拡散領
域３２ａ、３２ｂが形成される。第１、２不純物拡散領
域３２ａ、３２ｂが形成された間のチャンネル領域上に
ゲート絶縁膜３３が形成され、ゲート絶縁膜３３上に第
２ゲート３４ｂが形成されている。第１不純物拡散領域
３２ａと第２ゲート３４ｂとに接触するようにして不純
物拡散領域コンタクト層３８が形成されている。この不
純物拡散領域コンタクト層３８上に誘電体層３５が形成
され、その上に第１ゲート３４ａが形成されている。第
１ゲート３４ａの上にワード線コンタクト孔２６を有す
る第１層間絶縁膜３６が形成されている。ワード線２２
が、前記ワード線コンタクト孔２６を介して第１ゲート
３４ａに接続されて形成され、その記ワード線２２を含
む全面に第２層間絶縁膜３７が形成されている。ビット
線２１が、前記ワード線２２を含む第１、２ゲート３４
ａ、３４ｂに絶縁されて形成されるビット線コンタクト
孔−２.５ を介して第２不純物拡散領域３２ｂに接触さ
れて形成される。
【００２９】前記のような本発明の第２実施形態による
ＤＲＡＭ装置の製造方法は下記の通りである。図８、９
は本発明の第２実施形態によるＤＲＡＭ装置の他の製造
方法を示す工程断面図である。先ず、第８（ａ）に示す
ように、パッド酸化膜と窒化膜とで構成された酸化防止
マスクを用いた酸素雰囲気における熱処理工程で半導体
基板３０の素子隔離領域にフィールド酸化膜３１を形成
して活性領域を定め、活性領域の半導体基板３０上にゲ
ート絶縁膜３３を形成する。ゲート絶縁膜３３上に第１
ポリシリコン層２８ａを形成してパターニングして第２
ゲート３４ｂを形成した後、前記第２ゲート３４ｂをマ
スクとして、ｎ-ＭＯＳの場合にはＰ、Ａｓを、ｐ-ＭＯ
Ｓの場合にはＢ、Ｓｂ等のイオンを注入して熱処理して
第１、２不純物拡散領域３２ａ、３２ｂを形成する。
【００３０】次いで、図８（ｂ）に示すように、第１不
純物拡散領域３２ａ以外の全面に第２ゲート３４ｂより
厚い酸化膜３９を形成する。
【００３１】そして図８（ｃ）に示すように、前記第１
不純物拡散領域３２ａに接触されるように第２ゲート３
４ｂ上に低圧ＣＶＤ等で不純物拡散領域コンタクト層３
８を形成する。この際、前記不純物拡散領域コンタクト
層３８は前記酸化膜３９と同一の高さに形成される。勿
論、フィールド酸化膜３１の上側では不純物拡散領域コ
ンタクト層３８の高さが異なる。次いで、不純物拡散領
域コンタクト層３８上に一定の厚さの誘電体層３５を形
成し、誘電体層３５上に第１ゲート３４ａを形成するた
めの第２ポリシリコン層を形成する。このとき、誘電体
層３５は第１ゲート３４ａに任意の電圧Ｖ１を印加した
とき第２ゲート３４ｂに０．１Ｖ１以上が誘起されるよ
うにその厚さと誘電率（３.０ ）を決定して５０〜１０
００オングストロームの厚さを有するシリコン酸化膜を
使用して形成する。次いで、前記第２ポリシリコン層、
誘電体層３５、不純物拡散領域コンタクト層３８を選択
的にエッチングして互いに分離して積層される第１、２
ゲート３４ａ、３４ｂを形成する。
【００３２】そして図９（ｄ）に示すように、全面に第
１層間絶縁膜３６を形成して、選択的にエッチングして
ワード線接続孔２６を形成する。
【００３３】次いで、図９（ｅ）に示すように、前記ワ
ード線接続孔２６を含む全面に導電性物質を堆積してパ
ターニングしてワード線２２を形成する。そして前記ワ
ード線２２を含む全面に第２層間絶縁膜３７を形成した
後、セルとセルとの分離領域の第２層間絶縁膜３７、第
１層間絶縁膜３６、酸化膜３９を選択的に除去してビッ
ト線接続孔−２.５ を形成する。次いで、ビット線接続
孔−２.５ を含む全面に導電性物質を堆積してパターニ
ングしてビット線２１を形成する。
【００３４】以下、前記の本発明の第１実施形態による
メモリ装置の書込みと読取り、及びリフレッシュ動作を
説明する。本発明の第１実施形態によるメモリ装置の書
込みと読取り、及びリフレッシュ動作はスタンドバイ状
態でビット線、ワード線に印加される電圧の状態に応じ
て２つの動作方法がある。
【００３５】先ず、本発明の第１実施形態によるメモリ
装置の一動作ステップについて説明する。 図１０、１
１、１２は本発明の第１実施形態によるＤＲＡＭ装置の
一動作過程を示す説明図である。基本的にスタンドバイ
状態では基板を基底電圧（ＶＧ）又は低電圧（ＶＬ）状
態に置き、ワード線２２に基底電圧又は低電圧を印加す
しておく。従って、セルトランジスタはｏｆｆ状態にな
って、ドレイン電極２４ｂがビット線２１から切り離さ
れた状態にある。パンチスルー電圧は５Ｖと見る。
【００３６】先ず、書込み動作について図１０を参考に
して説明する。ロジック値‘１’の書込み動作は次の通
りである。ビット線２１に高電圧（ＶＨ、ここでは５
Ｖ）を印加し、かつワード線２２を選択して書込み電圧
（セルトランジスタを動作させるためのしきい電圧以上
の電圧で、本実施形態では２.５ Ｖ ）を第１ゲート２
３ａに印加する。その結果、第２ゲート２３ｂとこれに
連結されたドレイン電極２４ｂには静電結合により高い
電圧（ＶＨ）が誘起される。セルトランジスタはｏｆｆ
状態を維持する。この状態でワード線２２に印加した電
圧を基底電圧（ここでは０Ｖ）に低下させええると第２
ゲート２３ｂに連結されたドレイン電極２４ｂの電子ポ
テンシャルも静電結合により基底電圧に下がるので、ト
ランジスタのソース電極２４ａとドレイン電極２４ｂと
の間の電圧が５Ｖに増加してパンチスルーが生ずるよう
になる。従って、ドレイン電極２４ｂの電子ポテンシャ
ルエネルギー（−ｑＶＧ）がビット線２１の電子ポテン
シャルエネルギー（−ｑＶＨ）より高くなるので、電子
が第２ゲート２３ｂからビット線２１の方に流れるよう
になり、電子が流れてしまうと再びドレイン電極２４ｂ
の電圧が高電圧５Ｖに上昇する。
【００３７】前記のように、ドレイン電極２４ｂの電圧
が上昇すると、ビット線２１の電子ポテンシャルがドレ
イン電極２４ｂの電子ポテンシャルと等しくなるので、
平衡状態になって、それ以上の電荷の移動が発生せず、
キャパシタの両端にはＶＨ電圧に当該する電荷が蓄積さ
れる。以後、ワード線２２の電圧を基底電圧に維持した
状態でビット線２１の電圧をＶＨ／２に下げるとセルト
ランジスタがｏｎ状態になってドレイン電極２４ｂのポ
テンシャルエネルギー（−ｑＶＨ）がビット線２１の電
子ポテンシャルエネルギー（−ｑＶＨ／２）より低くな
ってビット線２１から第２ゲート２３ｂに電子が流れ込
むようになる。
【００３８】前記のように、第２ゲート２３ｂに電子が
流れ込むと第２ゲート２３ｂの電圧がＶＨ／２に下がっ
てビット線２１の電子ポテンシャルエネルギーとドレイ
ン電極２４ｂの電子ポテンシャルエネルギーとが等しく
なる。
【００３９】前記のように、ポテンシャルエネルギーが
等しくなって平衡状態になると、それ以上の電荷移動が
生ぜずセルトランジスタはｏｆｆ状態になる。この際、
キャパシタには−ＶＨ／２に当該する情報が格納され
る。この情報は次の読取り動作が行われるときまで残留
する。
【００４０】次にロジック値‘０’の書込み動作を説明
する。ビット線２１に基底電圧又は低電圧（ＶＬ）を印
加し、ワード線２２を選択して高い電圧（ＶＨ：トラン
ジスタを動作させるためのしきい電圧以上の電圧で、本
発明の第１実施形態による第１動作では２.５ Ｖ）を第
１ゲート２３ａに印加すると、第２ゲート２３ｂとこれ
に連結されたドレイン電極２４ｂには静電結合により高
い電圧（ＶＨ）が誘起されてセルトランジスタはｏｆｆ
状態に維持される。ここで、ワード線２２に印加した電
圧を基底電圧（０Ｖ）に低下させると第２ゲート２３ｂ
に連結されたドレイン電極２４ｂの電子ポテンシャルも
静電結合により基底電圧に下がる。前記のように、ドレ
イン電極２４ｂの電子ポテンシャルが基底電圧に下がる
とセルトランジスタの第２ゲート２３ｂの電圧よりソー
ス電極２４ａ又はドレイン電極２４ｂの電圧が等しいか
又は高い状態になってセルトランジスタはｏｆｆ状態に
維持される。即ち、ソース電極２４ａとドレイン電極２
４ｂとの間の通路が閉じられる。このとき、ワード線２
２に印加される電圧を基底電圧（０Ｖ）に下げると第２
ゲート２３ｂに連結されたドレイン電極２４ｂの電子ポ
テンシャルも静電結合により基底電圧に下がるので、セ
ルトランジスタはｏｆｆ状態が維持される。前記のよう
に、セルトランジスタがｏｆｆ状態を維持するとキャパ
シタには０Ｖに当該する情報が格納された状態に維持さ
れて次の読取り動作が行われるときまで残留する。
【００４１】そして読取り動作に関して図１１を参考し
て説明する。先ず、ロジック値‘１’の読取り動作は次
の通りである。ビット線２１をプリチャージさせて基準
電圧（ＶＨ／２、ここでは２.５ Ｖ）を印加する。ワー
ド線２２を選択し、０Ｖとされているスタンドバイ状態
で読取り電圧（ＶＨ′：ここではトランジスタを動作さ
せるのに必要であるしきい電圧以上の電圧で、本発明の
第１実施形態による第１動作では２.５ Ｖ）を第１ゲー
ト２３ａに印加する。
【００４２】第２ゲート２３ｂにロジック値‘１’に当
該する情報が格納されている場合には第２ゲート２３ｂ
とこれに連結されたドレイン電極２４ｂには静電結合に
より高い電圧（ＶＨ／２＋ＶＨ′：ここでは５Ｖ）が誘
起されてソース電圧（ＶＨ／２）より高くなるのでセル
トランジスタがｏｎ状態になる。前記のように、セルト
ランジスタがｏｎ状態になると、ビット線２１のポテン
シャルエネルギー（−ｑＶＨ／２）がドレイン電極２４
ｂの電子ポテンシャルエネルギー（−ｑ（ＶＨ／２＋Ｖ
Ｈ′）より高くなる。したがって、電子がビット線２１
からドレイン電極２４ｂの方向に流れ込むようになり、
電子が流れる間ビット線２１はＶＨ′に当該する電荷カ
ップリングを受けるようになる。又、ドレイン電極２４
ｂの電圧がＶＨ／２に下降してビット線２１の電子ポテ
ンシャルとドレイン電極２４ｂの電子ポテンシャル（Ｖ
Ｈ／２）とが等しくなる。このようにして、平衡状態が
維持されるとそれ以上の電荷の移動が発生せず、セルト
ランジスタはｏｆｆ状態になり、キャパシタにはＶＨ′
−ＶＨ／２の電圧に当該する情報が蓄積された状態にな
る。以後、ワード線２２の電圧を基底電圧（ＶＧ）に下
げると静電結合により第２ゲート２３ｂ、即ち、ドレイ
ン電極２４ｂの電圧はＶＨ／２−ＶＨ′（ここでは０
Ｖ）に減少するようになり、セルトランジスタはｏｆｆ
状態を維持する。
【００４３】ロジック値‘０’の読取り動作は次の通り
である。第２ゲート２３ｂにロジック値‘０’に当該す
る情報が格納されている場合にはビット線２１をプリチ
ャージさせて基準電圧（ＶＨ／２、ここでは２.５ Ｖ）
を印加する。ワード線２２を選択してそのワード線２１
を介して読取り電圧（ＶＨ′：ここでＶＨはセルトラン
ジスタを動作させるのに必要なしきい電圧以上の電圧
で、実施形態では２.５ Ｖ）を第１ゲート２３ｂに印加
する。
【００４４】前記のように、第１ゲート２３ａに読取り
電圧を印加すると第２ゲート２３ｂとこれに連結された
ドレイン電極２４ｂには静電結合により高い電圧（Ｖ
Ｈ′）が誘起されてセルトランジスタはｏｆｆ状態に維
持される。
【００４５】ここで、ワード線２２に印加した電圧を基
底電圧（ここでは０Ｖ）に下げると第２ゲート２３ｂに
連結されたドレイン電極２４ｂの電子ポテンシャルも静
電結合により基底電圧に下がるので、セルトランジスタ
の第２ゲート２３ｂの電圧よりソース電極２４ａやドレ
イン電極２４ｂの電圧が等しいか又は高い状態になって
セルトランジスタはｏｆｆ状態に維持され、ソース電極
２４ａとドレイン電極２４ｂとの間の通路が閉される。
即ち、キャパシタには０Ｖに当該する情報が格納された
状態に維持される。この情報は次の書込み或いはリフレ
ッシュ動作が行われるまで残留するようになる。
【００４６】次に、リフレッシュ動作に関して図１２を
参考して説明する。ＤＲＡＭセルは周期的にリフレッシ
ュされないと格納されたデータを無くす。本発明のＤＲ
ＡＭセルのリフレッシュ動作は基本的にメモリセルに２
進コード化された情報を書き込む過程と殆ど同一であ
る。維持状態では基板を基底電圧（ＶＧ）又は低電圧
（ＶＬ）状態に置いてワード線２２には基底電圧や低電
圧を印加した状態を維持する。このような状態ではセル
トランジスタはｏｆｆ状態であり、ドレイン電極２４ｂ
はビット線２１と電気的に切り離された状態である。
【００４７】この時のパンチスルー電圧を５Ｖとしてロ
ジック値‘１’又は‘０’が格納されたセルを読取りた
後、再びロジック値‘１’を書き込む場合の動作に関し
て説明する。先ず、ビット線２１に高電圧（ＶＨ＝５
Ｖ）を印加した後に書込み動作のためにワード線２２を
選択して書込み電圧（ＶＨ′：セルトランジスタを動作
させるのに必要なしきい電圧以上の電圧で、ここでは
２.５ Ｖ）を第１ゲート２３ａに印可すると第２ゲート
２３ｂとこれに連結されたドレイン電極２４ｂには静電
結合により高い電圧（ＶＨ′）が誘起される。
【００４８】即ち、セルトランジスタはｏｆｆ状態を維
持する。ここで、ワード線２２に印加した電圧を基底電
圧（０Ｖ）に下げると第２ゲート２３ｂに連結されたド
レイン電極２４ｂの電子ポテンシャルも静電結合により
基底電圧に下がる。このように、ドレイン電極２４ｂの
電子ポテンシャルが下がるとセルトランジスタのソース
電極２４ａとドレイン電極２４ｂとの間の電圧がＶＨ
（５Ｖ）に増加してパンチスルーが生ずるようになる。
従ってドレイン電極２４ｂの電子ポテンシャルエネルギ
ー（−ｑＶＧ）がビット線２１の電子ポテンシャルエネ
ルギー（−ｑＶＨ）より高くなるので電子が第２ゲート
２３ｂからビット線２１の方に流れて、再びドレイン電
極２４ｂの電圧が上昇する。ドレイン電極２４ｂの電圧
が上昇するとビット線２１の電子ポテンシャルがドレイ
ン電極２４ｂの電子ポテンシャルと等しくなるので平衡
状態になって、それ以上の電荷の移動が発生しなくな
り、キャパシタの両端には−ＶＨ電圧に当該する電荷が
蓄積される。
【００４９】ワード線２２の電圧を基底電圧に維持した
状態でビット線２１の電圧をＶＨ／２に下げると、トラ
ンジスタがｏｎ状態になって、今度にはドレイン電極２
４ｂのポテンシャルエネルギー（−ｑＶＨ）がビット線
２１の電子ポテンシャルエネルギー（−ｑＶＨ／２）よ
り低くなる。ゆえに、ビット線２１から第２ゲート２３
ｂに電子が流れ込む。第２ゲート２３ｂの電圧がＶＨ／
２に下がってビット線２１の電子ポテンシャルエネルギ
ーとドレイン電極２４ｂの電子ポテンシャルエネルギー
とが等しくなると平衡状態になり、それ以上の電荷移動
が生ぜずセルトランジスタはｏｆｆ状態になる。この
際、キャパシタには−ＶＨ／２に当該する情報が格納さ
れた状態になる。前記の格納された情報は次の読取り動
作が行われるときまで残留するようになる。
【００５０】パンチスルー電圧を５Ｖとして、ロジック
値‘１’又は‘０’が格納されたセルを読取り動作をし
た後、再度ロジック値‘０’を書き込む場合の動作を説
明する。ビット線２１に高電圧（ＶＨ：ここでは５Ｖ）
を印加した後、書込み動作のためにワード線２２を選択
して書込み電圧（ＶＨ’：セルトランジスタを動作させ
るのに必要なしきい電圧以上の電圧で、ここでは２.５
Ｖ）を第１ゲート２３ａに印加する。第２ゲート２３ｂ
とこれに連結されたドレイン電極２４ｂには静電結合に
より書込み電圧になるので、セルトランジスタの第２ゲ
ート２３ｂの電圧よりソース電極２４ａとドレイン電極
２４ｂの電圧が等しいか或いは高い状態になってセルト
ランジスタはｏｆｆ状態に維持される。
【００５１】即ち、ソース電極２４ａとドレイン電極２
４ｂとの間の通路が閉じている。ここで、ワード線２２
に印加した電圧を基底電圧（ここでは０Ｖ）に下げると
第２ゲート２３ｂに連結されたドレイン電極２４ｂの電
子ポテンシャルも静電結合により基底電圧に下がる。即
ち、セルトランジスタは続いてｏｆｆ状態に維持されて
キャパシタには０Ｖに当該する情報が格納された状態に
維持される。前記の格納された情報は次の読取り動作が
行われるときまで残留するようになる。
【００５２】前記のように書込み動作に応じて第２ゲー
ト２３ｂにロジック値‘１’と‘０’に当該する情報を
格納することができ、読み込み動作に応じて格納された
情報を読み出すようにすることができる。即ち、図１１
の読取りサイクル動作過程に示すように、ロジック値
‘１’の時ビット線２１にＶＨ（ここでは２.５ Ｖ）に
当該する電荷変動が生じ、ロジック値‘０’の時には変
動を生じないので、この差によって格納された情報を識
別できる。
【００５３】図１３、１４、１５は本発明の第２実施形
態によるＤＲＡＭ装置の動作過程を示す説明図で、前述
した第１実施形態の動作とは次のような差を有する。書
込みサイクルでは、図１３に示すように、ワード線２２
をＶＨ／２にプリチャージする。さらにセルトランジス
タでパンチスルーを生ずるときワード線２２の電圧をＶ
Ｈから基底電圧に下げてパンチスルーが生ずるように誘
導して再びＶＨ／２に引き上げることによりビット線電
圧がＶＨの時にはキャパシタに−ＶＨ／２に当該する情
報を格納して、ビット線２１の電圧がＶＨ／２の時には
０Ｖに当該する情報を格納する。
【００５４】また、読取りサイクルでは、図１４に示す
ように、ビット線２１電圧をＶＨ（ここでは５Ｖ）にプ
リチャージした状態で、ワード線２２電圧をプリチャー
ジされたＶＨ／２からＶＨに引き上げてビット線２１に
電圧変動を生じた後、再びＶＨ／２に下げてホールドさ
せる。
【００５５】最後に、リフレッシュサイクルでは、図１
５に示すように、本発明のＤＲＡＭセルの書込みサイク
ル動作を示す図１３における動作と同一である。
【００５６】以下、本発明の第３実施形態によるメモリ
装置に関して説明する。本発明の第３実施形態によるメ
モリ装置の回路構成を図１６に示す。本発明のメモリ装
置の第３実施形態による回路構成は、第１ゲート２３ａ
と第２ゲート２３ｂを有するアクセストランジスタと、
前記第２ゲート２３ｂに連結されるワード線２２と、前
記アクセストランジスタのソース電極２４ｂに連結され
るビット線２１とから構成される。ビット線２１に連結
されていないアクセストランジスタの他の１つの電極、
即ち、ドレイン電極２４ｂは前記第１ゲート２３ａに連
結される。ビット線２１は周知のようにセンスアンプの
入力端子に連結されている。
【００５７】前記のような構成を有する第２実施形態に
よるメモリ装置の書込み及び読取り動作は次の通りであ
る。先ず、情報の書込み動作は次の通りである。ワード
線２２を介してトランジスタの第２ゲート２３ｂに書込
み電圧を印加して、第１ゲート２３ａに動作電圧を誘起
させてセルトランジスタを動作状態とする。ビット線２
１からソース／ドレイン通路を利用して情報を第１ゲー
ト２３ａに格納する。情報が格納されると、ワード線２
２を介して再び第２ゲート２３ｂに他の電圧を印加する
か或いは書込み電圧を維持してセルトランジスタを動作
しないようにすることにより第１ゲート２３ａに格納さ
れた情報を残留させる。
【００５８】一方、格納された情報の読取り動作は次の
通りである。ワード線２２を介して第２ゲート２３ｂに
読取り電圧を印加して第１ゲート２３ａに電圧を誘起さ
せてトランジスタを動作状態とする。ソース／ドレイン
通路を介して情報がビット線２１に転送される。前記の
ビット線２１に転送される信号情報に基づいて変動した
ビット線２１電圧とダミーセルのビット線２１に表れる
基準電圧とを比較し、増幅して第１ゲート２３ａに格納
された情報の状態を把握する。
【００５９】前記のような回路構成を有する本発明の第
３実施形態によるメモり装置に関して説明すると次の通
りである。図１７は本発明の第３実施形態によるＤＲＡ
Ｍ装置のレイアウト図及び構造断面図である。先ず、Ｐ
型半導体基板３０の素子隔離領域に形成されるフィール
ド酸化膜３１により半導体基板３０に活性領域が定めら
れる。活性領域に第１、２不純物拡散領域３２ａ、３２
ｂが形成され、第１、２不純物拡散領域３２ａ、３２ｂ
の間のチャンネル領域にゲート絶縁膜３３が形成され
る。ゲート絶縁膜３３上に第２ゲート３４ｂが形成さ
れ、その上に誘電体膜３５が形成される。誘電体膜３５
上に第１ゲート３４ａが形成されるが、これは前記第１
不純物拡散領域３２ａと接触させられる。第１ゲート３
４ａの上側に第１層間絶縁膜３６が形成されている。そ
の上にワード線２２が第２ゲート３４ｂに接続されて形
成される。前記ワード線２２を含む全面に第２層間絶縁
膜３７が形成され、ワード線２２、第１、２ゲート３４
ａ、３４ｂと絶縁されて形成されたビット線コンタクト
孔２５を介して不純物拡散領域３２ｂに接触させられて
ビット線２１がワード線２２に垂直の方向に形成されて
いる。
【００６０】前記のような構成を有する本発明の第３実
施形態によるメモリ装置の製造方法を図１８、１９に基
づいて説明する。まず、図１８（ａ）に示すように、パ
ッド酸化膜と窒化膜とで構成された酸化防止マスクを利
用した酸素雰囲気における熱処理工程で半導体基板３０
の素子隔離領域にフィールド酸化膜３１を形成して活性
領域を定める。活性領域にゲート絶縁膜３３を形成す
る。
【００６１】次いで、（ｂ）に示すように、ゲート絶縁
膜３３を含む半導体基板３０の全面に第２ゲート３４ｂ
を形成するための第１ポリシリコン層２８ａ及び一定の
厚さの誘電体層３５を低圧ＣＶＤ法等で順次形成する。
誘電体層３５は第２ゲート３４ｂに任意の電圧Ｖ１を印
加したとき第１ゲート３４ａに０．１Ｖ１以上が誘起さ
れるようにその厚さと誘電率（３.０以上）を決定す
る。これは５０〜１０００オングストロームの厚さを有
するシリコン酸化膜を使用して形成する。そして誘電体
層３５上に第１ゲート３４ａを形成するための第２ポリ
シリコン層２８ｂを低圧ＣＶＤ法等で形成する。
【００６２】次いで、図１８（ｃ）に示すように、第２
ポリシリコン層２８ｂ、誘電体層３５、第１ポリシリコ
ン層２８ａを選択的にエッチングして第１ゲート接続孔
２９及び第２不純物拡散領域３２ｂを形成するためのコ
ンタクト孔を形成する。そして第１ゲート接続孔２９及
び第２不純物拡散領域３２ｂを形成するためのコンタク
ト孔を介してイオン注入及び熱処理を介する拡散工程で
第１、２不純物拡散領域３２ａ、３２ｂを形成する。こ
のとき、イオン注入工程はｎ-ＭＯＳの場合Ｐ、Ａｓ、
そしてｐ-ＭＯＳの場合にはＢ、Ｓｂ等のイオンを注入
する。
【００６３】そして、図１９（ｄ）に示すように、全面
に酸化膜層を形成して選択的にエッチバックして第１ゲ
ート接続孔２９及びコンタクト孔の側面に側壁酸化膜４
０を形成する。次いで、全面に第１ゲート３４ａを形成
するために第３ポリシリコン層を前記第１不純物拡散領
域３２ａに接触されるように形成する。この第３ポリシ
リコン層を第１ゲート接続孔２９を含む第２ゲート３４
ｂ上側にのみ残るように除去して第１ゲート３４ａを完
成する。次いで、前記１ゲート３４ａ及び第２不純物拡
散領域３２ｂを含む全面に第１層間絶縁膜３６を形成す
る。
【００６４】図１９（ｅ）に示すように、前記第１層間
絶縁膜３６に導電性物質を堆積してパターニングしてワ
ード線２２を形成する。このとき、このワード線２２は
図面に示されていないがセルブロックが形成されていな
い部分で第２ゲート３４ｂに接触される。さらに、前記
ワード線２２を含む全面に第２層間絶縁膜３７を形成し
た後、セルとセルとの分離領域の第２層間絶縁膜３７と
第１層間絶縁膜３６を選択的に除去してビット線接続孔
２５を形成する。次いで、前記ビット線接続孔２５を含
む全面に導電性物質を堆積してパターニングして第２不
純物拡散領域３２ｂに接触するようにビット線２１を形
成する。
【００６５】最後に、回路構成が第３実施形態と同じで
ある本発明の第４実施形態を説明する。図２０は本発明
の第２実施形態によるＤＲＡＭ装置の他のレイアウト図
及び構造断面図である。本発明の第４実施形態によるメ
モリ装置は、先ず、Ｐ型半導体基板３０の素子隔離領域
に形成されるフィールド酸化膜３１により定められた活
性領域に第１、２不純物拡散領域３２ａ、３２ｂが形成
されている。前記第１、２不純物拡散領域３２ａ、３２
ｂの間のチャンネル領域上にゲート絶縁膜３３が形成さ
れ、その上に第２ゲート３４ｂが形成されている。第２
ゲート３４ｂの上側に第２ゲート３４ｂに接触されて第
２ゲートコンタクト層４１が形成され、その上に誘電体
層３５が形成されている。誘電体層３５の上には第１ゲ
ート接続孔２９を介して第１不純物拡散領域３２ａに接
触された第１ゲート３４ａが設けられている。第１ゲー
ト３４ａの上側には第１層間絶縁膜３６が設けられてお
り、そこにはワード線コンタクト孔２６が形成されてい
る。ワード線２２がワード線コンタクト孔２６を介して
第２ゲート３４ｂに接続されて形成されている。第２層
間絶縁膜３７がワード線２２を含む全面に形成され、そ
の上に、ビット線２１が、ワード線２２、第１、２ゲー
ト３４ａ、３４ｂに絶縁されて形成されるビット線コン
タクト孔２５を介して第２不純物拡散領域３２ｂに接触
されて、ワード線２２に垂直の方向に形成されている。
【００６６】前記のような本発明の第２実施形態による
他のメモリ素子の製造方法を図２１、２２に基づいて説
明する。先ず、図２１（ａ）に示すように、パッド酸化
膜と窒化膜とで構成された酸化防止マスクを利用した酸
素雰囲気における熱処理工程で半導体基板３０の素子隔
離領域にフィールド酸化膜３１を形成して活性領域を定
め、その活性領域上にゲート絶縁膜３３を形成する。ゲ
ート絶縁膜３３上に第１ポリシリコン層を形成してパタ
ーニングして第２ゲート３４ｂを形成した後、前記第２
ゲート３４ｂをマスクとしてｎ-ＭＯＳの場合にはＰ、
Ａｓを、ｐ-ＭＯＳの場合にはＢ、Ｓｂなどのイオンを
注入して熱処理して第１、２不純物拡散領域３２ａ、３
２ｂを形成する。そして第１、２不純物拡散領域３２
ａ、３２ｂと第２ゲート３４ｂを含む全面に酸化膜３９
を形成する。
【００６７】次いで、図２１（ｂ）に示すように、前記
酸化膜３９を選択的にエッチングして第２ゲート３４ｂ
の一部を露出させる。
【００６８】そして図２１（ｃ）に示すように、前記第
１不純物拡散領域３２ａに接触されるように第２ゲート
３４ｂ上に低圧ＣＶＤ等で第２ゲートコンタクト層４１
を形成する。次いで、第２ゲートコンタクト層４１上に
一定の厚さの誘電体層３５を形成する。このとき、前記
の誘電体層３５は第２ゲート３４ｂに任意の電圧Ｖ１を
印加したとき第１ゲート３４ａに０．１Ｖ１以上が誘起
されるようにその厚さと誘電率（３.０以上）を決定す
る。５０〜１０００オングストロームの厚さを有するシ
リコン酸化膜を使用して形成する。
【００６９】そして図２２（ｄ）に示すように、前記第
１不純物拡散領域３２ａ上側の誘電体層３５、第２ゲー
トコンタクト層４１を選択的にエッチングして第１ゲー
ト接続孔２９を形成する。そして全面に酸化膜を堆積し
てエッチバックして前記第１ゲート接続孔２９の側面に
側壁酸化膜４０を形成する。次いで、前記第１ゲート接
続孔２９を含む全面に第２ポリシリコン層を形成した後
に、第２不純物拡散領域３２ｂ上側の第２ポリシリコン
層、誘電体層３５、第２ゲートコンタクト層４１を選択
的に除去する。
【００７０】そして、図１４（ｅ）に示すように、第２
不純物拡散領域３２ｂを含む全面に第１層間絶縁膜３６
を形成して選択的にエッチングしてワード線接続孔を形
成する。このワード線接続孔はセルブロックが形成され
ていない領域に形成されるので、図面には示されていな
い。ワード線接続孔を含む全面に導電性物質を堆積して
パターニングしてワード線２２を形成する。ワード線２
２を含む全面に第２層間絶縁膜３７を形成した後、セル
とセルとの分離領域の第２層間絶縁膜３７、第１層間絶
縁膜３６、酸化膜３９を選択的に除去してビット線接続
孔２５を形成する。次いで、前記ビット線接続孔２５を
含む全面に導電性物質を堆積してパターニングしてビッ
ト線２１を形成する。
【００７１】前記のような本発明の第３、４実施形態に
よるメモリ装置の書込みと読取り、リフレッシュ動作に
ついて説明すると下記の通りである。本発明の第３実施
形態によるメモリ装置の書込みと読取り、及びリフレッ
シュ動作はスタンドバイ状態でビット線、ワード線に印
加される電圧の状態に応じて２つの動作方法がある。先
ず、本発明の第３実施形態による単一トランジスタメモ
リ素子の一動作方法について説明する。図２３、２４は
本発明の第３実施形態によるＤＲＡＭ装置の一動作過程
を示す説明図である。基本的にスタンドバイ状態では基
板を基底電圧（ＶＧ）又は低電圧（ＶＬ）状態に置いて
ワード線２２には基底電圧や低電圧を印加した状態を維
持してセルトランジスタをｏｆｆ状態に保つ。したがっ
て、ドレイン電極２４ｂはビット線２１と電気的に断絶
された状態となっている。この際、セルトランジスタの
しきい電圧は０Ｖと仮定する。
【００７２】先ず、書込み動作について図２３を参考し
て説明する。ロジック値‘１’の書込み動作は次の通り
である。ビット線２１の高電圧（ＶＨ、ここでは２.５
Ｖ）を印加してワード線２２を選択して書込み電圧（セ
ルトランジスタを動作させるためのしきい電圧以上の電
圧で、本実施形態では２.５ Ｖ）を第２ゲート３４ｂに
印加する。第１ゲート３４ａとこれに連結されたドレイ
ン電極２４ｂには、静電結合により高い電圧（ＶＨ）が
誘起されてセルトランジスタはｏｆｆ状態を維持するよ
うになる。即ち、セルトランジスタの第２ゲート３４ｂ
の電圧よりソース電極２４ａやドレイン電極２４ｂの電
圧が等しいか又は高い状態になってセルトランジスタは
ｏｆｆ状態を維持するようになる。この際、キャパシタ
には０Ｖに当該する情報が格納される。前記の情報は次
の読取り動作が行われるときまで残留するようになる。
【００７３】そして、ロジック値‘０’の書込み動作は
次の通りである。ビット線２１に基底電圧又は低電圧
（ＶＬ）を印加し、ワード線２２を選択して高い電圧
（ＶＨ：トランジスタを動作させるためのしきい電圧以
上の電圧として本発明の第１実施形態による第１動作で
は２.５ Ｖ）を第２ゲート２３ｂに印加すると第１ゲー
ト２３ａとこれに連結されたドレイン電極２４ｂには静
電結合により高い電圧（ＶＨ）が誘起されてセルトラン
ジスタはｏｎ状態に変わる。
【００７４】ビット線２１の電子ポテンシャルエネルギ
ー（−ｑＶＧ＝０）がドレイン電極２４ｂの電子ポテン
シャルエネルギー（−ｑＶＨ）より高くなるので電子が
ビット線２１から第１ゲート２３ａ方向に流れ込むよう
になり、電子が移動されると再びドレイン電極２４ｂの
電圧が０Ｖに低くなる。
【００７５】前記のように、ドレイン電極２４ｂの電圧
が低くなるとビット線２１の電子ポテンシャルがドレイ
ン電極２４ｂの電子ポテンシャルと等しくなるので、平
衡状態になって、それ以上の電荷の移動が発生しない。
したがって、キャパシタの両端には正のＶＨ電圧に当該
する電荷が格納される。以後、ワード線２２の電圧をＶ
Ｈに維持するとセルトランジスタはｏｆｆ状態を続けて
維持して情報を維持するようになる。
【００７６】次に、読取り動作について図２４を参考し
て説明すると次の通りである。ビット線２１をプリチャ
ージさせて、プリチャージされたビット線にＶＨ（ここ
では２.５ Ｖ）又はＶＧ（０Ｖ）を印加する。ワード線
２２を選択して、選択されたワード線２２の電圧を０Ｖ
としたスタンドバイ状態で読取り電圧（ＶＧ：ここでは
０Ｖ）を第２ゲート２３ｂに印加する。この際、第１ゲ
ート２３ａにロジック値‘１’に当該する情報が格納さ
れている場合には、ビット線２１にＶＨが印加された状
態であるから、第２ゲート２３ｂの電圧に対して第１ゲ
ート２３ａとこれに連結されたドレイン電極２４ｂやソ
ース電極２４ａの電圧が等しい又は高い状態になってセ
ルトランジスタはｏｆｆ状態に維持される。前記のよう
に、セルトランジスタがｏｆｆになるとソース電極２４
ａとドレイン電極２４ｂとの間の通路が閉鎖されて、キ
ャパシタには０Ｖに当該する電荷が格納される。
【００７７】そして第１ゲート２３ａにロジック値
‘０’に当該する情報が格納されている場合には、ビッ
ト線２１にＶＧが印加された状態であるから、ワード線
２２の電圧がＶＨからＶＧに変わると、第１ゲート２３
ａとこれに連結されたドレイン電極２４ｂには静電結合
により低い電圧（ＶＧ−ＶＨ、ここでは−２.５ Ｖ）が
誘起されて第２ゲート２３ｂに対して電圧が低くなるの
で、セルトランジスタがｏｎ状態になり、ビット線２１
のポテンシャルエネルギー（−ｑＶＧ）がドレイン電極
２４ｂの電子ポテンシャルエネルギー（−ｑＶＧ＋ｑＶ
Ｈ）より低くなるので電子がドレイン電極２４ｂからビ
ット線２１の方向に流れるようになる。
【００７８】前記のように、電子が流れ込む間にビット
線２１はＶＧ−ＶＨに当該する電荷カップリングを受け
るようになる。これと共に再びドレイン電極２４ｂの電
圧がＶＨに上昇する。こうなると、ビット線２１の電子
ポテンシャルがドレイン電極２４ｂの電子ポテンシャル
（ＶＧ）と等しくなるので、平衡状態になって、それ以
上の電荷の移動が発生しないようになる。即ち、セルト
ランジスタがｏｆｆ状態になり、キャパシタには０Ｖに
当該する情報が格納された状態に戻る。前記のような情
報の格納状態は次の書込み又はリフレッシュ動作が起こ
るときまで維持される。そしてリフレッシュ動作は基本
的に書込み動作と一致する。
【００７９】前記のような本発明の第３実施形態による
メモリ装置の書込み及び読取り動作は第２ゲート２３ｂ
にロジック値‘１’と‘０’に当該する情報を格納で
き、格納された情報をロジック値‘０’の場合にのみ読
み出すことができるようにすることによりメモリ素子の
動作を行うようになる。
【００８０】即ち、読取りサイクル動作で分かれるよう
に、ロジック値‘０’の時、ビット線２１にＶＧ−ＶＨ
（ここでは−２.５ Ｖ）に当該する電荷変動を生じ、ロ
ジック値‘１’の時には変動を生じないので、この差に
より格納された情報を識別できるようになる。
【００８１】図２５、２６は本発明の第４実施形態によ
るＤＲＡＭ装置の他の動作過程を示す説明図で、図２
３、２４に示す同じように動作する。但し、書込みサイ
クルと読取りサイクルにおいてワード線２２とビット線
２１をＶＨ／２にプリチャージした状態で動作を初め、
且つ終えるようにすることが異なるだけである。ここに
おいて、ＶＨは５Ｖ、ＶＧは２.５ Ｖである。
【００８２】
【発明の効果】前記のような本発明のメモリ装置は次の
ような効果がある。第一に、情報の格納手段としてのキ
ャパシタを有しないので単位セルの面積を減少させて素
子の集積度を向上させることができる。第二に、キャパ
シタを構成するための３次元的な構造を必要とせず、電
導層の数が減少するので段差が小さくなる。したがっ
て、後工程における露光及びエッチング工程の適用性が
改善されて素子の収率を向上させることができる。第三
に、熱処理工程等の全体的な工程のステップ数を減少さ
せることができるので素子の製造原価の改善を期待でき
る。第四に、１つのセルトランジスタだけで単位セルを
構成するので、ビット線を金属配線で形成することも可
能であり、ワード線のゲートストラップ(Strap）を増加
させるか或いはワード線のプリチャージを適用すること
ができるので情報の伝達速度や信号対雑音比を向上させ
る効果がある。
【図面の簡単な説明】
【図１】 一般的なＤＲＡＭセルの回路図である。
【図２】 本発明のＤＲＡＭセルの回路図である。
【図３】 本発明の第１実施形態によるＤＲＡＭ装置の
回路図である。
【図４】 本発明の第１実施形態によるＤＲＡＭ装置の
レイアウト図及び構造断面図である。
【図５】 本発明の第１実施形態によるＤＲＡＭ装置の
製造方法を示す工程断面図である。
【図６】 本発明の第１実施形態によるＤＲＡＭ装置の
製造方法を示す工程断面図である。
【図７】 本発明の第２実施形態によるＤＲＡＭ装置の
他のレイアウト図及び構造断面図である。
【図８】 本発明の第２実施形態によるＤＲＡＭ装置の
製造方法を示す工程断面図である。
【図９】 本発明の第２実施形態によるＤＲＡＭ装置の
製造方法を示す工程断面図である。
【図１０】 本発明の第１実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１１】 本発明の第１実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１２】 本発明の第１実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１３】 本発明の第２実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１４】 本発明の第２実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１５】 本発明の第２実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図１６】 本発明の第３実施形態によるＤＲＡＭ装置
の回路図である。
【図１７】 本発明の第３実施形態によるＤＲＡＭ装置
のレイアウト図及び構造断面図である。
【図１８】 本発明の第３実施形態によるＤＲＡＭ装置
の製造方法を示す工程断面図である。
【図１９】 本発明の第３実施形態によるＤＲＡＭ装置
の製造方法を示す工程断面図である。
【図２０】 本発明の第４実施形態によるＤＲＡＭ装置
のレイアウト図及び構造断面図である。
【図２１】 本発明の第４実施形態によるＤＲＡＭ装置
の他の製造方法を示す工程断面図である。
【図２２】 本発明の第４実施形態によるＤＲＡＭ装置
の他の製造方法を示す工程断面図である。
【図２３】 本発明の第３実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図２４】 本発明の第３実施形態によるＤＲＡＭ装置
の一動作過程を示す説明図である。
【図２５】 本発明の第４実施形態によるＤＲＡＭ装置
の他の動作過程を示す説明図である。
【図２６】 本発明の第４実施形態によるＤＲＡＭ装置
の他の動作過程を示す説明図である。
【符号の説明】
２１：ビット線 ２２：ワード線 ２３ａ、３４ａ：第１ゲート ２３ｂ、３４
ｂ：第２ゲート ２４ａ：ソース電極 ２４ｂ：ドレイ
ン電極 ２５ ：ビット線接続孔 ２６：ワード
線接続孔 ２７：第２ゲート接続孔 ２８ａ：第１ポ
リシリコン層 ２８ｂ：第２ポリシリコン層 ２９：第１ゲー
ト接続孔 ３０：半導体基板 ３１：フィール
ド酸化膜 ３２ａ：第１不純物拡散領域 ３２ｂ：第２不
純物拡散領域 ３３：ゲート絶縁膜 ３５：誘電体層 ３６：第１層間絶縁膜 ３７：第２層間
絶縁膜 ３８：不純物拡散領域コンタクト層 ３９：酸化膜 ４０：側壁酸化膜 ４１：第２ゲー
トコンタクト層
フロントページの続き (56)参考文献 特開 昭60−25269（ＪＰ，Ａ) 特開 平６−29552（ＪＰ，Ａ) 特開 昭56−105667（ＪＰ，Ａ) 特開 昭58−56453（ＪＰ，Ａ) 特開 昭60−95964（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 ワード線に連結される第１ゲートと、ビット線に連結される ソースと、ドレインと、 前記ドレインと連結されて前記第１ゲートに印加される
    信号の少なくとも一部分が誘起される第２ゲートと、 前記ソースと前記ドレインとの間に形成されたチャンネ
    ルと、 を有することを特徴とするメモリセル。
  2. 【請求項２】 セル駆動信号を印加する複数個のワード
    線と、 情報を入力或いは出力するビット線と、 それぞれ上側ゲート、ソース、ドレイン、前記ソースと
    前記ドレインとの間に形成されたチャンネル、前記ドレ
    インに連結されて前記上側ゲートに印加される信号の少
    なくとも一部分が誘起される下側ゲートを含む複数個の
    セルとを有し、 前記各セルの上側ゲートは対応する１つのワード線に連
    結され、各セルのソースは対応する１つのビット線に連
    結されることを特徴とするメモリ装置。
  3. 【請求項３】 下側ゲートにロジック値‘１’に該当す
    る情報が格納されている場合には、ワード線に読取り電
    圧が印加されると情報がビット線に転送されることを特
    徴とする請求項２記載のメモリ装置。
  4. 【請求項４】 下側ゲートにロジック値‘０’に当該す
    る情報が格納されている場合には、ワード線に読取り電
    圧が印加されると下側ゲートとビット線が電気的に切り
    離されることを特徴とする請求項２記載のメモリ装置。
  5. 【請求項５】 半導体基板と、 前記半導体基板の素子隔離領域に形成されるフィールド
    酸化膜と、 前記フィールド酸化膜により決められた半導体基板の活
    性領域に形成される複数の第１不純物拡散領域と第２不
    純物拡散領域とであって、２個の第１不純物拡散領域と
    １個の第２不純物拡散領域とで２ビットのセルを形成す
    る第１不純物拡散領域と第２不純物拡散領域と、 前記それぞれの第１不純物拡散領域と第２不純物拡散領
    域の間のチャンネル領域上に形成されるゲート絶縁膜
    と、 前記それぞれの第１不純物拡散領域に接触されて形成さ
    れる第２ゲートと、 前記それぞれの第２ゲート上に形成される誘電体層と、 前記それぞれの誘電体層上に形成される第１ゲートと、 ワード線を前記第１ゲートに接触するためのワード線コ
    ンタクトホールを備えて第１ゲートの上に形成される第
    １層間絶縁膜と、 前記ワード線コンタクトホールを介して第１ゲートに接
    続されて形成されるワード線と、 前記ワード線を含む全面に形成される第２層間絶縁膜
    と、 前記ワード線を含む第１、第２ゲートから絶縁されて形
    成されるビット線コンタクトホールを介して第２不純物
    拡散領域に対応して接続されて形成されるビット線と、 を有することを特徴とするメモリ装置。
  6. 【請求項６】 誘電体層は第１ゲートに印加される電圧
    の１／１０以上が誘起される厚さと誘電率を有すること
    を特徴とする請求項５記載のメモリ装置。
  7. 【請求項７】 半導体基板にフィールド酸化膜を選択的
    に形成して活性領域を定める工程と、 前記活性領域表面にゲート絶縁膜を選択的に形成する工
    程と、 前記露出された活性領域に複数個の第１不純物拡散領域
    を形成して全面に第１ポリシリコン層を形成する工程
    と、 前記第１ポリシリコン層上に誘電体層と、第２ポリシリ
    コン層とを形成する工程と、 前記第２ポリシリコン層、誘電体層、第１ポリシリコン
    層、ゲート絶縁膜を選択的にエッチングして互いに分離
    して積層される第１、２ゲートを有する複数個のトラン
    ジスタを形成する工程と、 全面に第１層間絶縁膜を形成した後、導電性物質を堆積
    してパターニングして複数個のワード線を形成する工程
    と、 前記ワード線を含む全面に第２層間絶縁膜を形成した
    後、第２層間絶縁膜と第１層間絶縁膜を選択的に除去し
    て半導体基板を部分的に露出させる工程と、 前記露出された半導体基板の表面に複数個の第２不純物
    拡散領域を形成するとともに前記それぞれの第１不純物
    拡散領域と第２不純物拡散領域の間にチャンネル領域を
    形成し、前記第２不純物拡散領域に接続されるようにビ
    ット線を形成する工程と、 を有することを特徴とするメモリ装置の製造方法。
  8. 【請求項８】 半導体基板と、 前記半導体基板の素子隔離領域に形成されるフィールド
    酸化膜と、 前記フィールド酸化膜により決められた半導体基板の活
    性領域に形成される複数の第１不純物拡散領域と第２不
    純物拡散領域とであって、２個の第１不純物拡散領域と
    １個の第２不純物拡散領域とで２ビットのセルを形成す
    る第１不純物拡散領域と第２不純物拡散領域と、 前記それぞれの第１不純物拡散領域と第２不純物拡散領
    域の間のチャンネル領域上に形成されるゲート絶縁膜
    と、 前記それぞれのゲート絶縁膜上に形成される第２ゲート
    と、 前記それぞれの第１不純物拡散領域及び第２ゲートに接
    触されて形成される不純物拡散領域コンタクト層と、 前記それぞれの不純物拡散領域コンタクト層上に形成さ
    れる誘電体層と、 前記それぞれの誘電体層上に形成される第１ゲートと、 前記それぞれの第１ゲートの上側に形成される第１層間
    絶縁膜と、 前記それぞれの第１ゲートに接続されて形成されるワー
    ド線と、 前記それぞれのワード線を含む全面に形成される第２層
    間絶縁膜と、 前記それぞれの第２不純物拡散領域に接触されて形成さ
    れるビット線と、 を有することを特徴とするメモリ装置。
  9. 【請求項９】 半導体基板の素子隔離領域にフィールド
    酸化膜を形成して活性領域を定める工程と、 前記活性領域表面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１ポリシリコン層を形成し、そ
    れらをパターニングして、それらをマスクに不純物をイ
    オン注入して複数個の第１不純物拡散領域と第２不純物
    拡散領域であって、２個の第１不純物拡散領域と１個の
    第２不純物拡散領域とで２ビットのセルを形成する第１
    不純物拡散領域と第２不純物拡散領域を形成するととも
    に前記それぞれの第１不純物拡散領域と第２不純物拡散
    領域の間にチャンネル領域を形成する工程と、 前記第１不純物拡散領域を除いて全面に酸化膜を形成す
    る工程と、 前記第１不純物拡散領域及び前記パターニングされた第
    １ポリシリコン層に接触されるように不純物拡散領域コ
    ンタクト層を形成する工程と、 前記不純物拡散領域コンタクト層上に一定の厚さの誘電
    体層、第２ポリシリコン層を形成する工程と、 前記第２ポリシリコン層、誘電体層、不純物拡散領域コ
    ンタクト層を選択的にエッチングして互いに分離して積
    層される第１、２ゲートを有する複数個のトランジスタ
    を形成する工程と、 全面に第１層間絶縁膜を形成し、上側にワード線を形成
    する工程と、 前記ワード線を含む全面に第２層間絶縁膜を形成した
    後、前記ワード線に垂直である方向にビット線を形成す
    る工程と、 を有することを特徴とするメモリ装置の製造方法。
  10. 【請求項１０】 セル駆動信号を印加する複数個のワー
    ド線と、 情報を入力又は出力するビット線と、 下側ゲート、ソース、ドレイン、前記ソースと前記ドレ
    インとの間に形成されたチャンネル、前記ドレインに連
    結されて前記下側ゲートに印加される信号の少なくとも
    一部分が誘起される上側ゲートを含む複数個のセルとで
    構成されて、 前記各セルの下側ゲートは対応する１つのワード線に連
    結され、各セルのソースは対応する１つのビット線に連
    結されることを特徴とするメモリ装置。
  11. 【請求項１１】 半導体基板と、 前記半導体基板の素子隔離領域に形成されるフィールド
    酸化膜と、 前記フィールド酸化膜により定められた活性領域に形成
    される複数個の第１不純物領域と第２不純物拡散領域と
    であって、２個の第１不純物拡散領域と１個の第２不純
    物拡散領域とで２ビットのセルを形成する第１不純物拡
    散領域と第２不純物拡散領域と、 前記それぞれの第１不純物拡散領域と第２不純物拡散領
    域の間のチャンネル領域上に形成されるゲート絶縁膜
    と、 前記第１、２不純物拡散領域を以外の活性領域に形成さ
    れる複数個の第２ゲートと、 前記第２ゲート上に形成される誘電体膜と、 前記誘電体膜上に前記それぞれの第１不純物拡散領域に
    接触されて形成される第１ゲートと、 前記第１ゲートの上側に形成される第１層間絶縁膜と、 前記それぞれの第２ゲートに接続されて形成されるワー
    ド線と、 前記ワード線を含む全面に形成される第２層間絶縁膜
    と、 前記ワード線に垂直である方向にそれぞれの第２不純物
    拡散領域に接触されて形成される複数個のビット線とを
    有することを特徴とするメモリ装置。
  12. 【請求項１２】 半導体基板に選択的にフィールド酸化
    膜を形成して活性領域を定める工程と、 前記活性領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜を含む半導体基板の全面に第１ポリシ
    リコン層及び一定の厚さの誘電体層を順次に形成する工
    程と、 前記誘電体層上に第２ポリシリコン層を形成し、第２ポ
    リシリコン層、誘電体層、第１ポリシリコン層、ゲート
    絶縁膜を選択的にエッチングして基板を露出させる工程
    と、 前記露出された基板にイオン注入及び熱処理による拡散
    工程で複数個の第１不純物領域と第２不純物領域とであ
    って、２個の第１不純物拡散領域と１個の第２不純物拡
    散領域とで２ビットのセルを形成する第１不純物拡散領
    域と第２不純物拡散領域とを形成するとともに前記それ
    ぞれの第１不純物拡散領域と第２不純物拡散領域の間に
    チャンネル領域を形成する工程と、 全面に第３ポリシリコン層を前記第１不純物拡散領域に
    接触されるように形成する工程と、 前記第３ポリシリコン層を第１ゲート接続孔を含む第２
    ゲート上側のみに残るように除去して複数個の第１ゲー
    トを形成する工程と、 前記第１ゲート及び第２不純物拡散領域を含む全面に第
    １層間絶縁膜を形成した後、複数個のワード線を形成す
    る工程と、 前記ワード線を含む全面に第２層間絶縁膜を形成した
    後、複数個のビット線を形成する工程と、 を有することを特徴とするメモリ装置の製造方法。
  13. 【請求項１３】 半導体基板と、 前記半導体基板の素子隔離領域に形成されるフィールド
    酸化膜と、 前記フィールド酸化膜により定められた半導体基板の活
    性領域に形成される複数個の第１不純物領域と第２不純
    物領域とであって、２個の第１不純物拡散領域と１個の
    第２不純物拡散領域とで２ビットのセルを形成する第１
    不純物拡散領域と第２不純物拡散領域と、 前記それぞれの第１不純物拡散領域と第２不純物拡散領
    域の間のチャンネル領域上に形成されるゲート絶縁膜
    と、 前記ゲート絶縁膜上に形成される複数個の第２ゲート
    と、 前記第２ゲート上側に第２ゲートに接触させて形成され
    る第２ゲートコンタクト層と、 前記第２ゲートコンタクト上に形成される誘電体層と、 前記誘電体層上にそれぞれの第１不純物拡散領域に接触
    されて形成される複数個の第１ゲートと、 前記第１ゲート上側にワード線コンタクト孔を有して形
    成される第１層間絶縁膜と、 前記ワード線コンタクト孔を介してそれぞれの第２ゲー
    トに対応して接続されて形成される複数個のワード線
    と、 前記ワード線を含む全面に形成される第２層間絶縁膜
    と、 前記ワード線に垂直の方向に第２不純物拡散領域に接触
    させて形成される複数個のビット線とを有することを特
    徴とするメモリ装置。
  14. 【請求項１４】 半導体基板の素子隔離領域にフィール
    ド酸化膜を形成し、前記フィールド酸化膜により定めら
    れた活性領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１ポリシリコン層を形成してパ
    ターニングして複数個 の第２ゲートを形成した後、それをマスクとして第１、
    ２不純物拡散領であって、２個の第１不純物拡散領域と
    １個の第２不純物拡散領域とで２ビットのセルを形成す
    る第１、２不純物拡散領域を形成するとともに前記それ
    ぞれの第１不純物拡散領域と第２不純物拡散領域の間に
    チャンネル領域を形成する工程と、 前記第１、２不純物拡散領域及び第２ゲートを含む全面
    に酸化膜を形成して選択的にエッチングして第２ゲート
    の一部を露出させる工程と、 前記第１不純物拡散領域に接触されるように第２ゲート
    上に第２ゲートコンタクト層を形成する工程と、 前記第２ゲートコンタクト上に一定の厚さの誘電体層を
    形成して、前記誘電体層上にそれぞれの第１不純物拡散
    領域に連結されるように複数個の第１ゲートを形成する
    工程と、 全面に第１層間絶縁膜を形成した後、導電性物質を堆積
    してパターニングして複数個のワード線を形成する工程
    と、 前記ワード線を含む全面に第２層間絶縁膜を形成した
    後、導電性物質を堆積してパターニングして複数個のビ
    ット線を形成する工程とを有することを特徴とするメモ
    リ装置の製造方法。
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