JPS6319847A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6319847A JPS6319847A JP61163849A JP16384986A JPS6319847A JP S6319847 A JPS6319847 A JP S6319847A JP 61163849 A JP61163849 A JP 61163849A JP 16384986 A JP16384986 A JP 16384986A JP S6319847 A JPS6319847 A JP S6319847A
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に、ダイナミック
ランダムアクセスメモリ （ＤＲＡＭ）のメモリセル構
造に関するものである。
ランダムアクセスメモリ （ＤＲＡＭ）のメモリセル構
造に関するものである。
（従来の技術）
従来、この種のメモリセルは１つのスイッチングトラン
ジスタと１つのキャパシタを有し、このキャパシタに蓄
積した電荷をスイッチングトランジスタを介して出し入
れし記憶するものである。
ジスタと１つのキャパシタを有し、このキャパシタに蓄
積した電荷をスイッチングトランジスタを介して出し入
れし記憶するものである。
このような構成を実際の半導体素子で実現するためにシ
リコン基板−酸化膜−多結晶シリコン電極からなるキャ
パシタとＭＯ５型トランジスタとをウェハ表面に平面的
に形成する方法が用いられていた。しかし、素子の集積
度が向上するに従ってこのような配置ではもはや縮小が
限界に近づいている。そこで、第４図に示されるように
、キャパシタ部分をシリコン基板１に掘った溝２の中に
形成し、キャパシタの容量を確保しながらシリコンウェ
ハ上に占めるキャパシタの面積を小さくするという方法
が従業され、この方法に沿った各種のバリエーションの
研究開発が行われている。
リコン基板−酸化膜−多結晶シリコン電極からなるキャ
パシタとＭＯ５型トランジスタとをウェハ表面に平面的
に形成する方法が用いられていた。しかし、素子の集積
度が向上するに従ってこのような配置ではもはや縮小が
限界に近づいている。そこで、第４図に示されるように
、キャパシタ部分をシリコン基板１に掘った溝２の中に
形成し、キャパシタの容量を確保しながらシリコンウェ
ハ上に占めるキャパシタの面積を小さくするという方法
が従業され、この方法に沿った各種のバリエーションの
研究開発が行われている。
なお、第４図において、Ｃはキャパシタ部分、３はセル
プレート、４は多結晶シリコンワード線、５はＡｌビッ
ト線である。
プレート、４は多結晶シリコンワード線、５はＡｌビッ
ト線である。
一方、上記した方法とは別に、ゲインセルという考え方
が検討されている。これはメモリセルそのものに増幅機
能を持たせ、素子の微細化による記憶電荷量の減少を補
うというものである。
が検討されている。これはメモリセルそのものに増幅機
能を持たせ、素子の微細化による記憶電荷量の減少を補
うというものである。
この種の先行技術としてｒＥｘｔｅｎｄｅｄ Ａｂｓｔ
ｒａｃｔｓｏｆ ｔｈｅ １６ｔｈ （１９８４Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ） Ｃｏｎｆｅｒｅｎｃｅｏｎ
５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａ
ｔｅｒｉａｌｓ、Ｋｏｂｅ。
ｒａｃｔｓｏｆ ｔｈｅ １６ｔｈ （１９８４Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ） Ｃｏｎｆｅｒｅｎｃｅｏｎ
５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍａ
ｔｅｒｉａｌｓ、Ｋｏｂｅ。
１９８４、ＰＰ、２６５−２６８． Ｊに開示されたも
のがある。
のがある。
第５閏はそのゲインセルの平面図、第６図はその断面図
、第７図はその等価回路図である。
、第７図はその等価回路図である。
図中、１１はバルクセンストランジスタ、１２は多結晶
シリコントランジスタ、１３は書き込みワード線Ｖ工、
１４は読み出しワード線ＶＲＩ＋１．１５は書き込みビ
ット線Ｖｗｂ、 １６は読み出しビット線ｖＲｂ、νゎ
。は電源電圧線である。
シリコントランジスタ、１３は書き込みワード線Ｖ工、
１４は読み出しワード線ＶＲＩ＋１．１５は書き込みビ
ット線Ｖｗｂ、 １６は読み出しビット線ｖＲｂ、νゎ
。は電源電圧線である。
このゲインセルではキヤパシタンスＣＩ及びＣｔに記憶
電荷を蓄えバルクセンストランジスタＱ２のオン、オフ
によりデータの読み出しを行えるものであり、読み出し
電荷量は事実上無限大となる。しかしながら、この構造
では電荷蓄積領域にトランジスタＱ１が接続され、この
トランジスタＱ＋は多結晶シリコントランジスタであり
、リークが大きく記憶電荷が容易に失われたり、ワード
線とビット線共にそれぞれ書き込み用、読み出し用の２
本が必要である等の問題があった。
電荷を蓄えバルクセンストランジスタＱ２のオン、オフ
によりデータの読み出しを行えるものであり、読み出し
電荷量は事実上無限大となる。しかしながら、この構造
では電荷蓄積領域にトランジスタＱ１が接続され、この
トランジスタＱ＋は多結晶シリコントランジスタであり
、リークが大きく記憶電荷が容易に失われたり、ワード
線とビット線共にそれぞれ書き込み用、読み出し用の２
本が必要である等の問題があった。
（発明が解決しようとする問題点）
従って、上記の構成のゲインセルでは実際のデバイスに
適用することは困難であった。
適用することは困難であった。
本発明は、上記した多結晶シリコントランジスタのリー
ク電流による記憶保持特性上の問題と、ワード線、ビッ
ト線が計４本必要であるという問題点を除去し、華純な
構成で、しかも記憶保持特性上 とする。
ク電流による記憶保持特性上の問題と、ワード線、ビッ
ト線が計４本必要であるという問題点を除去し、華純な
構成で、しかも記憶保持特性上 とする。
（問題点を解決するための手段）
本発明は、ＤＲＡＭセルにおいて、ワード線をゲート電
極とするスイッチングトランジスタのドレイン領域に接
続された電極を薄い絶縁膜を介してワード線上に設け、
ワード線との間に容量を形成し、更に、上記電極をゲー
ト電極とした、上記スイッチングトランジスタとは逆の
特性を有するいわゆる絶縁膜上トランジスタ（ＳＯＩ
トランジスタ）を上記電橋上に設け、上記スイッチン
グトランジス夕のソース領域と上記Ｓｏｌ ）ランジス
タのソース領域とをビット線に接続する構造にし、上記
５０１トランジスタのドレイン領域はある一定の電ｒＡ
電圧に接続し、上記ワード線及び上記ビット線の電位を
制御することにより、増幅機能を有するＤＲＡＭのメモ
リセルを得るようにしたものである。
極とするスイッチングトランジスタのドレイン領域に接
続された電極を薄い絶縁膜を介してワード線上に設け、
ワード線との間に容量を形成し、更に、上記電極をゲー
ト電極とした、上記スイッチングトランジスタとは逆の
特性を有するいわゆる絶縁膜上トランジスタ（ＳＯＩ
トランジスタ）を上記電橋上に設け、上記スイッチン
グトランジス夕のソース領域と上記Ｓｏｌ ）ランジス
タのソース領域とをビット線に接続する構造にし、上記
５０１トランジスタのドレイン領域はある一定の電ｒＡ
電圧に接続し、上記ワード線及び上記ビット線の電位を
制御することにより、増幅機能を有するＤＲＡＭのメモ
リセルを得るようにしたものである。
（作用）
本発明によれば、上記のように構成し、メモリセルのス
イッチングトランジスタと電荷蓄積電極と、情報読み出
し用トランジスタとを重ね合わせる構造にしたので、よ
り少ない専有面積で増幅機能を有するメモリセルを得る
ことができる。また、スイッチングトランジスタと情報
読み出し用トランジスタの極性を逆にし、かつ、それぞ
れのトランジスタのゲート電極と電荷蓄積キャパシタと
を容量結合させる構造としたので、ワード線１本の信号
で情報の書き込み、読み出しが制御できる。
イッチングトランジスタと電荷蓄積電極と、情報読み出
し用トランジスタとを重ね合わせる構造にしたので、よ
り少ない専有面積で増幅機能を有するメモリセルを得る
ことができる。また、スイッチングトランジスタと情報
読み出し用トランジスタの極性を逆にし、かつ、それぞ
れのトランジスタのゲート電極と電荷蓄積キャパシタと
を容量結合させる構造としたので、ワード線１本の信号
で情報の書き込み、読み出しが制御できる。
更に、情報読み出しトランジスタとしてＳＯ＋多結晶シ
リコントランジスタを用いることができ、製造を容易に
することができる。
リコントランジスタを用いることができ、製造を容易に
することができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の第１の実施例を示す半導体記憶装置（
ゲインセル）の断面図、第２図は第１図に示される半導
体記憶装置の平面図であり、説明を容易にするために２
層に分けて示されている。
ゲインセル）の断面図、第２図は第１図に示される半導
体記憶装置の平面図であり、説明を容易にするために２
層に分けて示されている。
即ち、第２図（ａ）は上層の多結晶シリコントランジス
タ及びＡ１のピッ）Ｗ配線を示しており、第２図（ｂ）
は電荷蓄積キャパシタの電極から下のレベルを示してい
る。そして、第２図（ａ）と第２図（ｂ）とは図に示し
たＡ点で重なっている。第３図は第１図に示される半導
体記憶装置の等価回路図である。
タ及びＡ１のピッ）Ｗ配線を示しており、第２図（ｂ）
は電荷蓄積キャパシタの電極から下のレベルを示してい
る。そして、第２図（ａ）と第２図（ｂ）とは図に示し
たＡ点で重なっている。第３図は第１図に示される半導
体記憶装置の等価回路図である。
図中、２１はＰ型シリコン基板、２２は素子分離用Ｓｉ
Ｏ２，２３，２４，２５はそれぞれスイッチングトラン
ジスタのソース、ドレイン、ゲートを示している。
Ｏ２，２３，２４，２５はそれぞれスイッチングトラン
ジスタのソース、ドレイン、ゲートを示している。
この例においては、スイッチングトランジスタはｎ−ｃ
ｈａｎｎｅｌ ＭＯＳＦＥＴである。このスイッチング
トランジスタ（以下、トランジスタＱ１と呼ぶ）のドレ
イン２４に接続された多結晶シリコン電極２８が薄い絶
縁膜２７を介して上記トランジスタＱ１のゲート電極２
５上に形成されている。更に、多結晶シリコン電極２８
の上に薄い絶縁膜（ゲート酸化膜）３２を介して多結晶
シリコン層が形成されており、この多結晶シリコン層が
多結晶シリコン電極２８をゲート電極としたＰチャネル
ＭＯ５ＦＥＴとなるように、ソース３１及びドレイン２
９はＰ型に、チャネル３０はＮ型にドープされている。
ｈａｎｎｅｌ ＭＯＳＦＥＴである。このスイッチング
トランジスタ（以下、トランジスタＱ１と呼ぶ）のドレ
イン２４に接続された多結晶シリコン電極２８が薄い絶
縁膜２７を介して上記トランジスタＱ１のゲート電極２
５上に形成されている。更に、多結晶シリコン電極２８
の上に薄い絶縁膜（ゲート酸化膜）３２を介して多結晶
シリコン層が形成されており、この多結晶シリコン層が
多結晶シリコン電極２８をゲート電極としたＰチャネル
ＭＯ５ＦＥＴとなるように、ソース３１及びドレイン２
９はＰ型に、チャネル３０はＮ型にドープされている。
このＰ型チャネルＭＯＳＦＥＴは追録膜上に形成されて
いる５ｏｌ）ランジスタＱ２（以下、単にトランジスタ
０□と呼ぶ）である、このトランジスタＱ２のソース３
１は上記トランジスタＱ、のソース２３と接触し、ＰＮ
接合ダイオードを形成し、また、ＡＩビット線３４にも
接続されている。
いる５ｏｌ）ランジスタＱ２（以下、単にトランジスタ
０□と呼ぶ）である、このトランジスタＱ２のソース３
１は上記トランジスタＱ、のソース２３と接触し、ＰＮ
接合ダイオードを形成し、また、ＡＩビット線３４にも
接続されている。
なお、３３及び３５は絶縁膜である。
第１図に示した構造と第３図に示した等価回路とを見る
と明らかなように、第１図の多結晶シリコン電極２８が
第３図のＡ点に対応しており、多結晶シリコン電極２８
とチャネル３０の間に形成されるキャパシタンスが０１
、多結晶シリコンＨＥｉｓ２ｇとゲート電極２５の間に
形成されるキャパシタンスが０２、ゲート電極（多結晶
シリコン）２５がワード線になる。
と明らかなように、第１図の多結晶シリコン電極２８が
第３図のＡ点に対応しており、多結晶シリコン電極２８
とチャネル３０の間に形成されるキャパシタンスが０１
、多結晶シリコンＨＥｉｓ２ｇとゲート電極２５の間に
形成されるキャパシタンスが０２、ゲート電極（多結晶
シリコン）２５がワード線になる。
以下に第８図に示した等価回路を用いてこのメモリセル
の動作について説明する。
の動作について説明する。
第８図（ａ）、第８図（ｂ）、第８図（ｃ）はそれぞれ
情報“１”の書き込み時、保持時、読み出し時の各状態
を示し、第８図（ｄ）、第８図（ｅ）、第８図（ｆ）は
情報“０”の書き込み時、保持時、読み出し時の各状態
を示している。
情報“１”の書き込み時、保持時、読み出し時の各状態
を示し、第８図（ｄ）、第８図（ｅ）、第８図（ｆ）は
情報“０”の書き込み時、保持時、読み出し時の各状態
を示している。
なお、ここでは、トランジスタロ、の閾値電圧を３．５
ｖ、トランジスタＱ２の闇値電圧を０．５■とし、また
、Ｃ，／ＣＣヨコ３２という条件を満足しているものと
する。
ｖ、トランジスタＱ２の闇値電圧を０．５■とし、また
、Ｃ，／ＣＣヨコ３２という条件を満足しているものと
する。
そこで、情報“ｌ”を書き込む時は、ワード線電圧Ｖい
一５ｖ、ビット線電圧Ｖｂ＝５Ｖとする。
一５ｖ、ビット線電圧Ｖｂ＝５Ｖとする。
すると、トランジスタＱ、は導通状態になり、蓄積キャ
パシタの電位ｖｃは５■になる。なお、電源電圧ν。＝
−３■にする〔第８凹（ａ）〕。
パシタの電位ｖｃは５■になる。なお、電源電圧ν。＝
−３■にする〔第８凹（ａ）〕。
次に、ｖ、 ＝ ２．５ｖとすると、トランジスタロ。
は闇値電圧が３．５■であるから、カットオフになり、
蓄積キャパシタに電荷が保持される。この時、ＶｅはＣ
Ｉと６２と九とによって決まり、この条件では４ｖとな
る〔第８図（ｂ）〕。
蓄積キャパシタに電荷が保持される。この時、ＶｅはＣ
Ｉと６２と九とによって決まり、この条件では４ｖとな
る〔第８図（ｂ）〕。
読み出しの時はりｗを０■にすると、それに従ってＶ、
は３Ｖまで下がることになるが、この電圧ではトランジ
スタフＱ２はオンしないので、第８図（ｃ）に示される
ように、０■のままである。これが情報“１″に対応す
る。
は３Ｖまで下がることになるが、この電圧ではトランジ
スタフＱ２はオンしないので、第８図（ｃ）に示される
ように、０■のままである。これが情報“１″に対応す
る。
情報“０″の場合は書き込み時のν５を２■とする〔第
８図（ｄ）〕。
８図（ｄ）〕。
これでｖｗ ＝ ２．５Ｖとして情報を保持すると、Ｖ
、は１．ＯＶとなる（第８図（ｅ）〕。
、は１．ＯＶとなる（第８図（ｅ）〕。
読み出し時はＶＷ＝ＯＶとすると、Ｖ、＝ＯＶになり、
トランジスタ０□がオンし、第８図（ｆ）に示されるよ
うに、■、は一３■になる。これが情報“Ｏ”に対応す
る。
トランジスタ０□がオンし、第８図（ｆ）に示されるよ
うに、■、は一３■になる。これが情報“Ｏ”に対応す
る。
以上説明した動作をｖｌ、、とＶ、のテーブルで示すと
、第９図のようになる。但し、以上の説明では簡単化の
ため、ダイオードＤ＋による電圧降下は無視した。実際
には書き込み時のＶ、をこの電圧降下分だけ高くする必
要がある。
、第９図のようになる。但し、以上の説明では簡単化の
ため、ダイオードＤ＋による電圧降下は無視した。実際
には書き込み時のＶ、をこの電圧降下分だけ高くする必
要がある。
ここで、蓄積キャパシタのＶ、かどのように決まるかに
ついて説明する。説明を簡華にするために第１Ｏ図に示
した等価回路で考える。
ついて説明する。説明を簡華にするために第１Ｏ図に示
した等価回路で考える。
スイッチＳがオンし、Ｖｉｉ ＝ Ｖｗ＋とした場合、
Ｖ、 ＝ Ｖ、であり、Ａ点に蓄えられる電荷ＱはＱ＝
ＣＩ（Ｖｂ −Ｖｗ＋） ＋（：、 （ｖｂ −ｖｑｚ
）−（１）で与えられる。
Ｖ、 ＝ Ｖ、であり、Ａ点に蓄えられる電荷ＱはＱ＝
ＣＩ（Ｖｂ −Ｖｗ＋） ＋（：、 （ｖｂ −ｖｑｚ
）−（１）で与えられる。
次に、スイッチＳをオフ、Ｖｗ ＝Ｖい２とすると、Ａ
点に蓄えられた電荷は一定であるからＡ点の電位ＶＣは Ｑ＝Ｃｔ（Ｖｃ Ｖｗｚ） ＋Ｃｚ （Ｖｃ Ｖ（
ｈ ） −（２）より、 Ｖｃ ＝ （ＣＩ（Ｖｂ ＋Ｖｗｚ −Ｖｗ＋） ＋Ｃ
ｚＶｂ ） ／ （ＣＩ ＋Ｃｚ）・・・（３） となる。従って、ｖｃを決定するのはＣＩと０２の比と
、 Ｖｂｌ Ｖｗ＋、 Ｖ＋ｍｚであるつここで
、Ｖ、、Ｖ□はそれぞれデータ書き込み時のビット線電
位とワード線電位であり、Ｖいつはデータ保持時或いは
データ読み出し時のワード線電圧に対応する。第３図の
トランジスタの闇値電圧を、それぞれＶｔａ＋ ＋
Ｖｔａ□とすれば、Ｖｗｚ＜ ＶＴ。、く ｖ□
・・・（４）Ｖｙｏｚ ＞ （ＣＩ（Ｖｗ＋
Ｖｗｚ−Ｖｗ＋）＋Ｃｚ Ｖｂｏ） ／（ＣＩ
＋Ｃｚ）Ｖｔｏｚ ＜ （ＣＩ（Ｖｂ＋＋Ｖｉｉｚ−
Ｖｗ＋）＋Ｃｚ Ｖｂｌ） ／（ＣＩ＋Ｃｚ）・・・（
５） を満足するように設計すればよい。なお、■、。。
点に蓄えられた電荷は一定であるからＡ点の電位ＶＣは Ｑ＝Ｃｔ（Ｖｃ Ｖｗｚ） ＋Ｃｚ （Ｖｃ Ｖ（
ｈ ） −（２）より、 Ｖｃ ＝ （ＣＩ（Ｖｂ ＋Ｖｗｚ −Ｖｗ＋） ＋Ｃ
ｚＶｂ ） ／ （ＣＩ ＋Ｃｚ）・・・（３） となる。従って、ｖｃを決定するのはＣＩと０２の比と
、 Ｖｂｌ Ｖｗ＋、 Ｖ＋ｍｚであるつここで
、Ｖ、、Ｖ□はそれぞれデータ書き込み時のビット線電
位とワード線電位であり、Ｖいつはデータ保持時或いは
データ読み出し時のワード線電圧に対応する。第３図の
トランジスタの闇値電圧を、それぞれＶｔａ＋ ＋
Ｖｔａ□とすれば、Ｖｗｚ＜ ＶＴ。、く ｖ□
・・・（４）Ｖｙｏｚ ＞ （ＣＩ（Ｖｗ＋
Ｖｗｚ−Ｖｗ＋）＋Ｃｚ Ｖｂｏ） ／（ＣＩ
＋Ｃｚ）Ｖｔｏｚ ＜ （ＣＩ（Ｖｂ＋＋Ｖｉｉｚ−
Ｖｗ＋）＋Ｃｚ Ｖｂｌ） ／（ＣＩ＋Ｃｚ）・・・（
５） を満足するように設計すればよい。なお、■、。。
Ｖｂｌはそれぞれ情報“０”及び１″の書き込み時のビ
ット線電位を示す。
ット線電位を示す。
なお、ここで、注意しなければならないのは、ｖｃは常
に基板電位に比べ０か正の電位である必要があることで
ある。ｖｃが負電位になるとトランジスタＱ１のドレイ
ン（電荷蓄積ｚｎ域）と基板との間のダイオードが順方
向になり記憶電荷が失われてしまうからである。
に基板電位に比べ０か正の電位である必要があることで
ある。ｖｃが負電位になるとトランジスタＱ１のドレイ
ン（電荷蓄積ｚｎ域）と基板との間のダイオードが順方
向になり記憶電荷が失われてしまうからである。
第３図のダイオードＤ、はトランジスタＱ２がオンして
ｖｂが負電位になった時にトランジスタＱ１のソース−
基板間のダイオードがオンして電流が流れるのを防止す
る役割を果たしている。
ｖｂが負電位になった時にトランジスタＱ１のソース−
基板間のダイオードがオンして電流が流れるのを防止す
る役割を果たしている。
なお、ｖｌが正の電位の時にはトランジスタＱ２のソー
ス−基板間のダイオードはオンになるが、トランジスタ
Ｑ２０基）反はフローティングであるため、電流はトラ
ンジスタＱ２のドレイン−基板間のＰＮ接合を通して流
れなければならないが、このドレイン−基板間のダイオ
ードはオフであるので、■、が正電位であっても、トラ
ンジスタＱ２のソース−基板間には電流は流れない。
ス−基板間のダイオードはオンになるが、トランジスタ
Ｑ２０基）反はフローティングであるため、電流はトラ
ンジスタＱ２のドレイン−基板間のＰＮ接合を通して流
れなければならないが、このドレイン−基板間のダイオ
ードはオフであるので、■、が正電位であっても、トラ
ンジスタＱ２のソース−基板間には電流は流れない。
また、本発明では、情報読み出し用のトランジスタにＳ
ＱＩ ）ランジスタを用いる必要がある。このＳＯ■ト
ランジスタを得る方法としてレーザ照射による多結晶シ
リコンの再結晶化法等の技術が検討されており、本発明
もこの方法で基本的に実現できる。しかし１本発明で用
いるＳ０１ ）ランジスタの特性はバルクシリコン上に
作成したトランジスタのように良い特性であることを必
要としない。
ＱＩ ）ランジスタを用いる必要がある。このＳＯ■ト
ランジスタを得る方法としてレーザ照射による多結晶シ
リコンの再結晶化法等の技術が検討されており、本発明
もこの方法で基本的に実現できる。しかし１本発明で用
いるＳ０１ ）ランジスタの特性はバルクシリコン上に
作成したトランジスタのように良い特性であることを必
要としない。
これはＳｏｌ ）ランジスタのオン、オフの差がある程
度明確であれば情報の読み出しには十分だからである。
度明確であれば情報の読み出しには十分だからである。
従って、多結晶シリコントランジスタを用いることが可
能である。
能である。
第１１図はここで用いられる多結晶シリコントランジス
タのサブスレフソユホルド特性図である。
タのサブスレフソユホルド特性図である。
ここで、多結晶シリコントランジスタのゲート長しは１
０μｍ、ゲート幅Ｗは１１２μｍ、酸化膜厚ＴｏＸは３
８μｍであり、横軸にゲート電圧（Ｖ）、縦軸にドレイ
ン電流（Ａ）をとり、ドレイン電圧５Ｖと０．５ｖの場
合が示されている。
０μｍ、ゲート幅Ｗは１１２μｍ、酸化膜厚ＴｏＸは３
８μｍであり、横軸にゲート電圧（Ｖ）、縦軸にドレイ
ン電流（Ａ）をとり、ドレイン電圧５Ｖと０．５ｖの場
合が示されている。
オン、オフ電流比は１０４程度以上あり、また、サブス
レッシュホルド領域での、直線の傾きＳも５００ ｍＶ
／ｄｅｃ以下である。従って、この程度の特性であれば
十分に本発明のセルに適用できる。
レッシュホルド領域での、直線の傾きＳも５００ ｍＶ
／ｄｅｃ以下である。従って、この程度の特性であれば
十分に本発明のセルに適用できる。
尚、本実施例ではトランジスタＱ１をＮ−ｃｈａｎｎｅ
ｌＭＯＳＦＥＴ、トランジスタＱ２をＰ−ｃｈａｎｎｅ
ｌ ＭＯＳＦＥＴとして構成したが、トランジスタＱ１
をＰ−ｃｈａｎｎｅｌ 、トランジスタ０□をＮ−ｃｈ
ａｎｎｅｌ ’ＭＯ５ＦＥＴとしても各端子の電位を逆
極性にすることで同様の動作を実現できる。
ｌＭＯＳＦＥＴ、トランジスタＱ２をＰ−ｃｈａｎｎｅ
ｌ ＭＯＳＦＥＴとして構成したが、トランジスタＱ１
をＰ−ｃｈａｎｎｅｌ 、トランジスタ０□をＮ−ｃｈ
ａｎｎｅｌ ’ＭＯ５ＦＥＴとしても各端子の電位を逆
極性にすることで同様の動作を実現できる。
また、本発明では電荷蓄積領域がＳｉＯ□で囲まれた多
結晶シリコンとこれに接続したトランジスタＱ、のドレ
イン領域になる。記憶電荷の減少は５ｉ０２のリーク及
びドレイン−７５４１間のリークで決まるが、これは十
分小さな値に容易に制御できる。
結晶シリコンとこれに接続したトランジスタＱ、のドレ
イン領域になる。記憶電荷の減少は５ｉ０２のリーク及
びドレイン−７５４１間のリークで決まるが、これは十
分小さな値に容易に制御できる。
更に、α粒子によるソフトエラーに関して考えると、α
粒子が基板で発生させた電荷がトランジスタＱ１のドレ
イン部分に流れ込んで、エラーが発生するが、ドレイン
領域の面積が小さいので電荷の流入も小さく抑えられ、
ソフトエラーの発生に対しても強いセルと言える。
粒子が基板で発生させた電荷がトランジスタＱ１のドレ
イン部分に流れ込んで、エラーが発生するが、ドレイン
領域の面積が小さいので電荷の流入も小さく抑えられ、
ソフトエラーの発生に対しても強いセルと言える。
なお、基板に１” ／Ｐ’エビ構造を用いることで、更
に、−ｉのソフトエラー耐性が向上する。
に、−ｉのソフトエラー耐性が向上する。
第１２図は本発明の第２の実施例を示す等節回路である
。この実施例ではビット線を書き込み用及び読み出し用
の１本別々にする構成としたものであり、他の詳細は第
１の実施例と略同様である。
。この実施例ではビット線を書き込み用及び読み出し用
の１本別々にする構成としたものであり、他の詳細は第
１の実施例と略同様である。
第１３図はその第２の実施例の半導体記憶装置の平面図
であり、第２図と同様に、説明を容易にするために２層
に分けて示されている。即ち、第１３図（ａ）は上層の
多結晶シリコントランジスタ及びＡＩビット線配線を示
しており、第１３図（ｂ）は電荷蓄積キャパシタの電極
から下のレベルを示している。第１３図（ａ） と第１
３図（ｂ） とは図に示したＡ点で重なっている。ここ
で、４１は書き込みビット線、４２は読み出しビット線
を示し、他は第２図に示したものと同様であり、同じ番
号を付し、説明は省略する。
であり、第２図と同様に、説明を容易にするために２層
に分けて示されている。即ち、第１３図（ａ）は上層の
多結晶シリコントランジスタ及びＡＩビット線配線を示
しており、第１３図（ｂ）は電荷蓄積キャパシタの電極
から下のレベルを示している。第１３図（ａ） と第１
３図（ｂ） とは図に示したＡ点で重なっている。ここ
で、４１は書き込みビット線、４２は読み出しビット線
を示し、他は第２図に示したものと同様であり、同じ番
号を付し、説明は省略する。
この構成ではビット線が２本になる分だけセル面積を大
きくする必要があるが、第１の実施例で必要としたダイ
オードＤＩが不要となる。第１の実施例ではＶｂが４つ
の電位を使い分ける必要があったが、本実施例ではＶｂ
ｗ （書き込み電位）が２値、Ｖい（読み出し電位）が
２値であり、ビット線の駆動回路の設計が容易になる。
きくする必要があるが、第１の実施例で必要としたダイ
オードＤＩが不要となる。第１の実施例ではＶｂが４つ
の電位を使い分ける必要があったが、本実施例ではＶｂ
ｗ （書き込み電位）が２値、Ｖい（読み出し電位）が
２値であり、ビット線の駆動回路の設計が容易になる。
第１４図は本発明の第３の実施例を示す等節回路である
。本実施例ではトランジスタロ、のドレインと電荷蓄積
電極との間にダイオードＤｔを設けたものである。デー
タ書き込み時には、Ｖ、 ＞ ＶｂＷとし、このダイオ
ードがオンするようにすれば電荷が電荷蓄積電極に蓄え
られる。第１及び第２の実施例ではｖｃが負電位になる
と、トランジスタＱ。
。本実施例ではトランジスタロ、のドレインと電荷蓄積
電極との間にダイオードＤｔを設けたものである。デー
タ書き込み時には、Ｖ、 ＞ ＶｂＷとし、このダイオ
ードがオンするようにすれば電荷が電荷蓄積電極に蓄え
られる。第１及び第２の実施例ではｖｃが負電位になる
と、トランジスタＱ。
のドレインと基板とのダイオードが順方向となり、蓄積
電荷が基板に逃げてしまうという問題があったが、本実
施例ではダイオードが挿入されているため、■、を負電
位にしても電荷は保持される。
電荷が基板に逃げてしまうという問題があったが、本実
施例ではダイオードが挿入されているため、■、を負電
位にしても電荷は保持される。
このため、ワード線電圧ｖ１、書き込み電圧ＶＩＥＷの
自由度が大きくなり、設計の自由度がそれだけ増すこと
になる。
自由度が大きくなり、設計の自由度がそれだけ増すこと
になる。
具体的にダイオードを形成するには第１図に示した電荷
蓄積電極をＰ型多結晶シリコンにすることで実現できる
。即ち、そのＰ型多結晶シリコンとＮ型のドレイン領域
との間にダイオードを形成するわけである。また、電荷
蓄積電極を金属としてショットキー接合ダイオードを形
成しても同様の効果を得ることができることは言うまで
もない。
蓄積電極をＰ型多結晶シリコンにすることで実現できる
。即ち、そのＰ型多結晶シリコンとＮ型のドレイン領域
との間にダイオードを形成するわけである。また、電荷
蓄積電極を金属としてショットキー接合ダイオードを形
成しても同様の効果を得ることができることは言うまで
もない。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１） ＤＲＡＭメモリセルのスイッチングトランジス
タと電荷蓄積電極と、情報読み出し用トランジスタとを
重ね合わせる構造にしたので、より少ない専有面積で増
幅機能を存するメモリセルを得ることができる。
タと電荷蓄積電極と、情報読み出し用トランジスタとを
重ね合わせる構造にしたので、より少ない専有面積で増
幅機能を存するメモリセルを得ることができる。
（２）スイッチングトランジスタと情報読み出し用トラ
ンジスタの極性を逆にし、かつ、それぞれのトランジス
タのゲート電極と電荷蓄積キャパシタとを容量結合させ
る構造としたので、ワード線１本の信号で情報の書き込
み、読み出しが制御できる。
ンジスタの極性を逆にし、かつ、それぞれのトランジス
タのゲート電極と電荷蓄積キャパシタとを容量結合させ
る構造としたので、ワード線１本の信号で情報の書き込
み、読み出しが制御できる。
（３）情報読み出しトランジスタとしてＳｏｌ多結晶シ
リコントランジスタを用いることができ、製造を容易に
することができる。
リコントランジスタを用いることができ、製造を容易に
することができる。
本発明に述べたようなゲインセルを用いることで消和信
号の読み出しが極めて容易になり、従来ＤＲＡＭに用い
られている高感度のセンスアンプ系回路が大幅に省略で
きる。
号の読み出しが極めて容易になり、従来ＤＲＡＭに用い
られている高感度のセンスアンプ系回路が大幅に省略で
きる。
更に、今後セル面積を縮小していった時、従来のように
蓄積していた電荷そのものを検出する方法では物理的に
限界に達してしまうが、本発明によるセルでは情報読み
出し用ドレイン電流を検出すれば良いので、このような
問題は起こらない。
蓄積していた電荷そのものを検出する方法では物理的に
限界に達してしまうが、本発明によるセルでは情報読み
出し用ドレイン電流を検出すれば良いので、このような
問題は起こらない。
従って１６門ｂｉｔや６４Ｍｂｉｔ ＤＲＡ門、更にそ
れ以上の大容量メモリに適用することが可能である。
れ以上の大容量メモリに適用することが可能である。
第１図は本発明の一実施例を示す半導体記憶装置の断面
図、第２図は第１図に示される半導体記憶装置の平面図
、第３図は第１図に示される半導体記憶装置の等価回路
図、第４図は従来のＤＲＡＭのメモリセルの断面図、第
５図は従来のゲインセルの平面図、第６図はそのゲイン
セルの断面図、第７図はそのゲインセルの等価回路図、
第８図は本発明の半導体記憶装置の動作説明図、第９図
は第８図におけるワード線電圧とビット線電圧を示す図
、第１０図は本発明の半導体記憶装置の概略等価回路図
、第１１図は本発明の多結晶シリコントランジスタのサ
ブスレッショルド特性図、第１２図は本発明の第２の実
施例を示す半導体記憶装置の等価回路図、第１３図はそ
の半導体記憶装置の平面図、第１４図は本発明の第３の
実施例を示す半導体記憶装置の等価回路図である。 ２１・・・Ｐ型シリコン基板、２２・・・素子分離用Ｓ
ｔＯ□、２３・・・スイッチングトランジスタのソース
、２４・・・スイッチングトランジスタのドレイン、２
５・・・スイッチングトランジスタのゲート（ワード’
ＪＩＡ＞ 、２７゜３２・・・薄い絶縁膜、２８・・・
多結晶シリコン電極（ゲート電極）、３１・・・Ｓｏｌ
）ランジスタのソース、２９・・・３０１）ランジス
タのドレイン、３０・・・ＳＯＩトランジスタのチャネ
ル、３４・・・ビット線、３３．３５・・・〜色縁膜、
４１・・・書き込みビット線、４２・・・読み出しビッ
ト線。
図、第２図は第１図に示される半導体記憶装置の平面図
、第３図は第１図に示される半導体記憶装置の等価回路
図、第４図は従来のＤＲＡＭのメモリセルの断面図、第
５図は従来のゲインセルの平面図、第６図はそのゲイン
セルの断面図、第７図はそのゲインセルの等価回路図、
第８図は本発明の半導体記憶装置の動作説明図、第９図
は第８図におけるワード線電圧とビット線電圧を示す図
、第１０図は本発明の半導体記憶装置の概略等価回路図
、第１１図は本発明の多結晶シリコントランジスタのサ
ブスレッショルド特性図、第１２図は本発明の第２の実
施例を示す半導体記憶装置の等価回路図、第１３図はそ
の半導体記憶装置の平面図、第１４図は本発明の第３の
実施例を示す半導体記憶装置の等価回路図である。 ２１・・・Ｐ型シリコン基板、２２・・・素子分離用Ｓ
ｔＯ□、２３・・・スイッチングトランジスタのソース
、２４・・・スイッチングトランジスタのドレイン、２
５・・・スイッチングトランジスタのゲート（ワード’
ＪＩＡ＞ 、２７゜３２・・・薄い絶縁膜、２８・・・
多結晶シリコン電極（ゲート電極）、３１・・・Ｓｏｌ
）ランジスタのソース、２９・・・３０１）ランジス
タのドレイン、３０・・・ＳＯＩトランジスタのチャネ
ル、３４・・・ビット線、３３．３５・・・〜色縁膜、
４１・・・書き込みビット線、４２・・・読み出しビッ
ト線。
Claims (5)
- （１）、 （ａ）半導体基板上に形成された第１の極性を有するＭ
ＯＳ型トランジスタＱ＿１のゲート電極をメモリセルの
ワード線に接続し、 （ｂ）上記トランジスタＱ＿１のドレインに接続された
電極を容量が形成される薄い絶縁膜を介して上記ゲート
電極上に形成し、 （ｃ）上記トランジスタＱ＿１のドレインに接続された
電極がゲート電極となるように薄い絶縁膜を介して所定
の形状のシリコン層を形成し、 （ｄ）上記トランジスタＱ＿１とは逆の第２の極性を有
するＭＯＳ型トランジスタＱ＿２を形成するように上記
シリコン層にソース・ドレインを形成し、（ｅ）上記ト
ランジスタＱ＿２のドレインを所定の電源電圧に接続し
、更に、該トランジスタＱ＿２のソース及び上記トラン
ジスタＱ＿１のソースをビット線に接続し、 （ｆ）上記ワード線とビット線の電位を制御することに
より、上記トランジスタＱ＿１のドレインに接続された
上記トランジスタＱ＿２のゲート電極への電荷の蓄積或
いは空乏化を制御し、上記ワード線と上記トランジスタ
Ｑ＿２のゲート電極との容量結合によって上記トランジ
スタＱ＿２のゲート電極の電位を制御して、該トランジ
スタＱ＿２の導通、遮断状態を制御し、情報の読み出し
を行うことを特徴とする半導体記憶装置。 - （２）上記トランジスタＱ＿２のドレイン、チャネル及
びソース領域に多結晶シリコンを用いることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 - （３）上記トランジスタＱ＿１のソースを上記トランジ
スタＱ＿２のソースと接触させ、その接触部分にＰＮ接
合ダイオード或いはショットキー接合ダイオードを形成
し、上記トランジスタＱ＿２のソース領域に書き込み及
び読み出し兼用のビット線を接続するようにしたことを
特徴とする特許請求の範囲第１項記載記載の半導体記憶
装置。 - （４）上記トランジスタＱ＿２のソースを読み出しビッ
ト線に、上記トランジスタＱ＿１のソースを書き込みビ
ット線にそれぞれ接続するようにしたことを特徴とする
特許請求の範囲第１項記載記載の半導体記憶装置。 - （５）上記トランジスタＱ＿１のドレインと上記トラン
ジスタＱ＿２のゲート電極との間にＰＮ接合ダイオード
或いはショットキー接合ダイオードを形成することを特
徴とする特許請求の範囲第４項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163849A JPS6319847A (ja) | 1986-07-14 | 1986-07-14 | 半導体記憶装置 |
| US07/052,592 US4771323A (en) | 1986-07-14 | 1987-05-21 | Semiconductor memory device |
| EP87306225A EP0253631B1 (en) | 1986-07-14 | 1987-07-14 | Semiconductor memory device |
| KR1019870007584A KR950005513B1 (ko) | 1986-07-14 | 1987-07-14 | 반도체 기억장치 |
| DE8787306225T DE3778439D1 (de) | 1986-07-14 | 1987-07-14 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163849A JPS6319847A (ja) | 1986-07-14 | 1986-07-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6319847A true JPS6319847A (ja) | 1988-01-27 |
Family
ID=15781923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163849A Pending JPS6319847A (ja) | 1986-07-14 | 1986-07-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4771323A (ja) |
| EP (1) | EP0253631B1 (ja) |
| JP (1) | JPS6319847A (ja) |
| KR (1) | KR950005513B1 (ja) |
| DE (1) | DE3778439D1 (ja) |
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| JP2022105533A (ja) * | 2010-02-19 | 2022-07-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|---|---|---|
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| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| JPH01255269A (ja) * | 1988-04-05 | 1989-10-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
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| JP2635831B2 (ja) * | 1991-01-28 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
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