JPH0158594B2 - - Google Patents
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- JPH0158594B2 JPH0158594B2 JP56164022A JP16402281A JPH0158594B2 JP H0158594 B2 JPH0158594 B2 JP H0158594B2 JP 56164022 A JP56164022 A JP 56164022A JP 16402281 A JP16402281 A JP 16402281A JP H0158594 B2 JPH0158594 B2 JP H0158594B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は高集積化に適した半導体メモリセルに
関するものである。
関するものである。
高集積半導体メモリ用メモリセルとして１つの
トランジスタと１つのコンデンサから構成される
メモリセル（以下1T1Cセルと略す）は、構成要
素が少なく、セル面積の微小化が容易なため広く
使われている。
トランジスタと１つのコンデンサから構成される
メモリセル（以下1T1Cセルと略す）は、構成要
素が少なく、セル面積の微小化が容易なため広く
使われている。
1T1Cセルでは、各メモリセルにあるコンデン
サの貯蔵電荷を直接読み出す形式を取るのが普通
である。この場合、センスアンプへの出力電圧は
各メモリセルのコンデンサ容量とデイジツト線の
浮遊容量とで分割される。一般に、メモリの高集
積化は、微細加工によるメモリセルの微小化と１
つのアドレス線又はデイジツト線あたりのメモリ
セル数の増大とを伴なつて行なわれる。そのた
め、1T1Cセルを用いたメモリを高集積化すると、
メモリセルのコンデンサ容量は減り、デイジツト
線の浮遊容量は増える傾向にある。その結果、一
般にセンスアンプへの出力電圧は小さくなる。
サの貯蔵電荷を直接読み出す形式を取るのが普通
である。この場合、センスアンプへの出力電圧は
各メモリセルのコンデンサ容量とデイジツト線の
浮遊容量とで分割される。一般に、メモリの高集
積化は、微細加工によるメモリセルの微小化と１
つのアドレス線又はデイジツト線あたりのメモリ
セル数の増大とを伴なつて行なわれる。そのた
め、1T1Cセルを用いたメモリを高集積化すると、
メモリセルのコンデンサ容量は減り、デイジツト
線の浮遊容量は増える傾向にある。その結果、一
般にセンスアンプへの出力電圧は小さくなる。
高集積化によつてメモリセルが微小化された場
合、それに伴つてセンスアンプの幅もメモリセル
のピツチに合うように小さくされなければならな
い。ところが、従来の1T1Cセルではセンスアン
プへの出力電圧は小さくなる傾向があるので、そ
の分センスアンプの感度を増大する必要があつ
た。そのためセンスアンプは複雑化し大型化せざ
るを得ない傾向となり、集積化に際してセンスア
ンプが占める幅はメモリセルのピツチ程小さくす
ることができなかつた。このように出力電圧とセ
ンスアンプピツチとの板ばさみ的な状況となる結
果、ついにはメモリの高集積化そのものにすら多
大の影響が生じてきていた。
合、それに伴つてセンスアンプの幅もメモリセル
のピツチに合うように小さくされなければならな
い。ところが、従来の1T1Cセルではセンスアン
プへの出力電圧は小さくなる傾向があるので、そ
の分センスアンプの感度を増大する必要があつ
た。そのためセンスアンプは複雑化し大型化せざ
るを得ない傾向となり、集積化に際してセンスア
ンプが占める幅はメモリセルのピツチ程小さくす
ることができなかつた。このように出力電圧とセ
ンスアンプピツチとの板ばさみ的な状況となる結
果、ついにはメモリの高集積化そのものにすら多
大の影響が生じてきていた。
同様に高集積半導体メモリ用メモリセルとして
３つのトランジスタから構成されるメモリセル
（以下3Tセルと略す）も使われている。このメモ
リセルでは、各メモリセルにあるトランジスタの
浮遊容量に貯められた貯蔵電荷をトランジスタ電
流を介して読み出す形式を取る。そのため、読み
出し信号はセル中のトランジスタにより一段増幅
されることになる。この増幅された読み出し信号
はメモリセルの大きさやデイジツト線の浮遊容量
の影響が少ないため、3Tセルには、メモリを高
集積化しても読み出し信号の低下が少ないという
特長がある。ところが、3Tセルでは１つのメモ
リセルあたり３つのトランジスタが必要な上、配
線数も多いため、どうしてもセル自体を微小化す
ることが難しく、3Tセルを用いたメモリを高集
積化することは困難であつた。
３つのトランジスタから構成されるメモリセル
（以下3Tセルと略す）も使われている。このメモ
リセルでは、各メモリセルにあるトランジスタの
浮遊容量に貯められた貯蔵電荷をトランジスタ電
流を介して読み出す形式を取る。そのため、読み
出し信号はセル中のトランジスタにより一段増幅
されることになる。この増幅された読み出し信号
はメモリセルの大きさやデイジツト線の浮遊容量
の影響が少ないため、3Tセルには、メモリを高
集積化しても読み出し信号の低下が少ないという
特長がある。ところが、3Tセルでは１つのメモ
リセルあたり３つのトランジスタが必要な上、配
線数も多いため、どうしてもセル自体を微小化す
ることが難しく、3Tセルを用いたメモリを高集
積化することは困難であつた。
本発明の目的は、3Tセルと同様にメモリセル
中に貯蔵信号を増幅する機能を持ち、メモリを高
集積化しても読み出し信号が低下することが少な
く、且つ1T1Cセル同様にメモリセル自体を微小
化することができるようにした、高集積メモリに
適した半導体メモリセルを与えることである。
中に貯蔵信号を増幅する機能を持ち、メモリを高
集積化しても読み出し信号が低下することが少な
く、且つ1T1Cセル同様にメモリセル自体を微小
化することができるようにした、高集積メモリに
適した半導体メモリセルを与えることである。
本発明による半導体メモリセルは、ゲート電
極、第１の基準電位が供給される第１通電電極、
第２通電電極、および第２の基準電位が供給され
る基板領域、を有する第１導電型の第1FETと、
ゲート電極、上記第２の基準電位が供給される第
１通電電極、電気的に浮いた状態にある第２通電
電極、および上記第1FETの第２通電電極に直結
された基板領域、を有する第２導電型の第2FET
と、上記第2FETの第２通電電極に直結されて電
気的に浮いた状態にある第１のゲート電極、上記
第２の基準電位が供給される第２のゲート電極、
第１通電電極、および上記第1FETの第２通電電
極に直結された第２通電電極、を有する第１導電
型の第3FETと、一方の端子を第3FETの第１ゲ
ート電極に、また他方の端子を第3FETの第１通
電電極に直結された容量と、上記第3FETの第１
通電電極に接続され、書き込み時に上記の容量を
介して上記第3FETの第１ゲート電極へ供給され
て、第3FETのチヤネル抵抗を大小何れかに設定
する書き込み信号を供給し、読み出し時に上記第
3FETの導通状態を検出するための信号を供給す
るデイジツト線と、上記第1FETおよび第2FET
の各ゲート電極に共通に接続され、書き込み時に
は第2FETのみをオンする信号を供給し、読み出
し時には第1FETのみをオンする信号を供給する
アドレス線と、を備えたことを特徴としている。
極、第１の基準電位が供給される第１通電電極、
第２通電電極、および第２の基準電位が供給され
る基板領域、を有する第１導電型の第1FETと、
ゲート電極、上記第２の基準電位が供給される第
１通電電極、電気的に浮いた状態にある第２通電
電極、および上記第1FETの第２通電電極に直結
された基板領域、を有する第２導電型の第2FET
と、上記第2FETの第２通電電極に直結されて電
気的に浮いた状態にある第１のゲート電極、上記
第２の基準電位が供給される第２のゲート電極、
第１通電電極、および上記第1FETの第２通電電
極に直結された第２通電電極、を有する第１導電
型の第3FETと、一方の端子を第3FETの第１ゲ
ート電極に、また他方の端子を第3FETの第１通
電電極に直結された容量と、上記第3FETの第１
通電電極に接続され、書き込み時に上記の容量を
介して上記第3FETの第１ゲート電極へ供給され
て、第3FETのチヤネル抵抗を大小何れかに設定
する書き込み信号を供給し、読み出し時に上記第
3FETの導通状態を検出するための信号を供給す
るデイジツト線と、上記第1FETおよび第2FET
の各ゲート電極に共通に接続され、書き込み時に
は第2FETのみをオンする信号を供給し、読み出
し時には第1FETのみをオンする信号を供給する
アドレス線と、を備えたことを特徴としている。
次に図を参照しながら本発明のメモリセルの動
作原理および効果を説明する。
作原理および効果を説明する。
第１図は本発明のメモリセルを２つの
MOSFETと１つの接合型FETを用いて実現した
時の１例についてその構成を模式的に示したもの
である。この図で１０１，１０２，１０３，１０
４がｎ型チヤネルの第1MOSFETを構成してい
る。１０１はゲート電極、１０２はｎ型第１通電
電極、１０３はｎ型第２通電電極、１０４はｐ型
基板領域、をそれぞれ表わす。１０５，１０６，
１０７，１０８がｐ型チヤネルの第2MOSFET
を構成している。１０５はゲート電極、１０６は
ｐ型第１通電電極、１０７は電気的に浮いた状態
にあるｐ型第２通電電極、１０８は１０３に直結
されたｎ型基板領域、をそれぞれ表わす。１０
９，１１０，１１１，１１２がｎ型チヤネルの第
３接合型FETを構成している。１０９は１０７
に直結されて電気的に浮いた状態にあるｐ型第１
ゲート電極、１１０はｐ型第２ゲート電極、１１
１はｎ型第１通電電極、１１２は１０３，１０８
に直結されたｎ型第２通電電極、をそれぞれ表わ
す。１１３は１０７，１０９と１１１との間に置
かれた容量を表わす。１１５は１０２に第１の基
準電位を与える電源端子、１１６は１０４，１０
６，１１０に第２の基準電位を与える電源端子、
をそれぞれ表わす。１１８は１１１に接続された
デイジツト線を表わす。１１９は１０１，１０５
に接続されたアドレス線を表わす。
MOSFETと１つの接合型FETを用いて実現した
時の１例についてその構成を模式的に示したもの
である。この図で１０１，１０２，１０３，１０
４がｎ型チヤネルの第1MOSFETを構成してい
る。１０１はゲート電極、１０２はｎ型第１通電
電極、１０３はｎ型第２通電電極、１０４はｐ型
基板領域、をそれぞれ表わす。１０５，１０６，
１０７，１０８がｐ型チヤネルの第2MOSFET
を構成している。１０５はゲート電極、１０６は
ｐ型第１通電電極、１０７は電気的に浮いた状態
にあるｐ型第２通電電極、１０８は１０３に直結
されたｎ型基板領域、をそれぞれ表わす。１０
９，１１０，１１１，１１２がｎ型チヤネルの第
３接合型FETを構成している。１０９は１０７
に直結されて電気的に浮いた状態にあるｐ型第１
ゲート電極、１１０はｐ型第２ゲート電極、１１
１はｎ型第１通電電極、１１２は１０３，１０８
に直結されたｎ型第２通電電極、をそれぞれ表わ
す。１１３は１０７，１０９と１１１との間に置
かれた容量を表わす。１１５は１０２に第１の基
準電位を与える電源端子、１１６は１０４，１０
６，１１０に第２の基準電位を与える電源端子、
をそれぞれ表わす。１１８は１１１に接続された
デイジツト線を表わす。１１９は１０１，１０５
に接続されたアドレス線を表わす。
いま例えば、電源端子１１５に2V、１１６に
0V、が供給されており、ｎ型チヤネル第
1MOSFETの閾値電圧が1V、ｐ型チヤネル第
2MOSFETの閾値電圧が−2V、そしてｎ型チヤ
ネル第３接合型FETの閾値電圧が−1V、の場合
を想定する。２進情報は、電気的に浮いた状態に
あるｐ型領域１０７，１０９（以下電荷貯蔵領域
と呼ぶ）につながる容量１１３などの容量を充放
電することによつて蓄えられる。
0V、が供給されており、ｎ型チヤネル第
1MOSFETの閾値電圧が1V、ｐ型チヤネル第
2MOSFETの閾値電圧が−2V、そしてｎ型チヤ
ネル第３接合型FETの閾値電圧が−1V、の場合
を想定する。２進情報は、電気的に浮いた状態に
あるｐ型領域１０７，１０９（以下電荷貯蔵領域
と呼ぶ）につながる容量１１３などの容量を充放
電することによつて蓄えられる。
メモリ動作は、例えば第２図に示されるような
電圧波形によつて行なう。書き込み動作時にはア
ドレス線電圧２１を−3Vにし、デイジツト線電
圧は、書き込み２進情報に応じ、“０”情報のと
きは２２のように、また“１”情報のときは２３
のように、それぞれ0V、2Vにする。このときｐ
型チヤネル第2MOSFETは導通状態になるため、
電荷貯蔵領域の電圧２４，２５は“０”の場合２
４も“１”の場合２５も0Vとなる。このあと第
２図に示すようにまずアドレス線電圧を0Vにし、
次にデイジツト線電圧を0Vにすると書き込み動
作が終了する。このとき電荷貯蔵領域の電圧は、
容量１１３を通じての容量カツプリングによつて
“０”を書き込んだ場合２４はほぼ0Vに、また
“１”を書き込んだ場合２５は0Vと−2Vとの中
間の値になる。この“１”を書き込んだ場合の電
荷貯蔵領域の電圧は、容量１１３の値と電荷貯蔵
領域に寄生するその他の浮遊容量との比によつて
決まる。ここでは仮に容量１１３が電荷貯蔵領域
の全容量の50％を占めるものとすると、この
“１”を書き込んだ場合の電荷貯蔵領域の電位は
約−1Vとなる。
電圧波形によつて行なう。書き込み動作時にはア
ドレス線電圧２１を−3Vにし、デイジツト線電
圧は、書き込み２進情報に応じ、“０”情報のと
きは２２のように、また“１”情報のときは２３
のように、それぞれ0V、2Vにする。このときｐ
型チヤネル第2MOSFETは導通状態になるため、
電荷貯蔵領域の電圧２４，２５は“０”の場合２
４も“１”の場合２５も0Vとなる。このあと第
２図に示すようにまずアドレス線電圧を0Vにし、
次にデイジツト線電圧を0Vにすると書き込み動
作が終了する。このとき電荷貯蔵領域の電圧は、
容量１１３を通じての容量カツプリングによつて
“０”を書き込んだ場合２４はほぼ0Vに、また
“１”を書き込んだ場合２５は0Vと−2Vとの中
間の値になる。この“１”を書き込んだ場合の電
荷貯蔵領域の電圧は、容量１１３の値と電荷貯蔵
領域に寄生するその他の浮遊容量との比によつて
決まる。ここでは仮に容量１１３が電荷貯蔵領域
の全容量の50％を占めるものとすると、この
“１”を書き込んだ場合の電荷貯蔵領域の電位は
約−1Vとなる。
読み出し動作時にはデイジツト線をセンスアン
プへつなぎ、この電圧を0Vにした状態でアドレ
ス線を2Vにする。このときｎ型チヤネル第
1MOSFETは導通状態になるため、デイジツト
線１１８はｎ型チヤネル第３接合型FETを介し
て第１の基準電位（2V）を与える電源端子１１
５につながる。メモリセルに“０”が蓄えられて
いる場合は、ｎ型チヤネル第３接合型FETはそ
の第１ゲート電圧が約0Vのため導通状態にあり、
デイジツト線１１８へ電源端子１１５から電流が
流れるので、デイジツト線電圧は２２のように
1Vに近ずく。メモリセルに“１”が蓄えられて
いる場合は、ｎ型チヤネル第３接合型FETはそ
の第１ゲート電圧が約−1Vとなつているためほ
とんど導通しない状態にあり、デイジツト線１１
８へ電源端子１１５から流れる電流はほとんどな
くデイジツト線電圧は２３のようにほとんど0V
のままである。このデイジツト線電圧の差によつ
て“０”、“１”の読み出し動作が行なわれる。こ
の間、ｐ型チヤネル第2MOSFETは非導通状態
にあるため、メモリセルに蓄えられた２進情報は
読み出し動作の影響を受けず、読み出し動作は非
破壊で行なうことができる。
プへつなぎ、この電圧を0Vにした状態でアドレ
ス線を2Vにする。このときｎ型チヤネル第
1MOSFETは導通状態になるため、デイジツト
線１１８はｎ型チヤネル第３接合型FETを介し
て第１の基準電位（2V）を与える電源端子１１
５につながる。メモリセルに“０”が蓄えられて
いる場合は、ｎ型チヤネル第３接合型FETはそ
の第１ゲート電圧が約0Vのため導通状態にあり、
デイジツト線１１８へ電源端子１１５から電流が
流れるので、デイジツト線電圧は２２のように
1Vに近ずく。メモリセルに“１”が蓄えられて
いる場合は、ｎ型チヤネル第３接合型FETはそ
の第１ゲート電圧が約−1Vとなつているためほ
とんど導通しない状態にあり、デイジツト線１１
８へ電源端子１１５から流れる電流はほとんどな
くデイジツト線電圧は２３のようにほとんど0V
のままである。このデイジツト線電圧の差によつ
て“０”、“１”の読み出し動作が行なわれる。こ
の間、ｐ型チヤネル第2MOSFETは非導通状態
にあるため、メモリセルに蓄えられた２進情報は
読み出し動作の影響を受けず、読み出し動作は非
破壊で行なうことができる。
読み出しも書き込みも行なわれない非選択メモ
リセルではアドレス線電圧を0Vに保つ。このと
きｎ型チヤネル第1MOSFETもｐ型チヤネル第
2MOSFETも非導通状態となるため電源端子１
１５の電位はデイジツト線に影響を与えず、デイ
ジツト線の電圧変化は電荷貯蔵部の電位に対して
は影響するものの、貯蔵されている電荷量すなわ
ち２進情報には影響を与えない。例えば非選択メ
モリセルの中にはデイジツト線が2Vになる場合
があるが、この場合の“０”を貯蔵しているメモ
リセルの電荷貯蔵領域の電位は1Vまで上昇する。
しかしこのときアドレス線電圧は0Vでありｐ型
チヤネル第2MOSFETの閾値電圧は−2Vである
から、この電位上昇は非選択メモリセルの貯蔵電
荷量に影響を与えない。
リセルではアドレス線電圧を0Vに保つ。このと
きｎ型チヤネル第1MOSFETもｐ型チヤネル第
2MOSFETも非導通状態となるため電源端子１
１５の電位はデイジツト線に影響を与えず、デイ
ジツト線の電圧変化は電荷貯蔵部の電位に対して
は影響するものの、貯蔵されている電荷量すなわ
ち２進情報には影響を与えない。例えば非選択メ
モリセルの中にはデイジツト線が2Vになる場合
があるが、この場合の“０”を貯蔵しているメモ
リセルの電荷貯蔵領域の電位は1Vまで上昇する。
しかしこのときアドレス線電圧は0Vでありｐ型
チヤネル第2MOSFETの閾値電圧は−2Vである
から、この電位上昇は非選択メモリセルの貯蔵電
荷量に影響を与えない。
第３図Ａ，Ｂは、本発明のメモリセルを２つの
MOSFETと１つの接合型FETを用いて実現した
ときの構造の１例を模式的に示した平面図Ａとそ
の断面図Ｂである。この図で３１９は、ｎ型チヤ
ネル第1MOSFETのゲート電極、ｐ型チヤネル
第2MOSFETのゲート電極、そしてアドレス線、
を兼ねる導電体層を示す。３１５は、ｎ型チヤネ
ル第1MOSFETの第１通電電極と第１の基準電
位を供給する配線とを兼ねるｎ型領域を示す。３
０８は、ｎ型チヤネル第1MOSFETの第２通電
電極、ｐ型チヤネル第2MOSFETの基板領域、
そしてｎ型チヤネル第３接合型FETの第２通電
電極、を兼ねるｎ型領域を示す。３１６は、ｎ型
チヤネル第1MOSFETの基板領域、ｐ型チヤネ
ル第2MOSFETの第１通電電極、ｎ型チヤネル
第３接合型FETの第２ゲート電極、を兼ねる第
２の基準電位の供給されたｐ型基板を示す。３０
７は、ｐ型チヤネル第2MOSFETの第２通電電
極と、ｎ型チヤネル第３接合型FETの第１ゲー
ト電極とを兼ね電荷貯蔵領域となるｐ型領域を示
す。３１８は、ｎ型チヤネル第３接合型FETの
第１通電電極とデイジツト線とを兼ねるｎ型領域
を示す。３０１，３０５，３０９は、それぞれｎ
型チヤネル第1MOSFET、ｐ型チヤネル第
2MOSFET、ｎ型チヤネル第３接合型FETのチ
ヤネル領域、を示す。３２０は各部間の容量を小
さくするための厚い絶縁体膜を、また３２１は
MOSFETのゲート絶縁体膜を、それぞれ示す。
MOSFETと１つの接合型FETを用いて実現した
ときの構造の１例を模式的に示した平面図Ａとそ
の断面図Ｂである。この図で３１９は、ｎ型チヤ
ネル第1MOSFETのゲート電極、ｐ型チヤネル
第2MOSFETのゲート電極、そしてアドレス線、
を兼ねる導電体層を示す。３１５は、ｎ型チヤネ
ル第1MOSFETの第１通電電極と第１の基準電
位を供給する配線とを兼ねるｎ型領域を示す。３
０８は、ｎ型チヤネル第1MOSFETの第２通電
電極、ｐ型チヤネル第2MOSFETの基板領域、
そしてｎ型チヤネル第３接合型FETの第２通電
電極、を兼ねるｎ型領域を示す。３１６は、ｎ型
チヤネル第1MOSFETの基板領域、ｐ型チヤネ
ル第2MOSFETの第１通電電極、ｎ型チヤネル
第３接合型FETの第２ゲート電極、を兼ねる第
２の基準電位の供給されたｐ型基板を示す。３０
７は、ｐ型チヤネル第2MOSFETの第２通電電
極と、ｎ型チヤネル第３接合型FETの第１ゲー
ト電極とを兼ね電荷貯蔵領域となるｐ型領域を示
す。３１８は、ｎ型チヤネル第３接合型FETの
第１通電電極とデイジツト線とを兼ねるｎ型領域
を示す。３０１，３０５，３０９は、それぞれｎ
型チヤネル第1MOSFET、ｐ型チヤネル第
2MOSFET、ｎ型チヤネル第３接合型FETのチ
ヤネル領域、を示す。３２０は各部間の容量を小
さくするための厚い絶縁体膜を、また３２１は
MOSFETのゲート絶縁体膜を、それぞれ示す。
第３図Ａの実線は活性領域と不活性領域の境界
を示し、３２２は不活性領域側を示している。第
３図Ｂは、同図Ａの３２３，３２３′で切り開い
た場合の模式的断面を表わしている。
を示し、３２２は不活性領域側を示している。第
３図Ｂは、同図Ａの３２３，３２３′で切り開い
た場合の模式的断面を表わしている。
第１図の容量１１３に対応する容量は、第３図
のｐ型領域３０７とｎ型領域３１８との間のpn
接合容量である。このpn接合容量は、ｎ型領域
３１８の不純物濃度に依存するので、この値を高
くすることによつて大きくできる。一方、ｐ型領
域３０７に寄生する他の容量としては、例えばｎ
型領域３０８，３０９との間のpn接合容量とか
導電体層３１９との間の容量があるが、これらは
「ｎ型領域３０８，３０９がMOSFETおよび接
合型FETのチヤネル領域となるために濃度が低
い」とか「層間絶縁体膜３２０は厚い」という理
由によつて小さい。これらのことから、ｐ型領域
３０７とｎ型領域３１８との間のpn接合容量は
ｐ型領域３０７に寄生する他の容量よりも大きく
することが可能である。
のｐ型領域３０７とｎ型領域３１８との間のpn
接合容量である。このpn接合容量は、ｎ型領域
３１８の不純物濃度に依存するので、この値を高
くすることによつて大きくできる。一方、ｐ型領
域３０７に寄生する他の容量としては、例えばｎ
型領域３０８，３０９との間のpn接合容量とか
導電体層３１９との間の容量があるが、これらは
「ｎ型領域３０８，３０９がMOSFETおよび接
合型FETのチヤネル領域となるために濃度が低
い」とか「層間絶縁体膜３２０は厚い」という理
由によつて小さい。これらのことから、ｐ型領域
３０７とｎ型領域３１８との間のpn接合容量は
ｐ型領域３０７に寄生する他の容量よりも大きく
することが可能である。
本発明のメモリセルでは、第１図の容量１１３
の容量カツプリングを介して書き込み時のデイジ
ツト線電圧を電荷貯蔵領域に伝え、その電荷量を
制御する。そのため容量１１３は電荷貯蔵領域に
寄生する他の容量と比べて十分な大きさを持つて
いなければならない。ところが上で述べたように
第３図の構造の実施例の場合には容易にこの条件
が満されるわけであるから、この構造によれば何
ら特別な容量を付け加えなくとも、本発明のメモ
リセルの一実施例となつていることがわかる。
の容量カツプリングを介して書き込み時のデイジ
ツト線電圧を電荷貯蔵領域に伝え、その電荷量を
制御する。そのため容量１１３は電荷貯蔵領域に
寄生する他の容量と比べて十分な大きさを持つて
いなければならない。ところが上で述べたように
第３図の構造の実施例の場合には容易にこの条件
が満されるわけであるから、この構造によれば何
ら特別な容量を付け加えなくとも、本発明のメモ
リセルの一実施例となつていることがわかる。
本発明のメモリセルでは、第３図の例からもわ
かるように、１つの拡散層に幾つかの働きを兼ね
させて使うことが出来るため、微小な面積の中に
３つのFETを収めることができる。第３図Ａの
平面図でもわかるように、平面的に見た構造は単
純でメモリセルの小型化が容易に行なえる。配線
も、ｎ型領域３１５が隣のメモリセルと共用でき
るため、１つのメモリセルあたり2.5本と従来の
3Tセルよりも少なく高集積化に秀れている。
かるように、１つの拡散層に幾つかの働きを兼ね
させて使うことが出来るため、微小な面積の中に
３つのFETを収めることができる。第３図Ａの
平面図でもわかるように、平面的に見た構造は単
純でメモリセルの小型化が容易に行なえる。配線
も、ｎ型領域３１５が隣のメモリセルと共用でき
るため、１つのメモリセルあたり2.5本と従来の
3Tセルよりも少なく高集積化に秀れている。
さらに本発明のメモリでは、3Tセルと同様に
メモリセルに貯められた貯蔵電荷を第3FETのチ
ヤネル電流を介して読み出す形式を取つている。
そのため、読み出し信号は、メモリセル中で１段
増幅されることになり、メモリセルを微小化して
も低下することは少ない。
メモリセルに貯められた貯蔵電荷を第3FETのチ
ヤネル電流を介して読み出す形式を取つている。
そのため、読み出し信号は、メモリセル中で１段
増幅されることになり、メモリセルを微小化して
も低下することは少ない。
以上、説明の便宜上第1FETとしてｎ型チヤネ
ルMOSFETを、第2FETとしてｐ型チヤネル
MOSFETを、第3FETとしてｐ型チヤネル接合
型FETを、それぞれ使用した実施例を用いたが、
本発明は他のFETを用いた場合にも又導電性を
逆にした場合にも適用できる。
ルMOSFETを、第2FETとしてｐ型チヤネル
MOSFETを、第3FETとしてｐ型チヤネル接合
型FETを、それぞれ使用した実施例を用いたが、
本発明は他のFETを用いた場合にも又導電性を
逆にした場合にも適用できる。
さらに第１図を用いて本発明のメモリセルの読
み出し動作を説明したときに、デイジツト線をあ
らかじめ0Vに設定しておいて、第１の基準電位
（2V）を与える電源からの電流を用いていたがこ
れは逆方向の電流を使うこともできる。すなわち
第１の基準電位を0Vにしておいてデイジツト線
をあらかじめ2Vぐらいに設定し、デイジツト線
から第１の基準電位を与える電源へ流れる電流を
使つて読み出しを行なうこともできる。そのよう
な他の例として、例えば容量１１３が電荷貯蔵領
域の全容量の50％の場合に、第１の基準電位に
0V、第２の基準電位に−3Vが供給され、ｎ型チ
ヤネル第1MOSFETの閾値電圧が1V、ｐ型チヤ
ネル第2MOSFETの閾値電圧が−1V、ｎ型チヤ
ネル第３接合型FETの閾値電圧が−2Vの場合を
想定すると、第４図の電圧波形で表わされるよう
な動作が考えられる。この動作例の場合には、あ
らかじめデイジツト線電圧を2Vに設定しておい
てから、これが第１の基準電位である0Vになる
か否かで読み出しを行なう。尚、第４図のタイミ
ングおよび各部を示す数字の１桁目は第２図と対
応させている。
み出し動作を説明したときに、デイジツト線をあ
らかじめ0Vに設定しておいて、第１の基準電位
（2V）を与える電源からの電流を用いていたがこ
れは逆方向の電流を使うこともできる。すなわち
第１の基準電位を0Vにしておいてデイジツト線
をあらかじめ2Vぐらいに設定し、デイジツト線
から第１の基準電位を与える電源へ流れる電流を
使つて読み出しを行なうこともできる。そのよう
な他の例として、例えば容量１１３が電荷貯蔵領
域の全容量の50％の場合に、第１の基準電位に
0V、第２の基準電位に−3Vが供給され、ｎ型チ
ヤネル第1MOSFETの閾値電圧が1V、ｐ型チヤ
ネル第2MOSFETの閾値電圧が−1V、ｎ型チヤ
ネル第３接合型FETの閾値電圧が−2Vの場合を
想定すると、第４図の電圧波形で表わされるよう
な動作が考えられる。この動作例の場合には、あ
らかじめデイジツト線電圧を2Vに設定しておい
てから、これが第１の基準電位である0Vになる
か否かで読み出しを行なう。尚、第４図のタイミ
ングおよび各部を示す数字の１桁目は第２図と対
応させている。
本発明の実施例を説明する際に容量１１３が電
荷貯蔵領域の全容量の50％の場合を考え、各
FETの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。例えば容
量１１３が電荷貯蔵領域の全容量に占める割合は
動作が可能ならば40％でも60％でもよく勿論他の
値であつても構わない。
荷貯蔵領域の全容量の50％の場合を考え、各
FETの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。例えば容
量１１３が電荷貯蔵領域の全容量に占める割合は
動作が可能ならば40％でも60％でもよく勿論他の
値であつても構わない。
第１図は本発明のメモリセルを２つの
MOSFETと１つの接合型FETを用いて実現した
時の１例についてその構成を模式的に示したもの
である。この図で、１０１，１０２，１０３，１
０４がｎ型チヤネルの第1MOSFETを構成して
いる。１０１はゲート電極、１０２はｎ型第１通
電電極、１０３はｎ型第２通電電極、１０４はｐ
型基板領域、をそれぞれ表わす。１０５，１０
６，１０７，１０８がｐ型チヤネルの第
2MOSFETを構成している。１０５はゲート電
極、１０６はｐ型第１通電電極、１０７は電気的
に浮いた状態にあるｐ型第２通電電極、１０８は
１０３に直結されたｎ型基板領域、をそれぞれ表
わす。１０９，１１０，１１１，１１２がｎ型チ
ヤネルの第３接合型FETを構成している。１０
９は１０７に直結されて電気的に浮いた状態にあ
るｐ型第１ゲート電極、１１０はｐ型第２ゲート
電極、１１１はｎ型第１通電電極、１１２は１０
３，１０８に直結されたｎ型第２通電電極、をそ
れぞれ表わす。１１３は１０７，１０９と１１１
との間に置かれた容量を表わす。１１５は１０２
に第１の基準電位を与える電源端子、１１６は１
０４，１０６，１１０に第２の基準電位を与える
電源端子、をそれぞれ表わす。１１８はデイジツ
ト線を、１１９はアドレス線を、それぞれ表わ
す。 第２図は本発明のメモリセルの動作時における
電圧波形の１例を示す。第３図は本発明のメモリ
セルを２つのMOSFETと１つの接合型FETを用
いて実現した場合の構造の１例を示す。第４図は
本発明のメモリセルの動作時における電圧波形の
他の例を示す。
MOSFETと１つの接合型FETを用いて実現した
時の１例についてその構成を模式的に示したもの
である。この図で、１０１，１０２，１０３，１
０４がｎ型チヤネルの第1MOSFETを構成して
いる。１０１はゲート電極、１０２はｎ型第１通
電電極、１０３はｎ型第２通電電極、１０４はｐ
型基板領域、をそれぞれ表わす。１０５，１０
６，１０７，１０８がｐ型チヤネルの第
2MOSFETを構成している。１０５はゲート電
極、１０６はｐ型第１通電電極、１０７は電気的
に浮いた状態にあるｐ型第２通電電極、１０８は
１０３に直結されたｎ型基板領域、をそれぞれ表
わす。１０９，１１０，１１１，１１２がｎ型チ
ヤネルの第３接合型FETを構成している。１０
９は１０７に直結されて電気的に浮いた状態にあ
るｐ型第１ゲート電極、１１０はｐ型第２ゲート
電極、１１１はｎ型第１通電電極、１１２は１０
３，１０８に直結されたｎ型第２通電電極、をそ
れぞれ表わす。１１３は１０７，１０９と１１１
との間に置かれた容量を表わす。１１５は１０２
に第１の基準電位を与える電源端子、１１６は１
０４，１０６，１１０に第２の基準電位を与える
電源端子、をそれぞれ表わす。１１８はデイジツ
ト線を、１１９はアドレス線を、それぞれ表わ
す。 第２図は本発明のメモリセルの動作時における
電圧波形の１例を示す。第３図は本発明のメモリ
セルを２つのMOSFETと１つの接合型FETを用
いて実現した場合の構造の１例を示す。第４図は
本発明のメモリセルの動作時における電圧波形の
他の例を示す。
Claims (1)
- １ ゲート電極、第１の基準電位が供給される第
１通電電極、第２通電電極、および第２の基準電
位が供給される基板領域、を有する第１導電型の
第1FETと、ゲート電極、上記第２の基準電位が
供給される第１通電電極、電気的に浮いた状態に
ある第２通電電極、および上記第1FETの第２通
電電極に直結された基板領域、を有する第２導電
型の第2FETと、上記第2FETの第２通電電極に
直結されて電気的に浮いた状態にある第１のゲー
ト電極、上記第２の基準電位が供給される第２の
ゲート電極、第１通電電極、および上記第1FET
の第２通電電極に直結された第２通電電極、を有
する第１導電型の第3FETと、一方の端子を第
3FETの第１ゲート電極に、また他方の端子を第
3FETの第１通電電極に直結した容量と、上記第
3FETの第１通電電極に接続され、書き込み時に
上記容量を介して上記第3FETの第１ゲート電極
へ供給されて、第3FETのチヤネル抵抗を大小何
れかに設定する書き込み信号を供給し、読み出し
時に上記第3FETの導通状態を検出するための信
号を供給するデイジツト線と、上記第1FETおよ
び第2FETの各ゲート電極に共通に接続され、書
き込み時には第2FETのみをオンする信号を供給
し、読み出し時には第1FETのみをオンする信号
を供給するアドレス線と、を備えたことを特徴と
する半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164022A JPS5864697A (ja) | 1981-10-14 | 1981-10-14 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164022A JPS5864697A (ja) | 1981-10-14 | 1981-10-14 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864697A JPS5864697A (ja) | 1983-04-18 |
| JPH0158594B2 true JPH0158594B2 (ja) | 1989-12-12 |
Family
ID=15785296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164022A Granted JPS5864697A (ja) | 1981-10-14 | 1981-10-14 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864697A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671068B2 (ja) * | 1983-09-09 | 1994-09-07 | 株式会社東芝 | 半導体記憶装置 |
| JPS60177494A (ja) * | 1984-02-22 | 1985-09-11 | Nec Corp | 半導体メモリセルの駆動方法 |
| US5016217A (en) * | 1988-05-17 | 1991-05-14 | Ict International Cmos Technology, Inc. | Logic cell array using CMOS EPROM cells having reduced chip surface area |
| DE4041260A1 (de) * | 1990-12-21 | 1992-07-02 | Messerschmitt Boelkow Blohm | Ausleseschaltung fuer eine statische speicherzelle |
-
1981
- 1981-10-14 JP JP56164022A patent/JPS5864697A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864697A (ja) | 1983-04-18 |
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