JPS61208695A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS61208695A JPS61208695A JP60048836A JP4883685A JPS61208695A JP S61208695 A JPS61208695 A JP S61208695A JP 60048836 A JP60048836 A JP 60048836A JP 4883685 A JP4883685 A JP 4883685A JP S61208695 A JPS61208695 A JP S61208695A
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- JP
- Japan
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- fet
- memory cell
- electrode
- current
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分Ｗｆ）
本発明は高集積−化に適した半導体メモリセルに関す・
意ものである。
意ものである。
（従来技術−）
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下、１’ｒ１ｃセルという。）は、＊成要素が少なく、
セル面積の微小化が容易なため広く使わｊている。
スタと１つのコンデンサから構成されるメモリセル（以
下、１’ｒ１ｃセルという。）は、＊成要素が少なく、
セル面積の微小化が容易なため広く使わｊている。
ＩＴＩＣセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。この
場合、センスアンプへの出力［圧は各メモリセルのコン
デンサ容量とディジット線の浮遊容量とで分割される。
蔵電荷を直接読み出す形式を取るのが普通である。この
場合、センスアンプへの出力［圧は各メモリセルのコン
デンサ容量とディジット線の浮遊容量とで分割される。
一般に、メモリの高集積化は、微細加工によるメモリセ
ルの微小化と１つのアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、ＩＴＩＣセルを用いたメモリを高集積化すると、メ
モリセルのコンデンサ容量は減り、ディジット線の浮遊
容量は増Ｒる傾向にある。その結果。
ルの微小化と１つのアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、ＩＴＩＣセルを用いたメモリを高集積化すると、メ
モリセルのコンデンサ容量は減り、ディジット線の浮遊
容量は増Ｒる傾向にある。その結果。
一般にセンスアンプへの出方電圧は小さくなる。
高集積化によってメモリセルが微小化された場合、それ
に伴ってセンスアンプの幅もメモリセルのピッチに合う
ように小さくされなければならない。ところが、従来の
ＩＴＩＣセルではセンスアンプへの出力電圧は小さくな
る傾向があるので。
に伴ってセンスアンプの幅もメモリセルのピッチに合う
ように小さくされなければならない。ところが、従来の
ＩＴＩＣセルではセンスアンプへの出力電圧は小さくな
る傾向があるので。
その分センスアンプの感度を増大する必要があった。そ
のためセンスアンプは複雑化し大型化せざるを得ない傾
向となり、集積化に際してセンスアンプが占める暢はメ
モリセルのピッチ橿小さくすることができなかりた。こ
のように出方電圧とセンスアンプピッチとの板ばさみ的
な状況となる結果、ついにはメモリの高集積化そのもの
にすら多大の影響が生じてきていた。
のためセンスアンプは複雑化し大型化せざるを得ない傾
向となり、集積化に際してセンスアンプが占める暢はメ
モリセルのピッチ橿小さくすることができなかりた。こ
のように出方電圧とセンスアンプピッチとの板ばさみ的
な状況となる結果、ついにはメモリの高集積化そのもの
にすら多大の影響が生じてきていた。
同様に高集積半導体メモリ用メモリセルとして。
３つのトランジスタから構成されるメモリセル（μ下、
３Ｔセルという、）も使われている。このメモリセルで
は、各メモリセルにあるトランジスタの浮遊容量に貯め
られた貯蔵電荷をトランジスタ電流を介して読み出す形
式を取る。そのため、読み出し信号はセル中のトランジ
スタにより一段増幅されることになる。この増幅された
読み出し信号はメモリセルの大きさやディジット線の浮
遊容量の形番が少ない丸め、３Ｔ七ルには、メモリを高
集積化しても読み′出し信号の低下が少ないという特長
がある。とζろが、３Ｔセルでは１つのメモリセルあた
り３つのトランジスタが必要な上。
３Ｔセルという、）も使われている。このメモリセルで
は、各メモリセルにあるトランジスタの浮遊容量に貯め
られた貯蔵電荷をトランジスタ電流を介して読み出す形
式を取る。そのため、読み出し信号はセル中のトランジ
スタにより一段増幅されることになる。この増幅された
読み出し信号はメモリセルの大きさやディジット線の浮
遊容量の形番が少ない丸め、３Ｔ七ルには、メモリを高
集積化しても読み′出し信号の低下が少ないという特長
がある。とζろが、３Ｔセルでは１つのメモリセルあた
り３つのトランジスタが必要な上。
配線数も多いため、どうしてもセル自体を微小化するこ
とが難しく、３Ｔセルを用いたメそりを高集積化するこ
とは困難であった。
とが難しく、３Ｔセルを用いたメそりを高集積化するこ
とは困難であった。
（発明の目的）
本発明の目的は、３Ｔセルと同様にメモリセル中に貯麗
信号を増幅する機能を持ち、メモリを高集積化しても読
み出し信号が低下することが少なく、且つＩＴＩＣ七ル
同様にメ七すセル自体を微小化することができるように
した。高集積メモリに適した半導体メモリセルを与える
ことである。
信号を増幅する機能を持ち、メモリを高集積化しても読
み出し信号が低下することが少なく、且つＩＴＩＣ七ル
同様にメ七すセル自体を微小化することができるように
した。高集積メモリに適した半導体メモリセルを与える
ことである。
（発明の構成）
本発明によれば、第１通電電極、第２通電電極及びゲー
ト電極を有するｓｇ１導電型のｌ［１ＦＥＴと、該１［
ｌＦＥＴの第１通電電極に接続された第１通電電極９ｗ
、２通電電極及びＩＩＩＦｊ！；Ｔのゲート電極に接続
さｈたゲート電極を有する１１１２導電Ｗ（２）Ｉ／１
２ＦＥＴと、該第２Ｆｈ：Ｔの第２通電電極に接続され
た第１通電電極、第１の基準電位が供給された＠２ｉｉ
ｉ＆電電極及びＩＥｔＦＥＴの第２通電電極に接続され
たゲート電極を有するＩＥ２導電型の享ａＦＥＴと、一
方の端子を第１ＦＷＴの第２通電電極に接続・され、他
方の端子に１１２の基準電位が供給された容量と、前記
第ｔＦＥＴの第１通電電極に接続されたディジット線と
、前記第ｌＦＥＴのゲート電極に接続されたアドレス線
と、を儂えたことを特徴とする半導体メモリセルが得ら
ねる。
ト電極を有するｓｇ１導電型のｌ［１ＦＥＴと、該１［
ｌＦＥＴの第１通電電極に接続された第１通電電極９ｗ
、２通電電極及びＩＩＩＦｊ！；Ｔのゲート電極に接続
さｈたゲート電極を有する１１１２導電Ｗ（２）Ｉ／１
２ＦＥＴと、該第２Ｆｈ：Ｔの第２通電電極に接続され
た第１通電電極、第１の基準電位が供給された＠２ｉｉ
ｉ＆電電極及びＩＥｔＦＥＴの第２通電電極に接続され
たゲート電極を有するＩＥ２導電型の享ａＦＥＴと、一
方の端子を第１ＦＷＴの第２通電電極に接続・され、他
方の端子に１１２の基準電位が供給された容量と、前記
第ｔＦＥＴの第１通電電極に接続されたディジット線と
、前記第ｌＦＥＴのゲート電極に接続されたアドレス線
と、を儂えたことを特徴とする半導体メモリセルが得ら
ねる。
（実施例）
以下１本発明の実施例について図面を参照して説明する
。
。
ｌＩ１図は本発明の一実施例の構成を示す模式的回路図
である。第１図において１１は、寥１通電電極１１１．
ＩＥ２通電電極１１２．ゲート電極１１３を有するＮ型
チャネル第１ＦＥＴｆ：、１２は。
である。第１図において１１は、寥１通電電極１１１．
ＩＥ２通電電極１１２．ゲート電極１１３を有するＮ型
チャネル第１ＦＥＴｆ：、１２は。
第１通電電極１２１．纂２通電電極１２２．ゲート電極
１２３を有するＰＷチャネルＩＥ２ＦＥＴを。
１２３を有するＰＷチャネルＩＥ２ＦＥＴを。
１３は、ＩＥ１通電電極１３１．第２通電電極１３２゜
ゲート電極１３３を有するＰ型チャネルＩＥ ３ ＦＥ
Ｔを、１４は容量を、１５はディジット線を、１６はア
ドレスＩｗｔ−，１７はＯｖを供給するｓ［１の基準電
位を源ｔ”、１８は３ｖを供給する第２の基準電位電源
をそれぞれ示す。本実施例では、第１ＦＷＴＯしきい値
電圧がＩＶ、第２ＦＥＴのしきい値電圧が−３，５Ｖ、
第３ＦＥＴのしきい値電圧が−Ｌ５Ｖの場合を考える。
ゲート電極１３３を有するＰ型チャネルＩＥ ３ ＦＥ
Ｔを、１４は容量を、１５はディジット線を、１６はア
ドレスＩｗｔ−，１７はＯｖを供給するｓ［１の基準電
位を源ｔ”、１８は３ｖを供給する第２の基準電位電源
をそれぞれ示す。本実施例では、第１ＦＷＴＯしきい値
電圧がＩＶ、第２ＦＥＴのしきい値電圧が−３，５Ｖ、
第３ＦＥＴのしきい値電圧が−Ｌ５Ｖの場合を考える。
次に本実施例の動作について説明する。
ｌＩ２図は本実施例を動作させるときの信号電圧の一例
を示す波形図である。
を示す波形図である。
書き込み動作時には、アドレス線電圧２１を３Ｖにし、
ディジット線電圧を書き込む情報に従い。
ディジット線電圧を書き込む情報に従い。
例、ｔば”ｌ”情１１”ｔ’ａ２２１７）！’＆ＣａＶ
４Ｃ，” Ｏ’情報では２３のようにＯｖにする。この
ときＮ型チャネルＩＥＩＦＥＴＩＩは導通状態のため１
節点１９の電圧はディジット線電圧に対応して、′１″
情報を書き込んだ場合は約２ｖに、′″０″０″情報込
んだ場合は約Ｏｖになる。
４Ｃ，” Ｏ’情報では２３のようにＯｖにする。この
ときＮ型チャネルＩＥＩＦＥＴＩＩは導通状態のため１
節点１９の電圧はディジット線電圧に対応して、′１″
情報を書き込んだ場合は約２ｖに、′″０″０″情報込
んだ場合は約Ｏｖになる。
読み出し動作時には、ディジット線１５をセンスアンプ
につなぎ、これを３ｖにプリチャージしたのち、アドレ
ス線電圧を一５ｖにし、第２ＦＥＴ１２をオン状態にす
る。メモリセルに１”情報が貯蔵されている場合は節点
１９が約２ｖのため。
につなぎ、これを３ｖにプリチャージしたのち、アドレ
ス線電圧を一５ｖにし、第２ＦＥＴ１２をオン状態にす
る。メモリセルに１”情報が貯蔵されている場合は節点
１９が約２ｖのため。
第３ ＦＥＴ １３はオフ状態にあり、ディジット線電
圧は３ｖの１１である。ここでは、ＩＥ３ＦＥＴの第１
通電電極１３１の電圧を３ｖと考え、１Ｅ３ＦＥＴのゲ
ート通電電極間バイアスは２−３＝−１ｖと考えている
。メモリセルに′″０”情報が貯蔵されている場合は節
点１９が約Ｏｖのため、纂３ ＦＥＴ １３はオン状態
にＴｏｎ、 ディジット線電圧はＩＩＥＩの基準電位
であるＯｖに近づく。この＠０”、１１”情１間にかけ
るディジット線電圧の差をセンスアンプで感知増幅して
、読み出し動作を行なう。この間、第１ＦＥＴＩＩはオ
フ状態にあるため１節点１９に貯蔵された電荷は保存さ
れ、読み出し動作は非破壊で行なλる。
圧は３ｖの１１である。ここでは、ＩＥ３ＦＥＴの第１
通電電極１３１の電圧を３ｖと考え、１Ｅ３ＦＥＴのゲ
ート通電電極間バイアスは２−３＝−１ｖと考えている
。メモリセルに′″０”情報が貯蔵されている場合は節
点１９が約Ｏｖのため、纂３ ＦＥＴ １３はオン状態
にＴｏｎ、 ディジット線電圧はＩＩＥＩの基準電位
であるＯｖに近づく。この＠０”、１１”情１間にかけ
るディジット線電圧の差をセンスアンプで感知増幅して
、読み出し動作を行なう。この間、第１ＦＥＴＩＩはオ
フ状態にあるため１節点１９に貯蔵された電荷は保存さ
れ、読み出し動作は非破壊で行なλる。
読み出しも書き込みも行なわない非選択メモリセルでは
、アドレス線をＯｖに保つ。このとき。
、アドレス線をＯｖに保つ。このとき。
ディジット線は最低□Ｖ、最高３ｖにしかならないため
、第１ＦＥＴＩＩも第２ ＦＥＴ １２も共にオフ状態
のままである。そのためメモリセルはディジット線電圧
に影響を与えず、またメモリに貯蔵された情報はディジ
ット線の影響を受けない。
、第１ＦＥＴＩＩも第２ ＦＥＴ １２も共にオフ状態
のままである。そのためメモリセルはディジット線電圧
に影響を与えず、またメモリに貯蔵された情報はディジ
ット線の影響を受けない。
ＩＥａ図（ａ）及び（ｂ）は本発明の半導体メモリセル
を半導体基板上に実現した場合の一例の構造を示す断面
図及び平面図で、ＩＥ１図（ａｌは第１図（ｂ）のＡ−
Ａ／断面図である。
を半導体基板上に実現した場合の一例の構造を示す断面
図及び平面図で、ＩＥ１図（ａｌは第１図（ｂ）のＡ−
Ａ／断面図である。
１！３図にかいて、３８はＰ型シリコン結晶基板。
３１１．３９はＮ＠ｌ領域、３５，３６，３６’ 。
３７は導電体膜、３２１，３２４，３２２，３３４゜３
３２はポリシリコン５ｉｔ−レーザアニールなどの方法
で再結晶化させた再結晶化シリコン膜、３１３゜３２３
．３３３はＭＯＳＦＥＴのゲート絶縁体膜。
３２はポリシリコン５ｉｔ−レーザアニールなどの方法
で再結晶化させた再結晶化シリコン膜、３１３゜３２３
．３３３はＭＯＳＦＥＴのゲート絶縁体膜。
４０はシリサイド膜、４１．４２は層間の絶縁体膜、４
３．４４はコンタクト孔をそれぞれ示す。
３．４４はコンタクト孔をそれぞれ示す。
再結晶化シリコン膜のうち、３２１，３２２゜３３２は
Ｐ型領域を、３２４，３３４はＮ！領領域それぞれ示す
。 。
Ｐ型領域を、３２４，３３４はＮ！領領域それぞれ示す
。 。
第３図ｆ）Ｎ！ＩＩ！領域３１１，３９．導１１体Ｊｌ
［３６゜ゲート絶縁体膜３１３．Ｐ型シリーン結晶基板
３８は、第１図の＊ｌＦＥＴ１１に相当するＮ型チャ。
［３６゜ゲート絶縁体膜３１３．Ｐ型シリーン結晶基板
３８は、第１図の＊ｌＦＥＴ１１に相当するＮ型チャ。
ネルＭＯ８ＦＥＴを構成する。同じくＰ型領域３２１゜
３２２、導電体膜３６．ゲート絶縁体膜３２３゜再結晶
化ポリシリコン膜３２４は第１図のＩＥ２ＦＥＴ１２に
相当するＰ型チャネルＭＯ８ＦＥＴを構成する。Ｐ！！
！領域３２２，３３２．Ｎ１１領域３９゜ゲート絶縁膜
３３３．再結晶化ポリシリコン膜３３４はＩＩＩ図０ｇ
３ＦＥＴ１３に相！するＰ型チャネルＭＯ８ＦＥＴを構
成する。Ｐｍシリコン結晶基板３８とＮＷ領域３９の間
のＰＮ接合は第１図′ の容量１４に相当するＰＮ接
合容量を構成する。
３２２、導電体膜３６．ゲート絶縁体膜３２３゜再結晶
化ポリシリコン膜３２４は第１図のＩＥ２ＦＥＴ１２に
相当するＰ型チャネルＭＯ８ＦＥＴを構成する。Ｐ！！
！領域３２２，３３２．Ｎ１１領域３９゜ゲート絶縁膜
３３３．再結晶化ポリシリコン膜３３４はＩＩＩ図０ｇ
３ＦＥＴ１３に相！するＰ型チャネルＭＯ８ＦＥＴを構
成する。Ｐｍシリコン結晶基板３８とＮＷ領域３９の間
のＰＮ接合は第１図′ の容量１４に相当するＰＮ接
合容量を構成する。
導電体膜３５ＦｉｌＥ１図のディジット線１５に相当し
、導電体膜３６はｘｉ図のアドレス線１６に相当する。
、導電体膜３６はｘｉ図のアドレス線１６に相当する。
シリサイド膜４０はＰ要領域３２１！＝Ｎ型領域３１１
０間の電気的接続を良くするために設けである。
０間の電気的接続を良くするために設けである。
本実施例では、上記の動作について説明したように、従
来の３Ｔセル同様に、読み出し信号がセル中のトランジ
スタにより一段増幅されるため。
来の３Ｔセル同様に、読み出し信号がセル中のトランジ
スタにより一段増幅されるため。
メモリを高集積化しても読み出し信号電圧の低下が少な
い。第３図（ｂ）で示されるように１メモリセルの大き
さが１つのＭＯＳＦＥＴと１つの容量分とＩＴＩＣセル
並みに小さく、配線数もアドレス線、ディジット線と隣
りのメモリセルと共有できる電源線の合計２５本とＩＴ
ＩＣセルと同じである。
い。第３図（ｂ）で示されるように１メモリセルの大き
さが１つのＭＯＳＦＥＴと１つの容量分とＩＴＩＣセル
並みに小さく、配線数もアドレス線、ディジット線と隣
りのメモリセルと共有できる電源線の合計２５本とＩＴ
ＩＣセルと同じである。
一般に再結晶化シリコンの結晶性は悪く、そこ゛ に形
成したＭＯＳＦＥＴはリーク電流が大きいことが多い。
成したＭＯＳＦＥＴはリーク電流が大きいことが多い。
ところがｗＬ３図の実施例ではリーク電流に敏感な電荷
貯蔵領域としてのＮ型領域３９がＰ型シリコン結晶基板
３８中にあり、再結晶化シリコン中にはない。そのため
貯蔵電荷の保持時間は従来のメモリセルと変らず良好で
ある。
貯蔵領域としてのＮ型領域３９がＰ型シリコン結晶基板
３８中にあり、再結晶化シリコン中にはない。そのため
貯蔵電荷の保持時間は従来のメモリセルと変らず良好で
ある。
以上説明の便宜上、第１図から第３図の構成。
動作、電圧、構造の実施例を用いたが２本発明はこれに
限るものではない。導電型、しきい値電圧、電源電圧は
他の適当な値でも構わない。再結晶化シリコン膜は他の
適当な半導体膜でも構わない。
限るものではない。導電型、しきい値電圧、電源電圧は
他の適当な値でも構わない。再結晶化シリコン膜は他の
適当な半導体膜でも構わない。
読み出し時の電流はディジット線から第１の基準電位電
源の流す例を用いて説明したが、逆の場合も可能である
。
源の流す例を用いて説明したが、逆の場合も可能である
。
（発明の効果）
以上、詳細に説明したように１本発明の半導体メモリセ
ルは、メモリセル中に信号増幅機能をもつため、メモリ
を高集積化しても読み出し信号電圧の低下が少なく、且
つその寸法が従来の１．ＴＩＣセル同様に微少化できる
という効果を有する。
ルは、メモリセル中に信号増幅機能をもつため、メモリ
を高集積化しても読み出し信号電圧の低下が少なく、且
つその寸法が従来の１．ＴＩＣセル同様に微少化できる
という効果を有する。
従って本発明によｈば高集積に適した半導体メモリセル
が得られる。
が得られる。
第１図は本発明のメモリセルの一実施例の構成を示す模
式的回路図、！！２図はその動作における信号電圧の一
例を示す波形図、ＩＥａ図（ａｌ及び（ｂｌはそれぞれ
本発明の半導体メモリセルを半導体基板上に実現した場
合の一例の構造を示す断面図及びその平面図である。 １１・・・・・・第１ＦＥＴ、１２・・・・・・第２Ｆ
ＥＴ、１３・・・・・・第３ＦＥＴ％１４・・・・・・
容量、１５・・・・・・ディジット線、１６・・・・・
・アドレス線、１７・・・・・・第１の基準電位電源、
１８・・・・・・第２の基準電位電源、１９・・・・・
・節点、３５，３６．３６’ 、３７・旧・・導電体膜
、４３．４４・・・・・・コンタクト孔、１１１，１２
１゜１３１・・・・・・第１通電電極、１１２，１２２
，１３２・・・・・・第２通電電極、１１３，１２３，
１３３・・・・・・ゲート電極、３１１・・・・・・Ｎ
型領域、 ３１３．３２３゜３３３・・・・・・ゲート
絶縁体膜、３２１，３２２，３３２・・・・・・再結晶
化シリコン膜（Ｐ型）、３２４゜３３４・・・・・・再
結晶化シリコン膜（Ｎ型）。 代理人 弁理士 内 原 晋１１１．１猶１
面 １ｊδ汁 裡茫Ｈ出し ３２／、３２２，３３２： ＊＃晶イとシリコ）ｆ更（
ｎンノ、ｙｚｐ、 Ｊ３ｐ ：ｊｔ−１１ｉ＆Ｊヒ；リ
フ’−Ｈａ（Ｎ’Ｊり３？、３／／： ＮＶｍ績゛
式的回路図、！！２図はその動作における信号電圧の一
例を示す波形図、ＩＥａ図（ａｌ及び（ｂｌはそれぞれ
本発明の半導体メモリセルを半導体基板上に実現した場
合の一例の構造を示す断面図及びその平面図である。 １１・・・・・・第１ＦＥＴ、１２・・・・・・第２Ｆ
ＥＴ、１３・・・・・・第３ＦＥＴ％１４・・・・・・
容量、１５・・・・・・ディジット線、１６・・・・・
・アドレス線、１７・・・・・・第１の基準電位電源、
１８・・・・・・第２の基準電位電源、１９・・・・・
・節点、３５，３６．３６’ 、３７・旧・・導電体膜
、４３．４４・・・・・・コンタクト孔、１１１，１２
１゜１３１・・・・・・第１通電電極、１１２，１２２
，１３２・・・・・・第２通電電極、１１３，１２３，
１３３・・・・・・ゲート電極、３１１・・・・・・Ｎ
型領域、 ３１３．３２３゜３３３・・・・・・ゲート
絶縁体膜、３２１，３２２，３３２・・・・・・再結晶
化シリコン膜（Ｐ型）、３２４゜３３４・・・・・・再
結晶化シリコン膜（Ｎ型）。 代理人 弁理士 内 原 晋１１１．１猶１
面 １ｊδ汁 裡茫Ｈ出し ３２／、３２２，３３２： ＊＃晶イとシリコ）ｆ更（
ｎンノ、ｙｚｐ、 Ｊ３ｐ ：ｊｔ−１１ｉ＆Ｊヒ；リ
フ’−Ｈａ（Ｎ’Ｊり３？、３／／： ＮＶｍ績゛
Claims (1)
- 第１通電電極、第２通電電極及びゲート電極を有する第
１導電型の第１ＦＥＴと、該第１ＦＥＴの第１通電電極
に接続された第１通電電極、第２通電電極及び前記第１
ＦＥＴのゲート電極に接続されたゲート電極を有する第
２導電型の第２ＦＥＴと、該第２ＦＥＴの第２通電電極
に接続された第１通電電極、第１の基準電位が供給され
た第２通電電極及び前記第１ＦＥＴの第２通電電極に接
続されたゲート電極を有する第２導電型の第３ＦＥＴと
、一方の端子を前記第１ＦＥＴの第２通電電極に接続さ
れ他方の端子に第２の基準電位が供給された容量と、前
記第１ＦＥＴの第１通電電極に接続されたディジット線
と、前記第１ＦＥＴのゲート電極に接続されたアドレス
線と、を備えたことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048836A JPS61208695A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048836A JPS61208695A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208695A true JPS61208695A (ja) | 1986-09-17 |
Family
ID=12814328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048836A Pending JPS61208695A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208695A (ja) |
-
1985
- 1985-03-12 JP JP60048836A patent/JPS61208695A/ja active Pending
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