JPS62128091A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS62128091A JPS62128091A JP60268076A JP26807685A JPS62128091A JP S62128091 A JPS62128091 A JP S62128091A JP 60268076 A JP60268076 A JP 60268076A JP 26807685 A JP26807685 A JP 26807685A JP S62128091 A JPS62128091 A JP S62128091A
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- Japan
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- fet
- current
- carrying electrode
- memory cell
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度化、大容量化することに適した半導体メ
モリセルに関するものである。
モリセルに関するものである。
（従来の技術）
２つのＭＯＳＦＥＴで構成される半導体メモリセルが１
９８４年に開催された固体素子材料コンファレンスのア
ブストラクトＰ、 ２６５〜２６８にエイチ・シチジョ
ー（Ｈ，５ｈｉｃｈｉｊｏ ）等によってターｆト・ラ
ム・セル（ＴＩＴＥ ＲＡＭ ｃｅｌｌ ）として提案
されている。
９８４年に開催された固体素子材料コンファレンスのア
ブストラクトＰ、 ２６５〜２６８にエイチ・シチジョ
ー（Ｈ，５ｈｉｃｈｉｊｏ ）等によってターｆト・ラ
ム・セル（ＴＩＴＥ ＲＡＭ ｃｅｌｌ ）として提案
されている。
このメモリセル（以下ＴＩｒＥセルと略す）の主な特徴
は、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作することにある。
は、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作することにある。
（発明が解決しようとする問題点）
ＴＩｒＥセルは第３図にその等価回路を示すように第１
ＦＥＴ２１、第２ＦＥＴ２２、容量２３、基準電位２
４、読み出しディジット線２５、書き込みディジット線
２６、書き込みワード線２７、読み出しワード線２８か
ら構成されており、２本のディジット線と２木のワード
線が必要である。その結果セル面積が小きくできず、大
容量化が困難であるという問題が生じている。またｒＩ
ＴＥセルは第２ ＦＥＴ２２を第１ ＦＥＴ２１の上に
重ねる構造にすることでセル面積の縮小を図っているが
、第２ ＦＥＴ２２の基板領域が電気的に浮いた状態に
なっているから第２ ＦＥＴ２２の動作が不安定となっ
て書き込んだ情報が破壊されてしまうという危険性があ
る。
ＦＥＴ２１、第２ＦＥＴ２２、容量２３、基準電位２
４、読み出しディジット線２５、書き込みディジット線
２６、書き込みワード線２７、読み出しワード線２８か
ら構成されており、２本のディジット線と２木のワード
線が必要である。その結果セル面積が小きくできず、大
容量化が困難であるという問題が生じている。またｒＩ
ＴＥセルは第２ ＦＥＴ２２を第１ ＦＥＴ２１の上に
重ねる構造にすることでセル面積の縮小を図っているが
、第２ ＦＥＴ２２の基板領域が電気的に浮いた状態に
なっているから第２ ＦＥＴ２２の動作が不安定となっ
て書き込んだ情報が破壊されてしまうという危険性があ
る。
本発明の目的はメモリセルに貯蔵信号を増幅する機能を
持ち、メモリセルを微細化しても読み出し信号が低下す
ることが少なく、２値電圧で動作し、ディジット線が１
木であるためにセル面積が小きく、動作が安定な半導体
メモリセルを提供することにある。
持ち、メモリセルを微細化しても読み出し信号が低下す
ることが少なく、２値電圧で動作し、ディジット線が１
木であるためにセル面積が小きく、動作が安定な半導体
メモリセルを提供することにある。
（問題点を解決するための手段）
本発明の半導体メモリセルは、ゲート電極と第１通電電
極と第１の基準電位が供給される第２通電電極と第２の
基準電位が供給される基板領域とを有する第１ ＦＥＴ
と、ゲート電極と前記第１ ＦＥＴの第１通電電極に直
結された第１通電電極と前記第１ ＦＥＴのゲート電極
に直結されて電気的に浮いた状態にある第２通電電極と
前記第２の基準電位が供給される基板領域とを有する第
２ ＦＥＴと、第１の端子を前記第２ ＦＥｒの第２通
電電極に直結された容量と、前記第１ ＦＥＴの第１通
１！電極と前記第２ ＦＥＴの第１通電電極に接読され
書き込み時に前記第１ ＦＥＴのゲート１！極の電圧を
高低いずれかに設定する書き込み信号を供給し読み出し
時に前記第１ＦＥ工の導通状態を検出するための信号を
供給するディジット線と、前記第２ ＦＩ４のゲートｉ
［に接読されてｎき込み時に前記第２ ＦＥＴをオンす
る信号を供給する書き込みワード線と、前記容量の第２
の端子に接続されて読み出し時に前記容量を介して前記
第１ ＦＥＴのゲート電圧を変化させて少なくとも一方
の情報が書き込まれていた場合に前記第１ ＦＥＴがオ
ンする信号を供給する読み出しワード線とから構成され
る。
極と第１の基準電位が供給される第２通電電極と第２の
基準電位が供給される基板領域とを有する第１ ＦＥＴ
と、ゲート電極と前記第１ ＦＥＴの第１通電電極に直
結された第１通電電極と前記第１ ＦＥＴのゲート電極
に直結されて電気的に浮いた状態にある第２通電電極と
前記第２の基準電位が供給される基板領域とを有する第
２ ＦＥＴと、第１の端子を前記第２ ＦＥｒの第２通
電電極に直結された容量と、前記第１ ＦＥＴの第１通
１！電極と前記第２ ＦＥＴの第１通電電極に接読され
書き込み時に前記第１ ＦＥＴのゲート１！極の電圧を
高低いずれかに設定する書き込み信号を供給し読み出し
時に前記第１ＦＥ工の導通状態を検出するための信号を
供給するディジット線と、前記第２ ＦＩ４のゲートｉ
［に接読されてｎき込み時に前記第２ ＦＥＴをオンす
る信号を供給する書き込みワード線と、前記容量の第２
の端子に接続されて読み出し時に前記容量を介して前記
第１ ＦＥＴのゲート電圧を変化させて少なくとも一方
の情報が書き込まれていた場合に前記第１ ＦＥＴがオ
ンする信号を供給する読み出しワード線とから構成され
る。
（作用）
書き込み時には第２ ＦＥｒを介してディジット線の情
報を電荷蓄積ノードに書き込む。読み出し時には電荷蓄
積ノードの電圧を容量カップリングで変化させ、電荷蓄
積ノードがゲート電極となっている第１ ＦＥｒに流れ
る直流電流を利用して情報を読み出す。第２ ＦＥＴの
基板領域には第１ ＦＥＴの基板領域を介して第２の基
準電位を印加することによって、第１ ＦＥＴとディジ
ット線との接読領域を第２ ＦＥＴの下に形成できるか
ら、ディジット線が１本ですみ、小面積で動作が安定な
メモリセルが得られる。
報を電荷蓄積ノードに書き込む。読み出し時には電荷蓄
積ノードの電圧を容量カップリングで変化させ、電荷蓄
積ノードがゲート電極となっている第１ ＦＥｒに流れ
る直流電流を利用して情報を読み出す。第２ ＦＥＴの
基板領域には第１ ＦＥＴの基板領域を介して第２の基
準電位を印加することによって、第１ ＦＥＴとディジ
ット線との接読領域を第２ ＦＥＴの下に形成できるか
ら、ディジット線が１本ですみ、小面積で動作が安定な
メモリセルが得られる。
（実施例）
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
この実施例のメモリセルはゲート電極１ｇと第１通電電
極１ａと第１の基準電位７が供給される第２通電電極１
ｂと第２の基準電位８が供給される基板領域１ｃとを有
する第１ ＦＢＩ’ １と、ゲート電極２ｇと前記第１
ＦＢＩ’の第１通電電極１ａに直結された第１通電電
極２ａと前記第１ ＦＥＴのゲートを極１ｇに直結され
て電気的に浮いた状態にある第２通電電極２ｂと前記第
２の基準電位８が供給される基板領域２Ｃとを有する第
２ ＦＥＴ’ ２と、第１の端子を前記第２ＦＥＴの第
２通電電極２ｂに直結きれた容量３と、前記第１ ＦＥ
Ｔの第１通電電極１ａと前記第２ ＦＥＴの第１通電電
極２ａに接続され書き込み時に前記第１ ＦＥＴのゲー
ト電極１ｇの電圧を高低いずれかに設定する書き込み信
号を供給し読み出し時に前記第１ ＦＥＴの導通状態を
検出するための信号を供給するディジット線４と、前記
第２ ＦＥＴのゲート電極２ｇに接続啓れて書き込み時
に前記第２ ＦＥｒ ２をオンする信号を供給する書き
込みワード線５と、前記容量３の第２の端子に接続され
て読み出し時に前記容量３を介して前記第１ ＦＥＴ
１のゲート電圧を変化させて少なくとも一方の情報が書
き込まれていた場合に前記第１ ＦＥＴ１がオンする信
号を供給する読み出しワード線６とを含んで構成きれる
。次にこの実施例の動作について説明する。ここで第１
ＦＥＴＩ、第２ ＦＥＴ ２共にＮ型チャネルＭＯ５Ｆ
ＥＴとし、第１の基準電位７を５ｖ、第２の基準電位８
をＯｖとし、第１ ＦＥＴ １の閾値電圧を６Ｖ、第２
ＦＥ工２の閾値電圧を１ｖに設定した場合を想定する。
極１ａと第１の基準電位７が供給される第２通電電極１
ｂと第２の基準電位８が供給される基板領域１ｃとを有
する第１ ＦＢＩ’ １と、ゲート電極２ｇと前記第１
ＦＢＩ’の第１通電電極１ａに直結された第１通電電
極２ａと前記第１ ＦＥＴのゲートを極１ｇに直結され
て電気的に浮いた状態にある第２通電電極２ｂと前記第
２の基準電位８が供給される基板領域２Ｃとを有する第
２ ＦＥＴ’ ２と、第１の端子を前記第２ＦＥＴの第
２通電電極２ｂに直結きれた容量３と、前記第１ ＦＥ
Ｔの第１通電電極１ａと前記第２ ＦＥＴの第１通電電
極２ａに接続され書き込み時に前記第１ ＦＥＴのゲー
ト電極１ｇの電圧を高低いずれかに設定する書き込み信
号を供給し読み出し時に前記第１ ＦＥＴの導通状態を
検出するための信号を供給するディジット線４と、前記
第２ ＦＥＴのゲート電極２ｇに接続啓れて書き込み時
に前記第２ ＦＥｒ ２をオンする信号を供給する書き
込みワード線５と、前記容量３の第２の端子に接続され
て読み出し時に前記容量３を介して前記第１ ＦＥＴ
１のゲート電圧を変化させて少なくとも一方の情報が書
き込まれていた場合に前記第１ ＦＥＴ１がオンする信
号を供給する読み出しワード線６とを含んで構成きれる
。次にこの実施例の動作について説明する。ここで第１
ＦＥＴＩ、第２ ＦＥＴ ２共にＮ型チャネルＭＯ５Ｆ
ＥＴとし、第１の基準電位７を５ｖ、第２の基準電位８
をＯｖとし、第１ ＦＥＴ １の閾値電圧を６Ｖ、第２
ＦＥ工２の閾値電圧を１ｖに設定した場合を想定する。
第２図は第１図に示す一実施例を動作きせるときの信号
波形図の一例である。書き込み動作時には書き込みワー
ド線電圧１２を５ｖにし、ディジット！′Ｗｔ、ＪＥは
書き込む２進情報に応じて”１“情報の時は１３のよう
に５ｖにし、０”情報の時は１４のようにＯｖにする。
波形図の一例である。書き込み動作時には書き込みワー
ド線電圧１２を５ｖにし、ディジット！′Ｗｔ、ＪＥは
書き込む２進情報に応じて”１“情報の時は１３のよう
に５ｖにし、０”情報の時は１４のようにＯｖにする。
この時第２ＦＥＴ２は導通状態になるから、第１ ＦＥ
Ｔのゲート電極ｔｇ、第２ ＦＥｆｆの第２通電電極２
ｂおよび容量３の第１の端子で構成される電荷蓄積ノー
ドの電圧は、ディジット線電圧に応じて“１“を書き込
んだ時は１５のように５ｖに、０“を書き込んだ時は１
６のように０■になる。この後書き込みワード線電圧を
０■にすることによって書き込み動作が完了する。読み
出し動作時にはディジット線をセンスアンプにつなぎ、
この電圧をＯｖにした状態で読み出しワード線電圧１１
を５ｖにする。この時電荷蓄積ノードの電圧は容量３を
通じての容量カップリングによって変動する。仮に容量
３が電荷蓄積ノードの全容量の５０％を占めるとすると
、電荷蓄積ノードの電圧は、“１“が書き込まれていた
場合は７．５ｖに、“０”が書き込まれていた場合は２
．５ｖになる。第１ ＦＥＴの閾値電圧は６■あるので
、メモリセルに”１“が書き込まれていた場合は第１Ｆ
ＥＴのゲート電圧が７．５ｖのため導通状態にあり、デ
ィジット線４へ第１の基準電位７を与える電源から電流
が流れるのでディジット線電圧１３は上昇する。メモリ
セルに“０”が書き込まれていた場合は第１ ＦＥＴの
ゲート電圧が２．５ｖのため非導通状態にあり、ディジ
ット線電圧１４はＯｖのままである。
Ｔのゲート電極ｔｇ、第２ ＦＥｆｆの第２通電電極２
ｂおよび容量３の第１の端子で構成される電荷蓄積ノー
ドの電圧は、ディジット線電圧に応じて“１“を書き込
んだ時は１５のように５ｖに、０“を書き込んだ時は１
６のように０■になる。この後書き込みワード線電圧を
０■にすることによって書き込み動作が完了する。読み
出し動作時にはディジット線をセンスアンプにつなぎ、
この電圧をＯｖにした状態で読み出しワード線電圧１１
を５ｖにする。この時電荷蓄積ノードの電圧は容量３を
通じての容量カップリングによって変動する。仮に容量
３が電荷蓄積ノードの全容量の５０％を占めるとすると
、電荷蓄積ノードの電圧は、“１“が書き込まれていた
場合は７．５ｖに、“０”が書き込まれていた場合は２
．５ｖになる。第１ ＦＥＴの閾値電圧は６■あるので
、メモリセルに”１“が書き込まれていた場合は第１Ｆ
ＥＴのゲート電圧が７．５ｖのため導通状態にあり、デ
ィジット線４へ第１の基準電位７を与える電源から電流
が流れるのでディジット線電圧１３は上昇する。メモリ
セルに“０”が書き込まれていた場合は第１ ＦＥＴの
ゲート電圧が２．５ｖのため非導通状態にあり、ディジ
ット線電圧１４はＯｖのままである。
その結果、メモリセルに書き込まれた２進情報侶号はメ
モリセル自身によって増幅きれディジット線に読み出さ
れる。
モリセル自身によって増幅きれディジット線に読み出さ
れる。
読み出しも書き込みも行なわれない非選択メモリセルで
は、読み出しワード線電圧と書き込みワード線電圧は共
に０■に保つ。その結果第１ ＦＥＴ１も第２ ＦＥＴ
２も共に非導通状態となっている。
は、読み出しワード線電圧と書き込みワード線電圧は共
に０■に保つ。その結果第１ ＦＥＴ１も第２ ＦＥＴ
２も共に非導通状態となっている。
また第２ ＦＥＴの基板領域２Ｃの電圧は常に０■にな
っており１、第２ ＦＥｌ ２が誤動作して電荷蓄積ノ
ードの情報が破壊されることはない。
っており１、第２ ＦＥｌ ２が誤動作して電荷蓄積ノ
ードの情報が破壊されることはない。
第４図Ｃａ）、 （ｂ） 、 （ｃ）は、第１図に示し
た本発明の半導体メモリセルの実施例を半導体基板上で
第２ ＦＥＴ ２を第ｉ ＦＥＴ１の上に重ねる構造で
実現したものの平面図（ａ）、Ａ−Ａ’断面図（ｂ）及
びＢ−Ｂ’断面図（Ｃ）である。ここで第２ ＦＥＴ
２は例えば絶縁膜上に成長させた多結晶シリコン欝や、
それを適当な方法で処理したものや、さらに適当な方法
で単結晶化させたものに形成する。
た本発明の半導体メモリセルの実施例を半導体基板上で
第２ ＦＥＴ ２を第ｉ ＦＥＴ１の上に重ねる構造で
実現したものの平面図（ａ）、Ａ−Ａ’断面図（ｂ）及
びＢ−Ｂ’断面図（Ｃ）である。ここで第２ ＦＥＴ
２は例えば絶縁膜上に成長させた多結晶シリコン欝や、
それを適当な方法で処理したものや、さらに適当な方法
で単結晶化させたものに形成する。
Ｐ型半導体３１は第１図の第１ ＦＥＴの基板領域１ｃ
で第２の基準電位８が印加きれる。Ｎ型領域３２は第１
ＦＥＴの第１通電電極１ａを形成し、Ｎ型領域３３．
３５を介してディジット線４に接ａすれる。Ｎ型領域３
３は第１ ＦＥＴの第１通電電極１ａと第２ ＦＥＴの
第１通電電極２ａとを接続する領域である。Ｎ型領域３
４は第１ ＦＥＴの第２通電電極１ｂを形成し、第１の
基準電位７が印加きれる。Ｎ型領域３５は第２ＦＥＴの
第１通電電極１ａを形成し、ディジット線４に接続され
る。Ｐ型領域３６は第２ ＦＥ’Ｉの基板領域を形成し
、Ｐ壁領域３８を介してＰ型半導体基板３１に接続され
る。Ｎ型領域３７は第１ ＦＥＴのゲート電極１ｇと第
２ ＦＥＴの第２通電電極２ｂと容量３の第１の端子を
兼ねる。Ｐ壁領域３８は第２ ＦＥＴの基板領域２Ｃと
第１ ＦＥＴの基板領域ＩＣとを接続する領域である。
で第２の基準電位８が印加きれる。Ｎ型領域３２は第１
ＦＥＴの第１通電電極１ａを形成し、Ｎ型領域３３．
３５を介してディジット線４に接ａすれる。Ｎ型領域３
３は第１ ＦＥＴの第１通電電極１ａと第２ ＦＥＴの
第１通電電極２ａとを接続する領域である。Ｎ型領域３
４は第１ ＦＥＴの第２通電電極１ｂを形成し、第１の
基準電位７が印加きれる。Ｎ型領域３５は第２ＦＥＴの
第１通電電極１ａを形成し、ディジット線４に接続され
る。Ｐ型領域３６は第２ ＦＥ’Ｉの基板領域を形成し
、Ｐ壁領域３８を介してＰ型半導体基板３１に接続され
る。Ｎ型領域３７は第１ ＦＥＴのゲート電極１ｇと第
２ ＦＥＴの第２通電電極２ｂと容量３の第１の端子を
兼ねる。Ｐ壁領域３８は第２ ＦＥＴの基板領域２Ｃと
第１ ＦＥＴの基板領域ＩＣとを接続する領域である。
導体層３９は第２ ＦＥＴのゲート電極２ｇと書き込み
ワード線５を兼ねる。導体層４０は容量３の第２の端子
と読み出しワードｆＩＡ６を兼ねる。導体層４１はディ
ジット線４を形成し、Ｎ型領域３５に接続される。４２
は絶縁膜である。第４図（ａ）の一点鎖線は半導体基板
内の能動素子に対する活性領域と不活性領域とを分けて
おり、これらの図で周囲部が不活性領域である。
ワード線５を兼ねる。導体層４０は容量３の第２の端子
と読み出しワードｆＩＡ６を兼ねる。導体層４１はディ
ジット線４を形成し、Ｎ型領域３５に接続される。４２
は絶縁膜である。第４図（ａ）の一点鎖線は半導体基板
内の能動素子に対する活性領域と不活性領域とを分けて
おり、これらの図で周囲部が不活性領域である。
以上説明の便宜上第１ＦＥＴＩ、第２ ＦＥＴ ２共に
Ｎ型チャネルＭＯ５ＦＥＴを使用した実施例を用いたが
、本発明は他のＦＥＴを用いた場合にも適用できる。
Ｎ型チャネルＭＯ５ＦＥＴを使用した実施例を用いたが
、本発明は他のＦＥＴを用いた場合にも適用できる。
また第２ ＦＥＴを絶縁膜上に成長許せた多結晶シリコ
ン層や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化させたものに形成した実施例を用い
たが、他の方法で形成した半導体や他の半導体物質に形
成しても実現できる。
ン層や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化させたものに形成した実施例を用い
たが、他の方法で形成した半導体や他の半導体物質に形
成しても実現できる。
容量３が電荷蓄積ノードの全容量の５０％の場合を考え
て、各ＦＥＴの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。また動作電圧と
してＯｖと５ｖを用いて説明したが、これらも他の値で
あっても構わない。
て、各ＦＥＴの閾値電圧として適当な値を用いたが、こ
れらもこれらの値に限るわけではない。また動作電圧と
してＯｖと５ｖを用いて説明したが、これらも他の値で
あっても構わない。
（発明の効果）
本発明の半導体メモリセルではメモリセル中に貯蔵信号
を増幅する機能を持ち、メモリセルを微細化しても読み
出し信号が低下することが少なく、２値電圧で動作する
。各ＦＥＴの基板領域には常に基ｆ１電位が印加される
からＦＥＴが誤動作する危険性がなく安定な動作が得ら
れる。さらにデ、ｆジット線が１本ですむので従来のＩ
ＩＴＥセルと比較してセル面積が２０％から３０％減少
するのでこの効果は大きい。
を増幅する機能を持ち、メモリセルを微細化しても読み
出し信号が低下することが少なく、２値電圧で動作する
。各ＦＥＴの基板領域には常に基ｆ１電位が印加される
からＦＥＴが誤動作する危険性がなく安定な動作が得ら
れる。さらにデ、ｆジット線が１本ですむので従来のＩ
ＩＴＥセルと比較してセル面積が２０％から３０％減少
するのでこの効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図実施例を力作させるときのその実施例の各部信号
の波形図、第３図は従来のＩＩｒＥセルの等価回路図で
ある。また、第４ＶＪ（ａ）は半導体基板上で実現した
第１図実施例の平面口、同図（ｂ）は同図（ａ）のＡ
−Ａ ’矢視断面図、同図（Ｃ）は同図（−８）の８−
８’矢矢視面図である。
第１図実施例を力作させるときのその実施例の各部信号
の波形図、第３図は従来のＩＩｒＥセルの等価回路図で
ある。また、第４ＶＪ（ａ）は半導体基板上で実現した
第１図実施例の平面口、同図（ｂ）は同図（ａ）のＡ
−Ａ ’矢視断面図、同図（Ｃ）は同図（−８）の８−
８’矢矢視面図である。
Claims (1)
- ゲート電極と第１通電電極と第１の基準電位が供給され
る第２通電電極と第２の基準電位が供給される基板領域
とを有する第１ＦＥＴと、ゲート電極と前記第１ＦＥＴ
の第１通電電極に直結された第１通電電極と前記第１Ｆ
Ｅ工のゲート電極に直結されて電気的に浮いた状態にあ
る第２通電電極と前記第２の基準電位が供給される基板
領域とを有する第２ＦＥＴと、第１の端子を前記第２Ｆ
ＥＴの第２通電電極に直結された容量と、前記第１ＦＥ
Ｔの第１通電電極と前記第２ＦＥＴの第１通電電極に接
続され書き込み時に前記第１ＦＥＴのゲート電極の電圧
を高低いずれかに設定する書き込み信号を供給し読み出
し時に前記第１ＦＥＴの導通状態を検出するための信号
を供給するディジット線と、前記第２ＦＥＴのゲート電
極に接続されて書き込み時に前記第２ＦＥＴをオンする
信号を供給する書き込みワード線と、前記容量の第２の
端子に接続されて読み出し時に前記容量を介して前記第
１ＦＥＴのゲート電圧を変化させて少なくとも一方の情
報が書き込まれていた場合に前記第１ＦＥＴがオンする
信号を供給する読み出しワード線とを備えたことを特徴
とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268076A JPS62128091A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268076A JPS62128091A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128091A true JPS62128091A (ja) | 1987-06-10 |
Family
ID=17453547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268076A Pending JPS62128091A (ja) | 1985-11-28 | 1985-11-28 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128091A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012015498A (ja) * | 2010-06-04 | 2012-01-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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1985
- 1985-11-28 JP JP60268076A patent/JPS62128091A/ja active Pending
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