JPH0291893A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置のセンスアンプ回路に関し、
特に高速のデータ読み出しを可能にしたセンスアンプ回
路に関する。

［従来の技術］ 半導体メモリ装置には、例えば浮遊ゲートと制御ゲート
の２Ｎゲート構造を有するＭＯ５型電界効果トランジス
タぐ以下、ＭＯＳＦＥＴと称す）をメモリ素子とした不
揮発性半導体メモリがある。

第８図（ａ）にこのメモリ素子の断面図を示し、第８図
（ｂ）にそのシンボル図を示す。このメモリ素子はＰ型
基板８１上にＮ゛型のソース、ドレイン拡散Ｎ８２，８
３が設けられ、さらに基板８１上に絶縁層により外部か
ら電気的に絶縁された浮遊ゲート８４と、メモリ素子を
スイッチング制御する制御ゲート８５が設けられている
。このメモリ素子は浮遊ゲートが電気的に中性状態の時
く以下、非書込み状態と称す）は、第８図（ｃンの実線
８６に示すように低い制御ゲート電圧ＶＧ（例えば２Ｖ
）で導通状態になるが、制御ゲートとドレインに高電圧
（例えば１２．５Ｖ）を印加すると浮遊ゲートに電子か
注入され、制御ゲートから見たメモリ素子のしきい値電
圧は高くなり（以下、書込み状態と称す）、実線８７に
示すように、制御ゲートに高電圧（例えは７Ｖ）を印加
しないと導通状態にならない。このしきい値電圧の変化
を利用して情報を記憶させる。第５図はこのようなメモ
リ素子を用いた不揮発性半導体メモリ装置の従来例を示
す回路図である。複数のメモリ素子ＭＣ５１１，ＭＣ５
１’２〜ＭＣ５ｒｎｎのドレインが接続される複数の列
線Ｄ！５１．Ｄ５２〜Ｄ５ｎと、各列線のメモリ素子の
共通のゲート電極として働く行線Ｗ５１．〜Ｖ５２〜Ｗ
　５　ｒｘｌによって構成されるメモリセルアレイＭＡ
５を有し、行線は行デコーダＸＤ５からの行選択信号に
よりメモリ素子をスイッチング制御し、列線は列デコー
ダＹＤ５からの列選択信号ＳＹ５１，５Ｙ５２〜５Ｙｉ
５ｎによってスイッチング制御されるＮ型判選択ＭＯ５
ＦＥＴ　　ＭＹ５１．ＭＹ５２〜ＭＹ５ｎを介してセン
スアンプ回路Ｓ　Ａ　５０入力端子５ＩＮ５に接続され
、このセンスアンプ回路ＳＡ５の出力ＯＵＴ５は差動ア
ンプＡＭＰ！５で増幅され、出力データＤＡＴＡ５を得
る。この従来のセンスアンプ回路ＳＡ５は、Ｎ型ＭＯ３
ＦＥＴ　　Ｍ！５２のソースとインバータ回ＩＩＮＶ５
の人力を接続して入力端子５ＩＮｉ５とし、インバータ
回路ＩＮＶ５の出力はＮ型ＭＯ５ＦＥＴ　　Ｍ５２のゲ
ートに接続し、Ｐ型ＭＯ５ＦＥＴＭ５１のソースを電圧
源ＶＣに、ゲートとドレインをＮ型ＭＯ５ＦＥＴ　　Ｍ
５２のドレインに接続し、Ｐ型ＭＯ３ＦＥＴ　　Ｍ５１
のトレインとゲートとＮ型ＭＯ５ＦＥＴ　　Ｍ５２のド
レインとの接続点をセンスアンプ回路ＳＡ５の出力端子
０ＵＴ５としている。この従来例において、情報の読み
出し動作は例えば行デコーダＸＤ５により行線＼Ｖ５１
が選択され、列デコーダＹＤ５により列線Ｄ５１か選択
されたとすると、行線Ｗ５１と列線Ｄ５１の交点に設け
られたメモリ素子ＭＣ５１１が選択され、この時、メモ
リ素子ＭＣ５１１か書込み状態か、非書込み状態かによ
り、列線Ｄ５１に流れる電流が変化し、センスアンプ回
路Ｓ　Ａ　５はその電流の変化を検出する。

次にこの従来のセンスアンプ回路ＳＡ５の動作を第６図
を参照し・ながら説明する。第６図は第５図のインバー
タ回路ＩＮＶ５の人出力特性図であり、インバータ回路
Ｉ　ＮＶ５の入力電圧ＶＩＮを横軸に出力電圧ＶＯＵＴ
を縦軸とし、インバータ回路Ｉ　Ｎ　Ｖ　５の人出力特
性を実線６１て表している。ここでインバータ回路ＩＮ
Ｖ５の入力電圧ＶＩＮすなわちセンスアンプ回路ＳＡ５
の入力端子５ＩＮ５の電圧が０゛Ｖ付近の場合は、イン
バータ回路ＩＮ’Ｖｉ１３の出力電圧は高レベルであり
、Ｎ型ＭＯ５ＦＥＴ　　Ｍ５２のゲート電圧は高く、Ｎ
型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　　ｒＶＩ　５２は導通状態と
なる。インバータ回路ＩＮＶ３の入力端子ＶＩＮが高電
圧（第６図でＩＶ程度）になると、出力電圧■○Ｕ　Ｔ
は次第に低電圧になり、Ｎ型ＭＯ５ＦＥＴ　　Ｍ５２の
バックバイアス特性を考慮したしきい値電圧ＶＴＮ５２
＝ＩＶとすると、ＶＯＵＴ＝Ｖ　Ｉ　Ｎ＋ＶＴＮ５２を
表す、第６図の実線６２と、インバータ回路ＩＮＶ５の
入出力特性を表す実線６１の交点まで入力端子Ｖ　Ｉ　
Ｎが高くなると、Ｎ型Ｎ■○５ＦＥＴ　　Ｍ５２は非導
通状態となる。すなわち、第６図の実線６１と６２が交
差する時のインバータ回路ＩＮＶ５０入力電圧ＶＩＮを
ＶＢ２とすると、センスアンプ回路５Ａ５０入力端子５
ＩＮ５の電圧がＶＢ２よりも低電圧ならば、Ｎ型ＭＯ３
ＦＥＴ　　Ｍ５２は導通状態になり、ＶＢ２よりも高電
圧ならば、Ｎ型ＭＯ３ＦＥＴ　　Ｍ５２は非導通状態に
なる。

次に第５図に示した従来のセンスアンプ回路ＳＡ５につ
いて、情報の読み出し動作を第７図の電圧波形図を参照
して説明する。まずメモリ素子ＭＣ５１１が書込み状態
とし、このメモリ素子ＭＣ５１１を選択した場合、初期
状態で列線Ｄ５１の電位を接地電位ＶＳ（ＯＶ）とする
と、列デコーダＹＤ５により列線Ｄ５１が選択され、セ
ンスアンプ回路ＳＡ５の入力端子５ＩＮ５もほぼＯＶと
なり、インバータ回路Ｉ　ＮＶ５の出力Ｇ５２は高レベ
ルになり、Ｎ型ＭＯＳＦＥＴ　　Ｍ５２が導通状態とな
ることで、Ｐ型ＭＯ３ＦＥＴ　　Ｍ５１゜Ｎ型ｒｖＩ　
ＯＳ　Ｆ　Ｅ　Ｔ　　Ｍ　５２とＭＹ５１を介して電圧
源ＶＣから列線Ｄ５１に電流がながれ、列線Ｄ５１に接
続されたメモリ素子ＭＣ５１１，ＭＣ５２１〜ＭＣ５ｍ
１のドレイン拡散層容量などの寄生容量をチャージアッ
プする。その後、メモリ素子ＭＣ５１１は書込み状態な
ので、メモリ素子ＭＣ５１１には電流は流れず、列線Ｄ
５１及びセンスアンプ回路ＳＡ５の入力端子５ＩＮ５の
電位が第６図で示したＶＢ２の電圧まで高くなると、Ｎ
型ＭＯＳＦＥＴ　　Ｍ５２は非導通状態になり、センス
アンプ回路ＳＡ５の出力端子○ＵＴ５はＰ型ＭＯ３ＦＥ
Ｔ　　Ｍ５１によりチャージアップされ、高レベルにな
り差動アンプＡＭＰ５の出力ＤＡＴＡ５は低レベルとな
って、出力データは確定する（Ｔ７１）。しかし実際に
はインバータ回路ＩＮＶ５の出力Ｇ５２にはＮ型ＭＯＳ
ＦＥＴ　　Ｍｉ５２のゲート容量、インバータ回路Ｉ　
ＮＶ５を構成するｉＶＩ　ＯＳ　Ｆ　Ｅ　Ｔのドレイン
拡散層容量などの寄生容量が存在するため、センスアン
プ回路ＳＡ５の入力端子５ＩＮ５の電位が上昇していく
とき、インバータ回路ＩＮＶ５の出力Ｇ５２の電位が低
くなるのに時間差が生じ、列線Ｄ５１は第６図のＶＢ２
の電圧よりも高電圧までチャージアップされてしまう。

［発明が解決しようとする開題点コ 上述した従来のセンスアンプ回路では、第５図で書込み
状態のメモリ素子を選択し、列線をチャージアップする
時、インバータ回路ＩＮＶ５の出力に寄生する容量のた
め、Ｎ型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｍ５２が非導通状態
になるのが遅れて、列線を過多にチャージアップしてし
まう。そのため第７図に示すように、メモリ素子ＭＣ５
１１を選択後、同じ列線上の非書込み状態のメモリ素子
ＭＣ５２１を選択したとき、メモリ素子ＭＣ５２１に電
流が流れ、列線の電位が低くなるが、列線の電位が第６
図に示したＶＢ２の電圧より低くならないと、Ｎ型ＭＯ
ＳＦＥＴ　　Ｍ５２は導通状態にならないので、出力デ
ータが確定するまで長時間（Ｔ７２）を必要とし、情報
の高速読み出しを妨げる欠点がある。

［発明の従来技術に対する相違点］ 上述した従来のセンスアンプ回路に対し、本発明は列線
をチャージアップしたとき、列線の電位がある電圧以上
になることを防止するバイアス手段を設けるという相違
点を有する。

［問題点を解決するための手段］ 本発明のセンスアンプ回路は、第１導電型を有する第１
のＭ　ＯＳ　Ｆ　Ｅ　Ｔのソースを第１の電圧源に、）
・レインとゲートを第２導電型を有する第２のＭ　ＯＳ
　Ｆ　Ｅ　Ｔのドレインに接続し、第一のインバータ回
路の入力と、第２のＭＯＳＦＥＴのソースを接続し、第
１のインバータ回路の出力を第２のＭＯＳＦＥＴのゲー
トに接続し、第２導電型を有する第３のＭ　ＯＳ　Ｆ　
Ｅ　Ｔのトレインとケートヲ第２のＭＯＳＦＥＴのソー
スと第１のインバータ回路の入力との接続点に接続し、
ソースを第２のＭＯＳＦＥＴのゲートと第１のインバー
タ回路の出力との接続点に接続し、第２のＭＯＳＦＥＴ
のソースと第１のインバータ回路の入力と、第３のＭＯ
ＳＦＥＴのトレインとゲートとの接続点を入力端子とし
、第１のＭＯＳＦＥＴのゲートとドレインと、第２のＭ
ＯＳＦＥＴのドレインとの接続点を出力端子としている
。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１実施例の回路図である。

Ｐ型ＭＯ５ＦＥＴ　　Ｍｌｌのソースを電圧源ＶＣに、
ゲートとドレインをＮ型ＭＯ９ＦＥＴ　　Ｍ１２のトレ
インに接続し、Ｐ型ＭＯ９ＦＥＴ　　Ｍ２ＳとＮ型ＭＯ
３ＦＥＴ　　Ｍ１４てインバータ回路Ｉ　Ｎ　Ｖ　１を
構成し、インバータ回路の入力をＮ型ＭＯ３ＦＥＴ　　
Ｍ１２のソースに、出力をＮ型ＭＯ９ＦＥＴ　　Ｍ１２
のゲートに接続し、Ｎ型ＭＯ５ＦＥＴ　　Ｍ１５のゲー
トとドレインをインバータ回路ＩＮＶＩの入力とＮ型Ｍ
Ｏ３ＦＥＴ　　Ｍ１２のソースとの接続点に接続し、ソ
ースをインバータ回路ＩＮＶＩの出力とＮ型ＭＯ５ＦＥ
Ｔ　　Ｍ１２のゲートとの接続点に接続し、Ｎ型Ｍ　Ｏ
Ｓ　ＦＥＴ　　Ｍ１２のソースとインバータ回路ＩＮＶ
Ｉの入力とＮ型ＭＯ３ＦＥＴ　　Ｍ１５のゲートとトレ
インとの接続点を入力端子５ＩＮＩとし、Ｐ型ＭＯＳＦ
ＥＴ　　ＭｌｌのゲートとドレインとＮ型ＭＯ３ＦＥＴ
　　Ｍ１２のドレインとの接続点を出力端子○ＵＴＩと
している。

次にこの回路の動作を第２図を参照して説明する。第２
図は第１図のインバータ回路ＩＮＶＩの入出力特性図で
あり、インバータ回路ＩＮＶＩの入力電圧ＶＩＮを横軸
に、出力電圧〜’ＯＵＴを縦軸とし、インバータ回路Ｉ
ＮＶＩの入出力特性を実線２１て表している。さらにＮ
型ＭＯ３ＦＥＴＭ１２のバックバイアス特性を考慮した
しきい値電圧をＶＴＮ１２＝ＩＶとした時、ＶＯＵＴ＝
ＶＩＮ＋ＶＴＮ１２を実線２２て、Ｎ型Ｍ　ＯＳ　Ｆ　
ＥＴＭ１５のバックバイアス特性を考慮したしきい値電
圧をＶＴＮ　１　！５＝ＯＶとした時、ＶＯＵＴ＝Ｖ　
ＩＮ−ＶＴＮ　１５を点線２３てそれぞれ表している。

ここで、インバータ回路の入力電圧ＶＩＮすなわちセン
スアンプ回路の入力端子５ＩＮ１の電圧がＯＶから、実
線２１と実線２２の交差する電圧Ｖ２１の範囲ではＮ型
ＭＯ５ＦＥＴ　　Ｍ１２は導通状態であり、センスアン
プ回路の出力端子０ＵＴＩはＮ型ＭＯ３ＦＥＴ　　Ｍ１
２に電流が流れることで低レベルになる。センスアンプ
回路の入力端子５ＩＮＩの電圧がＶ２１よりも高い場合
はＮ型ＭＯ５ＦＥＴ　　Ｍ１２は非導通状態となり、セ
ンスアンプ回路の出力端子ＯＵＴ　１の電圧はＰ型ＭＯ
３ＦＥＴ　　Ｍｌｌによりチャージアップされ高レベル
になる。さらにセンスアンプ回路の入力端子５ＩＮＩの
電圧が実線２１と点線２３の交点の電圧Ｖ２２よりも高
電圧の場合にはＮ型ＭＯ９ＦＥＴ　　Ｍ１５は導通状態
になり、Ｎ型Ｍ○５ＦＥＴ　　Ｍ１５．Ｍ１４を介して
、センスアンプの入力端子５ＩＮＩから接地電位ＶＳに
電流が流れ、入力端子５ＩＮＩに他の回路から電流が流
れ込まなければ入力端子５ＩＮＩの電圧は第２図の電圧
Ｖ２２までディスチャージされ、センスアンプの入力端
子５ＩＮＩの電圧は電圧Ｖ２２よりも高電圧で安定する
ことはない。

第３図は本発明の第２実施例の回路図であり、本発明の
センスアンプ回路を不揮発性半導体メモリ装置に応用し
た場合を示している。複数のメモリ素子ＭＣ３１１，Ｍ
Ｃ３１２〜ＭＣ３ｍｎのドレインが接続される複数の列
線Ｄ３１．Ｄ３２〜Ｄ　３　ｎと各列線のメモリ素子の
共通のゲート電極として働く１テ線Ｗ３１・、Ｗ３２〜
Ｗ３ｍによって構成されるメモリセルアレイＭＡ３を有
し、行線は行デコーダＸＤ３からの行選択信号によりメ
モリ素子をスイッチング制御し、列線は列デコーダＹＤ
３からの列選択信号５Ｙ３１，５Ｙ３２〜５Ｙ３ｎによ
ってスイッチング制御されろＮ復列選択ＭＯ３ＦＥＴ　
　ＭＹ３１．ＭＹ３２〜ＭＹ３ｎを介してセンスアンプ
回路ＳＡ３の入力端子５ＩＮ３に接続され、このセンス
アンプ回路Ｓ　Ａ　３の出力０ＵＴ３は差動アンプＡＭ
Ｐ３て増幅され、出力データＤＡＴＡ３を得ている。こ
の実施例におけるセンスアンプ回路ＳＡ３は第１図に示
したセンスアンプ回路と同様の回路構造であるが、第１
図のインバータ回路ＩＮＶＩに対応する部分を２人カノ
ア（Ｎ　ＯＲ）回路ＮＯＲ３で構成し、制御信号ＳＴに
より、センスアンプ回路ＳＡ３の回路動作を停止できる
ようにした。

次にこの実施例の情報の読み出し動作について、第４図
の電圧波形図を参照して説明する。まずメモリ素子ＭＣ
３１１が書込み状態とし、このメモリ素子ＭＣ３１１を
選択した場合、初期状態で列線Ｄ３１の電位を接地電位
（ＯＶ）とすると列デコーダＹＤ３ｅこより列線Ｄ３１
が選択され、センスアンプ回路ＳＡ３の入力端子５ＩＮ
３もほぼＯＶとなり、ＮＯＲ回路の出力Ｇ３２は高レベ
ルになり、Ｎ型ＭＯＳＦＥＴ　　Ｍ３２が導通状態とな
ることてＰ型ＭＯ９ＦＥＴ　　Ｍ３１．Ｎ型ＭＯＳＦＥ
Ｔ　　Ｍ３２．％ＩＹ３１を介して電圧源ＶＣから列線
Ｄ３１に電流が流れ、列線Ｄ３１に接続されたメモリ素
子ＭＣ３１１，ＭＣ３２１〜ＭＣ３汀１１のドレイン拡
散層容量などの寄生容量をチャージアップする。その後
メモリ素子ＭＣ３１１は書込み状態なので、メモリ素子
ＭＣ３１１には電流は流れず、列線Ｄ３１及びセンスア
ンプ回路ＳＡ３の入力端子５ＩＮ３の電位が第２図のＶ
２１の電圧まで高くなるとＮ型ＭＯＳＦＥＴ　　Ｍ３２
は非導通状態になり、センスアンプ回路ＳＡ３の出力端
子０ＵＴ３はＰ型ＭＯ３ＦＥＴ　　Ｍ３１によりチャー
ジアップされ高レベルになり、差動アンプＡ　Ｍ　Ｐ　
３の出力ＤＡＴＡ３は低レベルとなって出力データは確
定する（Ｔ４１）。ここでチャージアップした列線の電
位が第２図で示した■２１およびＶ２２よりも高電圧に
チャージアップされた場合には、Ｎ型ＭＯＳＦＥＴ　　
Ｍ３３が導通状態となり、列線Ｄ３１の電位を第２図で
示したｙ２２の電位まででディスチャージする（Ｔ　４
３）。次に例えば非書込み状態のメモリ素子ＭＣ３２１
を選択した場合は列線はすてにＶ２２の電位までディス
チャージされているので、メモリ素子ＭＣ３２１は列線
の電位をＶ２２からＶ２１にディスチャージすれば、Ｎ
型ＭＯＳＦＥＴ　　Ｍ３２は導通状態になり、高速の情
報読み出しが可能である。

口発明の効果コ 以上説明したように本発明は第１導電型を有する第１の
ＭＯＳＦＥＴのソースを第１の電圧源に、ドレインとゲ
ートを第２導電型を有する第２のＭＯＳＦＥＴのドレイ
ンに接続し、第１のインバータ回路の入力と第２のＭＯ
ＳＦＥＴのソースを接続し、第１のインバータ回路の出
力を第２のＭＯＳＦＥＴのゲートに接続し、第１のイン
バータ回路の人力と第２のＭＯＳＦＥＴのソースとの接
続点を入力端子、第１のＭＯＳＦＥＴのゲートとドレイ
ンと第２のＭＯＳＦＥＴのドレインとの接続点を出力端
子とするセンスアンプ回路に、ゲートとドレインをセン
スアンプ回路の入力端子に接続し、ソースを第１のイン
バータ回路の出力と第２のＭＯＳＦＥＴのゲートとの接
続点に接続した第２導電型を有する第３のＭＯＳＦＥＴ
を設けることにより、通常の情報の読み出し動作時には
影響を与えず、列線が過多にチャージアップした場合に
は第３のＭＯＳＦＥＴにより、列線の電位はある電圧ま
でディスチャージされるので、次に非書込み状態のメモ
リ素子を選択した時に、このメモリ素子に電流が流れデ
ィスチャージする列線の電荷は少なくて良いので、情報
の読み出しスピードの高速化が図れる。

【図面の簡単な説明】

第１図は本発明のセンスアンプ回路の第１実施例の回路
図、第２図は第１図のセンスアンプ回路の特性図、第３
図は本発明のセンスアンプ回路の第２実施例の回路図、
第４図は第３図の実施例の動作原理を示す電圧波形図、
第５図は従来の半導体メモリ装置で用いられたセンスア
ンプ回路及び周辺回路の回路図、第６図は第５図の従来
のセンスアンプ回路の特性図、第７図は第５図の従来例
の動作原理を示す電圧波形図、第８図（ａ）、　　（ｂ
）、　　（ｃ）はそれぞれ２層ゲート構造を有するメモ
リ素子の断面図、シンボル図、特性図である。 Ｍｌｌ、Ｍ１２〜Ｍ５２　会　・　・　・ＭＯＳＦＥＴ
。 ＭＣ３１１２ＭＣ３１２〜ＭＣ３ｍｎ・　・　・　・　
・・・・・・・・・・・・・・・メモリ素子、ＩＮＶＩ
、ＩＮＶ５・・・・・・インバータ回路、ＮＯＲ３・・
・・・・　φ・　・・・・φＮＯＲ回路、５ＩＮＩ、　
　５ＩＮ３．　５ＩＮ５　・　・　・　・　・　・　・
　・・・・・・・・・・・センスアンプ回路入力端子、
０ＵＴＩ、０ＵＴ２，０ＵＴ３・・・・・・・・・・・
・・・・・・・センスアンプ回路出力端子。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− （ａ） （ｂ）

Claims (1)

【特許請求の範囲】
1. 　第１導電型を有する第１の電界効果トランジスタのソ
   ースを第１の電圧源に、ドレインとゲートを第２導電型
   を有する第２の電界効果トランジスタのドレインに接続
   し、第１のインバータ回路の入力と、前記第２の電界効
   果トランジスタのソースを接続し、前記第１のインバー
   タ回路の出力を前記第２の電界効果トランジスタのゲー
   トに接続し、第２の導電型を有する第３の電界効果トラ
   ンジスタのドレインとゲートを前記第２の電界効果トラ
   ンジスタのソースと第１のインバータ回路の入力との接
   続点に接続し、ソースを前記第２の電界効果トランジス
   タのゲートと第１のインバータ回路の出力との接続点に
   接続し、前記第２の電界効果トランジスタのソースと、
   第１のインバータ回路の入力と、第３の電界効果トラン
   ジスタのドレインとゲートとの接続点を入力端子とし、
   前記第１の電解効果トランジスタのゲートとドレインと
   、第２の電界効果トランジスタのドレインとの接続点を
   出力端子とすることを特徴とするセンスアンプ回路。