JPH07130189A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＯＭにおけるセンンスアンプ回路の低電圧
動作範囲を広げる。 【構成】 複数本のデータ線を各々選択スイッチを介し
て共通接続した共通データ線を定常バイアスレベルまで
チャージアップするプリチャージ回路にプリチャージ電
流を制御するスイッチ手段と電源電圧検出手段とからな
るバイアス回路を設け、電源電圧が低下した場合にプリ
チャージ回路のチャージアップ素子により流される電流
を抑制するようにした。 【効果】 低電圧時にプリチャージ回路からのチャージ
アップ電流をカットすることで、センスアンプ回路の低
電圧動作範囲を広げることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶回路技術
さらにはデータ線に電流変化を生じさせてメモリセルデ
ータを読み出す形式のセンスアンプ回路に適用して有効
な技術に関し、例えばＭＯＳＦＥＴにより構成されるマ
スクＲＯＭ（リード・オンリー・メモリ）やＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ・
メモリ）、またはそれらを含む半導体製品に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】ＲＯＭのような半導体記憶装置は、選択
されたメモリ素子の状態に応じてデータ線を経由する電
流引き抜き経路を形成したり形成しなかったりすること
により、メモリセルの状態に応じた電流もしくは電圧変
化をデータ線に与え、これをセンスアンプ回路で検出し
て、メモリセルに保持されたデータの論理「１」あるい
は論理「０」を判定するように構成されている。ところ
で、半導体メモリの高集積化に伴って増大するデータ線
や共通データ線の浮遊容量は、それらデータ線や共通デ
ータ線に対するディスチャージ速度の低下をもたらす。
斯るディスチャージ速度の低下が、センスアンプ回路に
よるメモリセルデータの判定速度に影響を与えないよう
にするためには、電流検出型センスアンプ回路を採用す
るのが望ましい。

【０００３】この電流検出型センスアンプ回路として、
例えば図２に示すような回路が提案されている（例え
ば、特願昭６１−２２５９９６号）。図２のセンスアン
プ回路１０は、活性状態に応じてデータ線をチャージア
ップするチャージアップ素子Ｑ３０と、このチャージア
ップ素子のコンダクタンスをデータ線のチャージアップ
レベルに対して負帰還制御するためのインバータ（Ｑ３
１，Ｑ３２）とにより構成されている。このセンスアン
プ回路１０が活性状態にされると、上記インバータは、
共通データ線ＣＤのレベルを一定の電圧即ち定常バイア
ス状態に保つようにチャージアップ素子Ｑ３０のコンダ
クタンスを負帰還制御する。したがって、定常バイアス
状態の共通データ線ＣＤに僅かな電流変化があると、セ
ンスアンプ回路は、その電流変化をインバータの出力電
圧の変化として取りだすことが出来る。

【０００４】しかしながら、上記センスアンプ回路１０
は、スタンバイ状態からのデータ読出し、或いは未だデ
ータ読出しに供されていないデータ線に切り換え接続さ
れたときには、チャージアップ素子Ｑ３０がデータ線を
接地レベルのような低いレベルから定常バイアス状態ま
で充電しなければならない。この充電期間は、正規の検
出動作ではないためその期間だけ読み出し時間が遅延し
てしまうことになる。この遅延時間を短くするためチャ
ージアップ素子Ｑ３０の定数を大きくすると、センスア
ンプの感度が低下してしまうという不都合がある。

【０００５】そこで、上記電流検出型センスアンプ回路
１０によるチャージアップ能力を補うために、センスア
ンプ回路１０における定常バイアスレベルよりもレベル
の低い定常バイアスレベルを持つようにされたプリチャ
ージ回路２０を追加することにより、センスアンプの感
度を低下させることなく充電期間を短くするようにした
技術が提案されている（例えば、特願平２−７１５００
号）。上記プリチャージ回路２０は、センスアンプ回路
１０と同一の回路形式すなわちチャージアップ素子Ｑ４
０およびそのコンダクタンスを負帰還制御するためのイ
ンバータ（Ｑ４１，Ｑ４２）とにより構成されており、
Ｑ４０の定数をＱ３０の定数よりも大きく設定しておく
ことで先ずＱ４０でデータ線を８０％程度までチャージ
アップした後、インバータ（Ｑ４１，Ｑ４２）でＱ４０
をオフさせ、続いてセンスアンプ回路１０のチャージア
ップ素子Ｑ３０で所望のプリチャージレベルまでチャー
ジアップさせるというものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、プリチャージ回路
２０の定常バイアスレベルの設定レベルは、メインのセ
ンスアンプ回路１０の定常バイアスレベルの設定レベル
よりも低く設定される。このことによりメモリセルの状
態に応じた電流をメインのセンスアンプ回路１０が検出
しインバータの出力電圧の変化として取り出すことにな
るが、この時にプリチャージ回路２０からはメモリセル
に対し電流は流れない。しかし、プリチャージ回路２０
の構成は、メインの電流変化検出型センスアンプ回路１
０と同等の構成となっている。そのため、定常バイアス
レベルの設定レベルが同じになるとプリチャージ回路２
０からメモリセルに対し電流が流れてしまうことにな
り、メインのセンスアンプ回路１０からメモリセルに対
して流れる電流が相対的に少なくなって電流変化を検出
できなくなってしまうというものである。

【０００７】この定常バイアスレベルの設定レベルが同
じになる時とは、センスアンプ回路のＭＯＳＦＥＴが正
常動作範囲からずれたときに起こり、例えば電源電圧が
低下したときである。つまりプリチャージ回路を設けた
ことにより、逆にセンスアンプ回路の低電圧動作範囲を
狭くしてしまうという不都合が生じてしまう。本発明の
目的は、低電圧おいても正常な読出し動作が可能な半導
体記憶装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数本のデータ線を各々選択ス
イッチを介して共通接続した共通データ線を定常バイア
スレベルまでチャージアップするプリチャージ回路にプ
リチャージ電流を制御する電流制御手段と電源電圧検出
回路とからなるバイアス回路を設け、電源電圧が低下し
た場合にプリチャージ回路のチャージアップ素子により
流される電流を抑制するようにしたものである。

【０００９】

【作用】上記した手段によれば、電源電圧が低下した場
合にプリチャージ回路のチャージアップ素子により流さ
れる電流が抑制されるため、メインのセンスアンプ回路
に流れる電流が相対的に低下するのが防止され、これに
よってセンスアンプ回路低電圧動作範囲を広げることが
可能となる。

【００１０】

【実施例】図１には、この発明を縦型マスクＲＯＭに適
用した場合の一実施例の回路図が示されている。同図の
各回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような一つ
の半導体基盤上において形成される。この実施例の縦型
マスクＲＯＭは、ＮチャンネルＭＯＳＦＥＴにより構成
される。それ故に、集積回路は、単結晶Ｐ型シリコンか
らなる半導体基板上に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄いゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極とにより構成
される。

【００１１】メモリアレイは、同図に破線で示すように
上側に配置されたメモリアレイＵＭと下側に配置された
メモリアレイＬＭとから構成される。各メモリアレイＵ
Ｍ及びＬＭは、それぞれ複数の記憶用ＭＯＳＦＥＴＱｍ
が直列形態に接続されてなる。上記各記憶用ＭＯＳＦＥ
ＴＱｍは、記憶情報に従ってディプレッション型かエン
ハンスメント型かに形成される。この実施例では、メモ
リアレイの高集積化のために、上記各メモリアレイＵＭ
及びＬＭにおいてそれぞれ一対の直列形態の記憶用ＭＯ
ＳＦＥＴＱｍ列が、一つのデータ線Ｄ０，Ｄ１等に共通
に配置されている。

【００１２】さらに、電流リークパスを作り出す直列形
態のＭＯＳＦＥＴＱｒからなるリーク用メモリアレイＲ
ＭＡと、それらのゲート電圧ＧＭを発生するバイアス回
路ＶＧＭとが設けられ、上記データ線Ｄ０，Ｄ１………
にそれぞれ１本のリーク用メモリ列が接続されている。
これらのリーク用メモリ列のうち１つは、読出し参照用
基準電圧Ｖrefを発生する電流電圧変換回路３０に電流
を流すために使用される。また、１本のデータ線Ｄ０に
設けられる上側のメモリアレイＵＭの一対の記憶用ＭＯ
ＳＦＥＴＱｍ列の上記データ線Ｄ０に接続されるべき一
端は、それぞれ後述するプリデコーダを構成するアンド
（ＡＮＤ）ゲート回路Ｇ１及びＧ２により形成される選
択信号を制御用ゲート端子に受ける直列形態のスイッチ
ＭＯＳＦＥＴＱ２，Ｑ３及びＱ５，Ｑ６を介して上記デ
ータ線Ｄ０に共通に接続される。

【００１３】上記ゲート回路Ｇ１，Ｇ２により形成され
る選択信号により、上記データ線Ｄ０に対して左右に配
置される一対の記憶用ＭＯＳＦＥＴＱｍ列の一方を選択
するために、例えばＭＯＳＦＥＴＱ２とＱ６はディプレ
ッション型ＭＯＳＦＥＴに、Ｑ３とＱ５はエンハンスメ
ント型ＭＯＳＦＥＴによりそれぞれ構成されている。上
記ゲート回路Ｇ１，Ｇ２の入力には、左右の記憶用ＭＯ
ＳＦＥＴＱｍ列のいずれかを選択するための選択信号
Ｌ，Ｒ及び上側のメモリアレイＵＭの選択信号ＵＳが供
給される。例えば、信号ＵＳとＬがハイレベルのときに
は、ゲート回路Ｇ２の出力信号がハイレベルにされ、Ｍ
ＯＳＦＥＴＱ３がオン状態にされる。

【００１４】これによって、上記オン状態にされたエン
ハンスメント型ＭＯＳＦＥＴＱ３とディプレッション型
ＭＯＳＦＥＴＱ２を通じて上記左側の記憶用ＭＯＳＦＥ
ＴＱｍ列がデータ線Ｄ０に結合される。また、信号ＵＳ
とＲがハイレベルのときには、ゲート回路Ｇ１の出力信
号がハイレベルにされ、ＭＯＳＦＥＴＱ５がオン状態に
される。これによって、上記オン状態にされたエンハン
スメント型ＭＯＳＦＥＴＱ５とディプレッション型ＭＯ
ＳＦＥＴＱ６を通じて上記右側の記憶用ＭＯＳＦＥＴＱ
ｍ列がデータ線Ｄ０に結合される。このことは、下側の
メモリアレイＬＭにおける上記データ線Ｄ０に対応した
直列形態の記憶用ＭＯＳＦＥＴＱｍ列に対して設けられ
るＭＯＳＦＥＴＱ８とＱ９及びＱ１１とＱ１２において
も同様である。

【００１５】ただし、上記ＭＯＳＦＥＴＱ８とＱ９及び
Ｑ１１とＱ１２のゲートに供給される選択信号を形成す
るアンドゲート回路Ｇ３とＧ４の入力には、上記選択信
号Ｒ及びＬと下側のメモリアレイＬＭの選択を指示する
選択信号ＬＳが供給される。これにより、例えば、信号
ＬＳとＬがハイレベルのときには、ゲート回路Ｇ４の出
力信号がハイレベルにされ、ＭＯＳＦＥＴＱ９がオン状
態にされる。それ故に、上記オン状態にされたエンハン
スメント型ＭＯＳＦＥＴＱ９とディプレッション型ＭＯ
ＳＦＥＴＱ８を通じて左側の記憶用ＭＯＳＦＥＴＱｍ列
がデータ線Ｄ０に結合される。信号ＬＳとＲがハイレベ
ルのときには、ゲート回路Ｇ３の出力信号が、ハイレベ
ルにされ、ＭＯＳＦＥＴＱ１１がオン状態にされる。こ
れによって、上記オン状態にされたエンハンスメント型
ＭＯＳＦＥＴＱ１１とディプレッション型ＭＯＳＦＥＴ
Ｑ１２を通じて右側の記憶用ＭＯＳＦＥＴＱｍ列がデー
タ線Ｄ０に結合される。

【００１６】上記メモリアレイＵＭとＬＭの各直列形態
の記憶用ＭＯＳＦＥＴＱｍ列のうち、横方向に対応する
記憶用ＭＯＳＦＥＴＱｍのゲートは、ワード線Ｗ０ない
しＷ１０２３にそれぞれ共通に接続される。これらワー
ド線Ｗ０ないしＷ１０２３は、ロウデコーダＸＤＣＲの
対応する各出力端子に接続される。上記データ線Ｄ０，
Ｄ１等は、カラムデコーダＹＤＣＲにより形成される選
択信号を受けるスイッチＭＯＳＦＥＴＱ１３，Ｑ１４を
介して共通データ線ＣＤに接続される。特に制限されな
いが、カラムデコーダＹＤＣＲは、５１２本のデータ線
Ｄ０ないしＤ５１１の選択信号を形成する。それ故、メ
モリアレイＵＭとＬＭは、合わせて１０２４×５１２×
４ビット（約２Ｍビット）の記憶容量を持つようにされ
る。例えば、約３２Ｍビットの記憶容量を持つ縦型ＲＯ
Ｍを構成する場合、上記同様なメモリアレイＵＭとＬＭ
からなるメモリマットが１６個設けられる。

【００１７】また、各メモリアレイの５１２本のデータ
線Ｄ０ないしＤ５１１には、それぞれに定常電流を流す
直列形態のリーク用ＭＯＳＦＥＴＱｒが接続される。そ
のＭＯＳＦＥＴＱｒのゲート電圧ＧＭは、バイアス回路
ＶＧＭによって供給され、ＭＯＳＦＥＴＱｒの電流値を
制御している。このため共通データ線ＣＤには、常時任
意の電流が流れていることになるが、直列形態の記憶用
ＭＯＳＦＥＴＱｍ列の中の選択信号により選ばれたＭＯ
ＳＦＥＴＱｍの記憶情報すなわちそのＭＯＳＦＥＴがエ
ンハンスメント型かディプレッション型かによりその電
流値は変化することになる。これらの直列形態のリーク
用ＭＯＳＦＥＴＱｒ列と隣接して同様な定常電流を、読
出し参照用基準電圧Ｖrefを発生する電流電圧変換回路
３０に流すためのダミーアレイＤＭＡが設けられてい
る。

【００１８】次に、この実施例における縦型マスクＲＯ
Ｍのアドレス選択動作を説明する。ロウデコーダＸＤＣ
Ｒは、その選択レベルをロウレベルとし、非選択レベル
をハイレベルとする。すなわち、１０２４本のワード線
に対して選択された１つのワード線をロウレベルに、他
の１０２３本のワード線をハイレベルにする。これによ
って、選択されたワード線に結合される記憶ＭＯＳＦＥ
ＴＱｍがディプレッション型なら記憶用ＭＯＳＦＥＴＱ
ｍと定常電流を流す直列形態のＭＯＳＦＥＴＱｒとが足
された電流が流れることになり、エンハンスメント型な
ら定常電流を流す直列形態のＭＯＳＦＥＴＱｒだけの電
流が流れることになる。そして、上記４対の直列回路の
うち、１つが選ばれてデータ線Ｄ０ないしＤ５１１に結
合される。カラムデコーダＹＤＣＥは、上記５１２本の
データ線Ｄ０ないしＤ５１１のうち１つのデータ線を選
択して共通データ線ＣＤに結合させる。その結果、１つ
の記憶用ＭＯＳＦＥＴＱｍの記憶情報の読み出しが行わ
れる。

【００１９】上記共通データ線ＣＤにはセンスアンプ回
路１０が接続され、センスアンプ回路１０はダミーＭＯ
ＳＦＥＴＱｒ列に流れる電流を検出してセンスレベルＶ
ｓを発生し、このセンスレベルＶｓは差動アンプＳＡに
よって上記電流電圧変換回路３０により形成された基準
電圧Ｖrefと比較され、読出し信号が形成される。上記
リーク用ＭＯＳＦＥＴＱｒ列は全てエンハンスメント型
であるＭＯＳＦＥＴＱｒにより構成され、そのゲートに
はバイアス回路ＶＧＭによって形成された電圧ＧＭが供
給され定常的にオン状態にされる。この実施例の縦型マ
スクＲＯＭは、スタティック型回路として構成される。
すなわち、上記センスアンプ回路１０は、読み出し電流
源を持ち、共通データ線ＣＤ及びデータ線並びに選択さ
れる記憶用ＭＯＳＦＥＴＱｍ列を介して流される電流値
の違いにより上記ダミーアレイＤＭＡに流れる電流を参
照してセンスすることによって、その読み出し動作を行
なう。

【００２０】このセンスアンプ回路１０は、電源端子Ｖ
cdと共通データ線ＣＤとの間に接続されたｎチャンネル
型チャージアップＭＯＳＦＥＴＱ３０を有し、このチャ
ージアップＭＯＳＦＥＴＱ３０のコンダクタンスを共通
データ線ＣＤの電圧もしくは電流変化に基づいて負帰還
制御するためのインバータ１２を備える。このインバー
タ１２は、特に制限されないが、ゲート・ソース電極が
短絡された定電流源として機能するｎチャンネル型のデ
プレッションＭＯＳＦＥＴＱ３１と、ゲート電極が共通
データ線ＣＤに結合されたｎチャンネル型ＭＯＳＦＥＴ
Ｑ３２とを直列接続して成り、この結合ノードの電位が
センスアンプ回路１０の出力電圧Ｖｓとされる。この出
力電圧Ｖｓが上記チャージアップＭＯＳＦＥＴＱ３０の
ゲート電極に印加されることによってチャージアップＭ
ＯＳＦＥＴＱ３０のコンダクタンスが負帰還制御され
る。

【００２１】上記センスアンプ回路１０の活性／非活性
化制御のために上記デプレッションＭＯＳＦＥＴＱ３１
のドレイン電極と電源端子Ｖccとの間に、ｐチャンネル
型パワースイッチＭＯＳＦＥＴＱ３３が設けられ、更
に、このパワースイッチＭＯＳＦＥＴＱ３３がカットオ
フされたとき、これに呼応して出力電圧Ｖｓをローレベ
ルに強制すると共にチャージアップＭＯＳＦＥＴＱ３０
をカットオフ制御するためのｎチャンネル型ディスチャ
ージＭＯＳＦＥＴＱ３４が上記入力ＭＯＳＦＥＴＱ３２
に並列接続されている。なお、上記パワースイッチＭＯ
ＳＦＥＴＱ３３とディスチャージＭＯＳＦＥＴＱ３４は
センスアンプ活性化信号ＣＥによりオン、オフ制御され
る。

【００２２】上記パワースイッチＭＯＳＦＥＴＱ３３が
オン状態にされ、且つディスチャージＭＯＳＦＥＴＱ３
４がオフ状態に制御されることによって、上記センスア
ンプ回路１０が活性化されると、上記デプレッションＭ
ＯＳＦＥＴＱ３１と入力ＭＯＳＦＥＴＱ３２からなるイ
ンバータ１２は、共通データ線ＣＤの電圧を所定の定常
バイアス状態に保つようにチャージアップＭＯＳＦＥＴ
Ｑ３０のコンダクタンスを負帰還制御し、例えば共通デ
ータ線ＣＤを１．２Ｖのようなレベルにしようとする。
このような状態で共通データ線ＣＤから電流が引き抜か
れると、インバータ１２はこの変化を打ち消すようにチ
ャージアップＭＯＳＦＥＴＱ３０のコンダクタンスを大
きくするように動作し、共通データ線ＣＤのレベルを定
常バイアス状態である１．２Ｖに戻そうとする。この様
な負帰還制御過程において、共通データ線ＣＤの電流変
化は出力電圧Ｖｓのレベル上昇として取り出される。言
い替えるなら、センスアンプ回路１０による論理「１」
又は論理「０」の判定基準レベルに対し、出力電圧は論
理「１」とみなされるレベルに上昇される。

【００２３】上記センスアンプ回路１０による電流変化
検出感度を上げるには、チャージアップＭＯＳＦＥＴＱ
３０に流れるドレイン・ソース電流の変化に対するゲー
ト電圧の変化を大きくすること、即ちＭＯＳＦＥＴＱ３
０のサイズを小さくすることが必要である。特に記憶容
量が増大してデータ線の容量性負荷が大きいほどその傾
向は顕著になる。そうすると、チャージアップＭＯＳＦ
ＥＴＱ３０による共通データ線ＣＤの充電能力が低くな
るため、これを補う目的で当該共通データ線ＣＤにはプ
リチャージ回路２０が設けられている。

【００２４】上記プリチャージ回路２０は、特に制限さ
れないが、上記センスアンプ回路１０と概ね同様の回路
構成とされ、ｎチャンネル型チャージアップＭＯＳＦＥ
ＴＱ４０、このチャージアップＭＯＳＦＥＴＱ４０のコ
ンダクタンスを負帰還制御するためのインバータ２２を
構成するｎチャンネル型デプレッションＭＯＳＦＥＴＱ
４１及びｎチャンネル型入力ＭＯＳＦＥＴＱ４２、そし
てｐチャンネル型パワースイッチＭＯＳＦＥＴＱ４３及
びｎチャンネル型ディスチャージＭＯＳＦＥＴＱ４４を
備えている。

【００２５】さらに、電源端子ＶccとチャージアップＭ
ＯＳＦＥＴＱ４０との間に接続されたｎチャンネル型チ
ャージアップ電流制御ＭＯＳＦＥＴＱ４５、そしてその
ｎチャンネル型チャージアップ電流制御ＭＯＳＦＥＴＱ
４５のゲート電圧をバイアスするゲート・ドレイン電極
が短絡されたｎチャンネル型ＭＯＳＦＥＴＱ５０及びｎ
チャンネル型ＭＯＳＦＥＴＱ５１が直列接続されてなる
電源電圧検出回路が設けられ、その結合ノードの電位Ｖ
ｂがｎチャンネル型チャージアップ電流制御ＭＯＳＦＥ
ＴＱ４５のゲート電圧に印加されている。

【００２６】また、上記電源電圧検出回路を構成するＭ
ＯＳＦＥＴＱ５０及びＱ５１と直列にｐチャンネル型パ
ワースイッチＭＯＳＦＥＴＱ５２が接続されている。こ
のプリチャージ回路２０による共通データ線ＣＤの定常
バイアス状態は、センスアンプ回路１０による定常バイ
アス状態よりもレベルの低い１．０Ｖになっている。従
って、センスアンプ回路１０が定常バイアス状態になる
と既にプリチャージ回路２０のチャージアップＭＯＳＦ
ＥＴＱ４０はカットオフ状態になっているため、センス
アンプ回路１０による電流変化検出感度は最良の状態を
維持することができる。

【００２７】次に、上記センスアンプ回路１０とプリチ
ャージ回路２０の動作について説明する。上記センスア
ンプ回路１０とプリチャージ回路２０のチャージアップ
ＭＯＳＦＥＴ、ｎチャンネル型デプレッションＭＯＳＦ
ＥＴ及びｎチャンネル型入力ＭＯＳＦＥＴは、正常動作
電源電圧時にはいずれも飽和状態で動作し、共通データ
線ＣＤの定常バイアス状態を保つように動作している。
しかし、電源電圧Ｖccが低下した場合、上記のＭＯＳＦ
ＥＴは非飽和状態になり動作してしまう。この状態では
共通データ線ＣＤの定常バイアス状態を保つことが困難
となるが、上記センスアンプ回路１０の定常バイアス状
態ではプリチャージ回路２０のチャージアップＭＯＳＦ
ＥＴＱ４０はオン状態になっており、センスアンプ回路
１０による電流変化検出感度は最良の状態を維持できな
い。

【００２８】従って、センスアンプ回路１０による論理
「１」又は論理「０」判定基準レベルに影響し誤動作と
なり結果的に低電圧動作範囲が狭くなる。しかるに、こ
の実施例においては、電源電圧検出回路とチャージアッ
プ電流制御ＭＯＳＦＥＴＱ４５がプリチャージ回路２０
に設けられている。このバイアス回路の出力電圧Ｖｂは
特に制限されないが、電源電圧Ｖccが３Ｖ以下に降下し
た場合チャージアップＭＯＳＦＥＴＱ４０がカットオフ
状態に至るように設定されている。このため低電圧動作
時には、センスアンプ回路１０のみの動作となりプリチ
ャージ回路２０の影響を受けず低電圧動作範囲を広げる
ことが可能となる。

【００２９】以上説明したように、上記実施例は、共通
データ線の電位を受ける負帰還増幅回路及びこの負帰還
増幅回路の出力信号を受けて共通データ線に電流を供給
するソースフォロワ形態のＭＯＳＦＥＴとからなるセン
スアンプ回路と同一の回路からなり、共通データ線の電
位に対して共通データ線に電流を供給するＭＯＳＦＥＴ
のカットオフ電位を上記センスアンプ回路より低く設定
したプリチャージ回路に、チャージアップ電流制御用Ｍ
ＯＳＦＥＴと電源電圧検出回路を設け、低電圧時にチャ
ージアップ電流制御用ＭＯＳＦＥＴをオフしてチャージ
アップ電流をカットするようにしたので、センスアンプ
回路の低電圧動作範囲が広くなる。しかも、正常電源電
圧動作時にはプリチャージ回路からのチャージアップ電
流はカットされないので、本来のプリチャージ回路によ
る高速読出し動作が保証されるという効果が得られる。

【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、低
電圧時に電源電圧検出回路からの電位によりチャージア
ップ電流制御用ＭＯＳＦＥＴをオフしてプリチャージ回
路からのチャージアップ電流をカットする代わりに、プ
リチャージ回路全体をパワーオフ状態にすることで、セ
ンスアンプ回路の低電圧動作範囲を広げるようにしても
よい。あるいは、チャージアップＭＯＳＦＥＴＱ４０の
しきい値電圧を、センスアンプ回路のＭＯＳＦＥＴＱ３
０のしきい値電圧よりも大きく設定することで実現する
ことも可能である。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である縦型マ
スクＲＯＭに適用した場合について説明したが、この発
明は、それに限定されるものでなく、電流変化検出型の
センスアンプ回路を有する半導体集積回路に広く利用す
ることができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、共通データ線の電位を受け
る負帰還増幅回路及びこの負帰還増幅回路の出力信号を
受けて共通データ線に電流を供給するＭＯＳＦＥＴとか
らなるセンスアンプ回路と同一の回路からなり、共通デ
ータ線の電位に対して共通データ線に電流を供給するＭ
ＯＳＦＥＴのカットオフ電位を上記センスアンプ回路よ
り低く設定したプリチャージ回路からのチャージアップ
電流を、低電圧時にカットすることができ、これによっ
てセンスアンプ回路の低電圧動作範囲を広げることが可
能になる。

【図面の簡単な説明】

【図１】この発明を縦型マスクＲＯＭに適用した場合の
一実施例を示す回路図である。

【図２】従来の縦型マスクＲＯＭにおけるセンスアンプ
回路およびプリチャージ回路の一例を示す回路図であ
る。

【符号の説明】

ＵＭ 上側メモリアレイ ＬＭ 下側メモリアレイ ＹＤＣＲ カラムデコーダ ＸＤＣＲ ローデコーダ １０ センスアンプ ２０ プリチャージ回路 Ｇ１〜Ｇ４ アンドゲート回路 ＣＤ 共通データ線 Ｖｂ バイアス回路の出力電圧 Ｄ０〜Ｄ１０２３ データ線 Ｗ０〜Ｗ１０２３ ワード線 Ｑｍ 記憶用ＭＯＳＦＥＴ ＶＧＭ バイアス回路 Ｑ３０ ソースフォロワ形態のＭＯＳＦＥＴ Ｑ４０ プリチャージＭＯＳＦＥＴ Ｑ３３，Ｑ５２ パワースイッチＭＯＳＦＥＴ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 記憶情報に従ってディプレッション型か
   エンハンスメント型に形成され、そのゲートがそれぞれ
   ワード線に結合された直列形態の複数の記憶ＭＯＳＦＥ
   Ｔを含むメモリアレイ部と、このメモリアレイ部にカラ
   ム選択回路を介して結合される共通データ線と、この共
   通データ線の電圧を受ける反転増幅回路及びこの反転増
   幅回路の出力信号を受けて上記共通データ線に電流を供
   給するソースフォロワ形態のＭＯＳＦＥＴとからなるセ
   ンスアンプ回路と、上記センスアンプ回路と実質的に同
   一の回路で上記共通データ線の電位に対してソースフォ
   ロワ形態のプリチャージＭＯＳＦＥＴのカットオフ電圧
   を上記センスアンプ回路の対応する電流供給用ＭＯＳＦ
   ＥＴより低く設定したプリチャージ回路と、電源電圧の
   レベルを検出して上記プリチャージ回路に制御電圧を供
   給してプリチャージ電流を制御する電流制御回路とを含
   むことを特徴とする半導体記憶回路。