JP3176985B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP3176985B2 JP3176985B2 JP13519292A JP13519292A JP3176985B2 JP 3176985 B2 JP3176985 B2 JP 3176985B2 JP 13519292 A JP13519292 A JP 13519292A JP 13519292 A JP13519292 A JP 13519292A JP 3176985 B2 JP3176985 B2 JP 3176985B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- bit line
- current path
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000001514 detection method Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】この発明は、電源電圧の広い範囲
で安定動作する半導体メモリに関するものであり、特に
スタティックランダムアクセスメモリに使用されるもの
である。
で安定動作する半導体メモリに関するものであり、特に
スタティックランダムアクセスメモリに使用されるもの
である。
【0002】
【従来の技術】以下、図4を参照して従来の半導体メモ
リ(スタティックランダムアクセスメモリ)について説
明する。図4の半導体メモリは、ビット線BL3、BL
4に接続されているビット線負荷50とメモリセル60
から構成されている。ビット線負荷50はNチャネルM
OSFET51、52から構成されており、Nチャネル
MOSFET51と52の電流路の一端及びゲート電極
には電源電圧VCCが供給されており、また各他端はビ
ット線BL3、BL4に接続されている。
リ(スタティックランダムアクセスメモリ)について説
明する。図4の半導体メモリは、ビット線BL3、BL
4に接続されているビット線負荷50とメモリセル60
から構成されている。ビット線負荷50はNチャネルM
OSFET51、52から構成されており、Nチャネル
MOSFET51と52の電流路の一端及びゲート電極
には電源電圧VCCが供給されており、また各他端はビ
ット線BL3、BL4に接続されている。
【0003】メモリセル60はトランスファトランジス
タ61、62、NチャネルMOSFET63、64、抵
抗R5、R6から構成されている。尚、図示していない
がメモリセル60と同様のメモリセルがビット線BL
3、BL4には複数個接続されている。
タ61、62、NチャネルMOSFET63、64、抵
抗R5、R6から構成されている。尚、図示していない
がメモリセル60と同様のメモリセルがビット線BL
3、BL4には複数個接続されている。
【0004】トランスファトランジスタ61と62の各
ゲート電極はワード線W2に接続され、トランスファト
ランジスタ61の電流路の一端はビット線BL3に、ト
ランスファトランジスタ62の電流路の一端はビット線
BL4に接続されている。また、トランスファトランジ
スタ61の電流路の他端はNチャネルMOSFET64
のゲート電極に、トランスファトランジスタ62の電流
路の他端はNチャネルMOSFET63のゲート電極に
接続されている。
ゲート電極はワード線W2に接続され、トランスファト
ランジスタ61の電流路の一端はビット線BL3に、ト
ランスファトランジスタ62の電流路の一端はビット線
BL4に接続されている。また、トランスファトランジ
スタ61の電流路の他端はNチャネルMOSFET64
のゲート電極に、トランスファトランジスタ62の電流
路の他端はNチャネルMOSFET63のゲート電極に
接続されている。
【0005】NチャネルMOSFET63の電流路の一
端は抵抗R5の一端、トランスファトランジスタ61の
電流路の他端、及びNチャネルMOSFET64のゲー
ト電極に接続されており、他端は接地されている。Nチ
ャネルMOSFET64の電流路の一端は抵抗R6の一
端及びトランスファトランジスタ62の電流路の他端、
NチャネルMOSFET63のゲート電極に接続されて
おり、他端は接地されている。また、抵抗R5の他端及
び抵抗R6の他端には電源電圧VCCが供給されてい
る。次に、図4の半導体メモリの動作について説明す
る。まず、メモリセル60からデータを読み出す場合、
ワード線W2、ビット線BL3、BL4を選択する。
端は抵抗R5の一端、トランスファトランジスタ61の
電流路の他端、及びNチャネルMOSFET64のゲー
ト電極に接続されており、他端は接地されている。Nチ
ャネルMOSFET64の電流路の一端は抵抗R6の一
端及びトランスファトランジスタ62の電流路の他端、
NチャネルMOSFET63のゲート電極に接続されて
おり、他端は接地されている。また、抵抗R5の他端及
び抵抗R6の他端には電源電圧VCCが供給されてい
る。次に、図4の半導体メモリの動作について説明す
る。まず、メモリセル60からデータを読み出す場合、
ワード線W2、ビット線BL3、BL4を選択する。
【0006】ワード線W2が選択されることにより、ト
ランスファトランジスタ61、62のゲート電極にハイ
レベルの信号が供給され、トランスファトランジスタ6
1、62がオンし、メモリセル60に保持されたデータ
がビット線BL3、BL4に出力される。
ランスファトランジスタ61、62のゲート電極にハイ
レベルの信号が供給され、トランスファトランジスタ6
1、62がオンし、メモリセル60に保持されたデータ
がビット線BL3、BL4に出力される。
【0007】
【発明が解決しようとする課題】図4に示す半導体メモ
リ60からのデータ読み出し時、電源電圧VCCが高い
場合、ビット線BL3、BL4のビット線電位が高くな
り、かつメモリセルがトラスファトランジスタ61のゲ
ート電極の電位(電源電圧)も高くなる為、メモリセル
60に流れるセル電流が増大する。セル電流が大きいと
メモリセル60内の寄生抵抗によって電圧降下が生じ、
出力データのレベルがふらつき、メモリセル60の動作
が不安定になる。
リ60からのデータ読み出し時、電源電圧VCCが高い
場合、ビット線BL3、BL4のビット線電位が高くな
り、かつメモリセルがトラスファトランジスタ61のゲ
ート電極の電位(電源電圧)も高くなる為、メモリセル
60に流れるセル電流が増大する。セル電流が大きいと
メモリセル60内の寄生抵抗によって電圧降下が生じ、
出力データのレベルがふらつき、メモリセル60の動作
が不安定になる。
【0008】このような場合、駆動トランジスタ63と
トランスファトランジスタ61の駆動力比(駆動トラン
ジスタ63のβ/トランスファトランジスタ61のβ)
を大きく設計することにより、高電源電圧動作時のメモ
リセルの動作の安定性を確保する方法がある。しかし、
駆動力比を大きく設計すると、メモリセルのサイズの増
大を招いてしまうという問題がある。
トランスファトランジスタ61の駆動力比(駆動トラン
ジスタ63のβ/トランスファトランジスタ61のβ)
を大きく設計することにより、高電源電圧動作時のメモ
リセルの動作の安定性を確保する方法がある。しかし、
駆動力比を大きく設計すると、メモリセルのサイズの増
大を招いてしまうという問題がある。
【0009】また、ビット線負荷50のインピーダンス
を予め大きく設計して、セル電流を抑える方法がある。
しかし、ビット線負荷50のインピーダンスを予め大き
く設計すると、ビット線電圧の振幅が増大し、特に低電
源電圧動作時のアクセス時間が悪化する問題がある。こ
の発明は、上記実情に鑑みなされたもので、広い電源電
圧の領域でメモリセルの動作の安定性を確保することを
目的とする。
を予め大きく設計して、セル電流を抑える方法がある。
しかし、ビット線負荷50のインピーダンスを予め大き
く設計すると、ビット線電圧の振幅が増大し、特に低電
源電圧動作時のアクセス時間が悪化する問題がある。こ
の発明は、上記実情に鑑みなされたもので、広い電源電
圧の領域でメモリセルの動作の安定性を確保することを
目的とする。
【0010】
【課題を解決するための手段】この発明に係る半導体メ
モリは、アレー状に配置されたメモリセルと、前記メモ
リセルに接続された複数本のビット線と、前記ビット線
に接続され、前記メモリセルとビット線負荷用の電源の
間に並列に接続された複数個のビット線負荷と、前記電
源電圧を検出して、その電源電圧の値に応じた制御信号
を出力し、その制御信号によって所望の前記ビット線負
荷を活性化させる電源電圧検知回路を具備し、電源電圧
に応じてビット線負荷の抵抗値を変更することを特徴と
する。
モリは、アレー状に配置されたメモリセルと、前記メモ
リセルに接続された複数本のビット線と、前記ビット線
に接続され、前記メモリセルとビット線負荷用の電源の
間に並列に接続された複数個のビット線負荷と、前記電
源電圧を検出して、その電源電圧の値に応じた制御信号
を出力し、その制御信号によって所望の前記ビット線負
荷を活性化させる電源電圧検知回路を具備し、電源電圧
に応じてビット線負荷の抵抗値を変更することを特徴と
する。
【0011】
【作用】電源電圧検知回路によって、半導体メモリに供
給される電源電圧が高いと検知された場合には、ビット
線負荷の接続を切替えて、ビット線負荷の抵抗値を高め
て半導体メモリに流れる電流を低減する。
給される電源電圧が高いと検知された場合には、ビット
線負荷の接続を切替えて、ビット線負荷の抵抗値を高め
て半導体メモリに流れる電流を低減する。
【0012】また、電源電圧検知回路によって、半導体
メモリに供給される電源電圧が低いと検知された場合に
は、ビット線負荷の接続を切替えて、ビット線負荷の抵
抗値を低下して半導体メモリに接続し、半導体メモリに
流れる電流を増加する。これにより、半導体メモリの動
作を安定させることができる。
メモリに供給される電源電圧が低いと検知された場合に
は、ビット線負荷の接続を切替えて、ビット線負荷の抵
抗値を低下して半導体メモリに接続し、半導体メモリに
流れる電流を増加する。これにより、半導体メモリの動
作を安定させることができる。
【0013】
【実施例】以下、図面を参照して、この発明の一実施例
に係る半導体メモリについて説明する。図1に示す半導
体メモリは、電源電圧検知回路1、第1のビット線負荷
2、第2のビット線負荷3、メモリセル4から構成され
ている。
に係る半導体メモリについて説明する。図1に示す半導
体メモリは、電源電圧検知回路1、第1のビット線負荷
2、第2のビット線負荷3、メモリセル4から構成され
ている。
【0014】電源電圧検知回路1は、抵抗R1、R2と
PチャネルMOSFET11、NチャネルMOSFET
12、13、インバータ14から構成されており、メモ
リセル4に供給される電源電圧VCCが後述する基準電
圧V0より大きいか小さいかを検出するものである。
尚、NチャネルMOSFET12の駆動能力はPチャネ
ルMOSFET11に比べて非常に小さい。
PチャネルMOSFET11、NチャネルMOSFET
12、13、インバータ14から構成されており、メモ
リセル4に供給される電源電圧VCCが後述する基準電
圧V0より大きいか小さいかを検出するものである。
尚、NチャネルMOSFET12の駆動能力はPチャネ
ルMOSFET11に比べて非常に小さい。
【0015】抵抗R1の一端には電源電圧VCCが供給
されており、抵抗R2の他端は接地されており、抵抗R
1の他端と抵抗R2の一端の接続点はPチャネルMOS
FET11、NチャネルMOSFET12によって構成
されるCMOS(相補型MOS回路)10の入力端に接
続されている。PチャネルMOSFET11の電流路の
一端には電源電圧VCCが供給されており、Nチャネル
MOSFET12の電流路の他端は接地されている。P
チャネルMOSFET11の電流路の他端とNチャネル
MOSFET12の電流路の一端の接続点(CMOS回
路10の出力端)は、NチャネルMOSFET13の電
流路の一端とインバータ14の入力端に接続されてい
る。NチャネルMOSFET13の電流路の他端は接続
されており、インバータ14の出力端はNチャネルMO
SFET13のゲート電極に接続されている。また、イ
ンバータ14の出力信号は電源電圧検知回路1の制御信
号Q0となる。
されており、抵抗R2の他端は接地されており、抵抗R
1の他端と抵抗R2の一端の接続点はPチャネルMOS
FET11、NチャネルMOSFET12によって構成
されるCMOS(相補型MOS回路)10の入力端に接
続されている。PチャネルMOSFET11の電流路の
一端には電源電圧VCCが供給されており、Nチャネル
MOSFET12の電流路の他端は接地されている。P
チャネルMOSFET11の電流路の他端とNチャネル
MOSFET12の電流路の一端の接続点(CMOS回
路10の出力端)は、NチャネルMOSFET13の電
流路の一端とインバータ14の入力端に接続されてい
る。NチャネルMOSFET13の電流路の他端は接続
されており、インバータ14の出力端はNチャネルMO
SFET13のゲート電極に接続されている。また、イ
ンバータ14の出力信号は電源電圧検知回路1の制御信
号Q0となる。
【0016】NチャネルMOSFET13は、ゲート電
極にインバータ14からのハイレベルの出力信号を受け
てオンすることにより、ノード13aの電位を安定的に
ロウレベルにするものである。第1のビット線負荷2は
NチャネルMOSFET21、22から構成され、第2
のビット線負荷3はNチャネルMOSFET23、24
から構成される。
極にインバータ14からのハイレベルの出力信号を受け
てオンすることにより、ノード13aの電位を安定的に
ロウレベルにするものである。第1のビット線負荷2は
NチャネルMOSFET21、22から構成され、第2
のビット線負荷3はNチャネルMOSFET23、24
から構成される。
【0017】NチャネルMOSFET21、22の電流
路の一端及びゲート電極に電源電圧VCCが供給されて
おり、電流路の他端はNチャネルMOSFET23の電
流路の他端に接続されている。NチャネルMOSFET
22の電流路の他端はNチャネルMOSFET24の他
端に接続されている。
路の一端及びゲート電極に電源電圧VCCが供給されて
おり、電流路の他端はNチャネルMOSFET23の電
流路の他端に接続されている。NチャネルMOSFET
22の電流路の他端はNチャネルMOSFET24の他
端に接続されている。
【0018】NチャネルMOSFET23、24の各ゲ
ート電極には電源電圧検知回路1からの制御信号Q0が
供給されている。NチャネルMOSFET23、24の
電流路の一端には電源電圧VCCが供給されており、電
流路の他端は各ビット線BL1、BL2に接続されてい
る。尚、NチャネルMOSFET21、22のサイズよ
りもNチャネルMOSFET23、24のサイズの方が
小さい。
ート電極には電源電圧検知回路1からの制御信号Q0が
供給されている。NチャネルMOSFET23、24の
電流路の一端には電源電圧VCCが供給されており、電
流路の他端は各ビット線BL1、BL2に接続されてい
る。尚、NチャネルMOSFET21、22のサイズよ
りもNチャネルMOSFET23、24のサイズの方が
小さい。
【0019】メモリセル4はトランスファトランジスタ
(NチャネルMOSFET)41、43と、駆動トラン
ジスタ42、44と、抵抗R3、R4から構成され、デ
ータを記憶するものである。
(NチャネルMOSFET)41、43と、駆動トラン
ジスタ42、44と、抵抗R3、R4から構成され、デ
ータを記憶するものである。
【0020】トランスファトランジスタ41と駆動トラ
ンジスタ42の各ゲート電極はワード線W1に接続さ
れ、トランスファトランジスタ41の電流路の一端はビ
ット線BL1に、駆動トランジスタ42の電流路の一端
はビット線BL2に接続されている。また、トランスフ
ァトランジスタ41の電流路の他端は駆動トランジスタ
44のゲート電極に、駆動トランジスタ42の電流路の
他端はトランスファトランジスタ43のゲート電極に接
続されている。
ンジスタ42の各ゲート電極はワード線W1に接続さ
れ、トランスファトランジスタ41の電流路の一端はビ
ット線BL1に、駆動トランジスタ42の電流路の一端
はビット線BL2に接続されている。また、トランスフ
ァトランジスタ41の電流路の他端は駆動トランジスタ
44のゲート電極に、駆動トランジスタ42の電流路の
他端はトランスファトランジスタ43のゲート電極に接
続されている。
【0021】トランスファトランジスタ43の電流路の
一端は抵抗R3の他端に接続されており、他端は接地さ
れている。駆動トランジスタ44の電流路の一端は抵抗
R4の他端に接続されており、他端は接地されている。
また、抵抗R3の一端及び抵抗R4の一端には電源電圧
VCCが供給されている。尚、図示していないが、ビッ
ト線BL1、BL2には、メモリセル4と同様の構成の
メモリセルが複数個接続されている。
一端は抵抗R3の他端に接続されており、他端は接地さ
れている。駆動トランジスタ44の電流路の一端は抵抗
R4の他端に接続されており、他端は接地されている。
また、抵抗R3の一端及び抵抗R4の一端には電源電圧
VCCが供給されている。尚、図示していないが、ビッ
ト線BL1、BL2には、メモリセル4と同様の構成の
メモリセルが複数個接続されている。
【0022】抵抗R1の他端と抵抗R2の一端の接続点
の電位(分圧)VAは、以下の式(1)〜(3)によっ
て定義される。尚、PチャネルMOSFET11のしき
い値電圧を|Vtp|とする。このとき、 VA={R2/(R1+R2)}×VCC…(1) PチャネルMOSFET11がオンするときの分圧VA
は、 VA=VCC−|Vtp|…(2) 式(1)、(2)より {R2/(R1+R2)}×VCC=VCC−|Vtp|…(3) 式(3)が成立するときの電源電圧VCCを基準電圧V
Oと定義すると、式(3)より、電圧VOは、VO=
{(R1+R2)/R1}×|Vtp|と表される。以
下、この電圧VOを使用し、半導体メモリの動作につい
て説明する。(電源電圧VCCが電圧VOよりも大きい
場合)
の電位(分圧)VAは、以下の式(1)〜(3)によっ
て定義される。尚、PチャネルMOSFET11のしき
い値電圧を|Vtp|とする。このとき、 VA={R2/(R1+R2)}×VCC…(1) PチャネルMOSFET11がオンするときの分圧VA
は、 VA=VCC−|Vtp|…(2) 式(1)、(2)より {R2/(R1+R2)}×VCC=VCC−|Vtp|…(3) 式(3)が成立するときの電源電圧VCCを基準電圧V
Oと定義すると、式(3)より、電圧VOは、VO=
{(R1+R2)/R1}×|Vtp|と表される。以
下、この電圧VOを使用し、半導体メモリの動作につい
て説明する。(電源電圧VCCが電圧VOよりも大きい
場合)
【0023】この場合、PチャネルMOSFET11が
オンし、CMOS回路10の出力端からハイレベルの信
号が出力される。インバータ14はこのハイレベルの信
号を反転し、ロウレベルの制御信号Q0を出力する。ま
た、インバータ14の出力信号はNチャネルMOSFE
T13のゲート電極に供給され、NチャネルMOSFE
T13はオフする。
オンし、CMOS回路10の出力端からハイレベルの信
号が出力される。インバータ14はこのハイレベルの信
号を反転し、ロウレベルの制御信号Q0を出力する。ま
た、インバータ14の出力信号はNチャネルMOSFE
T13のゲート電極に供給され、NチャネルMOSFE
T13はオフする。
【0024】ロウベルの制御信号Q0は、NチャネルM
OSFET23、24のゲート電極に供給され、Nチャ
ネルMOSFET23、24はオフし、第2のビット線
負荷3は不活性化される。第1のビット線負荷2は活性
状態にあるので、第1のビット線負荷2側からの電流が
ビット線BL1、BL2に流れる。
OSFET23、24のゲート電極に供給され、Nチャ
ネルMOSFET23、24はオフし、第2のビット線
負荷3は不活性化される。第1のビット線負荷2は活性
状態にあるので、第1のビット線負荷2側からの電流が
ビット線BL1、BL2に流れる。
【0025】これより、電源電圧VCCが基準電圧VO
より大きい場合、電源電圧検知回路1からの制御信号Q
0によって第2のビット線負荷3が不活性化され、メモ
リセル4に流れる電流を低減し、メモリセルの動作を安
定させる。(電源電圧VCCが基準電圧VOよりも小さ
い場合)
より大きい場合、電源電圧検知回路1からの制御信号Q
0によって第2のビット線負荷3が不活性化され、メモ
リセル4に流れる電流を低減し、メモリセルの動作を安
定させる。(電源電圧VCCが基準電圧VOよりも小さ
い場合)
【0026】この場合、NチャネルMOSFET12が
オンし、CMOS回路10の出力端からロウレベルの信
号が出力される。インバータ14はこのロウレベルの信
号を反転し、ハイレベルの制御信号Q0を出力する。ま
た、インバータ14からの出力信号はNチャネルMOS
FET13のゲート電極に供給され、NチャネルMOS
FET13がオンする。この結果、NチャネルMOSF
ET13はノード13aの電位を確実にロウレベルにす
る。
オンし、CMOS回路10の出力端からロウレベルの信
号が出力される。インバータ14はこのロウレベルの信
号を反転し、ハイレベルの制御信号Q0を出力する。ま
た、インバータ14からの出力信号はNチャネルMOS
FET13のゲート電極に供給され、NチャネルMOS
FET13がオンする。この結果、NチャネルMOSF
ET13はノード13aの電位を確実にロウレベルにす
る。
【0027】ハイレベルの制御信号Q0は、Nチャネル
MOSFET23、24のゲート電極に供給され、Nチ
ャネルMOSFET23、24はオンし、第2のビット
線負荷3は活性化される。第1のビット線負荷2は常時
活性状態にあるので、第1のビット線負荷2及び第2の
ビット線負荷3からの電流がビット線BL1、BL2に
流れる。
MOSFET23、24のゲート電極に供給され、Nチ
ャネルMOSFET23、24はオンし、第2のビット
線負荷3は活性化される。第1のビット線負荷2は常時
活性状態にあるので、第1のビット線負荷2及び第2の
ビット線負荷3からの電流がビット線BL1、BL2に
流れる。
【0028】これより、電源電圧VCCが低い場合、電
源電圧検知回路1からの制御信号Q0によって第2のビ
ット線負荷3が活性化され、メモリセル4に流れる電流
を増加し、メモリセルからのデータ読み出しを高速化す
る。
源電圧検知回路1からの制御信号Q0によって第2のビ
ット線負荷3が活性化され、メモリセル4に流れる電流
を増加し、メモリセルからのデータ読み出しを高速化す
る。
【0029】次に、図2を参照して第2実施例に係る半
導体メモリについて説明する。尚、図1の半導体メモリ
と同一部分については、同一符号を付すことにより、説
明を省略する。図2のビット線BL1、BL2には、サ
イズの異なる第1及び第2のビット線負荷2a、3aが
接続されており、第1のビット線負荷2aには制御信号
Q0が、第2のビット線負荷3aにはインバータ5aを
介して制御信号Q1が供給されている。即ち、図2の半
導体メモリでは、第1及び第2のビット線負荷2a、3
aの一方を活性化、他方を活性化して、メモリセル4に
流れるセル電流を調整し、メモリセル4の動作の安定性
を図っている。
導体メモリについて説明する。尚、図1の半導体メモリ
と同一部分については、同一符号を付すことにより、説
明を省略する。図2のビット線BL1、BL2には、サ
イズの異なる第1及び第2のビット線負荷2a、3aが
接続されており、第1のビット線負荷2aには制御信号
Q0が、第2のビット線負荷3aにはインバータ5aを
介して制御信号Q1が供給されている。即ち、図2の半
導体メモリでは、第1及び第2のビット線負荷2a、3
aの一方を活性化、他方を活性化して、メモリセル4に
流れるセル電流を調整し、メモリセル4の動作の安定性
を図っている。
【0030】具体的に説明すると、電源電圧VCCが低
い場合、電源電圧回路1からのハイレベルの制御信号Q
0が第1のビット線負荷2a側のトランジスタ21a、
22aのゲート電極に供給され、トランジスタ21a、
22aがオンする。第1のビット線負荷2a側のトラン
ジスタ21a、22aのオン抵抗を小さく設定し、所定
のセル電流を流し、メモリセルからのデータ読み出しを
高速化する。
い場合、電源電圧回路1からのハイレベルの制御信号Q
0が第1のビット線負荷2a側のトランジスタ21a、
22aのゲート電極に供給され、トランジスタ21a、
22aがオンする。第1のビット線負荷2a側のトラン
ジスタ21a、22aのオン抵抗を小さく設定し、所定
のセル電流を流し、メモリセルからのデータ読み出しを
高速化する。
【0031】電源電圧VCCが高い場合、電源電圧回路
1からのロウレベルの制御信号Q0はインバータ5aに
よって反転され、ハイレベルの制御信号Q1が第2のビ
ット線負荷3a側のトランジスタ23a、24aのゲー
ト電極に供給され、トランジスタ23a、24aがオン
する。第2のビット線負荷3a側のトランジスタ23
a、24aの抵抗値を大きく設定し、メモリセル4に流
れるセル電流を低減し、メモリセルの動作を安定させ
る。
1からのロウレベルの制御信号Q0はインバータ5aに
よって反転され、ハイレベルの制御信号Q1が第2のビ
ット線負荷3a側のトランジスタ23a、24aのゲー
ト電極に供給され、トランジスタ23a、24aがオン
する。第2のビット線負荷3a側のトランジスタ23
a、24aの抵抗値を大きく設定し、メモリセル4に流
れるセル電流を低減し、メモリセルの動作を安定させ
る。
【0032】次に、図3を参照して第3実施例に係る半
導体メモリについて説明する。図3の半導体メモリは、
図1に示す半導体メモリセルのビット線BL1、BL2
にさらに第3のビット線負荷5を接続したものである。
尚、図1の半導体メモリと同一部分については、同一符
号を付すことにより説明を省略する。
導体メモリについて説明する。図3の半導体メモリは、
図1に示す半導体メモリセルのビット線BL1、BL2
にさらに第3のビット線負荷5を接続したものである。
尚、図1の半導体メモリと同一部分については、同一符
号を付すことにより説明を省略する。
【0033】第3のビット線負荷5はNチャネル型MO
SFET25、26から構成されており、その第3のビ
ット線負荷5はインバータ5aによって反転された制御
信号Q1によって活性化、または不活性化される。ま
た、図3に示す半導体メモリの回路は、電源電圧VCC
の値に応じて所定のビット線負荷を活性化するので、セ
ル電流の微調整に有効である。具体的に説明すると、第
1のビット線負荷2b側のトランジスタ21、22のゲ
ート電極は電源電圧VCCに固定されている。
SFET25、26から構成されており、その第3のビ
ット線負荷5はインバータ5aによって反転された制御
信号Q1によって活性化、または不活性化される。ま
た、図3に示す半導体メモリの回路は、電源電圧VCC
の値に応じて所定のビット線負荷を活性化するので、セ
ル電流の微調整に有効である。具体的に説明すると、第
1のビット線負荷2b側のトランジスタ21、22のゲ
ート電極は電源電圧VCCに固定されている。
【0034】電源電圧VCCが高い場合、電源電圧回路
1からのロウレベルの制御信号Q0はインバータ5aに
よって反転して、ハイレベルの制御信号Q1が第3のビ
ット線負荷5側のトランジスタ25、26のゲート電極
に供給され、トランジスタ25、26がオンする。第3
のビット線負荷5側のトランジスタ25、26の抵抗が
大きく設定し、メモリセル4に流れるセル電流を低減
し、メモリセルの動作を安定させる。
1からのロウレベルの制御信号Q0はインバータ5aに
よって反転して、ハイレベルの制御信号Q1が第3のビ
ット線負荷5側のトランジスタ25、26のゲート電極
に供給され、トランジスタ25、26がオンする。第3
のビット線負荷5側のトランジスタ25、26の抵抗が
大きく設定し、メモリセル4に流れるセル電流を低減
し、メモリセルの動作を安定させる。
【0035】電源電圧VCCが高い場合、電源電圧回路
1からのロウレベルの制御信号Q1はインバータ5aに
よって反転して、ハイレベルの制御信号Q1が第3のビ
ット線負荷5側のトランジスタ25、26のゲート電極
に供給され、トランジスタ25、26がオンする。第3
のビット線負荷5側のトランジスタ25、26の抵抗が
大きく設定し、メモリセル4に流れるセル電流を低減
し、メモリセルの動作を安定させる。
1からのロウレベルの制御信号Q1はインバータ5aに
よって反転して、ハイレベルの制御信号Q1が第3のビ
ット線負荷5側のトランジスタ25、26のゲート電極
に供給され、トランジスタ25、26がオンする。第3
のビット線負荷5側のトランジスタ25、26の抵抗が
大きく設定し、メモリセル4に流れるセル電流を低減
し、メモリセルの動作を安定させる。
【0036】上記実施例の半導体メモリにおいては、メ
モリセルの面積の増大や低電源電圧で動作時でのデータ
のアクセス時間の悪化を招くこと無く、広い電源電圧領
域でメモリセルの動作の安定性を確保できる。
モリセルの面積の増大や低電源電圧で動作時でのデータ
のアクセス時間の悪化を招くこと無く、広い電源電圧領
域でメモリセルの動作の安定性を確保できる。
【0037】
【発明の効果】この発明によれば、電源電圧の状態に応
じてビット線負荷の接続を切替えることにより、メモリ
セルの動作を制御するので、広い電源電圧領域でメモリ
セルの安定性を確保できる。
じてビット線負荷の接続を切替えることにより、メモリ
セルの動作を制御するので、広い電源電圧領域でメモリ
セルの安定性を確保できる。
【図1】この発明の第1実施例に係る半導体メモリの回
路図。
路図。
【図2】この発明の第2実施例に係る半導体メモリの回
路図。
路図。
【図3】この発明の第3実施例に係る半導体メモリの回
路図。
路図。
【図4】従来の半導体メモリの回路図。
1…電源電圧検知回路、2、2a、2b…第1のビット
線負荷、3、3a、3b…第2のビット線負荷、4…メ
モリセル、5…第3のビット線負荷、10…CMOS回
路、11…PチャネルMOSFET、12、13、21
〜26…NチャネルMOSFET、14…インバータ、
W1…ワード線、41、43…トランスファトランジス
タ、42、44…NチャネルMOSFET、R3、R4
…抵抗、BL1、BL2…ビット線。
線負荷、3、3a、3b…第2のビット線負荷、4…メ
モリセル、5…第3のビット線負荷、10…CMOS回
路、11…PチャネルMOSFET、12、13、21
〜26…NチャネルMOSFET、14…インバータ、
W1…ワード線、41、43…トランスファトランジス
タ、42、44…NチャネルMOSFET、R3、R4
…抵抗、BL1、BL2…ビット線。
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8244 G11C 11/413 H01L 27/10 481 H01L 27/11
Claims (6)
- 【請求項1】 アレイ状に配置され、ワード線、及びビ
ット線対にそれぞれ接続された複数のメモリセルと、 電源電圧の変化を検出し、前記電源電圧の変化に応じた
制御信号を出力する電源電圧検出回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極に前記電源電圧が共通に供給された第1のNチ
ャネルMOSトランジスタ、及び第2のNチャネルMO
Sトランジスタを有する第1のビット線負荷回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記電源電圧検出回路の出力端に共通接続さ
れた第3のNチャネルMOSトランジスタ、及び第4の
NチャネルMOSトランジスタを有する第2のビット線
負荷回路とを具備し、前記電源電圧検出回路は、前記電源電圧が基準電圧より
高い場合、前記制御信号を出力し、前記第2のビット線
負荷回路の前記第3、第4のNチャネルMOSトランジ
スタは前記制御信号に応じて非活性とされる ことを特徴
とする半導体メモリ。 - 【請求項2】 アレイ状に配置され、ワード線、及びビ
ット線対にそれぞれ接続された複数のメモリセルと、 電源電圧の変化を検出し、前記電源電圧の変化に応じた
制御信号を出力する電源電圧検出回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記電源電圧検出回路の出力端に共通接続さ
れた第1のNチャネルMOSトランジスタ、及び第2の
NチャネルMOSトランジスタを有する第1のビット線
負荷回路と、 前記電源電圧検出回路の出力端に接続され、前記電源電
圧検出回路から出力される前記制御信号を反転するイン
バータ回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記インバータ回路を介して前記電源電圧検
出回路の出力端に共通接続された第3のNチャネルMO
Sトランジスタ、及び第4のNチャネルMOSトランジ
スタを有する第2のビット線負荷回路とを具備し、前記電源電圧検出回路から出力される前記制御信号は、
前記電源電圧の変化に応じて前記第1、第2のビット線
負荷回路を活性、又は非活性に制御し、第1、第2のビ
ット線負荷回路の抵抗値を変化させることを特徴とする
半導体メモリ。 - 【請求項3】 前記第1、第2のビット線負荷回路は、
前記制御信号に応じて一方が活性化され、他方が非活性
化されることを特徴とする請求項2記載の半導体メモ
リ。 - 【請求項4】 アレイ状に配置され、ワード線、及びビ
ット線対にそれぞれ接続された複数のメモリセルと、 電源電圧の変化を検出し、前記電源電圧の変化に応じた
制御信号を出力する電源電圧検出回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記電源電圧検出回路の出力端に共通接続さ
れた第1のNチャネルMOSトランジスタ、及び第2の
NチャネルMOSトランジスタを有する第1のビット線
負荷回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記電源電圧検出回路の出力端に共通接続さ
れた第3のNチャネルMOSトランジスタ、及び第4の
NチャネルMOSトランジスタを有する第2のビット線
負荷回路と、 前記電源電圧検出回路の出力端に接続され、前記電源電
圧検出回路から出力される前記制御信号を反転するイン
バータ回路と、 電流路の一端に前記電源電圧がそれぞれ供給され、前記
電流路の他端が前記ビット線対にそれぞれ接続され、ゲ
ート電極が前記インバータ回路を介して前記電源電圧検
出回路の出力端に共通接続された第5のNチャネルMO
Sトランジスタ、及び第6のNチャネルMOSトランジ
スタを有する第3のビット線負荷回路とを具備すること
を特徴とする半導体メモリ。 - 【請求項5】 前記第3のビット線負荷回路は、前記第
2のビット線負荷回 路が活性化された場合、非活性とさ
れることを特徴とする請求項4記載の半導体メモリ。 - 【請求項6】 前記第2のビット線負荷回路を構成する
第3、第4のNチャネルMOSトランジスタのオン抵抗
は、前記第3のビット線負荷回路を構成する前記第5、
第6のNチャネルMOSトランジスタのオン抵抗より小
さく設定されていることを特徴とする請求項4記載の半
導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13519292A JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
KR1019930008943A KR960012050B1 (ko) | 1992-05-27 | 1993-05-24 | 반도체 메모리 |
US08/068,535 US5363336A (en) | 1992-05-27 | 1993-05-27 | Semiconductor memory device controlling the supply voltage on BIT lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13519292A JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05335520A JPH05335520A (ja) | 1993-12-17 |
JP3176985B2 true JP3176985B2 (ja) | 2001-06-18 |
Family
ID=15145996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13519292A Expired - Fee Related JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5363336A (ja) |
JP (1) | JP3176985B2 (ja) |
KR (1) | KR960012050B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101603697B (zh) * | 2009-07-03 | 2010-10-27 | 余戈平 | 燃气灶双螺旋弹簧锅架及其燃气灶 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2718273B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire intégrée avec circuit de maintien de la tension de colonne. |
IT1296888B1 (it) * | 1997-12-19 | 1999-08-02 | Sgs Thomson Microelectronics | Circuito elettronico per generare un segnale di tensione stabile per polarizzare in lettura celle di memoria eprom a bassa tensione di |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2213009B (en) * | 1987-11-27 | 1992-02-05 | Sony Corp | Memories having bit line loads controlled by p-channel mis transistors |
US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
-
1992
- 1992-05-27 JP JP13519292A patent/JP3176985B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-24 KR KR1019930008943A patent/KR960012050B1/ko not_active IP Right Cessation
- 1993-05-27 US US08/068,535 patent/US5363336A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101603697B (zh) * | 2009-07-03 | 2010-10-27 | 余戈平 | 燃气灶双螺旋弹簧锅架及其燃气灶 |
Also Published As
Publication number | Publication date |
---|---|
JPH05335520A (ja) | 1993-12-17 |
KR930024019A (ko) | 1993-12-21 |
KR960012050B1 (ko) | 1996-09-11 |
US5363336A (en) | 1994-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7701783B2 (en) | Semiconductor storage device | |
US4825110A (en) | Differential amplifier circuit | |
US5519662A (en) | Semiconductor memory device | |
KR100266901B1 (ko) | 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치 | |
US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
JP3176985B2 (ja) | 半導体メモリ | |
US5075891A (en) | Memory with a variable impedance bit line load circuit | |
JPH076588A (ja) | ランダムアクセスメモリ | |
KR100295301B1 (ko) | 데이터비트의파괴없이입/출력마스킹기능을갖는반도체메모리장치 | |
JP3389291B2 (ja) | 高速電流感知増幅器 | |
US6181610B1 (en) | Semiconductor device having current auxiliary circuit for output circuit | |
JPH10125084A (ja) | 電流増幅器 | |
JP3284359B2 (ja) | 半導体メモリ装置 | |
JP3935266B2 (ja) | 電圧検知回路 | |
US5565802A (en) | Semiconductor device with differential amplifier operable at high speed | |
JP2000268574A (ja) | 半導体記憶装置 | |
US5617355A (en) | Semiconductor memory device having positive feedback sense amplifier | |
KR100280406B1 (ko) | 센스앰프구동회로 | |
KR0168831B1 (ko) | 메모리 장치 | |
JPH0877779A (ja) | センスアンプ | |
JPS6129077B2 (ja) | ||
JPH07130189A (ja) | 半導体記憶回路 | |
KR960005797Y1 (ko) | 반도체장치의 제어회로(control circuit of semiconductor device) | |
JPH0555491A (ja) | 半導体装置 | |
JP2940127B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |