KR960005797Y1

KR960005797Y1 - 반도체장치의 제어회로(control circuit of semiconductor device)

Info

Publication number: KR960005797Y1
Application number: KR2019960011967U
Authority: KR
Inventors: 미츠오 이소베; 신이치 나카우치다
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-10-30
Filing date: 1996-05-15
Publication date: 1996-07-15

Abstract

내용없음.

Description

반도체장치의 제어회로(CONTROL CIRCUIT OF SEMICONDUCTOR DEVICE)

제 1 도는 반도체 기억장치의 블록도,

제 2 도는 종래의 칩제어회로의 회로도,

제 3 도는 종래의 칩제어회로의 다른 회로도,

제 4 도는 본 고안의 1실시예에 따른 회로도,

제 5 도는 본 고안의 다른 실시예에 따른 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 칩제어회로 2 : 어드레스 입력회로

3 : 행디코더 4 : 메모리셀 어레이

5 : 열디코더(센스증폭회로 및 기록회로 포함) 6 : 독출/기록 제어회로

7 : 데이터 입출력회로 11, 13, 15, 20, 30, 37 : 인버터회로

12, 26 : 노아회로 14, 36 : 낸드회로

21, 31, 33 : N챈널형 MOS트랜지스터 22, 23, 32 : P챈널형 MOS트랜지스터

24, 25, 28, 29, 34, 35, 38, 39 : 단자

/CE1 : 부논리 제어신호(제 1 입력신호)

CE2 : 정논리 제어신호(제 2 입력신호) CE : 칩제어 신호

본 고안은 반도체장치의 제어회로에 관한 것으로, 특히 반도체 기억회로에 사용되는 제어회로에 관한 것이다.

일반적으로 반도체 기억장치와 같은 반도체장치에 사용되는 제어신호의 발생시에는 제어의 자유도를 증가시키기 위해 정논리 및 부논리 제어회로가 사용되고 있다.

제 1 도는 정논리 및 부논리 제어신호(CE2, CE1)로 칩제어신호(CE)를 발생시키는 반도체 기억장치의 블록도인바, 이 장치에 있어서 부논리 제어신호(/CE1)가 로우레벨이고, 정논리 제어신호(CE2)가 하이레벨인 때에 칩내부가 활성화되어 반도체 기억장치는 통상의 동작을 수행하게 된다. 즉, 어드레스신호(A)가 행디코더(3)와 열디코더(5 ; 센스증폭회로와 기록회로를 포함함)를 통해서 공급됨에 따라 메모리셀 어레이(4)중 해당 메모리셀이 선택되는 바, 독출동작시에는 독출/기록제어신호(R/W)가 독출/기록제어회로(6)를 통해서 데이터 입출력회로(데이타 I/O회로 : 7)로 공급됨으로써 입출력단자(I/O)로부터 데이터가 출력되고, 기록동작시에는 독출/기록제어신호(R/W)로 데이터 입출력회로(7) 및 기록회로[회로블록(5)에 포함되어 있음]를 제어함으로써 입출력단자(I/O)로 입력되는 기록데이터를 상기 메모리셀 어레이(4)중 어드레스 입력회로(2)로부터의 어드레스신호(A)에 따라 선택된 당해 메모리셀에 기록하게 된다.

제 2 도는 제 1 도에 도시한 종래의 칩제어회로(1)의 구체적인 구성예를 나타낸 것으로서, 제 2 도에 도시한 제어회로는 인버터회로(11)와 노아회로(12)를 포함하고 있는 바, 정논리 제어신호(CE2)는 인버터회로(11)에서 반전되어 노아회로(12)로 공급되도록 되어 있다. 이 노아회로(12)는 상기 인버터회로(11)의 출력신호와 부논리 제어신호(/CE1)에 응답해서 칩제어신호(CE)를 발생시킨다.

제 3 도는 제 1 도에 도시한 종래의 칩제어회로(1)의 다른 구성예를 나타낸 것으로, 제 3 도에 도시한 회로는 인버터회로(13)와 낸드회로(14) 및 인버터 회로(15)를 포함하고 있는 바, 부논리 제어신호(/CE1)가 인버터회로(13)에서 반전되어 낸드회로(14)로 공급되도록 되어 있다. 이 낸드회로(14)와 인버터회로(15)는 상기 인버터회로(13)의 출력신호와 정논리 제어신호(CE2)에 응답해서 칩제어신호(CE)를 발생시킨다.

상기 각 회로에 있어서, 칩제어회로(1)는 부논리 제어신호(/CE1)가 로우레벨이고, 정논리 제어신호(CE2)가 하이레벨일 때만 하이레벨의 칩제어신호(CE)를 발생시키므로, 이때 칩의 내부가 활성화되어 상기한 통상적인 동작을 수행하게 된다. 또, 부논리 제어신호(/CE1)가 하이레벨 또는 정논리 제어신호(CE2)가 로우레벨인 때는 칩제어신호(CE)가 로울레벨로 되므로, 반도체 기억장치의 내부는 비활성화상태로 된다. 이와 같이 정 및 부논리 제어신호를 칩제어신호 생성에 사용함으로써, 정 및 부논리 신호중 어느 한 신호만을 제어해도 반도체장치를 비활성화시킬 수 있기 때문에, 반도체장치의 자유도를 높일 수 있다.

상기 비활성상태에 있어서, 반도체장치를 이른바 대기상태로 함으로써 소비전력을 저감할 수 있는 바, 특히 회로를 상보형 MOS(CMOS)회로로 구성하는 경우에는 소비전류를 누설전류까지 저하시킬 수 있다. 예컨대, 상기 누설전류는 64K비트의 CMOS 스태틱 RAM에서 수 μA 정도로 된다.

그러나, 제 2 도에 도시한 종래의 회로에 있어서는 비교적 큰 전류가 정논리 제어신호(CE2)의 레벨에 따라 인버터회로(11)를 통해 흐르게 된다. 즉, CMOS형 인버터를 인버터회로(11)로서 사용한 경우에는, 정논리 제어신호(CE2)가 변화할 때 비교적 큰 전류가 인버터회로(11)를 통해 흐르게 된다. 특히 정논리 제어신호(CE2)의 레벨이 중간레벨로 고정된 경우에는, 직류전류가 수 mA정도 흘러 버린다. 이 전류값은 상기한 누설 전류 크기의 약 1000배 크기이다. 또한 부하를 갖는 N챈널형 MOS트랜지스터를 인버터회로(11)에 사용한 경우에는, 정논리 제어신호(CE2)가 하이레벨일 때 비교적 큰 전류가 인버터회로를 통해 흐르게 된다.

그런데, 반도체장치 전체의 소비전력은 상기한 전류들을 포함하는 것이기 때문에, 비록 칩제어신호(CE)가 로우레벨로 되어 소비전력을 저감하기 위한 대기상태에 있다하더라도 전체적인 소비전력은 증가하게 된다.

제 3 도에 도시한 종래의 회로에서도 비교적 큰 전류가 인버터회로(13)를 통해 흐르게 된다.

그리고, 상기 인버터회로(11, 13)를 통해 흐르는 전류를 방지하기 위해서는, 제 2 도에 도시한 회로에서 정논리 제어신호(CE2)를 로우레벨로 하고, 그와 함께 부논리 제어신호(/CE1)를 하이레벨로 하여 칩제어신호(CE)를 로우레벨로 함으로써, 반도체장치를 대기상태로 할 필요가 있다. 그렇지만, 이렇게 하면 시스템이 제약을 받게 되고, 2개의 제어신호(/CE1, CE2)를 임의로 사용할 수 있다는 장점을 잃어버리게 된다.

본 고안은 상기한 종래 기술의 문제점을 고려하여 고안된 것으로, 2개의 제어신호(/CE1, CE2)의 자유도를 제한하지 않고 반도체장치의 소비전력을 저 감화할 수 있는 반도체장치의 제어회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 고안에 따른 반도체장치의 제어회로는, 메모리셀 어레이와, 이 메모리셀 어레이의 행방향에 접속되는 행디코더, 상기 메모리셀 어레이의 열방향에 접속되면서 센스증폭회로 및 기록회로를 갖춘 열디코더, 상기 행디코더에 접속되면서 어드레스입력이 입력되는 어드레스 입력회로, 상기 열디코더에 접속되면서 입출력부로 입력된 데이터가 입력되는 데이터 입출력회로, 이 데이터 입출력회로 및 상기 열디코더를 제어하는 독출/기록 제어회로 및, 칩제어회로를 구비하고, 상기 칩제어회로는, 2종류의 제어입력신호와, 이 제어입력신호의 한쪽을 반전시키는 반전회로, 전원단자에 접속되고 상기 제어입력신호의 다른쪽에 의해 상기 반전회로의 전원측 노드로의 전원전위의 공급을 제어하는 MOS 트랜지스터 및, 상기 반전회로로부터 출력된 신호와 상기 제어입력신호의 다른쪽을 입력신호로 하는 2입력 논리회로로 구성되고, 이 2입력 논리회로가 출력하는 신호에 의해 상기 행디코더, 상기 열디코더, 상기 어드레스 입력 회로 및 상기 독출/기록 제어회로를 제어하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 고안의 각 실시예를 상세히 설명한다.

제 4 도는 본 고안의 1실시예에 따른 회로를 도시한 것으로, 제 1 입력신호로서 부논리 제어신호(/CE1)가 단자(28)로 입력되고, 제 2 입력신호로서 정논리 제어신호(CE2)가 단자(29)로 입력된다.

또한, 본 고안에는 제 1 및 제 2 입력신호(/CE1, CE2)중 한쪽을 반전시켜 반전된 신호를 전원전압에 응답해서 출력하는 인버터수단이 구비되어 있는 바, 제 4 도에 도시한 실시예에서 인버터수단은 인버터회로(20)이고, 이 인버터회로920)은 N챈널형 MOS트랜지스터(21)와 P챈널형 MOS트랜지스터(22)로 이루어진 CMOS형으로 되어 있다. 또 상기 트랜지스터(21)의 소오스전극은 기준전압(VSS)이 인가되는 단자(25)에 연결되고, 드레인전극은 트랜지스터(22)의 드레인전극에 연결되며, 상기 트랜지스터(21,22)의 게이트전극은 제 2 입력신호(CE2)가 공급되는 단자(29)에 연결되어 있다.

더욱이, 본 고안에는 상기 제 2 입력신호(CE2)의 반전신호와 제 1 입력신호(/CE1)에 응답해서 칩제어신호(CE)를 출력하는 논리회로수단(26)이 구비되어 있는 바, 제 4 도에 도시한 실시예에서 이 논리회로수단은 제 1 입력신호(/ CE1)와 인버터회로(20)의 출력신호를 받는 노아회로로 되어 있다.

또한 본 고안에는 상기 제 1 입력신호(/CE1)에 응답해서 전원으로부터 상기 인버터수단(20)을 분리시키는 스위칭수단이 구비되어 있는 바, 제 4 도에 도시한 실시예에서 스위칭수단은 P형 MOS트랜지스터(23)로 되어 있다. 그리고, 이 트랜지스터(23)의 게이트전극은 단자(28)에 연결되고, 드레인전극은 상기 트랜지스터(22)의 소오스전극에 연결되며, 소오스전극은 전원전압(VDD)이 공급되는 단자(24)에 연결되어 잇다.

제 4 도에 도시한 실시예에 있어서, 하이레벨의 칩제어신호(CE)를 얻기 위한 조건은 제 1 입력신호(/CE1)가 로우레벨이고, 제 2 입력신호(CE2)가 하이레벨로 되는 것이다. 즉, 상기 제 1 입력신호(/CE1)가 로우레벨일 때 상기 트랜지스터(23)가 도전상태에 있고, 인버터회로(20)는 제 2 입력신호(CE2)를 로우레벨로 반전시킨다. 따라서, 노아회로(26)로 공급되는 2개의 신호가 모두 로우레벨로 되어 칩제어신호(CE)가 하이레벨로 변화하게 된다.

한편, 로우레벨의 칩제어신호(CE)를 얻기 위해서는, 상기 제 1 입력신호(/CE1)와 인버터회로(20)의 출력신호중 하나를 하이레벨로 할 필요가 있다.

우선, 제 1 입력신호(/CE1)가 하이레벨일 때 노아회로(26)로 입력되는 신호는 하이레벨로 된다. 따라서, 노아회로(26)의 출력신호(CE)는 로우레벨로 되고, 이 신호(CE)가 공급되는 반도체장치(도시하지 않음)는 비활성화상태로 변화하게 된다.

상기 제 1 입력신호(/CE1)가 하이레벨일 때 MOS트랜지스터(23)는 비도전상태로 변화하므로, 인버터회로(20)는 전원단자(24)로부터 분리된다. 그러므로 제 2 입력신호(CE2)의 레벨에 관계없이 인버터회로(20)를 통해서 흐르는 전류는 없게 된다. 따라서, 반도체장치의 소비전력은 오로지 누설전류만의 레벨로 감소하게 된다.

다음에 제 2 입력신호(CE2)가 로우레벨일 때의 동작을 설명한다. 이 상태에서 제 1 입력신호(/CE1)가 로우레벨이면, 트랜지스터(23)는 도전상태로 변화하게 되고, 인버터회로(20)는 제 2 입력회로(CE2)를 반전시켜 노아회로(26)로 하이레벨신호를 공급하게 되는데, 이 상태에서는 노아회로(26)의 입력신호중 적어도 한쪽이 하이레벨이므로 노아회로(26)의 출력신호(CE)는 로우레벨로 변화하게 된다. 반면에, 앞에서 설명한 바와 같이 제 1 입력신호(/CE1)가 하이레벨로 변화할 때에도 칩제어신호(CE)는 로우레벨로 변화하게 된다.

상기 제 2 입력신호(CE2)가 로우레벨일 때 MOS트랜지스터(21)는 비도전상태에 있게 된다. 따라서, 트랜지스터(22)의 도전상태에 관계없이 인버터회로(20)를 통해 흐르는 전류는 없게 된다. 결국 제 2 입력신호(CE2)가 로우레벨일 때 제 1 입력신호(/CE1)에 관계없이 반도체 기억장치는 대기상태로 된다.

상기한 바와 같이 제 1 입력신호(/CE1)가 하이레벨로 셋트되거나 제 2 입력신호(CE2)가 로우레벨로 셋트될 때, 당해 반도체 기억장치는 대기상태로 되어 인버터회로(20)를 통해 흐르는 전류가 나머지 신호(CE2 또는 /CE1)의 레벨에 관계없이 방지된다. 따라서, 장치의 대기상태에서의 소비전력은 누설전류만의 레벨로 감소한다.

제 5 도는 본 고안에 따른 다른 실시예를 도시한 것으로, 본 실시예에서는 제 1 입력신호로서 부논리 제어신호(/CE1)가 단자(38)로 인가되고, 제 2 입력신호로서 정논리 제어신호(CE2)가 단자(39)로 인가된다.

본 실시예에서는 인버터회로(30)가 제 1 입력신호(/CE1)를 반전시켜 출력하도록 설치되어 있는 바, 이 인버터회로(30)는 N형 MOS트랜지스터(31)와 P형 MOS트랜지스터(32)로 구성되어 있다. 그중 트랜지스터(32)의 소오스가 전원전압(VDD)이 공급되는 단자(34)에 접속되고, 상기 트랜지스터(31, 32)의 드레인전극이 공통으로 접속되어 있다.

또한 N형 MOS트랜지스터(33)가 기준전압(VSS)으로부터 상기 인버터회로(30)를 분리시키는 스위칭수단으로 제공되어 있는 바, 이 트랜지스터(33)의 게이트전극은 제 2 입력신호(CE2)를 받을 수 있도록 단자(39)에 접속되어 있으며, 소오스전극은 기준전압(VSS)이 공급되는 단자(35)에 접속되어 있다.

또 낸드회로(36)와 인버터회로(37)가 상기 인버터회로(30)의 출력신호와 제 2 입력신호(CE2)에 응답해서 칩제어신호(CE)를 출력하도록 제공되어 있다.

이와 같은 회로에 있어서는, 반도체 기억장치(도시하지 않음)를 활성화 상태로 하기 위한 하이레벨의 칩제어신호(CE)를 얻기 위해서 제 1 입력신호(/CE1)를 로우레벨로, 제 2 입력신호(CE2)를 하이레벨로 셋트시킬 필요가 있다. 즉, 제 2 입력신호(CE2)가 하이레벨일 때 상기 MOS트랜지스터(33)는 도전상태로 된다. 따라서, 인버터회로(30)가 동작하게 되어 로우레벨의 제 1 입력신호(/CE1)가 반전된 하이레벨의 출력신호가 출력된다. 이 상태에 있어서, 낸드회로(36)로 입력되는 신호는 모두 하이레벨이다. 그러므로 인버터회로(37)는 낸드회로(36)의 출력을 반전시켜 하이레벨의 칩제어신호(CE)를 출력하게 된다. 그에 따라 반도체 기억장치는 활성화상태로 변화하게 된다.

로우레벨의 칩제어신호(CE)를 얻어 반도체 기억장치를 비활성화상태로 변화시키기 위해서는, 제 1 입력신호(/CE1)를 하이레벨로 변화시키거나 제 2 입력신호(CE2)를 로우레벨로 변화시킬 필요가 있다.

우선, 제 2 입력신호(CE2)가 로우레벨일 때 낸드회로(36)로 입력되는 신호중 한쪽이 로우레벨이므로 낸드회로(36)의 출력이 인버터회로(37)에 의해 반전되어 로우레벨의 칩제어회로(CE)가 출력된다. 이 상태에서 반도체 기억장치는 비활성상태로 변화된다. 이때 제 2 입력신호(CE2)가 로우레벨이기 때문에 MOS트랜지스터(33)는 비도전상태이고, 따라서 인버터회로(30)가 기준전압(VSS)측으로부터 분리되어 인버터회로(30)를 통해서 흐르는 전류는 없다. 즉, 제 1 입력신호(/CE1)의 레벨에 관계없이 기준전압(VSS)이 단자(35)로부터 인버터회로(30)로 인가되지 않는다. 그러므로, 소비전력의 저감화를 달성할 수 있다.

다음에 제 1 입력신호(/CE1)가 하이레벨일 때의 동작을 설명한다.

이 상태에서 제 2 입력신호(CE2)가 하이레벨이면 트랜지스터(33)가 도전 상태로 되어 인버터회로(30)는 제 1 입력신호(/CE1)를 반전시켜 낸드회로(36)로 로우레벨의 신호를 공급하게 된다. 즉, 낸드회로(36)로 입력되는 입력 신호중 한쪽이 로우레벨로 되므로 칩제어신호(CE)는 로우레벨로 변화되고, 그에 따라 반도체장치는 비활성화상태로 변화하게 된다. 이와 같이 제 1 입력신호(/CE1)가 하이레벨일 때는 MOS트랜지스터(32)가 비도전상태로 되므로 제 2 입력신호(CE2)의 레벨에 관계없이 인버터회로(30)를 통해서 흐르는 전류는 없다.

앞에서 설명한 바와 같이 제 2 입력신호(CE2)가 로우레벨로 변화하면, 칩제어신호(CE)가 로우레벨로 변화하여 반도체장치의 상태는 비활성상태로 된다.

이와 같이 제 1 입력신호(/CE1)가 하이레벨로 셋트되거나 제 2 입력신호(CE2)가 로우레벨로 셋트되면, 반도체장치가 대기상태로 되어 나머지 신호(CE2) 또는 (/ CE1)의 레벨에 관계없이 인버터회로(30)에 흐르는 전류가 없게 된다.

그러므로, 2개의신호(/CE1, CE2)의 사용의 자유도에 제한을 받지 않고 소비 전력의 저감화를 달성할 수 있다.

본 고안에서는, /CE1=L, CE2=H일 때에 한해 내부회로가 활성화 된다.

따라서, 1입력의 경우와 달리, 1개의 제어신호에 노이즈가 중첩된 경우의 오동작을 보상할 수 있다.

본 고안은 반도체 기억장치뿐만 아니라 2개의 신호를 공급하여 제어신호를 발생시키는 어떠한 반도체장치에도 적용할 수 있다. 또한 본 고안은 부하를 갖춘 NMOS트랜지스터가 인버터회로수단으로 사용되는 경우에도 적용할 수 있음은 물론이다.

상기 설명에서는 특수한 실시예에 관해서 본 고안을 설명하였지만, 본 고안은 이에 한정되지 않고, 고안의 요지를 이탈하지 않는 범위내에서 다양하게 변형실시할 수 있는 바, 그러한 실시예는 청구범위에 기재되어 있다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

이상에서 설명한 바와 같이 본 고안의 반도체장치의 제어회로에 의하면, 반전회로 및 MOS 트랜지스터를 사용함으로써 제어신호의 사용에 대한 자유도를 제한하지 않고 반도체장치에서 소비되는 전력을 저감화할 수 있다.

Claims

메모리셀 어레이(4)와, 이 메모리셀 어레이(4)의 행방향에 접속되는 행디코더(3), 상기 메모리셀 어레이(4)의 열방향에 접속되면서 센스증폭회로 및 기록회로를 갖춘 열디코더(5), 상기 행디코더(3)에 접속되면서 어드레스입력이 입력되는 어드레스 입력회로(2), 상기 열디코더(5)에 접속되면서 입출력부로 입력된 데이터가 입력되는 데이터 입출력회로(7), 이 데이터 입출력회로(7) 및 상기 열디코더(5)를 제어하는 독출/기록 제어회로(6) 및, 칩제어회로(1)를 구비하고, 상기 칩제어회로(1)는, 2종류의 제어입력신호와, 이 제어입력신호의 한쪽을 반전시키는 반전회로(20 ; 30), 전원단자에 접속되고 상기 제어입력신호의 다른쪽에 의해 상기 반전회로의 전원측 노드로의 전원전위의 공급을 제어하는 MOS 트랜지스터(23 ; 33) 및, 상기 반전회로로부터 출력된 신호와 상기 제어입력신호의 다른쪽을 입력신호로 하는 2입력 논리회로(26 ; 36, 37)로 구성되고, 이 2입력 논리회로가 출력하는 신호에 의해 상기 행디코더(3), 상기 열디코더(5), 상기 어드레스 입력회로(2) 및 상기 독출/기록 제어회로(6)를 제어하는 것을 특징으로 하는 반도체장치의 제어회로.