JP2940127B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2940127B2 JP2940127B2 JP2264092A JP26409290A JP2940127B2 JP 2940127 B2 JP2940127 B2 JP 2940127B2 JP 2264092 A JP2264092 A JP 2264092A JP 26409290 A JP26409290 A JP 26409290A JP 2940127 B2 JP2940127 B2 JP 2940127B2
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- Japan
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- equalizing
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特にデータ線対のデータ
をイコライズするイコライズトランジスタを有する半導
体装置に関する。
をイコライズするイコライズトランジスタを有する半導
体装置に関する。
［従来の技術］ 従来、データ線のデータ出力遷位を高速にする目的で
データ線イコライズ方式が提案されていた。
データ線イコライズ方式が提案されていた。
第５図は従来装置におけるデータ線対とイコライズト
ランジスタを示す図であり、スタティクランダムアクセ
スメモリ（SRAM）におけるビット線部の構成を例に取り
上げてある。
ランジスタを示す図であり、スタティクランダムアクセ
スメモリ（SRAM）におけるビット線部の構成を例に取り
上げてある。
第５図において、11、12はメモリセルであり、例えば
ワードラインWL1で選択されたメモリセル11はデータ線
対Ｄ・に相補のデータを出力する。14はデータ線負荷
回路であり、電源線とデータ線対Ｄ・間に接続され、
データ線対Ｄ・を所定電位にクランプする。13はデー
タ線対Ｄ・に出力される相補のデータをイコライズす
るためのイコライズトランジスタであり、Ｐチャンネル
トランジスタで構成される。ここで、Ｐチャンネルイコ
ライズトランジスタ13のゲート電極には、書き込み動作
時Highレベル、読みだし動作時Lowとなる内部書き込み
制御信号WEが接続されている。
ワードラインWL1で選択されたメモリセル11はデータ線
対Ｄ・に相補のデータを出力する。14はデータ線負荷
回路であり、電源線とデータ線対Ｄ・間に接続され、
データ線対Ｄ・を所定電位にクランプする。13はデー
タ線対Ｄ・に出力される相補のデータをイコライズす
るためのイコライズトランジスタであり、Ｐチャンネル
トランジスタで構成される。ここで、Ｐチャンネルイコ
ライズトランジスタ13のゲート電極には、書き込み動作
時Highレベル、読みだし動作時Lowとなる内部書き込み
制御信号WEが接続されている。
上記のように構成された従来装置の動作は以下のよう
になる。
になる。
書き込み動作時、データ線対Ｄ・には書き込みデー
タが出力され、ワードラインで選択されたメモリセルで
データが書き込まれる。この時Ｐチャンネルトランジス
タ13のゲート電極はHighレベルであり、前記トランジス
タは非導通状態となる。
タが出力され、ワードラインで選択されたメモリセルで
データが書き込まれる。この時Ｐチャンネルトランジス
タ13のゲート電極はHighレベルであり、前記トランジス
タは非導通状態となる。
読みだし動作時、データ線対Ｄ・には選択メモリセ
ルのデータが出力される。この時、Ｐチャンネルトラン
ジスタ13のゲート電極はLowレベルであり、前記トラン
ジスタは導通状態となる。例えばメモリセル12が選択さ
れた後メモリセル11が選択される読みだし動作を考える
と、前述のようにＰチャネルトランジスタ13が導通状態
にあるため、WL2が立ち下がりメモリセル12が非選択に
なると同時にＰチャンネルトランジスタ13によりデータ
線対Ｄ・の電位は均一化される。すなわち、WL1が立
ち上がる前にあらがじめデータ線対Ｄ・のデータがイ
コライズされるため、メモリセル11が選択された後メモ
リセル11のデータがデータ線対Ｄ・に出力されるまで
の時間を高速化を実現することができた。
ルのデータが出力される。この時、Ｐチャンネルトラン
ジスタ13のゲート電極はLowレベルであり、前記トラン
ジスタは導通状態となる。例えばメモリセル12が選択さ
れた後メモリセル11が選択される読みだし動作を考える
と、前述のようにＰチャネルトランジスタ13が導通状態
にあるため、WL2が立ち下がりメモリセル12が非選択に
なると同時にＰチャンネルトランジスタ13によりデータ
線対Ｄ・の電位は均一化される。すなわち、WL1が立
ち上がる前にあらがじめデータ線対Ｄ・のデータがイ
コライズされるため、メモリセル11が選択された後メモ
リセル11のデータがデータ線対Ｄ・に出力されるまで
の時間を高速化を実現することができた。
［発明が解決しようとする課題］ 上記のような従来の半導体装置は、以上のように構成
されているため、以下のような問題がある。
されているため、以下のような問題がある。
第５図においてＰチャンネルトランジスタ13のゲート
電極は読みだし動作時常にLowレベルであり、前記Ｐチ
ャンネルトランジスタ13は常に導通している。通常メモ
リセルのストアノード電位のLowレベルは0Vではなく、
負荷回路14や導通したＰチャンネルトランジスタ13によ
り1V程度に上昇する。電源電圧が十分高い場合、たとえ
ば5V以上では、メモリセルのストアノード電位のHighレ
ベルが十分高いためメモリセル内のデータを脅かすこと
無く当初の目的を実現できるが、電源電圧が低くなると
メモリセル内ストアノードのHighデータ側の電位が低く
なるためメモリセルストアノード間の電位差が減少し、
データが反転しやすくなるという危険性が生じてくる。
電極は読みだし動作時常にLowレベルであり、前記Ｐチ
ャンネルトランジスタ13は常に導通している。通常メモ
リセルのストアノード電位のLowレベルは0Vではなく、
負荷回路14や導通したＰチャンネルトランジスタ13によ
り1V程度に上昇する。電源電圧が十分高い場合、たとえ
ば5V以上では、メモリセルのストアノード電位のHighレ
ベルが十分高いためメモリセル内のデータを脅かすこと
無く当初の目的を実現できるが、電源電圧が低くなると
メモリセル内ストアノードのHighデータ側の電位が低く
なるためメモリセルストアノード間の電位差が減少し、
データが反転しやすくなるという危険性が生じてくる。
また、Ｐチャンネルトランジスタ13が導通しているこ
とによりデータ線対Ｄ・の信号振幅が減少するが、低
電源電圧側ではその影響が大きくなり更に減少するた
め、前記データ線対Ｄ・が入力されるセンスアンプの
動作が不安定になる危険性が生ずる。
とによりデータ線対Ｄ・の信号振幅が減少するが、低
電源電圧側ではその影響が大きくなり更に減少するた
め、前記データ線対Ｄ・が入力されるセンスアンプの
動作が不安定になる危険性が生ずる。
上記のように、従来の半導体装置では前記Ｐチャンネ
ルトランジスタ13が読み出し時常時導通していることに
より低電源電圧側での動作マージンが減少するという問
題点を有していた。
ルトランジスタ13が読み出し時常時導通していることに
より低電源電圧側での動作マージンが減少するという問
題点を有していた。
本発明はかかる課題を解決するためになされたもので
あり、低電源電圧側での動作マージンを減少させること
なく、データ線イコライズ方式を用いることによる高速
化を実現した半導体装置を得ることを目的とする。
あり、低電源電圧側での動作マージンを減少させること
なく、データ線イコライズ方式を用いることによる高速
化を実現した半導体装置を得ることを目的とする。
［課題を解決するための手段］ 本発明の半導体装置は、少なくとも一組以上の一組の
相補のデータが出力されるデータ線と、各データ線対を
イコライズするためのイコライズトランジスタを有する
半導体装置において、前記イコライズトランジスタのゲ
ート電位を制御する制御信号を出力するイコライズ制御
回路を備え、前記イコライズ制御回路は、電源電圧に応
じて前記制御信号を可変することを特徴とする。
相補のデータが出力されるデータ線と、各データ線対を
イコライズするためのイコライズトランジスタを有する
半導体装置において、前記イコライズトランジスタのゲ
ート電位を制御する制御信号を出力するイコライズ制御
回路を備え、前記イコライズ制御回路は、電源電圧に応
じて前記制御信号を可変することを特徴とする。
また、前記イコライズ制御回路は、電源電圧が第１の
値の場合は、第１の制御信号を出力し、電源電圧が前記
第１の値より大きな第２の値の場合は、前記第１の制御
信号よりも前記イコライズトランジスタの能力を大きく
できる第２の制御信号を出力することを特徴とする。
値の場合は、第１の制御信号を出力し、電源電圧が前記
第１の値より大きな第２の値の場合は、前記第１の制御
信号よりも前記イコライズトランジスタの能力を大きく
できる第２の制御信号を出力することを特徴とする。
また、前記イコライズ制御回路は、電源電圧の分圧電
圧を生成する分圧回路と、前記分圧電圧に基づき導通状
態が制御される制御トランジスタと、前記制御トランジ
スタと共に電源間に直列接続される電圧印可手段とを有
することを特徴とする。
圧を生成する分圧回路と、前記分圧電圧に基づき導通状
態が制御される制御トランジスタと、前記制御トランジ
スタと共に電源間に直列接続される電圧印可手段とを有
することを特徴とする。
［作用］ 本発明における半導体装置は、所定電源電圧以下では
イコライズトランジスタのゲート電極電位が前記イコラ
イズトランジスタが非導通もしくは能力が下がるように
設定される。
イコライズトランジスタのゲート電極電位が前記イコラ
イズトランジスタが非導通もしくは能力が下がるように
設定される。
［実施例］ 第１図は本発明におけるデータ線対とイコライズトラ
ンジスタを示す図であり、メモリセル11、12、データ線
負荷回路14、イコライズトランジスタ13の構成は、イコ
ライズトランジスタ13のゲート電極が第２図で示される
イコライズ制御回路の出力▲▼に接続されることを
除いて第５図に示された従来装置の構成と同一である。
ンジスタを示す図であり、メモリセル11、12、データ線
負荷回路14、イコライズトランジスタ13の構成は、イコ
ライズトランジスタ13のゲート電極が第２図で示される
イコライズ制御回路の出力▲▼に接続されることを
除いて第５図に示された従来装置の構成と同一である。
第２図はイコライズ制御回路であり、電源線と接地線
間に直列に接続される抵抗R1、R2と、ゲート電極が接地
線に接続されるＰチャンネルトランジスタ24と、ゲート
電極が前記抵抗R1、R2の中間点ＶAに接続されるＮチャ
ンネルトランジスタ23とにより構成される。このイコラ
イズ制御回路の出力▲▼はＰチャンネルトランジス
タ24とＮチャンネルトランジスタ23の両ドレイン間より
取り出され、前述のようにイコライズトランジスタ13の
ゲート電極に接続される。
間に直列に接続される抵抗R1、R2と、ゲート電極が接地
線に接続されるＰチャンネルトランジスタ24と、ゲート
電極が前記抵抗R1、R2の中間点ＶAに接続されるＮチャ
ンネルトランジスタ23とにより構成される。このイコラ
イズ制御回路の出力▲▼はＰチャンネルトランジス
タ24とＮチャンネルトランジスタ23の両ドレイン間より
取り出され、前述のようにイコライズトランジスタ13の
ゲート電極に接続される。
第３図は前記イコライズ制御回路の電源線電位ＶDDに
対する動作特性を示す特性図であり、横軸ＶDDに対して
▲▼、ＶAの電位が示されている。第３図に基づい
てイコライズ制御回路の動作を説明する。
対する動作特性を示す特性図であり、横軸ＶDDに対して
▲▼、ＶAの電位が示されている。第３図に基づい
てイコライズ制御回路の動作を説明する。
ＶAの電位は電源線電位ＶDDを抵抗R1、R2で分圧した
値であり、 ＶA＝R2/（R1＋R2）×ＶDD となる。電源線電圧ＶDDが上昇すると上記関係を満たし
ながら上昇し、ＶAがＮチャンネルトランジスタ23のＶT
HNと同一となるＶDD１以上では、Ｎチャンネルトランジ
スタ23は導通する。一方Ｐチャンネルトランジスタ24の
ゲート電極は接地線に接続されているため常時導通状態
にあり、電源線電位がＶDD１以上では▲▼の電位は
ＶDDとなる。ここで、Ｎチャンネルトランジスタ23の能
力をＰチャンネルトランジスタ24に比べ十分大きくして
おくと、電源線電位がＶDD１以上でＮチャンネルトラン
ジスタ23が導通するとＶAはほぼ接地線の電位となり電
源線電位ＶDDに対する特性は第３図のようになる。
値であり、 ＶA＝R2/（R1＋R2）×ＶDD となる。電源線電圧ＶDDが上昇すると上記関係を満たし
ながら上昇し、ＶAがＮチャンネルトランジスタ23のＶT
HNと同一となるＶDD１以上では、Ｎチャンネルトランジ
スタ23は導通する。一方Ｐチャンネルトランジスタ24の
ゲート電極は接地線に接続されているため常時導通状態
にあり、電源線電位がＶDD１以上では▲▼の電位は
ＶDDとなる。ここで、Ｎチャンネルトランジスタ23の能
力をＰチャンネルトランジスタ24に比べ十分大きくして
おくと、電源線電位がＶDD１以上でＮチャンネルトラン
ジスタ23が導通するとＶAはほぼ接地線の電位となり電
源線電位ＶDDに対する特性は第３図のようになる。
上記のような電源電圧特性を持った▲▼がゲート
電極に接続されるＰチャンネルトランジスタ13は、電源
線電位ＶDDがＶDD１以下では非導通状態になるためイコ
ライズ動作を行わず、ＶDD１以上では導通状態になるた
めイコライズ動作を行うようになる。従ってＶDD１以下
の低電圧領域、すなわちメモリセルのストアノードのHi
gh電位が低く安定性が低下する領域では、イコライズ動
作によりその安定性が更に悪化するのを防ぐことがで
き、ＶDD１以上の高電圧領域、すなわちメモリセルのス
トアノードのHigh電位が高く安定性が十分な領域では、
本来のイコライズ動作の目的である高速化実現すること
ができる。
電極に接続されるＰチャンネルトランジスタ13は、電源
線電位ＶDDがＶDD１以下では非導通状態になるためイコ
ライズ動作を行わず、ＶDD１以上では導通状態になるた
めイコライズ動作を行うようになる。従ってＶDD１以下
の低電圧領域、すなわちメモリセルのストアノードのHi
gh電位が低く安定性が低下する領域では、イコライズ動
作によりその安定性が更に悪化するのを防ぐことがで
き、ＶDD１以上の高電圧領域、すなわちメモリセルのス
トアノードのHigh電位が高く安定性が十分な領域では、
本来のイコライズ動作の目的である高速化実現すること
ができる。
イコライズ動作の切り替わりとなるＶDD１の値は ＶDD１＝（R1＋R2）×ＶTHN/R2 で表され、抵抗R1、R2の抵抗比及びＮチャンネルトラン
ジスタ23のしきい値電圧ＶTHNで任意に変えられるた
め、回路構成、要求特性に合わせて設定することができ
る。また、抵抗R1、R2を流れる直流電流は、例えば高抵
抗多結晶シリコン等を用いて構成すれば非常に少ない電
流とすることができ、R1、R2に直列にトランジスタを挿
入しそのゲートを内部チップ選択信号等で制御する構成
をとればチップ非選択時の消費電流を抑えることができ
る。
ジスタ23のしきい値電圧ＶTHNで任意に変えられるた
め、回路構成、要求特性に合わせて設定することができ
る。また、抵抗R1、R2を流れる直流電流は、例えば高抵
抗多結晶シリコン等を用いて構成すれば非常に少ない電
流とすることができ、R1、R2に直列にトランジスタを挿
入しそのゲートを内部チップ選択信号等で制御する構成
をとればチップ非選択時の消費電流を抑えることができ
る。
第４図はイコライズ制御回路の別の実施例を示す図で
あり、第２図で示したイコライズ制御回路のＶA点と接
地線間にＮチャンネルトランジスタ25を挿入し、そのゲ
ートを内部書き込み制御信号WEに接続したものである。
第４図において、信号WEがHighすなわち書き込み状態に
あるときＮチャンネルトランジスタ25は導通状態とな
り、いかなる電源線電幾においてもＶAの電位は0Vとな
るため、▲▼はHigh固定すなわちイコライズを行わ
ない状態となる。一方、信号WEがLowすなわち読みだし
状態にあるときＮチャンネルトランジスタ25は非導通状
態となり、▲▼は前述の電源線電位により変化する
動作となる。従って、第４図のイコライズ制御回路の構
成は、第五図の従来回路と同様な書き込み制御信号によ
る制御機能が付加されたイコライズ動作を実現したもの
である。尚、第４図の実施例では内部書き込み制御信号
WEを接続してあるが、例えばアドレス信号遷位変化検出
信号（ATD）等を接続しても有効であることは明かであ
る。
あり、第２図で示したイコライズ制御回路のＶA点と接
地線間にＮチャンネルトランジスタ25を挿入し、そのゲ
ートを内部書き込み制御信号WEに接続したものである。
第４図において、信号WEがHighすなわち書き込み状態に
あるときＮチャンネルトランジスタ25は導通状態とな
り、いかなる電源線電幾においてもＶAの電位は0Vとな
るため、▲▼はHigh固定すなわちイコライズを行わ
ない状態となる。一方、信号WEがLowすなわち読みだし
状態にあるときＮチャンネルトランジスタ25は非導通状
態となり、▲▼は前述の電源線電位により変化する
動作となる。従って、第４図のイコライズ制御回路の構
成は、第五図の従来回路と同様な書き込み制御信号によ
る制御機能が付加されたイコライズ動作を実現したもの
である。尚、第４図の実施例では内部書き込み制御信号
WEを接続してあるが、例えばアドレス信号遷位変化検出
信号（ATD）等を接続しても有効であることは明かであ
る。
［発明の効果］ 以上説明したように、本発明の本構成によればデータ
線等のイコライズ動作を電源線電位により選択的、特に
所定電位以上で行うことができるため、低電源線電位時
に問題となるメモリセルの安定性低下、センスアンプ入
力振幅不足等の問題を悪化させること無しに、データ伝
搬の高速化実現という本来のイコライズの目的を達成す
ることができる。
線等のイコライズ動作を電源線電位により選択的、特に
所定電位以上で行うことができるため、低電源線電位時
に問題となるメモリセルの安定性低下、センスアンプ入
力振幅不足等の問題を悪化させること無しに、データ伝
搬の高速化実現という本来のイコライズの目的を達成す
ることができる。
第１図は本発明における実施例を示す半導体装置の構成
回路図、第２図は本発明におけるイコライズ制御回路の
実施例を示す回路図、第３図は第２図におけるイコライ
ズ制御回路の動作特性を示す特性図、第４図は本発明に
おけるイコライズ制御回路の別の実施例を示す回路図。 第５図は従来装置における半導体装置の構成を示す回路
図。 尚、図中同一符号は同一、もしくは相当部を示す。 11、12……メモリセル 13……イコライズトランジスタ 14……データ線負荷回路 21、22……抵抗 23……Ｎチャンネルトランジスタ 24……Ｐチャンネルトランジスタ 25……Ｎチャンネルトランジスタ
回路図、第２図は本発明におけるイコライズ制御回路の
実施例を示す回路図、第３図は第２図におけるイコライ
ズ制御回路の動作特性を示す特性図、第４図は本発明に
おけるイコライズ制御回路の別の実施例を示す回路図。 第５図は従来装置における半導体装置の構成を示す回路
図。 尚、図中同一符号は同一、もしくは相当部を示す。 11、12……メモリセル 13……イコライズトランジスタ 14……データ線負荷回路 21、22……抵抗 23……Ｎチャンネルトランジスタ 24……Ｐチャンネルトランジスタ 25……Ｎチャンネルトランジスタ
Claims (3)
- 【請求項１】少なくとも一組以上の一組の相補のデータ
が出力されるデータ線と、各データ線対をイコライズす
るためのイコライズトランジスタを有する半導体装置に
おいて、 前記イコライズトランジスタのゲート電位を制御する制
御信号を出力するイコライズ制御回路を備え、 前記イコライズ制御回路は、電源電圧に応じて前記制御
信号を可変することを特徴とする半導体装置。 - 【請求項２】前記イコライズ制御回路は、電源電圧が第
１の値の場合は、第１の制御信号を出力し、電源電圧が
前記第１の値より大きな第２の値の場合は、前記第１の
制御信号よりも前記イコライズトランジスタの能力を大
きくできる第２の制御信号を出力することを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記イコライズ制御回路は、 電源電圧の分圧電圧を生成する分圧回路と、 前記分圧電圧に基づき導通状態が制御される制御トラン
ジスタと、 前記制御トランジスタと共に電源間に直列接続される電
圧印可手段とを有することを特徴とする請求項１又は２
いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264092A JP2940127B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264092A JP2940127B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141889A JPH04141889A (ja) | 1992-05-15 |
| JP2940127B2 true JP2940127B2 (ja) | 1999-08-25 |
Family
ID=17398400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264092A Expired - Lifetime JP2940127B2 (ja) | 1990-10-02 | 1990-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940127B2 (ja) |
-
1990
- 1990-10-02 JP JP2264092A patent/JP2940127B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04141889A (ja) | 1992-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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