JPH09320276A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH09320276A JPH09320276A JP8130263A JP13026396A JPH09320276A JP H09320276 A JPH09320276 A JP H09320276A JP 8130263 A JP8130263 A JP 8130263A JP 13026396 A JP13026396 A JP 13026396A JP H09320276 A JPH09320276 A JP H09320276A
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Abstract
(57)【要約】
【課題】 メモリの読み出し時における、消費電力の少
ないセンスアンプ回路を提供する。 【解決手段】 読み出し信号ＲＥ−Ｎが“Ｌ”になる
と、ＰＭＯＳ２１ａ，２２ａはオン状態になり、メモリ
セル１１−ｉの相補型の出力信号ＬＤＢ，ＬＤＢ−Ｎが
ノードＮ２，Ｎ４に伝えられる。ノードＮ２にはＰＭＯ
Ｓ２３ａとＮＭＯＳ２３ｂで構成されたインバータ２３
が、ノードＮ４にはＰＭＯＳ２４ａとＮＭＯＳ２４ｂで
構成されたインバータ２４が、それぞれ接続されてい
る。インバータ２３の出力側はインバータ２４の入力側
に、インバータ２４の出力側はインバータ２３の入力側
に、それぞれ接続されて正帰還回路を構成している。こ
のため、ノードＮ２，Ｎ４に対応する出力が、ノードＮ
５，Ｎ６に出力された後は、センスアンプ回路２０の消
費電流はなくなる。
ないセンスアンプ回路を提供する。 【解決手段】 読み出し信号ＲＥ−Ｎが“Ｌ”になる
と、ＰＭＯＳ２１ａ，２２ａはオン状態になり、メモリ
セル１１−ｉの相補型の出力信号ＬＤＢ，ＬＤＢ−Ｎが
ノードＮ２，Ｎ４に伝えられる。ノードＮ２にはＰＭＯ
Ｓ２３ａとＮＭＯＳ２３ｂで構成されたインバータ２３
が、ノードＮ４にはＰＭＯＳ２４ａとＮＭＯＳ２４ｂで
構成されたインバータ２４が、それぞれ接続されてい
る。インバータ２３の出力側はインバータ２４の入力側
に、インバータ２４の出力側はインバータ２３の入力側
に、それぞれ接続されて正帰還回路を構成している。こ
のため、ノードＮ２，Ｎ４に対応する出力が、ノードＮ
５，Ｎ６に出力された後は、センスアンプ回路２０の消
費電流はなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、スタティ
ックＲＡＭ（Static Random Access Memory、以下ＳＲＡ
Ｍという）等のメモリからの読み出し電位を検知、増幅
するセンスアンプ回路に関するものである。
ックＲＡＭ（Static Random Access Memory、以下ＳＲＡ
Ｍという）等のメモリからの読み出し電位を検知、増幅
するセンスアンプ回路に関するものである。
【０００２】
【従来の技術】図２は、従来のセンスアンプ回路の一例
を示す回路図である。このセンスアンプ回路は、例えば
アクセスタイム２０ｎｓの高速ＳＲＡＭの読み出しに使
用されるもので、バイポーラトランジスタ１，２による
差動型増幅回路で構成されている。トランジスタ１，２
のベースには、図示されていないメモリセルからの共通
データ信号ＬＤＢと反転された共通データ信号ＬＤＢ−
Ｎがそれぞれ入力されている。トランジスタ１，２のエ
ミッタは共通接続され、一定電流を流す定電流源３に接
続されている。また、トランジスタ１，２のコレクタ
は、それぞれ負荷抵抗４，５を介して電源電位ＶＤＤに
接続されている。そして、トランジスタ１，２のコレク
タ側は、それぞれ反転された出力信号ＳＯ−Ｎと出力信
号ＳＯが出力される出力端子６，７に接続されている。
いま、読み出しの対象となるメモリセルに保持されてい
るデータが“Ｈ”レベルであると仮定する。読み出し動
作が開始される前は、メモリセルからのデータは出力さ
れていない。そして、共通データ信号ＬＤＢと反転され
た共通データ信号ＬＤＢ−Ｎは、ともに図示されていな
いプルアップ回路によって電源電位ＶＤＤにプルアップ
されている。このため、トランジスタ１，２には同じ大
きさの電流が流れ、出力端子６，７間には電位差が生じ
ない。また、トランジスタ１，２に流れる電流は、それ
ぞれ定電流源３を流れる一定電流の半分であり、負荷抵
抗４，５による十分な電圧降下が生じないので、出力端
子６，７の電位は、両方とも“Ｈ”レベルになってい
る。
を示す回路図である。このセンスアンプ回路は、例えば
アクセスタイム２０ｎｓの高速ＳＲＡＭの読み出しに使
用されるもので、バイポーラトランジスタ１，２による
差動型増幅回路で構成されている。トランジスタ１，２
のベースには、図示されていないメモリセルからの共通
データ信号ＬＤＢと反転された共通データ信号ＬＤＢ−
Ｎがそれぞれ入力されている。トランジスタ１，２のエ
ミッタは共通接続され、一定電流を流す定電流源３に接
続されている。また、トランジスタ１，２のコレクタ
は、それぞれ負荷抵抗４，５を介して電源電位ＶＤＤに
接続されている。そして、トランジスタ１，２のコレク
タ側は、それぞれ反転された出力信号ＳＯ−Ｎと出力信
号ＳＯが出力される出力端子６，７に接続されている。
いま、読み出しの対象となるメモリセルに保持されてい
るデータが“Ｈ”レベルであると仮定する。読み出し動
作が開始される前は、メモリセルからのデータは出力さ
れていない。そして、共通データ信号ＬＤＢと反転され
た共通データ信号ＬＤＢ−Ｎは、ともに図示されていな
いプルアップ回路によって電源電位ＶＤＤにプルアップ
されている。このため、トランジスタ１，２には同じ大
きさの電流が流れ、出力端子６，７間には電位差が生じ
ない。また、トランジスタ１，２に流れる電流は、それ
ぞれ定電流源３を流れる一定電流の半分であり、負荷抵
抗４，５による十分な電圧降下が生じないので、出力端
子６，７の電位は、両方とも“Ｈ”レベルになってい
る。
【０００３】次に、読み出し動作が開始されると、メモ
リセルの記憶状態が共通データ信号ＬＤＢ，ＬＤＢ−Ｎ
として出力されるので、共通データ信号ＬＤＢの電位が
共通データ信号ＬＤＢ−Ｎの電位よりも高くなる。この
結果、トランジスタ１のベースの電位は、トランジスタ
２のベースの電位よりも高くなり、トランジスタ１に流
れる電流は、トランジスタ２に流れる電流よりも大きく
なる。このため、負荷抵抗４による電圧降下が、負荷抵
抗５による電圧降下よりも大きくなり、出力端子６の電
位は“Ｌ”レベル、出力端子７の電位は“Ｈ”レベルに
なる。そして、この出力端子６，７の電位が、それぞれ
出力信号ＳＯ−Ｎ，ＳＯとして出力される。
リセルの記憶状態が共通データ信号ＬＤＢ，ＬＤＢ−Ｎ
として出力されるので、共通データ信号ＬＤＢの電位が
共通データ信号ＬＤＢ−Ｎの電位よりも高くなる。この
結果、トランジスタ１のベースの電位は、トランジスタ
２のベースの電位よりも高くなり、トランジスタ１に流
れる電流は、トランジスタ２に流れる電流よりも大きく
なる。このため、負荷抵抗４による電圧降下が、負荷抵
抗５による電圧降下よりも大きくなり、出力端子６の電
位は“Ｌ”レベル、出力端子７の電位は“Ｈ”レベルに
なる。そして、この出力端子６，７の電位が、それぞれ
出力信号ＳＯ−Ｎ，ＳＯとして出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
センスアンプ回路では、メモリセルから出力される共通
データ信号ＬＤＢ，ＬＤＢ−Ｎ間の僅かな電位差を増幅
して、明確な“Ｈ”及び“Ｌ”レベルを得るために、ト
ランジスタ１，２と定電流源３による差動増幅回路を使
用している。このため、読み出し動作中は、常に一定電
流が流れ、消費電力が大きいという問題点があった。本
発明は、前記従来技術が持っていた課題を解決し、読み
出し動作時の消費電力が少ないセンスアンプ回路を提供
するものである。
センスアンプ回路では、メモリセルから出力される共通
データ信号ＬＤＢ，ＬＤＢ−Ｎ間の僅かな電位差を増幅
して、明確な“Ｈ”及び“Ｌ”レベルを得るために、ト
ランジスタ１，２と定電流源３による差動増幅回路を使
用している。このため、読み出し動作中は、常に一定電
流が流れ、消費電力が大きいという問題点があった。本
発明は、前記従来技術が持っていた課題を解決し、読み
出し動作時の消費電力が少ないセンスアンプ回路を提供
するものである。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、第１及び第２の発明は、センスアンプ回路においい
て、第１の入力信号が入力される第１のノードと、第２
のノードとの間の導通状態を制御信号に応答して制御す
る第１のスイッチ手段と、前記第１の入力信号とは異な
るレベルの第２の入力信号が入力される第３のノード
と、第４のノードとの間の導通状態を前記制御信号に応
答して制御する第２のスイッチ手段と、前記第２のノー
ドに接続された第１の電極、前記第１の入力信号に対応
する第１の出力信号を出力する第５のノードに接続され
た第２の電極、及び前記第２の入力信号に対応する第２
の出力信号を出力する第６のノードに接続され該第１と
第２の電極間の導通状態を制御する制御電極を有する第
１導電型の第１のＭＯＳトランジスタと、固定電位に接
続された第１の電極、前記第５のノードに接続された第
２の電極、及び前記第６のノードに接続され該第１と第
２の電極間の導通状態を制御する制御電極を有する前記
第１導電型とは逆の第２導電型の第２のＭＯＳトランジ
スタとを、備えている。
に、第１及び第２の発明は、センスアンプ回路においい
て、第１の入力信号が入力される第１のノードと、第２
のノードとの間の導通状態を制御信号に応答して制御す
る第１のスイッチ手段と、前記第１の入力信号とは異な
るレベルの第２の入力信号が入力される第３のノード
と、第４のノードとの間の導通状態を前記制御信号に応
答して制御する第２のスイッチ手段と、前記第２のノー
ドに接続された第１の電極、前記第１の入力信号に対応
する第１の出力信号を出力する第５のノードに接続され
た第２の電極、及び前記第２の入力信号に対応する第２
の出力信号を出力する第６のノードに接続され該第１と
第２の電極間の導通状態を制御する制御電極を有する第
１導電型の第１のＭＯＳトランジスタと、固定電位に接
続された第１の電極、前記第５のノードに接続された第
２の電極、及び前記第６のノードに接続され該第１と第
２の電極間の導通状態を制御する制御電極を有する前記
第１導電型とは逆の第２導電型の第２のＭＯＳトランジ
スタとを、備えている。
【０００６】また、このセンスアンプ回路には、前記第
４のノードに接続された第１の電極、前記第６のノード
に接続された第２の電極、及び前記第５のノードに接続
され該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第３のＭＯＳトランジスタと、
前記固定電位に接続された第１の電極、前記第６のノー
ドに接続された第２の電極、及び前記第５のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第２導電型の第４のＭＯＳトランジスタ
と、前記制御信号に応答し、前記第１のスイッチ手段に
対して相補的に、前記第５のノードと前記固定電位との
間の導通状態を制御する第３のスイッチ手段と、前記制
御信号に応答し、前記第１のスイッチ手段に対して相補
的に、前記第６のノードと前記固定電位との間の導通状
態を制御する第４のスイッチ手段とが、設けられてい
る。
４のノードに接続された第１の電極、前記第６のノード
に接続された第２の電極、及び前記第５のノードに接続
され該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第３のＭＯＳトランジスタと、
前記固定電位に接続された第１の電極、前記第６のノー
ドに接続された第２の電極、及び前記第５のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第２導電型の第４のＭＯＳトランジスタ
と、前記制御信号に応答し、前記第１のスイッチ手段に
対して相補的に、前記第５のノードと前記固定電位との
間の導通状態を制御する第３のスイッチ手段と、前記制
御信号に応答し、前記第１のスイッチ手段に対して相補
的に、前記第６のノードと前記固定電位との間の導通状
態を制御する第４のスイッチ手段とが、設けられてい
る。
【０００７】第３〜第５の発明では、センスアンプ回路
において、異なる第１及び第２論理レベルを有する制御
信号の内の該第１論理レベルに応答して、第１の入力信
号が入力される第１のノードと、第２のノードとの間の
導通状態を制御する第１のスイッチ手段と、前記制御信
号の第１論理レベルに応答して、前記第１の入力信号と
は異なるレベルの第２の入力信号が入力される第３のノ
ードと、第４のノードとの間の導通状態を制御する第２
のスイッチ手段と、前記第２のノードの信号レベルに応
答して、第１の電源電位から第５のノードに対して電流
を供給する第１の電流供給手段と、前記第４のノードの
信号レベルに応答して、前記第１の電源電位から第６の
ノードに対して電流を供給する第２の電流供給手段と、
前記第５のノードに接続された第１の電極、前記第１の
入力信号に対応する第１の出力信号を出力する第７のノ
ードに接続された第２の電極、及び前記第２の入力信号
に対応する第２の出力信号を出力する第８のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、前記第１の電源電位とは異なる第２の電源電位に接
続された第１の電極、前記第７のノードに接続された第
２の電極、及び前記第８のノードに接続され該第１と第
２の電極間の導通状態を制御する制御電極を有する前記
第１導電型とは逆の第２導電型の第２のＭＯＳトランジ
スタと、前記第６のノードに接続された第１の電極、前
記第８のノードに接続された第２の電極、及び前記第７
のノードに接続され該第１と第２の電極間の導通状態を
制御する制御電極を有する第１導電型の第３のＭＯＳト
ランジスタとを備えている。
において、異なる第１及び第２論理レベルを有する制御
信号の内の該第１論理レベルに応答して、第１の入力信
号が入力される第１のノードと、第２のノードとの間の
導通状態を制御する第１のスイッチ手段と、前記制御信
号の第１論理レベルに応答して、前記第１の入力信号と
は異なるレベルの第２の入力信号が入力される第３のノ
ードと、第４のノードとの間の導通状態を制御する第２
のスイッチ手段と、前記第２のノードの信号レベルに応
答して、第１の電源電位から第５のノードに対して電流
を供給する第１の電流供給手段と、前記第４のノードの
信号レベルに応答して、前記第１の電源電位から第６の
ノードに対して電流を供給する第２の電流供給手段と、
前記第５のノードに接続された第１の電極、前記第１の
入力信号に対応する第１の出力信号を出力する第７のノ
ードに接続された第２の電極、及び前記第２の入力信号
に対応する第２の出力信号を出力する第８のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、前記第１の電源電位とは異なる第２の電源電位に接
続された第１の電極、前記第７のノードに接続された第
２の電極、及び前記第８のノードに接続され該第１と第
２の電極間の導通状態を制御する制御電極を有する前記
第１導電型とは逆の第２導電型の第２のＭＯＳトランジ
スタと、前記第６のノードに接続された第１の電極、前
記第８のノードに接続された第２の電極、及び前記第７
のノードに接続され該第１と第２の電極間の導通状態を
制御する制御電極を有する第１導電型の第３のＭＯＳト
ランジスタとを備えている。
【０００８】更に、このセンスアンプ回路には、前記第
２の電源電位に接続された第１の電極、前記第８のノー
ドに接続された第２の電極、及び前記第７のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第２導電型の第４のＭＯＳトランジスタ
と、前記制御信号の第１論理レベルに応答して、前記第
７のノードと前記第２の電源電位間をオフ状態、該制御
信号の第２論理レベルに応答して、該第７のノードと該
第２の電源電位間をオン状態にする第３のスイッチ手段
と、前記制御信号の第１論理レベルに応答して、前記第
８のノードと前記第２の電源電位間をオフ状態、該制御
信号の第２論理レベルに応答して、該第８のノードと該
第２の電源電位間をオン状態にする第４のスイッチ手段
と、前記制御信号の第１論理レベルに応答して、前記第
５のノードと前記第６のノード間をオフ状態、該制御信
号の第２の論理レベルに応答して、該第５のノードと該
第６のノード間をオン状態にする第５のスイッチ手段と
が、設けられている。
２の電源電位に接続された第１の電極、前記第８のノー
ドに接続された第２の電極、及び前記第７のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第２導電型の第４のＭＯＳトランジスタ
と、前記制御信号の第１論理レベルに応答して、前記第
７のノードと前記第２の電源電位間をオフ状態、該制御
信号の第２論理レベルに応答して、該第７のノードと該
第２の電源電位間をオン状態にする第３のスイッチ手段
と、前記制御信号の第１論理レベルに応答して、前記第
８のノードと前記第２の電源電位間をオフ状態、該制御
信号の第２論理レベルに応答して、該第８のノードと該
第２の電源電位間をオン状態にする第４のスイッチ手段
と、前記制御信号の第１論理レベルに応答して、前記第
５のノードと前記第６のノード間をオフ状態、該制御信
号の第２の論理レベルに応答して、該第５のノードと該
第６のノード間をオン状態にする第５のスイッチ手段と
が、設けられている。
【０００９】第１及び第２の発明によれば、以上のよう
にセンスアンプ回路を構成したので、次のような作用が
行われる。制御信号によって、第１及び第２のスイッチ
手段が導通状態になると、第２及び第４のノードには、
第１及び第３のノードに入力される２つの異なるレベル
の入力信号に対応して、異なるレベルの信号が出力され
る。第２のノードは第１と第２のＭＯＳトランジスタで
構成されるインバータ回路の電源側のノードであり、こ
のインバータ回路の出力信号は第５のノードに出力され
る。また、第４のノードは第３と第４のＭＯＳトランジ
スタで構成されるインバータ回路の電源側のノードであ
り、このインバータ回路の出力信号は第６のノードに出
力される。そして、これらの２つのインバータ回路の出
力信号は、それぞれ他方のインバータ回路に入力され
る。
にセンスアンプ回路を構成したので、次のような作用が
行われる。制御信号によって、第１及び第２のスイッチ
手段が導通状態になると、第２及び第４のノードには、
第１及び第３のノードに入力される２つの異なるレベル
の入力信号に対応して、異なるレベルの信号が出力され
る。第２のノードは第１と第２のＭＯＳトランジスタで
構成されるインバータ回路の電源側のノードであり、こ
のインバータ回路の出力信号は第５のノードに出力され
る。また、第４のノードは第３と第４のＭＯＳトランジ
スタで構成されるインバータ回路の電源側のノードであ
り、このインバータ回路の出力信号は第６のノードに出
力される。そして、これらの２つのインバータ回路の出
力信号は、それぞれ他方のインバータ回路に入力され
る。
【００１０】いま仮に、第２のノードの電圧が第４のノ
ードの電圧よりも高いとすると、第５のノードの電圧は
第６のノードの電圧よりも高くなる。第１及び第２のＭ
ＯＳトランジスタで構成されるインバータ回路の入力側
には、第６のノードの低い電圧が入力されるので、この
インバータ回路の出力側の電圧は、更に高くなる。第３
及び第４のＭＯＳトランジスタで構成されるインバータ
回路の入力側には、第５のノードの高い電圧が入力され
るので、このインバータ回路の出力側の電圧は、更に低
くなる。この様にして、第５及び第６のノードには、そ
れぞれ第１及び第２のノードに入力される入力信号に対
応した出力信号が得られる。出力信号がこの様に確定す
ると、インバータ回路を構成する２つのＭＯＳトランジ
スタのうちのどちらか一方がオフ状態となるので、この
センスアンプ回路には電流は流れなくなる。
ードの電圧よりも高いとすると、第５のノードの電圧は
第６のノードの電圧よりも高くなる。第１及び第２のＭ
ＯＳトランジスタで構成されるインバータ回路の入力側
には、第６のノードの低い電圧が入力されるので、この
インバータ回路の出力側の電圧は、更に高くなる。第３
及び第４のＭＯＳトランジスタで構成されるインバータ
回路の入力側には、第５のノードの高い電圧が入力され
るので、このインバータ回路の出力側の電圧は、更に低
くなる。この様にして、第５及び第６のノードには、そ
れぞれ第１及び第２のノードに入力される入力信号に対
応した出力信号が得られる。出力信号がこの様に確定す
ると、インバータ回路を構成する２つのＭＯＳトランジ
スタのうちのどちらか一方がオフ状態となるので、この
センスアンプ回路には電流は流れなくなる。
【００１１】第３、第４、及び第５の発明では、制御信
号によって、第１及び第２のスイッチ手段が導通状態に
なると、第２及び第４のノードには、第１及び第３のノ
ードに入力される２つの異なるレベルの入力信号に対応
して、異なるレベルの信号が出力される。第２のノード
の信号は、第１の電源電位から第５のノードへ電流を供
給する第１の電流供給手段を制御する。また、第４のノ
ードの信号は第１の電源電位から第６のノードへ電流を
供給する第２の電流供給手段を制御する。いま仮に、第
２のノードの電圧が第４のノードの電圧よりも高いとす
ると、第５のノードには第６のノードよりも大きい電流
が供給されるので、第５のノードの電圧は第６のノード
の電圧よりも高くなる。第５のノードは第１と第２のＭ
ＯＳトランジスタで構成されるインバータ回路の電源側
のノードであり、このインバータ回路の出力信号は第７
のノードに出力される。また、第６のノードは第３と第
４のＭＯＳトランジスタで構成されるインバータ回路の
電源側のノードであり、このインバータ回路の出力信号
は第８のノードに出力される。そして、これらの２つの
インバータ回路の出力はそれぞれ他方のインバータ回路
に入力される。これらの２つのインバータ回路の動作
は、前記第１、第２及び第３の発明におけるインバータ
回路の動作と同様である。
号によって、第１及び第２のスイッチ手段が導通状態に
なると、第２及び第４のノードには、第１及び第３のノ
ードに入力される２つの異なるレベルの入力信号に対応
して、異なるレベルの信号が出力される。第２のノード
の信号は、第１の電源電位から第５のノードへ電流を供
給する第１の電流供給手段を制御する。また、第４のノ
ードの信号は第１の電源電位から第６のノードへ電流を
供給する第２の電流供給手段を制御する。いま仮に、第
２のノードの電圧が第４のノードの電圧よりも高いとす
ると、第５のノードには第６のノードよりも大きい電流
が供給されるので、第５のノードの電圧は第６のノード
の電圧よりも高くなる。第５のノードは第１と第２のＭ
ＯＳトランジスタで構成されるインバータ回路の電源側
のノードであり、このインバータ回路の出力信号は第７
のノードに出力される。また、第６のノードは第３と第
４のＭＯＳトランジスタで構成されるインバータ回路の
電源側のノードであり、このインバータ回路の出力信号
は第８のノードに出力される。そして、これらの２つの
インバータ回路の出力はそれぞれ他方のインバータ回路
に入力される。これらの２つのインバータ回路の動作
は、前記第１、第２及び第３の発明におけるインバータ
回路の動作と同様である。
【００１２】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すセンスアンプ回
路を備えたＳＲＡＭの概略の構成図である。このＳＲＡ
Ｍは、例えば、Ｎ型基板上に形成され、交差配置された
複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと複数対の
共通データ線ＢＬ，ＢＬ−Ｎ（但し、図１には１対のみ
表示）とを有している。そして、各ワード線ＷＬ０〜Ｗ
Ｌｎと共通データ線ＢＬ，ＢＬ−Ｎのクロスポイントに
は、フリップフロップを有するメモリセル１１−０，１
１−１，…，１１−ｎが配置されている。各メモリセル
１１−０〜１１−ｎは、各ワード線ＷＬ０〜ＷＬｎから
読み出し信号ＲＤが与えられる端子Ａと、端子Ａに与え
られる読み出し信号ＲＤに応じてフリップフロップに保
持された相補的な記憶内容を出力する端子Ｂ，Ｃを備え
ている。各メモリセル１１−０〜１１−ｎの端子Ｂ，Ｃ
は、それぞれ共通データ線ＢＬ，ＢＬ−Ｎに共通接続さ
れ、この共通データ線ＢＬ，ＢＬ−Ｎは、プルアップ回
路１２を介して電源電位ＶＤＤに接続されている。
路を備えたＳＲＡＭの概略の構成図である。このＳＲＡ
Ｍは、例えば、Ｎ型基板上に形成され、交差配置された
複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと複数対の
共通データ線ＢＬ，ＢＬ−Ｎ（但し、図１には１対のみ
表示）とを有している。そして、各ワード線ＷＬ０〜Ｗ
Ｌｎと共通データ線ＢＬ，ＢＬ−Ｎのクロスポイントに
は、フリップフロップを有するメモリセル１１−０，１
１−１，…，１１−ｎが配置されている。各メモリセル
１１−０〜１１−ｎは、各ワード線ＷＬ０〜ＷＬｎから
読み出し信号ＲＤが与えられる端子Ａと、端子Ａに与え
られる読み出し信号ＲＤに応じてフリップフロップに保
持された相補的な記憶内容を出力する端子Ｂ，Ｃを備え
ている。各メモリセル１１−０〜１１−ｎの端子Ｂ，Ｃ
は、それぞれ共通データ線ＢＬ，ＢＬ−Ｎに共通接続さ
れ、この共通データ線ＢＬ，ＢＬ−Ｎは、プルアップ回
路１２を介して電源電位ＶＤＤに接続されている。
【００１３】また、共通データ線ＢＬは、センスアンプ
回路２０のノードＮ１に接続されている。ノードＮ１に
は、第１導電型（例えば、Ｐチャネル）のＭＯＳ（Meta
l Oxcide Semiconductor）トランジスタ（以下、単にＰ
ＭＯＳという）２１ａの第１の電極（例えば、ソース）
が接続されている。ＰＭＯＳ２１ａの第２の電極（例え
ば、ドレイン）はノードＮ２に接続され、このノードＮ
２には第２導電型（例えば、Ｎチャネル）のＭＯＳトラ
ンジスタ（以下、単にＮＭＯＳという）２１ｂのドレイ
ンが接続されている。ＮＭＯＳ２１ｂのソースは、固定
電位（例えば、接地電位）ＶＳＳに接続されている。Ｐ
ＭＯＳ２１ａとＮＭＯＳ２１ｂは、それらの制御電極
（例えば、ゲート）が読み出し信号ＲＥ−Ｎが入力され
る制御ノードＮＣに共通接続され、第１のスイッチ手段
を構成している。
回路２０のノードＮ１に接続されている。ノードＮ１に
は、第１導電型（例えば、Ｐチャネル）のＭＯＳ（Meta
l Oxcide Semiconductor）トランジスタ（以下、単にＰ
ＭＯＳという）２１ａの第１の電極（例えば、ソース）
が接続されている。ＰＭＯＳ２１ａの第２の電極（例え
ば、ドレイン）はノードＮ２に接続され、このノードＮ
２には第２導電型（例えば、Ｎチャネル）のＭＯＳトラ
ンジスタ（以下、単にＮＭＯＳという）２１ｂのドレイ
ンが接続されている。ＮＭＯＳ２１ｂのソースは、固定
電位（例えば、接地電位）ＶＳＳに接続されている。Ｐ
ＭＯＳ２１ａとＮＭＯＳ２１ｂは、それらの制御電極
（例えば、ゲート）が読み出し信号ＲＥ−Ｎが入力され
る制御ノードＮＣに共通接続され、第１のスイッチ手段
を構成している。
【００１４】また、共通データ線ＢＬ−Ｎは、センスア
ンプ回路２０のノードＮ３に接続されている。ノードＮ
３には、ＰＭＯＳ２２ａのソースが接続されている。Ｐ
ＭＯＳ２２ａのドレインは、ノードＮ４に接続され、こ
のノードＮ４にはＮＭＯＳ２２ｂのドレインが接続され
ている。ＮＭＯＳ２２ｂのソースは、接地電位ＶＳＳに
接続されている。ＰＭＯＳ２２ａとＮＭＯＳ２２ｂは、
それらのゲートが制御ノードＮＣに共通接続され、第２
のスイッチ手段を構成している。ノードＮ２には、ＰＭ
ＯＳ２３ａとＮＭＯＳ２３ｂで構成された相補型ＭＯＳ
（以下、ＣＭＯＳという）インバータ回路２３が接続さ
れている。即ち、ノードＮ２にはＰＭＯＳ２３ａのソー
スが接続され、このＰＭＯＳ２３ａのドレインはノード
Ｎ５に接続されている。ノードＮ５は、ノードＮ１に入
力される信号に対応する出力信号が出力されるノードで
ある。ノードＮ５には、ＮＭＯＳ２３ｂのドレインが接
続されている。ＮＭＯＳ２３ｂのソースは、接地電位Ｖ
ＳＳに接続されている。また、ＰＭＯＳ２３ａのゲート
とＮＭＯＳ２３ｂのゲートは相互に接続されている。
ンプ回路２０のノードＮ３に接続されている。ノードＮ
３には、ＰＭＯＳ２２ａのソースが接続されている。Ｐ
ＭＯＳ２２ａのドレインは、ノードＮ４に接続され、こ
のノードＮ４にはＮＭＯＳ２２ｂのドレインが接続され
ている。ＮＭＯＳ２２ｂのソースは、接地電位ＶＳＳに
接続されている。ＰＭＯＳ２２ａとＮＭＯＳ２２ｂは、
それらのゲートが制御ノードＮＣに共通接続され、第２
のスイッチ手段を構成している。ノードＮ２には、ＰＭ
ＯＳ２３ａとＮＭＯＳ２３ｂで構成された相補型ＭＯＳ
（以下、ＣＭＯＳという）インバータ回路２３が接続さ
れている。即ち、ノードＮ２にはＰＭＯＳ２３ａのソー
スが接続され、このＰＭＯＳ２３ａのドレインはノード
Ｎ５に接続されている。ノードＮ５は、ノードＮ１に入
力される信号に対応する出力信号が出力されるノードで
ある。ノードＮ５には、ＮＭＯＳ２３ｂのドレインが接
続されている。ＮＭＯＳ２３ｂのソースは、接地電位Ｖ
ＳＳに接続されている。また、ＰＭＯＳ２３ａのゲート
とＮＭＯＳ２３ｂのゲートは相互に接続されている。
【００１５】一方、ノードＮ４には、ＰＭＯＳ２４ａと
ＮＭＯＳ２４ｂで構成されたＣＭＯＳインバータ回路２
４が接続されている。即ち、ノードＮ４にはＰＭＯＳ２
４ａのソースが接続され、このＰＭＯＳ２４ａのドレイ
ンはノードＮ６に接続されている。ノードＮ６は、ノー
ドＮ３に入力される信号に対応する出力信号が出力され
るノードである。ノードＮ６には、ＮＭＯＳ２４ｂのド
レインが接続されている。ＮＭＯＳ２４ｂのソースは、
接地電位ＶＳＳに接続されている。また、ＰＭＯＳ２４
ａのゲートとＮＭＯＳ２４ｂのゲートは相互に接続され
ている。ノードＮ５には、ＰＭＯＳ２４ａとＮＭＯＳ２
４ｂのそれぞれのゲートが接続され、また第３のスイッ
チ手段（例えば、ＮＭＯＳ）２５のドレインが接続され
ている。ＮＭＯＳ２５のゲートは制御ノードＮＣに、ソ
ースは接地電位ＶＳＳにそれぞれ接続されている。更
に、ノードＮ５は、インバータ２７によるバッファを介
して出力端子２８に接続されている。ノードＮ６には、
ＰＭＯＳ２３ａとＮＭＯＳ２３ｂのそれぞれのゲートが
接続され、また第４のスイッチ手段（例えば、ＮＭＯ
Ｓ）２６のドレインが接続されている。ＮＭＯＳ２６の
ゲートは制御ノードＮＣに、ソースは接地電位ＶＳＳに
それぞれ接続されている。更に、ノードＮ６は、インバ
ータ２９によるバッファを介して出力端子３０に接続さ
れている。
ＮＭＯＳ２４ｂで構成されたＣＭＯＳインバータ回路２
４が接続されている。即ち、ノードＮ４にはＰＭＯＳ２
４ａのソースが接続され、このＰＭＯＳ２４ａのドレイ
ンはノードＮ６に接続されている。ノードＮ６は、ノー
ドＮ３に入力される信号に対応する出力信号が出力され
るノードである。ノードＮ６には、ＮＭＯＳ２４ｂのド
レインが接続されている。ＮＭＯＳ２４ｂのソースは、
接地電位ＶＳＳに接続されている。また、ＰＭＯＳ２４
ａのゲートとＮＭＯＳ２４ｂのゲートは相互に接続され
ている。ノードＮ５には、ＰＭＯＳ２４ａとＮＭＯＳ２
４ｂのそれぞれのゲートが接続され、また第３のスイッ
チ手段（例えば、ＮＭＯＳ）２５のドレインが接続され
ている。ＮＭＯＳ２５のゲートは制御ノードＮＣに、ソ
ースは接地電位ＶＳＳにそれぞれ接続されている。更
に、ノードＮ５は、インバータ２７によるバッファを介
して出力端子２８に接続されている。ノードＮ６には、
ＰＭＯＳ２３ａとＮＭＯＳ２３ｂのそれぞれのゲートが
接続され、また第４のスイッチ手段（例えば、ＮＭＯ
Ｓ）２６のドレインが接続されている。ＮＭＯＳ２６の
ゲートは制御ノードＮＣに、ソースは接地電位ＶＳＳに
それぞれ接続されている。更に、ノードＮ６は、インバ
ータ２９によるバッファを介して出力端子３０に接続さ
れている。
【００１６】図３は、読み出し信号ＲＥ−Ｎと、共通デ
ータ線ＢＬ，ＢＬ−Ｎ上の信号ＬＤＢ，ＬＤＢ−Ｎの電
圧及びセンスアンプ２０の消費電流との関係をコンピュ
ータシミュレーションで求めた波形図であり、横軸を時
間軸とし、縦軸に電圧及び電流の波形を示している。以
下、この図３を参照しつつ、図１のＳＲＡＭの動作を説
明する。ここでは、例えば、“Ｈ”レベルの記憶内容を
保持するメモリセル１１−０を読み出す場合について説
明する。読み出し動作が開始される前は、制御ノードＮ
Ｃに与えられる読み出し信号ＲＥ−Ｎは“Ｈ”レベルで
あるから、ＮＭＯＳ２１ｂ，２２ｂ，２５，２６はオン
状態、ＰＭＯＳ２１ａ，２２ａはオフ状態になってい
る。従って、ノードＮ２，Ｎ４，Ｎ５，Ｎ６は、すべて
ほぼ接地電位ＶＳＳになっている。
ータ線ＢＬ，ＢＬ−Ｎ上の信号ＬＤＢ，ＬＤＢ−Ｎの電
圧及びセンスアンプ２０の消費電流との関係をコンピュ
ータシミュレーションで求めた波形図であり、横軸を時
間軸とし、縦軸に電圧及び電流の波形を示している。以
下、この図３を参照しつつ、図１のＳＲＡＭの動作を説
明する。ここでは、例えば、“Ｈ”レベルの記憶内容を
保持するメモリセル１１−０を読み出す場合について説
明する。読み出し動作が開始される前は、制御ノードＮ
Ｃに与えられる読み出し信号ＲＥ−Ｎは“Ｈ”レベルで
あるから、ＮＭＯＳ２１ｂ，２２ｂ，２５，２６はオン
状態、ＰＭＯＳ２１ａ，２２ａはオフ状態になってい
る。従って、ノードＮ２，Ｎ４，Ｎ５，Ｎ６は、すべて
ほぼ接地電位ＶＳＳになっている。
【００１７】いま、図３の時間ｔ１において、ワード線
ＷＬ０によってメモリセル１１−０を選択するととも
に、読み出し信号ＲＥ−Ｎを“Ｈ”レベルから“Ｌ”レ
ベルに立ち下げることにより、読み出し動作が開始され
る。メモリセル１１−０が選択されることにより、共通
データ線ＬＤＢ，ＬＤＢ−Ｎには、メモリセル１１−０
の端子Ｂ，Ｃから、それぞれ“Ｈ”，“Ｌ”レベルに対
応する相補的な信号Ｓ１，Ｓ２が出力される。また、読
み出し信号ＲＥ−Ｎが“Ｌ”レベルになると、ＮＭＯＳ
２１ｂ，２２ｂ，２５，２６はオフ状態、ＰＭＯＳ２１
ａ，２２ａはオン状態になる。ＰＭＯＳ２１ａ，２２ａ
がオン状態になると、共通データ線ＢＬ上の信号ＬＤＢ
はノードＮ２に伝えられ、共通データ線ＢＬ−Ｎ上の信
号ＬＤＢ−ＮはノードＮ４に伝えられる。ノードＮ２，
Ｎ４の電位は、接地電位ＶＳＳから、それぞれ信号ＬＤ
Ｂ，ＬＤＢ−Ｎの電位まで上昇する。信号ＬＤＢのレベ
ルは信号ＬＤＢ−Ｎのレベルよりも高いので、ノードＮ
２の電位はノードＮ４の電位よりも高くなる。
ＷＬ０によってメモリセル１１−０を選択するととも
に、読み出し信号ＲＥ−Ｎを“Ｈ”レベルから“Ｌ”レ
ベルに立ち下げることにより、読み出し動作が開始され
る。メモリセル１１−０が選択されることにより、共通
データ線ＬＤＢ，ＬＤＢ−Ｎには、メモリセル１１−０
の端子Ｂ，Ｃから、それぞれ“Ｈ”，“Ｌ”レベルに対
応する相補的な信号Ｓ１，Ｓ２が出力される。また、読
み出し信号ＲＥ−Ｎが“Ｌ”レベルになると、ＮＭＯＳ
２１ｂ，２２ｂ，２５，２６はオフ状態、ＰＭＯＳ２１
ａ，２２ａはオン状態になる。ＰＭＯＳ２１ａ，２２ａ
がオン状態になると、共通データ線ＢＬ上の信号ＬＤＢ
はノードＮ２に伝えられ、共通データ線ＢＬ−Ｎ上の信
号ＬＤＢ−ＮはノードＮ４に伝えられる。ノードＮ２，
Ｎ４の電位は、接地電位ＶＳＳから、それぞれ信号ＬＤ
Ｂ，ＬＤＢ−Ｎの電位まで上昇する。信号ＬＤＢのレベ
ルは信号ＬＤＢ−Ｎのレベルよりも高いので、ノードＮ
２の電位はノードＮ４の電位よりも高くなる。
【００１８】読み出し信号ＲＥ−Ｎが立ち下がった直後
は、ＰＭＯＳ２３ａ，２４ａのゲート電位はまだ変化し
ておらず、等しくほぼ接地電位になっている。このた
め、ＰＭＯＳ２３ａ，２４ａはともにオン状態であり、
ノードＮ５の電位はノードＮ６の電位よりも高くなる。
ノードＮ５の電位は、ＰＭＯＳ２４ａのゲートとＮＭＯ
Ｓ２４ｂのゲートに与えられ、ノードＮ６の電位はＰＭ
ＯＳ２３ａのゲートとＮＭＯＳ２３ｂのゲートに与えら
れる。即ち、ＣＭＯＳインバータ回路２３の出力信号
が、ＣＭＯＳインバータ回路２４へ入力され、更に、Ｃ
ＭＯＳインバータ回路２４の出力信号がＣＭＯＳインバ
ータ回路２３へ入力される正帰還動作が行われる。この
正帰還動作により、ノードＮ５の電位がノードＮ６の電
位よりも急速に上昇する。ノードＮ５の電位が一定レベ
ルまで上昇すると、ＰＭＯＳ２４ａはオフ状態、ＮＭＯ
Ｓ２４ｂはオン状態になり、ノードＮ６の電位は“Ｌ”
レベルになる。ノードＮ６の電位が“Ｌ”レベルになる
と、ＰＭＯＳ２３ａはオン状態、ＮＭＯＳ２３ｂはオフ
状態になり、ノードＮ５の電位は、“Ｈ”レベルにな
る。この様にして、ノードＮ５，Ｎ６のレベルが確定す
ると、ＮＭＯＳ２３ｂ及びＰＭＯＳ２４ａはオフ状態に
なるため、図３に示すように、センスアンプ回路２０に
は電流は流れなくなる。
は、ＰＭＯＳ２３ａ，２４ａのゲート電位はまだ変化し
ておらず、等しくほぼ接地電位になっている。このた
め、ＰＭＯＳ２３ａ，２４ａはともにオン状態であり、
ノードＮ５の電位はノードＮ６の電位よりも高くなる。
ノードＮ５の電位は、ＰＭＯＳ２４ａのゲートとＮＭＯ
Ｓ２４ｂのゲートに与えられ、ノードＮ６の電位はＰＭ
ＯＳ２３ａのゲートとＮＭＯＳ２３ｂのゲートに与えら
れる。即ち、ＣＭＯＳインバータ回路２３の出力信号
が、ＣＭＯＳインバータ回路２４へ入力され、更に、Ｃ
ＭＯＳインバータ回路２４の出力信号がＣＭＯＳインバ
ータ回路２３へ入力される正帰還動作が行われる。この
正帰還動作により、ノードＮ５の電位がノードＮ６の電
位よりも急速に上昇する。ノードＮ５の電位が一定レベ
ルまで上昇すると、ＰＭＯＳ２４ａはオフ状態、ＮＭＯ
Ｓ２４ｂはオン状態になり、ノードＮ６の電位は“Ｌ”
レベルになる。ノードＮ６の電位が“Ｌ”レベルになる
と、ＰＭＯＳ２３ａはオン状態、ＮＭＯＳ２３ｂはオフ
状態になり、ノードＮ５の電位は、“Ｈ”レベルにな
る。この様にして、ノードＮ５，Ｎ６のレベルが確定す
ると、ＮＭＯＳ２３ｂ及びＰＭＯＳ２４ａはオフ状態に
なるため、図３に示すように、センスアンプ回路２０に
は電流は流れなくなる。
【００１９】次に、時間ｔ２において、読み出し信号Ｒ
Ｅ−Ｎが“Ｈ”レベルに立ち上がると、ＮＭＯＳ２１
ｂ，２２ｂ，２５，２６はオン状態、ＰＭＯＳ２１ａ，
２２ａはオフ状態になる。これにより、ノードＮ２，Ｎ
４，Ｎ５，Ｎ６は、すべてほぼ接地電位ＶＳＳになっ
て、次の他のメモリセル１１−１，…の読み出しに備え
る状態になる。読み出し信号ＲＥ−Ｎの立上がり時に
も、ＮＭＯＳ２１ａ等の状態変化に伴って一時的に電流
が流れるが、ＮＭＯＳ２１ａ等の状態が確定した後は、
電流は流れなくなる。この様に、図１のセンスアンプ回
路２０は、ＰＭＯＳ２３ａ及びＮＭＯＳ２３ｂによるＣ
ＭＯＳインバータ回路２３と、ＰＭＯＳ２４ａ及びＮＭ
ＯＳ２４ｂによるＣＭＯＳインバータ回路２４とを有し
ている。そして２つのＣＭＯＳインバータ回路２３，２
４の出力側をそれぞれ他方の入力側に接続して、正帰還
回路を構成している。このため、一旦ＣＭＯＳインバー
タ回路の出力レベルが確定した後は、電流を流すことな
くその状態を保持することができる。これにより、読み
出し時の消費電力を少なくすることが出来るという利点
がある。
Ｅ−Ｎが“Ｈ”レベルに立ち上がると、ＮＭＯＳ２１
ｂ，２２ｂ，２５，２６はオン状態、ＰＭＯＳ２１ａ，
２２ａはオフ状態になる。これにより、ノードＮ２，Ｎ
４，Ｎ５，Ｎ６は、すべてほぼ接地電位ＶＳＳになっ
て、次の他のメモリセル１１−１，…の読み出しに備え
る状態になる。読み出し信号ＲＥ−Ｎの立上がり時に
も、ＮＭＯＳ２１ａ等の状態変化に伴って一時的に電流
が流れるが、ＮＭＯＳ２１ａ等の状態が確定した後は、
電流は流れなくなる。この様に、図１のセンスアンプ回
路２０は、ＰＭＯＳ２３ａ及びＮＭＯＳ２３ｂによるＣ
ＭＯＳインバータ回路２３と、ＰＭＯＳ２４ａ及びＮＭ
ＯＳ２４ｂによるＣＭＯＳインバータ回路２４とを有し
ている。そして２つのＣＭＯＳインバータ回路２３，２
４の出力側をそれぞれ他方の入力側に接続して、正帰還
回路を構成している。このため、一旦ＣＭＯＳインバー
タ回路の出力レベルが確定した後は、電流を流すことな
くその状態を保持することができる。これにより、読み
出し時の消費電力を少なくすることが出来るという利点
がある。
【００２０】第２の実施形態 図４は、本発明の第２の実施形態を示すセンスアンプ回
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。図４のセンスアンプ回路では、
ノードＮ２，Ｎ４に対する電源の供給に、それぞれＰＭ
ＯＳ２１ａ，２２ａのドレインの電位で制御される第１
及び第２の電流供給手段（例えば、ＮＰＮ型トランジス
タ）３１，３２を設けている。そして、トランジスタ３
１，３２のコレクタは第１の電源電位（例えば、＋５Ｖ
電源）ＶＤＤに接続され、ベースはそれぞれＰＭＯＳ２
１ａ，２２ａのドレインに、エミッタはそれぞれノード
Ｎ２，Ｎ４に接続されている。更に、ノードＮ２，Ｎ４
間の導通状態が、読み出し信号ＲＥ−Ｎで制御される第
５のスイッチ手段（例えば、ＮＭＯＳ）３３を設けてい
る。そして、ＮＭＯＳ３３のドレイン，ソース，ゲート
は、それぞれノードＮ２，Ｎ４，ＮＣに接続されてい
る。この様な構成にすることにより、読み出し信号ＲＥ
−Ｎが“Ｈ”から“Ｌ”立ち下がると、ＰＭＯＳ２１
ａ，２２ａがオン状態、ＮＭＯＳ３３がオフ状態とな
る。これにより、ノードＮ１の電位はノードＮ２に、ノ
ードＮ３の電位はノードＮ４に、それぞれ伝えられる。
ノードＮ２，Ｎ４の電位に応答して行われるＰＭＯＳ２
３ａ，２４ａ、及びＮＭＯＳ２３ｂ，２４ｂの動作は、
図１の場合と同様である。
路の回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。図４のセンスアンプ回路では、
ノードＮ２，Ｎ４に対する電源の供給に、それぞれＰＭ
ＯＳ２１ａ，２２ａのドレインの電位で制御される第１
及び第２の電流供給手段（例えば、ＮＰＮ型トランジス
タ）３１，３２を設けている。そして、トランジスタ３
１，３２のコレクタは第１の電源電位（例えば、＋５Ｖ
電源）ＶＤＤに接続され、ベースはそれぞれＰＭＯＳ２
１ａ，２２ａのドレインに、エミッタはそれぞれノード
Ｎ２，Ｎ４に接続されている。更に、ノードＮ２，Ｎ４
間の導通状態が、読み出し信号ＲＥ−Ｎで制御される第
５のスイッチ手段（例えば、ＮＭＯＳ）３３を設けてい
る。そして、ＮＭＯＳ３３のドレイン，ソース，ゲート
は、それぞれノードＮ２，Ｎ４，ＮＣに接続されてい
る。この様な構成にすることにより、読み出し信号ＲＥ
−Ｎが“Ｈ”から“Ｌ”立ち下がると、ＰＭＯＳ２１
ａ，２２ａがオン状態、ＮＭＯＳ３３がオフ状態とな
る。これにより、ノードＮ１の電位はノードＮ２に、ノ
ードＮ３の電位はノードＮ４に、それぞれ伝えられる。
ノードＮ２，Ｎ４の電位に応答して行われるＰＭＯＳ２
３ａ，２４ａ、及びＮＭＯＳ２３ｂ，２４ｂの動作は、
図１の場合と同様である。
【００２１】この場合、ＰＭＯＳ２３ａ，２４ａ、及び
ＮＭＯＳ２３ｂ，２４ｂへ流れる電流のほとんどは、ノ
ードＮ１，Ｎ３を介さずに、電源ＶＤＤからトランジス
タ３１，３２を介して供給される。従って、電流容量の
大きなトランジスタ３１，３２を用いることにより、Ｐ
ＭＯＳ２３ａ，２４ａ、及びＮＭＯＳ２３ｂ，２４ｂの
ゲートや配線のキャパシタンスに対する充電電流を急速
に供給することが可能となる。このため、図４のセンス
アンプ回路は、図１のセンスアンプ回路の利点に加え
て、図１のセンスアンプ回路に比較して動作速度が速い
という利点がある。更に、ノードＮ１，Ｎ３からの負荷
電流がほとんど流れないため、ノードＮ２，Ｎ４の電圧
降下が図１の回路に比べて少なくなり、安定した読み出
し動作が可能になるという利点がある。
ＮＭＯＳ２３ｂ，２４ｂへ流れる電流のほとんどは、ノ
ードＮ１，Ｎ３を介さずに、電源ＶＤＤからトランジス
タ３１，３２を介して供給される。従って、電流容量の
大きなトランジスタ３１，３２を用いることにより、Ｐ
ＭＯＳ２３ａ，２４ａ、及びＮＭＯＳ２３ｂ，２４ｂの
ゲートや配線のキャパシタンスに対する充電電流を急速
に供給することが可能となる。このため、図４のセンス
アンプ回路は、図１のセンスアンプ回路の利点に加え
て、図１のセンスアンプ回路に比較して動作速度が速い
という利点がある。更に、ノードＮ１，Ｎ３からの負荷
電流がほとんど流れないため、ノードＮ２，Ｎ４の電圧
降下が図１の回路に比べて少なくなり、安定した読み出
し動作が可能になるという利点がある。
【００２２】第３の実施形態 図５は、本発明の第３の実施形態を示すセンスアンプ回
路の回路図であり、図４中の要素と共通の要素には共通
の符号が付されている。このセンスアンプ回路では、図
４のＮＰＮ型トランジスタ３１，３２に代えて、ＮＭＯ
Ｓ３１Ａ，３２Ａを使用している。この様な構成のセン
スアンプ回路は、図４のセンスアンプ回路と同様の動作
を行い、次のような利点（ｉ）〜（iv）を有している。 （ｉ）バイポーラトランジスタとＭＯＳトランジスタの
特性の相違により、図５のセンスアンプ回路は、図４の
センスアンプ回路よりも動作速度は若干遅くなるが、図
１のセンスアンプ回路に比べて高速動作が可能である。 （ii）図５のセンスアンプ回路は、図１のセンスアンプ
回路と同様に、読み出し動作時の消費電力が少ないとい
う利点を有している。 (iii）ノードＮ１，Ｎ３から供給される負荷電流は、図
４の回路に比べて更に少なくなるので、ノードＮ２，Ｎ
４の電圧降下は図４の回路に比べて少なくなり、より安
定した読み出し動作が可能になる。 （iv）図５のセンスアンプ回路は、すべてＭＯＳトラン
ジスタで構成されるので、バイポーラトランジスタを使
用する図４の回路に比べて、製造工程が簡単になり、コ
ストも削減できるという利点がある。
路の回路図であり、図４中の要素と共通の要素には共通
の符号が付されている。このセンスアンプ回路では、図
４のＮＰＮ型トランジスタ３１，３２に代えて、ＮＭＯ
Ｓ３１Ａ，３２Ａを使用している。この様な構成のセン
スアンプ回路は、図４のセンスアンプ回路と同様の動作
を行い、次のような利点（ｉ）〜（iv）を有している。 （ｉ）バイポーラトランジスタとＭＯＳトランジスタの
特性の相違により、図５のセンスアンプ回路は、図４の
センスアンプ回路よりも動作速度は若干遅くなるが、図
１のセンスアンプ回路に比べて高速動作が可能である。 （ii）図５のセンスアンプ回路は、図１のセンスアンプ
回路と同様に、読み出し動作時の消費電力が少ないとい
う利点を有している。 (iii）ノードＮ１，Ｎ３から供給される負荷電流は、図
４の回路に比べて更に少なくなるので、ノードＮ２，Ｎ
４の電圧降下は図４の回路に比べて少なくなり、より安
定した読み出し動作が可能になる。 （iv）図５のセンスアンプ回路は、すべてＭＯＳトラン
ジスタで構成されるので、バイポーラトランジスタを使
用する図４の回路に比べて、製造工程が簡単になり、コ
ストも削減できるという利点がある。
【００２３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ）図１、図４、及び図５のセンスアンプ回路は、Ｎ
型基板上に形成されたＭＯＳトランジスタを主体として
構成しているが、メモリセル１１−０，…の構成によっ
ては、それに対応してＰ型基板上にＭＯＳトランジスタ
を形成して構成することも可能である。その場合、電源
電位を反転する必要がある。 （ｂ）図１、図４、及び図５のＮＭＯＳ２５，２６をＰ
ＭＯＳに変更し、それらのゲートに読み出し信号ＲＥ−
Ｎとは相補的なレベルの読み出し信号を入力するような
構成にしても、同様の動作が行われる。 （ｃ）図４及び図５のＮＭＯＳ３３をＰＭＯＳに変更
し、そのゲートに読み出し信号ＲＥ−Ｎとは相補的なレ
ベルの読み出し信号を入力するような構成にしても、同
様の動作が行われる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ）図１、図４、及び図５のセンスアンプ回路は、Ｎ
型基板上に形成されたＭＯＳトランジスタを主体として
構成しているが、メモリセル１１−０，…の構成によっ
ては、それに対応してＰ型基板上にＭＯＳトランジスタ
を形成して構成することも可能である。その場合、電源
電位を反転する必要がある。 （ｂ）図１、図４、及び図５のＮＭＯＳ２５，２６をＰ
ＭＯＳに変更し、それらのゲートに読み出し信号ＲＥ−
Ｎとは相補的なレベルの読み出し信号を入力するような
構成にしても、同様の動作が行われる。 （ｃ）図４及び図５のＮＭＯＳ３３をＰＭＯＳに変更
し、そのゲートに読み出し信号ＲＥ−Ｎとは相補的なレ
ベルの読み出し信号を入力するような構成にしても、同
様の動作が行われる。
【００２４】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、第１と第２のＭＯＳトランジスタで
構成されたインバータ回路と、第３と第４のＭＯＳトラ
ンジスタで構成されたインバータ回路を有している。そ
してそれぞれのインバータ回路の出力信号が、他方のイ
ンバータ回路に入力される正帰還回路を構成している。
このため、第１及び第３のノードに入力された入力信号
に対応した出力信号が、インバータ回路の出力信号とし
て第５及び第６のノードに出力される。そして、その出
力信号のレベルが確定すると、それ以降はインバータ回
路に電流は流れなくなる。これにより、読み出し動作に
おける消費電力が小さくなるという効果がある。また、
第３、第４、及び第５の発明によれば、第１及び第３の
ノードに入力された入力信号は、第１及び第２の電流供
給手段を制御して、入力信号に対応した電流を第１の電
源電位からそれぞれ第２及び第４のノードに供給する。
このため、第１及び第２の発明と同様に読み出し動作に
おける消費電流が小さくなるという効果に加えて、電流
供給容量が大きくなるので、出力信号のレベルが確定す
るまでの時間が短縮されるという効果がある。
２の発明によれば、第１と第２のＭＯＳトランジスタで
構成されたインバータ回路と、第３と第４のＭＯＳトラ
ンジスタで構成されたインバータ回路を有している。そ
してそれぞれのインバータ回路の出力信号が、他方のイ
ンバータ回路に入力される正帰還回路を構成している。
このため、第１及び第３のノードに入力された入力信号
に対応した出力信号が、インバータ回路の出力信号とし
て第５及び第６のノードに出力される。そして、その出
力信号のレベルが確定すると、それ以降はインバータ回
路に電流は流れなくなる。これにより、読み出し動作に
おける消費電力が小さくなるという効果がある。また、
第３、第４、及び第５の発明によれば、第１及び第３の
ノードに入力された入力信号は、第１及び第２の電流供
給手段を制御して、入力信号に対応した電流を第１の電
源電位からそれぞれ第２及び第４のノードに供給する。
このため、第１及び第２の発明と同様に読み出し動作に
おける消費電流が小さくなるという効果に加えて、電流
供給容量が大きくなるので、出力信号のレベルが確定す
るまでの時間が短縮されるという効果がある。
【図１】本発明の第１の実施形態を示すセンスアンプ回
路を備えたＳＲＡＭの概略の構成図である。
路を備えたＳＲＡＭの概略の構成図である。
【図２】従来のセンスアンプ回路の回路図である。
【図３】図１の共通データ線ＢＬ，ＢＬ−Ｎの電圧とセ
ンスアンプ回路２０の消費電流の波形図である。
ンスアンプ回路２０の消費電流の波形図である。
【図４】本発明の第２の実施形態を示すセンスアンプ回
路の回路図である。
路の回路図である。
【図５】本発明の第３の実施形態を示すセンスアンプ回
路の回路図である。
路の回路図である。
２０ センス
アンプ回路 ２１ａ，２２ａ，２３ａ，２４ａ ＰＭＯ
Ｓ ２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５，２６，３１
Ａ，３２Ａ，３３ＮＭＯＳ ３１，３２ ＮＰＮ
型トランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，ＮＣ ノード ＶＤＤ 電源電
位 ＶＳＳ 接地電
位
アンプ回路 ２１ａ，２２ａ，２３ａ，２４ａ ＰＭＯ
Ｓ ２１ｂ，２２ｂ，２３ｂ，２４ｂ，２５，２６，３１
Ａ，３２Ａ，３３ＮＭＯＳ ３１，３２ ＮＰＮ
型トランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，ＮＣ ノード ＶＤＤ 電源電
位 ＶＳＳ 接地電
位
Claims (5)
- 【請求項１】 第１の入力信号が入力される第１のノー
ドと、第２のノードとの間の導通状態を制御信号に応答
して制御する第１のスイッチ手段と、 前記第１の入力信号とは異なるレベルの第２の入力信号
が入力される第３のノードと、第４のノードとの間の導
通状態を前記制御信号に応答して制御する第２のスイッ
チ手段と、 前記第２のノードに接続された第１の電極、前記第１の
入力信号に対応する第１の出力信号を出力する第５のノ
ードに接続された第２の電極、及び前記第２の入力信号
に対応する第２の出力信号を出力する第６のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、 固定電位に接続された第１の電極、前記第５のノードに
接続された第２の電極、及び前記第６のノードに接続さ
れ該第１と第２の電極間の導通状態を制御する制御電極
を有する前記第１導電型とは逆の第２導電型の第２のＭ
ＯＳトランジスタと、 前記第４のノードに接続された第１の電極、前記第６の
ノードに接続された第２の電極、及び前記第５のノード
に接続され該第１と第２の電極間の導通状態を制御する
制御電極を有する第１導電型の第３のＭＯＳトランジス
タと、 前記固定電位に接続された第１の電極、前記第６のノー
ドに接続された第２の電極、及び前記第５のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第２導電型の第４のＭＯＳトランジスタ
と、 前記制御信号に応答し、前記第１のスイッチ手段に対し
て相補的に、前記第５のノードと前記固定電位との間の
導通状態を制御する第３のスイッチ手段と、 前記制御信号に応答し、前記第１のスイッチ手段に対し
て相補的に、前記第６のノードと前記固定電位との間の
導通状態を制御する第４のスイッチ手段とを、 備えたことを特徴とするセンスアンプ回路。 - 【請求項２】 前記第１のスイッチ手段は、 前記第１のノードに接続された第１の電極、前記第２の
ノードに接続された第２の電極、及び前記制御信号によ
って該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第５のＭＯＳトランジスタと、 前記固定電位に接続された第１の電極、前記第２のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第６のＭＯＳトランジスタとで構成
し、 前記第２のスイッチ手段は、 前記第３のノードに接続された第１の電極、前記第４の
ノードに接続された第２の電極、及び前記制御信号によ
って該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第７のＭＯＳトランジスタと、 前記固定電位に接続された第１の電極、前記第４のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第８のＭＯＳトランジスタとで構成
し、 前記第３のスイッチ手段は、 前記固定電位に接続された第１の電極、前記第５のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第９のＭＯＳトランジスタで構成
し、 前記第４のスイッチ手段は、 前記固定電位に接続された第１の電極、前記第６のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第１０のＭＯＳトランジスタで構成
したことを特徴とする請求項１記載のセンスアンプ回
路。 - 【請求項３】 異なる第１及び第２論理レベルを有する
制御信号の内の該第１論理レベルに応答して、第１の入
力信号が入力される第１のノードと、第２のノードとの
間の導通状態を制御する第１のスイッチ手段と、 前記制御信号の第１論理レベルに応答して、前記第１の
入力信号とは異なるレベルの第２の入力信号が入力され
る第３のノードと、第４のノードとの間の導通状態を制
御する第２のスイッチ手段と、 前記第２のノードの信号レベルに応答して、第１の電源
電位から第５のノードに対して電流を供給する第１の電
流供給手段と、 前記第４のノードの信号レベルに応答して、前記第１の
電源電位から第６のノードに対して電流を供給する第２
の電流供給手段と、 前記第５のノードに接続された第１の電極、前記第１の
入力信号に対応する第１の出力信号を出力する第７のノ
ードに接続された第２の電極、及び前記第２の入力信号
に対応する第２の出力信号を出力する第８のノードに接
続され該第１と第２の電極間の導通状態を制御する制御
電極を有する第１導電型の第１のＭＯＳトランジスタ
と、 前記第１の電源電位とは異なる第２の電源電位に接続さ
れた第１の電極、前記第７のノードに接続された第２の
電極、及び前記第８のノードに接続され該第１と第２の
電極間の導通状態を制御する制御電極を有する前記第１
導電型とは逆の第２導電型の第２のＭＯＳトランジスタ
と、 前記第６のノードに接続された第１の電極、前記第８の
ノードに接続された第２の電極、及び前記第７のノード
に接続され該第１と第２の電極間の導通状態を制御する
制御電極を有する第１導電型の第３のＭＯＳトランジス
タと、 前記第２の電源電位に接続された第１の電極、前記第８
のノードに接続された第２の電極、及び前記第７のノー
ドに接続され該第１と第２の電極間の導通状態を制御す
る制御電極を有する第２導電型の第４のＭＯＳトランジ
スタと、 前記制御信号の第１論理レベルに応答して、前記第７の
ノードと前記第２の電源電位間をオフ状態、該制御信号
の第２論理レベルに応答して、該第７のノードと該第２
の電源電位間をオン状態にする第３のスイッチ手段と、 前記制御信号の第１論理レベルに応答して、前記第８の
ノードと前記第２の電源電位間をオフ状態、該制御信号
の第２論理レベルに応答して、該第８のノードと該第２
の電源電位間をオン状態にする第４のスイッチ手段と、 前記制御信号の第１論理レベルに応答して、前記第５の
ノードと前記第６のノード間をオフ状態、該制御信号の
第２論理レベルに応答して、該第５のノードと該第６の
ノード間をオン状態にする第５のスイッチ手段とを、 備えたことを特徴とするセンスアンプ回路。 - 【請求項４】 前記第１のスイッチ手段は、 前記第１のノードに接続された第１の電極、前記第２の
ノードに接続された第２の電極、及び前記制御信号によ
って該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第５のＭＯＳトランジスタと、 前記固定電位に接続された第１の電極、前記第２のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第６のＭＯＳトランジスタとで構成
し、 前記第２のスイッチ手段は、 前記第３のノードに接続された第１の電極、前記第４の
ノードに接続された第２の電極、及び前記制御信号によ
って該第１と第２の電極間の導通状態を制御する制御電
極を有する第１導電型の第７のＭＯＳトランジスタと、 前記固定電位に接続された第１の電極、前記第４のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第８のＭＯＳトランジスタとで構成
し、 前記第３のスイッチ手段は、 前記固定電位に接続された第１の電極、前記第７のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第９のＭＯＳトランジスタで構成
し、 前記第４のスイッチ手段は、 前記固定電位に接続された第１の電極、前記第８のノー
ドに接続された第２の電極、及び前記制御信号によって
該第１と第２の電極間の導通状態を制御する制御電極を
有する第２導電型の第１０のＭＯＳトランジスタで構成
し、 前記第５のスイッチ手段は、 前記第５のノードに接続された第１の電極、前記第６の
ノードに接続された第２の電極、及び前記制御信号によ
って該第１と第２の電極間の導通状態を制御する制御電
極を有する第２導電型の第１１のＭＯＳトランジスタで
構成し、 前記第１の電流供給手段は、 前記第１の電源電位に接続された第１の電極、前記第５
のノードに接続された第２の電極、及び前記第２のノー
ドに接続され該第１と第２の電極間の導通状態を制御す
る制御電極を有する第１のトランジスタで構成し、 前記第２の電流供給手段は、 前記第１の電源電位に接続された第１の電極、前記第６
のノードに接続された第２の電極、及び前記第４のノー
ドに接続され該第１と第２の電極間の導通状態を制御す
る制御電極を有する第２のトランジスタで構成したこと
を特徴とする請求項３記載のセンスアンプ回路。 - 【請求項５】 前記第１及び第２のトランジスタは、バ
イポーラトランジスタ又は第２導電型のＭＯＳトランジ
スタで構成したことを特徴とする請求項４記載のセンス
アンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130263A JPH09320276A (ja) | 1996-05-24 | 1996-05-24 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130263A JPH09320276A (ja) | 1996-05-24 | 1996-05-24 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320276A true JPH09320276A (ja) | 1997-12-12 |
Family
ID=15030098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130263A Withdrawn JPH09320276A (ja) | 1996-05-24 | 1996-05-24 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228468A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | メモリの差動電流モードを検出する方法と装置 |
| JP2007172775A (ja) * | 2005-12-26 | 2007-07-05 | Toshiba Corp | センスアンプ及び半導体記憶装置 |
| JP2010092562A (ja) * | 2008-10-10 | 2010-04-22 | Toshiba Corp | センスアンプ制御回路 |
| JP2012185892A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | 半導体記憶装置 |
-
1996
- 1996-05-24 JP JP8130263A patent/JPH09320276A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228468A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | メモリの差動電流モードを検出する方法と装置 |
| JP2007172775A (ja) * | 2005-12-26 | 2007-07-05 | Toshiba Corp | センスアンプ及び半導体記憶装置 |
| JP2010092562A (ja) * | 2008-10-10 | 2010-04-22 | Toshiba Corp | センスアンプ制御回路 |
| JP2012185892A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | 半導体記憶装置 |
| US8830758B2 (en) | 2011-03-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |