JPS6251092A - デ−タ線駆動回路 - Google Patents
デ−タ線駆動回路Info
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- JPS6251092A JPS6251092A JP60190433A JP19043385A JPS6251092A JP S6251092 A JPS6251092 A JP S6251092A JP 60190433 A JP60190433 A JP 60190433A JP 19043385 A JP19043385 A JP 19043385A JP S6251092 A JPS6251092 A JP S6251092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリのデータ線駆動回路の改良に関する。
本発明は、データ線駆動回路の能動負荷ＭＯＳトランジ
スタの基板効果を排除することによって、高速読み出し
を可能にすると共に、電源電圧低下時においても読み出
しを安定に行うことができるようにしたものである。
スタの基板効果を排除することによって、高速読み出し
を可能にすると共に、電源電圧低下時においても読み出
しを安定に行うことができるようにしたものである。
従来、電子計算機の内部記憶装置または外部記憶装置（
メモリ）からの読み出し信号を得るためにデータ線駆動
回路が使用されている。
メモリ）からの読み出し信号を得るためにデータ線駆動
回路が使用されている。
まず、第６図を参照しながら、従来のデータ線駆動回路
について説明する。
について説明する。
第６図に従来のメモリ （ＲＡＭ）の要部の構成例を示
す。
す。
この第６図において、（１０）はメモリマトリクスを全
体として示し、その構成要素である任意のメモリセル（
１１）がワード線（１２）に接続されると共に、１対の
ビット線（１３）及びビット線（１４）に接続されてい
る。このメモリセル（１１）は、図示を省略した負荷抵
抗器及びＭＯ３Ｉ−ランジスタから成るフリップフロン
ブ回路を有し、電流のオン・オフによって情報を記憶す
るスタティック型である。ビット線（１３）及びビット
線（１４）の各一端は１対の能動負荷としてのＮチャン
ネルＭＯＳトランジスタ（１５）及び（１６）のソース
にそれぞれ接続される。両ＭＯＳトランジスタ（１５）
及び（１６）は、そのゲート及びドレインが共に電源端
子Ｐに接続されて、それぞれダイオード化される。
体として示し、その構成要素である任意のメモリセル（
１１）がワード線（１２）に接続されると共に、１対の
ビット線（１３）及びビット線（１４）に接続されてい
る。このメモリセル（１１）は、図示を省略した負荷抵
抗器及びＭＯ３Ｉ−ランジスタから成るフリップフロン
ブ回路を有し、電流のオン・オフによって情報を記憶す
るスタティック型である。ビット線（１３）及びビット
線（１４）の各一端は１対の能動負荷としてのＮチャン
ネルＭＯＳトランジスタ（１５）及び（１６）のソース
にそれぞれ接続される。両ＭＯＳトランジスタ（１５）
及び（１６）は、そのゲート及びドレインが共に電源端
子Ｐに接続されて、それぞれダイオード化される。
ビット線（１３）及びビット線（１４）の他端はＮチャ
ンネルＭＯＳ）ランジスタ（１７）及び（１８）のドレ
インにそれぞれ接続され、両ＭＯ３Ｉ−ランジスタ（１
７）及び（１８）のゲートはカラム選択端子（１９）に
接続される。
ンネルＭＯＳ）ランジスタ（１７）及び（１８）のドレ
インにそれぞれ接続され、両ＭＯ３Ｉ−ランジスタ（１
７）及び（１８）のゲートはカラム選択端子（１９）に
接続される。
（２０）はデータ線駆動回路を全体として示し、メモリ
マトリクスα呻の選択用ＭＯ３Ｉ−ランジスタ（１７）
及び（１８）の各ソースに接続された１対のデータ線（
２１）及びデータ線（２２）がそれぞれ１対の能動負荷
としてのＮチャンネルＭＯＳｌ−ランジスタ（２３）及
び（２４）のソース・ドレインを介して電源端子Ｐに接
続される。ＭＯＳ）ランジスタ（２３）及び（２４）の
ゲートは共にＷＥ信号入力端子（２５）に接続される。
マトリクスα呻の選択用ＭＯ３Ｉ−ランジスタ（１７）
及び（１８）の各ソースに接続された１対のデータ線（
２１）及びデータ線（２２）がそれぞれ１対の能動負荷
としてのＮチャンネルＭＯＳｌ−ランジスタ（２３）及
び（２４）のソース・ドレインを介して電源端子Ｐに接
続される。ＭＯＳ）ランジスタ（２３）及び（２４）の
ゲートは共にＷＥ信号入力端子（２５）に接続される。
ＷＥ倍信号読み出し時に“Ｈｉ ″となるので、両ＭＯ
３）ランジスタ（２３）及び（２４）は読み出し時に、
破線で示すように、それぞれダイオード化される。
３）ランジスタ（２３）及び（２４）は読み出し時に、
破線で示すように、それぞれダイオード化される。
（３０）は読み出し増幅器の初段増幅回路であって、カ
レントミラー型羞勤増幅回路となっている。
レントミラー型羞勤増幅回路となっている。
即ち、入力端子（１） 、 ＜２）を介して、初段増幅
回路（３０）のＮチャンネルの差動入力ＭＯＳトランジ
スタ（３１）及び（３，２）の各ゲートにデータ線（２
１）及びデータ線（２２）がそれぞれ接続される。両Ｎ
チャンネルＭＯＳトランジスタ（３１）及び（３２）の
各ドレインは能動負荷としての１対のＰチャンネルＭＯ
Ｓ）ランジスタ（３３）及び（３４）の各ドレインにそ
れぞれ接続される。一方のＰチャンネルＭＯＳトランジ
スタ（３３）はそのゲートとドレインが直結されてダイ
オード接続とされ、他方のＰチャンネルＭＯＳｌ−ラン
ジスタ（３４）のゲートはＭＯＳ）ランジスタ（３３）
のゲートに接続される。両ＰチャンネルＭＯ３）ランジ
スタ（３３） 。
回路（３０）のＮチャンネルの差動入力ＭＯＳトランジ
スタ（３１）及び（３，２）の各ゲートにデータ線（２
１）及びデータ線（２２）がそれぞれ接続される。両Ｎ
チャンネルＭＯＳトランジスタ（３１）及び（３２）の
各ドレインは能動負荷としての１対のＰチャンネルＭＯ
Ｓ）ランジスタ（３３）及び（３４）の各ドレインにそ
れぞれ接続される。一方のＰチャンネルＭＯＳトランジ
スタ（３３）はそのゲートとドレインが直結されてダイ
オード接続とされ、他方のＰチャンネルＭＯＳｌ−ラン
ジスタ（３４）のゲートはＭＯＳ）ランジスタ（３３）
のゲートに接続される。両ＰチャンネルＭＯ３）ランジ
スタ（３３） 。
（３４）の各ソースが電源端子Ｐに接続されてカレント
ミラー回路が構成され、ＮチャンネルＭＯＳトランジス
タ（３２）及びＰチャンネルＭＯＳトランジスタ（３４
）の各ドレインの接続中点が出力端子（３）に接続され
る。
ミラー回路が構成され、ＮチャンネルＭＯＳトランジス
タ（３２）及びＰチャンネルＭＯＳトランジスタ（３４
）の各ドレインの接続中点が出力端子（３）に接続され
る。
両ＮチャンネルＭＯ５Ｉ−ランジスタ（３１）及び（３
２）の各ソースは定電流源としての第３のＮチャンネル
ＭＯＳ）ランジスタ（３５）のドレインに共に接続され
る。このＭＯＳ）ランジスタ（３５）のゲートにはダイ
オード接続されたＰチャンネルＭＯＳ）ランジスタ（３
３）からバイアス電圧が供給され、ＭＯＳｌ−ランジス
タ（３５）のソースはスイッチとしての第４のＮチャン
ネルＭＯＳ）ランジスタ（３６）のドレイン・ソースを
介して接地されて、差動増幅回路が構成される。ＭＯＳ
ｌ−ランジスタ（３６）のゲートはＣＥ信号入力端子（
５）に接続される。差動増幅回路（３０）の出力端子（
３）に反転増幅回路（４）が接続される。
２）の各ソースは定電流源としての第３のＮチャンネル
ＭＯＳ）ランジスタ（３５）のドレインに共に接続され
る。このＭＯＳ）ランジスタ（３５）のゲートにはダイ
オード接続されたＰチャンネルＭＯＳ）ランジスタ（３
３）からバイアス電圧が供給され、ＭＯＳｌ−ランジス
タ（３５）のソースはスイッチとしての第４のＮチャン
ネルＭＯＳ）ランジスタ（３６）のドレイン・ソースを
介して接地されて、差動増幅回路が構成される。ＭＯＳ
ｌ−ランジスタ（３６）のゲートはＣＥ信号入力端子（
５）に接続される。差動増幅回路（３０）の出力端子（
３）に反転増幅回路（４）が接続される。
読み出しの場合、データ線駆動回路（２０）の端子（２
５）に供給されるＷＥ （反転ライトエネイブル）信号
が“Ｈｉ’″とされて、両部動負荷ＭＯＳトランジスタ
（２３） 、 （２４）がオン状態とされる。
５）に供給されるＷＥ （反転ライトエネイブル）信号
が“Ｈｉ’″とされて、両部動負荷ＭＯＳトランジスタ
（２３） 、 （２４）がオン状態とされる。
また、端子（５）から差動増幅回路（３０）に供給され
るＣＥ（チップエネイブル）信号が“Ｈｋ″とされて、
スイッチングトランジスタ（３６）がオン状態となり、
差動増幅回路（３０）が動作状態とされる。
るＣＥ（チップエネイブル）信号が“Ｈｋ″とされて、
スイッチングトランジスタ（３６）がオン状態となり、
差動増幅回路（３０）が動作状態とされる。
図示を省略したＸデコーダによってワード線（１２）が
選択され、このワード線（１２）に接続されたすべての
メモリセルが活性化されると共に、図示を省略したＸデ
コーダから所定の１対のビット線（１３）及びビット線
（１４）に対する“Ｈｉ ”のカラム選択信号が端子（
１９）に供給されて、ＭＯＳｌ−ランジスタ゛（１７）
及び（１８）がオン状態とされる。メモリセル（１１）
内のフリップフロップ（図示を省略）のビット線（１３
）に接続されたＭＯＳ）ランジスタがオン状態であった
とすると、データ線駆動回路（２０）のＭＯＳ）ランジ
スタ（２３）からデータ線（２１） 、選択用ＭＯＳト
ランジスタ（１７）及びビット線（１３）の経路により
、メモリセル（１１）にデータ線電流１ｏが流入する。
選択され、このワード線（１２）に接続されたすべての
メモリセルが活性化されると共に、図示を省略したＸデ
コーダから所定の１対のビット線（１３）及びビット線
（１４）に対する“Ｈｉ ”のカラム選択信号が端子（
１９）に供給されて、ＭＯＳｌ−ランジスタ゛（１７）
及び（１８）がオン状態とされる。メモリセル（１１）
内のフリップフロップ（図示を省略）のビット線（１３
）に接続されたＭＯＳ）ランジスタがオン状態であった
とすると、データ線駆動回路（２０）のＭＯＳ）ランジ
スタ（２３）からデータ線（２１） 、選択用ＭＯＳト
ランジスタ（１７）及びビット線（１３）の経路により
、メモリセル（１１）にデータ線電流１ｏが流入する。
また、ビット線（１３）の一端に接続された能動負荷Ｍ
Ｏ３）ランジスタ（１５）は、そのゲートに電源電圧ｖ
ＤＤが供給されて、オン状態にあり、このＭＯＳ）ラン
ジスタ（１５）を経て、メモリセル（１１）にビット線
電流ＩＢが流入する。このビット線電流ＩＢと上述のデ
ータ線電流ＩＤとの和がメモリセル（１１）の吸い込み
電流ＩＭとなる。
Ｏ３）ランジスタ（１５）は、そのゲートに電源電圧ｖ
ＤＤが供給されて、オン状態にあり、このＭＯＳ）ラン
ジスタ（１５）を経て、メモリセル（１１）にビット線
電流ＩＢが流入する。このビット線電流ＩＢと上述のデ
ータ線電流ＩＤとの和がメモリセル（１１）の吸い込み
電流ＩＭとなる。
一方、メモリセル（１１）内のビット線（１４）に接続
されたＭＯＳトランジスタ（図示を省略）はオフ状態に
あり、ビット線（１４）及びデータ線（２２）からはメ
モリセル（１１）に電流が流入しない。
されたＭＯＳトランジスタ（図示を省略）はオフ状態に
あり、ビット線（１４）及びデータ線（２２）からはメ
モリセル（１１）に電流が流入しない。
従って、ビット線（１３）及びビット線（１４）の電位
Ｖ１３及びＶ１４は異なり、この異なる２つの電位が所
望のメモリセル（１１）の情報としてデータ線（２１）
及びデータ線（２２）を通って読み出し増幅器の初段差
動増幅回路（３０）の両入力ＭＯＳ）ランジスタ（３１
）及び（３２）のゲートに供給される。この入力信号の
差信号が増幅されて、差動増幅回路（３０）の不平衡出
力信号が出力端子（３）から反転増幅回路（４）に供給
される。
Ｖ１３及びＶ１４は異なり、この異なる２つの電位が所
望のメモリセル（１１）の情報としてデータ線（２１）
及びデータ線（２２）を通って読み出し増幅器の初段差
動増幅回路（３０）の両入力ＭＯＳ）ランジスタ（３１
）及び（３２）のゲートに供給される。この入力信号の
差信号が増幅されて、差動増幅回路（３０）の不平衡出
力信号が出力端子（３）から反転増幅回路（４）に供給
される。
電源電圧ＶＤＤが例えば５■であるとき、（高い方の）
ビット線（１４）の電位Ｖ１４は、ＭＯＳ）ランジスタ
（１６）のスレッショルド電圧Ｖ Ｌｈ （約０．７Ｖ
）及び基板効果ΔＶ ｔｈ （約１．ＩＶ）の影響によ
って、例えば約３．２■とかなり低くなる。また、ビッ
ト線（１３）の電位ｖ１ｉは、メモリセル（１１）の吸
い込み電流ＩＭが、例えば１００μＡであるとき、ＭＯ
Ｓトランジスタ（１５）内の電圧降下によってＶ１４よ
りも稍低（、例えば約２．９■となる。
ビット線（１４）の電位Ｖ１４は、ＭＯＳ）ランジスタ
（１６）のスレッショルド電圧Ｖ Ｌｈ （約０．７Ｖ
）及び基板効果ΔＶ ｔｈ （約１．ＩＶ）の影響によ
って、例えば約３．２■とかなり低くなる。また、ビッ
ト線（１３）の電位ｖ１ｉは、メモリセル（１１）の吸
い込み電流ＩＭが、例えば１００μＡであるとき、ＭＯ
Ｓトランジスタ（１５）内の電圧降下によってＶ１４よ
りも稍低（、例えば約２．９■となる。
また、データ線（２１）及びデータ線（２２）の電位Ｖ
２１及びＶ２２は、上述と同じ理由によって、それぞれ
Ｖ１］及びＶ１４と略等しくなる。
２１及びＶ２２は、上述と同じ理由によって、それぞれ
Ｖ１］及びＶ１４と略等しくなる。
ところが、第６図に示すような従来のデータ線駆動回路
（２０）では、電源電圧ＶＯＯが、過負荷等によって、
例えば３Ｖ程度まで低下した場合、データ線（２１）お
よびデータ線（２２）の電位Ｖ２１及びＶ２２が１．５
Ｖ程度まで低下してしまう。この値は読み出し増＠器の
初段差動増幅回路（３ｏ）の入力電圧としては低過ぎる
ため、読み出し増幅器が動作しなくなるという問題があ
った。
（２０）では、電源電圧ＶＯＯが、過負荷等によって、
例えば３Ｖ程度まで低下した場合、データ線（２１）お
よびデータ線（２２）の電位Ｖ２１及びＶ２２が１．５
Ｖ程度まで低下してしまう。この値は読み出し増＠器の
初段差動増幅回路（３ｏ）の入力電圧としては低過ぎる
ため、読み出し増幅器が動作しなくなるという問題があ
った。
また、従来のデータ線駆動回路（２０）では、前述のよ
うに、例えば両データ線（２１）及び（２２）の電位ｖ
２□及びＶ２２と両ビット線（１３）及び（１４）の電
位Ｖ１３及びＶ１４とがそれぞれ略等しくなってしまう
。このため、カラム選択用ＭＯＳトランジスタ（１７）
及び（１８）のドレイン・ソース間電圧ＶＤＳが極めて
小さくなり、これらのＭＯ３Ｉ−ランジスタ（１７）及
び（１８）の駆動能力が低下してしまう。そうすると、
選択用ＭＯ３）ランジスタ（１７）及び（１８）並びに
データ線駆動回路（２０）のＭＯＳトランジスタ（２３
）及び（２４）の各面積をビット線駆動用ＭＯ５Ｉ−ラ
ンジスタ（１５）及び（１６）の面積の例えば４倍に大
きくしても、大きなデータ線電流を流すことができなく
なり、高速読み出しができないという問題があった。
うに、例えば両データ線（２１）及び（２２）の電位ｖ
２□及びＶ２２と両ビット線（１３）及び（１４）の電
位Ｖ１３及びＶ１４とがそれぞれ略等しくなってしまう
。このため、カラム選択用ＭＯＳトランジスタ（１７）
及び（１８）のドレイン・ソース間電圧ＶＤＳが極めて
小さくなり、これらのＭＯ３Ｉ−ランジスタ（１７）及
び（１８）の駆動能力が低下してしまう。そうすると、
選択用ＭＯ３）ランジスタ（１７）及び（１８）並びに
データ線駆動回路（２０）のＭＯＳトランジスタ（２３
）及び（２４）の各面積をビット線駆動用ＭＯ５Ｉ−ラ
ンジスタ（１５）及び（１６）の面積の例えば４倍に大
きくしても、大きなデータ線電流を流すことができなく
なり、高速読み出しができないという問題があった。
更に、従来のメモリでは、カラム選択用ＭＯＳトランジ
スタ（１７）及び（１８）の接合容量Ｃ１７及びＣｘｓ
がそれぞれデータ線（２１）及びデータ線（２２）の浮
遊容量となる０例えば６４にビットの容量のメモリでは
、カラムの数は２５６となり、データ線（２１）及びデ
ータ線（２２）にはかなり大きな浮遊容量が付加される
。しかも、上述のように、従来のメモリではＭＯ３Ｉ−
ランジスタ（１７）及び（１８）のドレイン・ソース間
電圧ＶＯＳが低いため、その接合容量Ｃ１を及びｃｔｅ
は大きく、データ線（２１）及びデータ線（２２）の高
速駆動が妨げられるという問題もあった。
スタ（１７）及び（１８）の接合容量Ｃ１７及びＣｘｓ
がそれぞれデータ線（２１）及びデータ線（２２）の浮
遊容量となる０例えば６４にビットの容量のメモリでは
、カラムの数は２５６となり、データ線（２１）及びデ
ータ線（２２）にはかなり大きな浮遊容量が付加される
。しかも、上述のように、従来のメモリではＭＯ３Ｉ−
ランジスタ（１７）及び（１８）のドレイン・ソース間
電圧ＶＯＳが低いため、その接合容量Ｃ１を及びｃｔｅ
は大きく、データ線（２１）及びデータ線（２２）の高
速駆動が妨げられるという問題もあった。
か＼る点に鑑み、本発明の目的は、上述の問題点を解消
したデータ線駆動回路を堤供することにある。
したデータ線駆動回路を堤供することにある。
本発明は、メモリマトリクスのビット線にカラム選択ス
イッチング素子を介して接続されたデータ線と電源との
間に能動負荷素子を設けたデータ線駆動回路において、
能動負荷素子の基板効果を排除するようにしたデータ線
駆動回路である。
イッチング素子を介して接続されたデータ線と電源との
間に能動負荷素子を設けたデータ線駆動回路において、
能動負荷素子の基板効果を排除するようにしたデータ線
駆動回路である。
か＼る構成によれば、データ線の電位が高（なって、電
源電圧が低下した場合でも、読み出しが安定に行なわれ
る。
源電圧が低下した場合でも、読み出しが安定に行なわれ
る。
マタ、カラム選択用ＭＯ５）ランジスタの駆動能力が増
大すると共に、その接合容量が減少して、読み出しが高
速で行なわれる。
大すると共に、その接合容量が減少して、読み出しが高
速で行なわれる。
（実施例〕
以下、第１図及び第２図を参照しながら、本発明による
データ線駆動回路の一実施例について説明する。
データ線駆動回路の一実施例について説明する。
本発明の一実施例の構成を第１図に示す、この第１図に
おいて、第６図に対応する部分には同一の符号を付して
重複説明を省略する。
おいて、第６図に対応する部分には同一の符号を付して
重複説明を省略する。
第１図において、（４０）はデータ線駆動回路であって
、１対の能動負荷としてのＰチャンネルＭＯ３）ランジ
スタ（４１）及び（４２）の各ドレインがデータ線（２
１）及びデータ線（２２）にそれぞれ接続されると共に
、相互に接続された各ソースがダイオード接続されたＰ
チャンネルＭＯＳトランジスタ（４３）を介して、電源
端子Ｐに接続される。両ＭＯ５）ランジスタ（４１）及
び（４２）の各ゲートには、インバータ（４４）を介し
て、端子（４５）からＷＥ倍信号供給される。その余の
構成は第６図と全く同様である。
、１対の能動負荷としてのＰチャンネルＭＯ３）ランジ
スタ（４１）及び（４２）の各ドレインがデータ線（２
１）及びデータ線（２２）にそれぞれ接続されると共に
、相互に接続された各ソースがダイオード接続されたＰ
チャンネルＭＯＳトランジスタ（４３）を介して、電源
端子Ｐに接続される。両ＭＯ５）ランジスタ（４１）及
び（４２）の各ゲートには、インバータ（４４）を介し
て、端子（４５）からＷＥ倍信号供給される。その余の
構成は第６図と全く同様である。
本実施例の動作は次のとおりである。
読み出しの場合、端子（４５）に供給されるＷＥ倍信号
“Ｈ１゛であり、これがインバータ（４４）で反転され
て“Ｌｏ“となって、能動負荷ＭＯＳトランジスタ（４
１）及び（４２）の各ゲートに供給されて、両ＭＯ３）
ランジスタ（４１）及び（４２）はオン状態となる。そ
の動作点がトライオード領域内に選定されているので、
両ＭＯＳトランジスタ（４１）及び（４２）は、抵抗器
として動作し、本実施例の等価回路は第２図に示すよう
になる。
“Ｈ１゛であり、これがインバータ（４４）で反転され
て“Ｌｏ“となって、能動負荷ＭＯＳトランジスタ（４
１）及び（４２）の各ゲートに供給されて、両ＭＯ３）
ランジスタ（４１）及び（４２）はオン状態となる。そ
の動作点がトライオード領域内に選定されているので、
両ＭＯＳトランジスタ（４１）及び（４２）は、抵抗器
として動作し、本実施例の等価回路は第２図に示すよう
になる。
本実施例においては、能動負荷としてＰチャンネルＭＯ
Ｓトランジスタ（４工）及び（４２）を用いて、基板効
果Δｖｔｈを排除することにより、電源電圧ｖｏｏが５
ｖの場合、データ線（２１）及びデ：り線（２２）の電
位Ｖ２１及びＶ２２がそれぞれ約３．９Ｖ及び約４．１
ｖに高められる。
Ｓトランジスタ（４工）及び（４２）を用いて、基板効
果Δｖｔｈを排除することにより、電源電圧ｖｏｏが５
ｖの場合、データ線（２１）及びデ：り線（２２）の電
位Ｖ２１及びＶ２２がそれぞれ約３．９Ｖ及び約４．１
ｖに高められる。
このため、前述のように、電源電圧ＶＯＯが例えば３ｖ
程度に低下した場合においても、両データ線（２１）
、 （２２）の電位は２ｖ程度に維持されて、読み出
し増幅器は安定に動作する。
程度に低下した場合においても、両データ線（２１）
、 （２２）の電位は２ｖ程度に維持されて、読み出
し増幅器は安定に動作する。
また、両データ線（２１） 、 （２２）の電位が両
ビット線（１３） 、 （１４）の電位よりもそれぞ
れＩＶ程度高くなるので、選択用ＭＯＳトランジスタ（
１７）及び（１８）のドレイン・ソース間電圧ＶＤＳが
大きくなり、その駆動能力が増大して、大きなデータ線
電流を流すことができて、その結果、高速読み出しが可
能となる。更に、選択用ＭＯＳトランジスタ（１７）及
び（１８）のＶＤＳが大きくなるため、その接合容量Ｃ
１ｖ及びＣｚｓが減少し、両データ線（２１）及び（２
２）の浮遊容量が減少して、高速読み取りに寄与する。
ビット線（１３） 、 （１４）の電位よりもそれぞ
れＩＶ程度高くなるので、選択用ＭＯＳトランジスタ（
１７）及び（１８）のドレイン・ソース間電圧ＶＤＳが
大きくなり、その駆動能力が増大して、大きなデータ線
電流を流すことができて、その結果、高速読み出しが可
能となる。更に、選択用ＭＯＳトランジスタ（１７）及
び（１８）のＶＤＳが大きくなるため、その接合容量Ｃ
１ｖ及びＣｚｓが減少し、両データ線（２１）及び（２
２）の浮遊容量が減少して、高速読み取りに寄与する。
次に、第３図を参照しながら、本発明によるデータ線駆
動回路の他の実施例について説明する。
動回路の他の実施例について説明する。
本発明の他の実施例の構成を第３図に示す。この第３図
において、第１図に対応する部分には同一の符号を付し
て重複説明を省略する。
において、第１図に対応する部分には同一の符号を付し
て重複説明を省略する。
第３図において、（４７）はデータ線駆動回路であって
、１対の能動負荷としてのＰチャンネルＭＯ３）ランジ
スタ（４１）及び（４２）の各ドレインがデータ線（２
１）及びデータ線（２２）にそれぞれ接続されると共に
、相互に接続された各ソースがダイオード接続されたＮ
チャンネルＭＯ３Ｉ−ランジスタ（４６）を介して、電
源端子Ｐに接続される。このＭＯＳ）ランジスタ（４６
）の基板はそのソースと接続されている０両ＭＯＳトラ
ンジスタ（４１）及び（４２）の各ゲートには、インバ
ータ（４４）を介して、端子（４５）からＷＥ倍信号供
給される。その余の構成は、一部図示を省略するが、第
１図と全く同様である。
、１対の能動負荷としてのＰチャンネルＭＯ３）ランジ
スタ（４１）及び（４２）の各ドレインがデータ線（２
１）及びデータ線（２２）にそれぞれ接続されると共に
、相互に接続された各ソースがダイオード接続されたＮ
チャンネルＭＯ３Ｉ−ランジスタ（４６）を介して、電
源端子Ｐに接続される。このＭＯＳ）ランジスタ（４６
）の基板はそのソースと接続されている０両ＭＯＳトラ
ンジスタ（４１）及び（４２）の各ゲートには、インバ
ータ（４４）を介して、端子（４５）からＷＥ倍信号供
給される。その余の構成は、一部図示を省略するが、第
１図と全く同様である。
本実施例では、ダイオード化されたＮチャンネルＭＯＳ
トランジスタ（４６）は、その基板とソースとが接続さ
れており、両部動負荷ＭＯ３）ランジスタ（４１）及び
（４２）はＰチャンネル型であるため、基板効果Δｖｔ
ｈが排除される。このため、本実施例は第１図に示した
実施例と全く同様に動作し、同一の効果を奏する。
トランジスタ（４６）は、その基板とソースとが接続さ
れており、両部動負荷ＭＯ３）ランジスタ（４１）及び
（４２）はＰチャンネル型であるため、基板効果Δｖｔ
ｈが排除される。このため、本実施例は第１図に示した
実施例と全く同様に動作し、同一の効果を奏する。
次に、第４図を参照しながら、本発明によるデータ線駆
動回路の更に他の実施例について説明する。
動回路の更に他の実施例について説明する。
本発明の更に他の実施例の構成を第４図に示す。
この第４図において、第１図に対応する部分には同一符
号を付して重複説明を省略する。
号を付して重複説明を省略する。
第４図において、（５０）はデータ線駆動回路であって
、１対の能動負荷としてのＮチャンネルＭＯ３Ｉ−ラン
ジスタ（５１）及び（５２）の各ソースと各基板とがデ
ータ線（２１）及びデータ線（２２）にそれぞれ接続さ
れると共に、相互接続された各ドレインがダイオード接
続されたＰチャンネルＭＯＳトランジスタ（５３）を介
して、電源端子Ｐに接続される８両ＭＯＳトランジスタ
（５１）及び（５２）の各ゲートには端子（４５）から
ＷＥ倍信号供給される。その余の構成は、一部図示を省
略するが、第１図と全く同様である。
、１対の能動負荷としてのＮチャンネルＭＯ３Ｉ−ラン
ジスタ（５１）及び（５２）の各ソースと各基板とがデ
ータ線（２１）及びデータ線（２２）にそれぞれ接続さ
れると共に、相互接続された各ドレインがダイオード接
続されたＰチャンネルＭＯＳトランジスタ（５３）を介
して、電源端子Ｐに接続される８両ＭＯＳトランジスタ
（５１）及び（５２）の各ゲートには端子（４５）から
ＷＥ倍信号供給される。その余の構成は、一部図示を省
略するが、第１図と全く同様である。
本実施例では、能動負荷としての両ＮチャンネルＭＯＳ
トランジスタ（５１）及び（５２）は、それぞれの基板
とソースとが接続されているので、基板効果Δｖｔｈが
排除される。このため、本実施例も第１図に示した実施
例と全く同様に動作し、同一の効果を奏する。
トランジスタ（５１）及び（５２）は、それぞれの基板
とソースとが接続されているので、基板効果Δｖｔｈが
排除される。このため、本実施例も第１図に示した実施
例と全く同様に動作し、同一の効果を奏する。
次に、第５図を参照しながら、本発明によるデータ線駆
動回路の更に他の実施例について説明する。
動回路の更に他の実施例について説明する。
本発明の更に池の実施例の構成を第５図に示す。
この第５図において、第１図及び第４図に対応する部分
には同一の符号を付して重複説明を省略する。
には同一の符号を付して重複説明を省略する。
第５図において、（５５）はデータ線駆動回路であって
、１対の能動負荷としてのＮチャンネルＭＯＳトランジ
スタ（５１）及び（５２）の各ソースと各基板とがデー
タ線（２１）及びデータ線（２２）にそれぞれ接続され
ると共に、相互に接続された各ドレインが電源端子Ｐに
接続される。両ＭＯＳトランジスタ（５１）及び（５２
）の各ゲートには端子（５４）からＷＥ倍信号供給され
る。その余の構成は、一部図示を省略するが、第６図と
全く同様である。
、１対の能動負荷としてのＮチャンネルＭＯＳトランジ
スタ（５１）及び（５２）の各ソースと各基板とがデー
タ線（２１）及びデータ線（２２）にそれぞれ接続され
ると共に、相互に接続された各ドレインが電源端子Ｐに
接続される。両ＭＯＳトランジスタ（５１）及び（５２
）の各ゲートには端子（５４）からＷＥ倍信号供給され
る。その余の構成は、一部図示を省略するが、第６図と
全く同様である。
本実施例においても、第４図の実施例と同じく、能動負
荷としての両ＮチャンネルＭＯＳトランジスタ（５１）
及び（５２）は、それぞれの基板とソースとが接続され
ているので、基板効果Δｖｔｈが排除される。更に、本
実施例では、破線で示すように、両部動負荷ＭＯ３Ｉ−
ランジスタ（５１）及び（５２）が読み出し時にダイオ
ード化されて、高い方のデータ線の電位はＶＤＤ−Ｖｔ
ｈとなり、読み出し増幅器の入力電圧として適当な範囲
に入る。このため、本実施例も第１図に示した実施例と
全く同様に動作し、同様の効果を奏する。
荷としての両ＮチャンネルＭＯＳトランジスタ（５１）
及び（５２）は、それぞれの基板とソースとが接続され
ているので、基板効果Δｖｔｈが排除される。更に、本
実施例では、破線で示すように、両部動負荷ＭＯ３Ｉ−
ランジスタ（５１）及び（５２）が読み出し時にダイオ
ード化されて、高い方のデータ線の電位はＶＤＤ−Ｖｔ
ｈとなり、読み出し増幅器の入力電圧として適当な範囲
に入る。このため、本実施例も第１図に示した実施例と
全く同様に動作し、同様の効果を奏する。
以上詳述のように、本発明によれば、データ線の能動負
荷ＭＯ３Ｉ−ランジスタの基板効果を排除したので、デ
ータ線の電位を高くすることができて、電源電圧が低下
した場合でも、安定した読み出しが可能となる。
荷ＭＯ３Ｉ−ランジスタの基板効果を排除したので、デ
ータ線の電位を高くすることができて、電源電圧が低下
した場合でも、安定した読み出しが可能となる。
また、データ線の電位をビット線の電位よりもかなり高
くすることができて、カラム選択用ＭＯＳトランジスタ
の駆動能力を増大させると共に、その接合容量を減少さ
せることができて、高速読み出しが可能となる。
くすることができて、カラム選択用ＭＯＳトランジスタ
の駆動能力を増大させると共に、その接合容量を減少さ
せることができて、高速読み出しが可能となる。
第１図は本発明によるデータ線駆動回路の一実施例の構
成を示す結線図、第２図は第１図の一実施例の動作の説
明のための結線図、第３図は本発明の他の実施例の構成
を示す結線図、第４図及び第５図はそれぞれ本発明の更
に他の実施例の構成を示す結線図、第６図は従来のメモ
リの要部の構成を示す結線図である。 ａ・はメモリマトリクス、（１３） 、 （１４）は
ビット線、（１７） 、 （１８）はカラム選択ＭＯ
ｓトランジスタ、（２１） 、 （２２）はデータ線
、（４０） 。 （４７） 、 （５０） 、 （５５）はデータ線
駆動回路である。
成を示す結線図、第２図は第１図の一実施例の動作の説
明のための結線図、第３図は本発明の他の実施例の構成
を示す結線図、第４図及び第５図はそれぞれ本発明の更
に他の実施例の構成を示す結線図、第６図は従来のメモ
リの要部の構成を示す結線図である。 ａ・はメモリマトリクス、（１３） 、 （１４）は
ビット線、（１７） 、 （１８）はカラム選択ＭＯ
ｓトランジスタ、（２１） 、 （２２）はデータ線
、（４０） 。 （４７） 、 （５０） 、 （５５）はデータ線
駆動回路である。
Claims (1)
- 【特許請求の範囲】 メモリマトリクスのビット線にカラム選択スイッチング
素子を介して接続されたデータ線と電源との間に能動負
荷素子を設けたデータ線駆動回路において、 上記能動負荷素子の基板効果を排除するようにしたこと
を特徴とするデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190433A JPS6251092A (ja) | 1985-08-29 | 1985-08-29 | デ−タ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190433A JPS6251092A (ja) | 1985-08-29 | 1985-08-29 | デ−タ線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251092A true JPS6251092A (ja) | 1987-03-05 |
Family
ID=16258051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190433A Pending JPS6251092A (ja) | 1985-08-29 | 1985-08-29 | デ−タ線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273291A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | スタティックメモリ集積回路 |
| JPH03206867A (ja) * | 1989-10-30 | 1991-09-10 | Sumitomo Seika Chem Co Ltd | 低コレステロール卵液の製造方法および得られた卵液を用いた食品 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117181A (en) * | 1981-11-24 | 1982-07-21 | Hitachi Ltd | Semiconductor load circuit |
| JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-08-29 JP JP60190433A patent/JPS6251092A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117181A (en) * | 1981-11-24 | 1982-07-21 | Hitachi Ltd | Semiconductor load circuit |
| JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273291A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | スタティックメモリ集積回路 |
| JPH03206867A (ja) * | 1989-10-30 | 1991-09-10 | Sumitomo Seika Chem Co Ltd | 低コレステロール卵液の製造方法および得られた卵液を用いた食品 |
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