JPS6299981A - スタテイツクｒａｍ - Google Patents
スタテイツクｒａｍInfo
- Publication number
- JPS6299981A JPS6299981A JP60237411A JP23741185A JPS6299981A JP S6299981 A JPS6299981 A JP S6299981A JP 60237411 A JP60237411 A JP 60237411A JP 23741185 A JP23741185 A JP 23741185A JP S6299981 A JPS6299981 A JP S6299981A
- Authority
- JP
- Japan
- Prior art keywords
- data line
- voltage
- data
- data lines
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はスタティックＲＡＭ （ランダｌトアクセス・
メモリ）に係り、たとえばＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）で構成されたスタティックＲＡ
Ｍに適用して有効な技術に関するものである。
メモリ）に係り、たとえばＭＯＳＦＥＴ（絶縁ゲート型
電界効果トランジスタ）で構成されたスタティックＲＡ
Ｍに適用して有効な技術に関するものである。
ＭＯＳスタティックＲＡ Ｍに才？いて、通常、メモリ
セルは、その複数個がマ＋−リクス状に配置される。同
一行に配置された複数のメモリセルの選択端子はその行
に対応する１一つのワード線に共通接続され、同一列に
配置された複数のメモリセルのデータ入出力端子はその
列に対応するデータ線に共通接続される。複数のデータ
線は、カラムスイッチ回路を介して共通データ線に接続
される。
セルは、その複数個がマ＋−リクス状に配置される。同
一行に配置された複数のメモリセルの選択端子はその行
に対応する１一つのワード線に共通接続され、同一列に
配置された複数のメモリセルのデータ入出力端子はその
列に対応するデータ線に共通接続される。複数のデータ
線は、カラムスイッチ回路を介して共通データ線に接続
される。
上記共通データ線には、センスアンプの入力端子及び書
き込み回路の出力端子が結合される。
き込み回路の出力端子が結合される。
したがって、上記センスアンプには、上記ワード線とカ
ラムスイッチ回路とによって選択された１つのメモリセ
ルにおけるデータが供給される。
ラムスイッチ回路とによって選択された１つのメモリセ
ルにおけるデータが供給される。
ところで、」１記データ線と電源端子との間には、デー
タ線負荷ＭＯ８ＦＥＴが設けられ、このデータ線負荷Ｍ
Ｏ３ＦＥＴによってデータ読み出し開始前にデータ線の
電位を望ましいレベル（バイアス電位）にすることがで
きる。
タ線負荷ＭＯ８ＦＥＴが設けられ、このデータ線負荷Ｍ
Ｏ３ＦＥＴによってデータ読み出し開始前にデータ線の
電位を望ましいレベル（バイアス電位）にすることがで
きる。
しかし、上記のようなバイアス電圧を与えるためのデー
タ線負荷Ｍ ＯＳ Ｆ Ｅ Ｔは、テーリング電流を生
ずる。
タ線負荷Ｍ ＯＳ Ｆ Ｅ Ｔは、テーリング電流を生
ずる。
上記データ線負荷ＭＯ８ＦＥＴは、そのドレイン・ゲー
ト間が接続されていることによって、そのソース・ドレ
イン間にほぼそのしきい値電圧に等しい電圧降下を生ず
るが、チップ非選択期間において全てのデータ線の非選
択期間が長い場合には、上記データ線の電位は、上記テ
ーリング電流によってほぼ電源端子の電位にまで上昇さ
れる。
ト間が接続されていることによって、そのソース・ドレ
イン間にほぼそのしきい値電圧に等しい電圧降下を生ず
るが、チップ非選択期間において全てのデータ線の非選
択期間が長い場合には、上記データ線の電位は、上記テ
ーリング電流によってほぼ電源端子の電位にまで上昇さ
れる。
このように上記テーリング電流によってデータ線の電位
が異常に上昇すると、その後の読み出し動作において相
補的レベルにされるべき一対のデータ線のうちのハイレ
ベル側のデータ線には、そのデータ線における不所望な
寄生容量や配線容量によって、上記異常に高い電位が残
ってしまう。
が異常に上昇すると、その後の読み出し動作において相
補的レベルにされるべき一対のデータ線のうちのハイレ
ベル側のデータ線には、そのデータ線における不所望な
寄生容量や配線容量によって、上記異常に高い電位が残
ってしまう。
そうすると、相補的レベルにされる一対のデータ線の間
の電位が、望ましいレベルよりも大きくされる。
の電位が、望ましいレベルよりも大きくされる。
このため、次に斯る一対のデータ線を介して新たなデー
々が読み出される場合、一対のデータ線のうちのロウレ
ベルにされるべきデータ線がロウレベルに反転されるま
での時間は、そのデータ線°が予め異常に高いレベルに
されていることによってワード線の切り換えタイミング
に対して通常よりも遅れ、その結果データの読み出し速
度が低下してしまう。
々が読み出される場合、一対のデータ線のうちのロウレ
ベルにされるべきデータ線がロウレベルに反転されるま
での時間は、そのデータ線°が予め異常に高いレベルに
されていることによってワード線の切り換えタイミング
に対して通常よりも遅れ、その結果データの読み出し速
度が低下してしまう。
更に、本発明者は、電源電圧の変化（バンプ）を生じた
ときにも上記同様の問題が発生することを見出している
。
ときにも上記同様の問題が発生することを見出している
。
すなわち、データの書き込み時に電源電圧が異常に上昇
すると、そのとき相補的レベルにされる一対のデータ線
のうちのハイレベル側のデータ線には、そのデータ線上
の不所望な寄生容量や配線容量によって、上記異常に高
い電位が残ってしまう。そうすると、次に斯る一対のデ
ータ線を介してデータの読み出しが行われる場合、電源
バンブに応じて予め異常に高いレベルにされているデー
タ線がロウレベルに反転されるまでの時間は、ワ゛ −
ド線の選択タイミングやワード線の切り換えタイミング
に対して通常よりも遅れ、その結果上記同様にデータの
読み出し速度が低下してしまう。
すると、そのとき相補的レベルにされる一対のデータ線
のうちのハイレベル側のデータ線には、そのデータ線上
の不所望な寄生容量や配線容量によって、上記異常に高
い電位が残ってしまう。そうすると、次に斯る一対のデ
ータ線を介してデータの読み出しが行われる場合、電源
バンブに応じて予め異常に高いレベルにされているデー
タ線がロウレベルに反転されるまでの時間は、ワ゛ −
ド線の選択タイミングやワード線の切り換えタイミング
に対して通常よりも遅れ、その結果上記同様にデータの
読み出し速度が低下してしまう。
なお、特開昭５７−１２７９８９号公報には、データ線
と接地端子との間にポリシリコン高抵抗が設けられた構
成が示されている。このポリシリコン高抵抗は、データ
線負荷ＭＯ８ＦＥＴのテーリング電流とほぼ等しいか若
干大きい値の電流を流し１！）るような抵抗値に設定さ
れているが、それ自体は電圧に比例した電流を流す特性
の素子であるから、微小電流が僅かづつ流れるようなテ
ーリング電流に対しては有効なものの、電源電圧の変化
に対してはその電流が追従しにくいという性質を有して
いる。
と接地端子との間にポリシリコン高抵抗が設けられた構
成が示されている。このポリシリコン高抵抗は、データ
線負荷ＭＯ８ＦＥＴのテーリング電流とほぼ等しいか若
干大きい値の電流を流し１！）るような抵抗値に設定さ
れているが、それ自体は電圧に比例した電流を流す特性
の素子であるから、微小電流が僅かづつ流れるようなテ
ーリング電流に対しては有効なものの、電源電圧の変化
に対してはその電流が追従しにくいという性質を有して
いる。
〔発明のＦ１的〕
本発明の目的は、電源電圧の変化やテーリング電流によ
って生ずるデータ線の異ｌｊｔ高電圧を、データ線の電
圧に基づいて高精度に防止することができ、ひいてはデ
ータの高速読み出しを達成することができるスタティッ
クＲＡＭを提供することにある。
って生ずるデータ線の異ｌｊｔ高電圧を、データ線の電
圧に基づいて高精度に防止することができ、ひいてはデ
ータの高速読み出しを達成することができるスタティッ
クＲＡＭを提供することにある。
本発明の前記ならびにそのほかのＬＩ的と新規な特徴は
１本明細書の記述及び添付図面から明らかになるであろ
う。
１本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、所定以上の電圧によってその電流が増加する
非直線性素子としてのドレイン・ゲート間が結合された
Ｎチャンネル型のＭＯＳＦＥＴを、データ線と接地端子
の間に複数直列に接続して成るデータ線レベル制御手段
を設け、データ線に所定値以上の電圧が供給されたとき
には上記全てのＭＯＳ ＦＥＴがオン状態にされること
によって。
非直線性素子としてのドレイン・ゲート間が結合された
Ｎチャンネル型のＭＯＳＦＥＴを、データ線と接地端子
の間に複数直列に接続して成るデータ線レベル制御手段
を設け、データ線に所定値以上の電圧が供給されたとき
には上記全てのＭＯＳ ＦＥＴがオン状態にされること
によって。
電源電圧の変化やテーリング電流によって生ずるデータ
線の異常高電圧を高精度に防止し、もってデータの高速
読み出しを達成するものである。
線の異常高電圧を高精度に防止し、もってデータの高速
読み出しを達成するものである。
〔実施例１〕
第１図は本発明の第１実施例であるスタティックＲＡＭ
を示す回路図である。
を示す回路図である。
同図のスタティックＲＡＭは、公知の半導体集積回路技
術によって１つの半導体基板上に形成される。端子ＡＸ
Ｉ〜ＡＸｋ、ＡＹＩ〜ＡＹＩ、Ｄｏｕｔ、Ｄｉｎ及びＶ
ｃｅはその外部端子とされる。このスタティックＲＡＭ
は、その電源端子Ｖｃｃと接地端子との間に図示しない
外部電源装置から電源電圧が供給されることによって動
作される。
術によって１つの半導体基板上に形成される。端子ＡＸ
Ｉ〜ＡＸｋ、ＡＹＩ〜ＡＹＩ、Ｄｏｕｔ、Ｄｉｎ及びＶ
ｃｅはその外部端子とされる。このスタティックＲＡＭ
は、その電源端子Ｖｃｃと接地端子との間に図示しない
外部電源装置から電源電圧が供給されることによって動
作される。
図において、】はメモリアレイであり１代表として示さ
れるスタティックメモリセル１ａ〜１ｄ、ワード線Ｗ
、１〜Ｗ ｎ、データ線Ｄｉ、ＤＩ乃至Ｄｎ、Ｄｎから
構成されている。
れるスタティックメモリセル１ａ〜１ｄ、ワード線Ｗ
、１〜Ｗ ｎ、データ線Ｄｉ、ＤＩ乃至Ｄｎ、Ｄｎから
構成されている。
スタティックメモリセル１ａ〜】ｄは、相１ｉにおいて
同じ構成とされており、特に制限されないが、１ａを代
表として詳細に示されたように、駆動ＭＯ３ＦＥＴＱＩ
、Ｑ２と負荷抵抗Ｒ１，Ｒ２で構成されたスタティック
型フリップフロップ回路と、このスタティック型フリッ
プフロップ回路の入出力端子と一対のデータ線Ｄｉ、Ｄ
ｉとの間にそれぞれ設けられたＮチャンネル型のトラン
スファＭＯ８ＦＥＴＱ３．Ｑ４とで構成される。
同じ構成とされており、特に制限されないが、１ａを代
表として詳細に示されたように、駆動ＭＯ３ＦＥＴＱＩ
、Ｑ２と負荷抵抗Ｒ１，Ｒ２で構成されたスタティック
型フリップフロップ回路と、このスタティック型フリッ
プフロップ回路の入出力端子と一対のデータ線Ｄｉ、Ｄ
ｉとの間にそれぞれ設けられたＮチャンネル型のトラン
スファＭＯ８ＦＥＴＱ３．Ｑ４とで構成される。
−上記スタティックメモリセルは、上記負荷抵抗Ｒ１，
Ｒ２の接続点に、電源端子Ｖ ｅ ｃに印加される電源
電圧が供給されることによってデータを保持する。
Ｒ２の接続点に、電源端子Ｖ ｅ ｃに印加される電源
電圧が供給されることによってデータを保持する。
上記スタティックメモリセル１ ａ ＝ １ ｄは１図
示のようにマトリクス状に配置される。このマトリクス
状に配置されたスタティックメモリセル１ａ〜１ｄのう
ち、同じ行に配置されたスタティックメモリセルｌａ、
ｌｃ及びｌｂ、ｌｄなどの選択端子としてのトランスフ
ァＭＣ）ＳＦＥＴＱ３゜Ｑ４のゲートは、そわぞれに対
応するワード線Ｗ１、Ｗｎに接続されており、同じ列に
配置されたスタティックメモリセルｌａ、ｌｂ及び１ｃ
、１ｄなどの一対の入出力端子は、それぞれに対応する
一対のデータ線Ｄｉ、Ｄｉ及びＤｎ、Ｄｎに接続されて
いる。そして、これらの各列に対応するデータ線ＤＩ、
Ｄ、１及びＤｎ＋ Ｄｎは、それぞれＮチャンネル型の
データ線選択ＭＯ５ＦＥＴＱ５゜Ｑ６及びＱ７．Ｑ８を
介して共通データ線ＣＤ。
示のようにマトリクス状に配置される。このマトリクス
状に配置されたスタティックメモリセル１ａ〜１ｄのう
ち、同じ行に配置されたスタティックメモリセルｌａ、
ｌｃ及びｌｂ、ｌｄなどの選択端子としてのトランスフ
ァＭＣ）ＳＦＥＴＱ３゜Ｑ４のゲートは、そわぞれに対
応するワード線Ｗ１、Ｗｎに接続されており、同じ列に
配置されたスタティックメモリセルｌａ、ｌｂ及び１ｃ
、１ｄなどの一対の入出力端子は、それぞれに対応する
一対のデータ線Ｄｉ、Ｄｉ及びＤｎ、Ｄｎに接続されて
いる。そして、これらの各列に対応するデータ線ＤＩ、
Ｄ、１及びＤｎ＋ Ｄｎは、それぞれＮチャンネル型の
データ線選択ＭＯ５ＦＥＴＱ５゜Ｑ６及びＱ７．Ｑ８を
介して共通データ線ＣＤ。
ＣＤに接続されている。上記ワード線Ｗ１〜Ｗｎは、Ｘ
アドレスデコーダ回路２の出力端子に接続され、このＸ
アドレスデコーダ回路２によって選択される。
アドレスデコーダ回路２の出力端子に接続され、このＸ
アドレスデコーダ回路２によって選択される。
メモリマトリクスの各列に対応して設けられた一対のデ
ータ線選択ＭＯ８ＦＥＴＱ５．Ｑ６及びＱ７．Ｑ８のゲ
ートは、それぞれＹアドレスデコーダ回路３の出力端子
に接続され、このＹアドレスデコーダ回路３によって選
択される。
ータ線選択ＭＯ８ＦＥＴＱ５．Ｑ６及びＱ７．Ｑ８のゲ
ートは、それぞれＹアドレスデコーダ回路３の出力端子
に接続され、このＹアドレスデコーダ回路３によって選
択される。
上記Ｘアドレスデコーダ回路２には、アドレス入力端子
ＡＸＩ〜ＡＸｋに供給されたアドレス信号がアドレスバ
ッファ回路Ｂｘ１〜ＲＸｋを介して入力される。
ＡＸＩ〜ＡＸｋに供給されたアドレス信号がアドレスバ
ッファ回路Ｂｘ１〜ＲＸｋを介して入力される。
上記Ｙアドレスデコーダ回路３には、同様にアドレス入
力端子ＡＹＩ〜ＡＹｋに供給されたアドレス信号がアド
レスバッファ回路ＢＹＩ〜ＲＹｋを介して入力される。
力端子ＡＹＩ〜ＡＹｋに供給されたアドレス信号がアド
レスバッファ回路ＢＹＩ〜ＲＹｋを介して入力される。
一対の共通データ線ＣＤ、ＣＤは、一方においてセンス
アンプ４の入力端子に接続され、他方において、書き込
み回路５の出力端子に接続される。
アンプ４の入力端子に接続され、他方において、書き込
み回路５の出力端子に接続される。
センスアンプ４の出力信号は、出力バッファ回路６を介
してデータ出力端子Ｄ ｏ ｕ ｔ、に供給され、害き
込み回路５には、データ入力端子Ｉ）ｉｎがら入力され
た信号が入力バッファ回路７を介して供給される。
してデータ出力端子Ｄ ｏ ｕ ｔ、に供給され、害き
込み回路５には、データ入力端子Ｉ）ｉｎがら入力され
た信号が入力バッファ回路７を介して供給される。
上記それぞれのデータ線Ｄｉ、Ｉ’）ｌ、Ｄｎ、Ｄｎと
電源端子Ｖｃｃとの間には、データの読み出し開始前に
データ線の電位を予め望ましいレベルにするため、ゲー
ト・ドレイン間が結合されたＮチャンネル型のデータ線
負荷ＭＯ８ＦＥＴＱ９゜ＱＩＯ，Ｑｌｌ、Ｑ１２が接続
される。データ線負荷ＭＯ５ＦＥＴＱ９．ＱＩＯ，Ｑｌ
ｌ、Ｑ１２は、ゲート・ドレイン間が接続されているこ
とによって、そのソース・ドレイン間にそのしきい値電
圧（ソース・基板接地時のしきい値電圧に対し１Ｆ、板
効果によるその電圧のシフト分を加えた値の電圧）にほ
ぼ等しい電圧降下を生ずる。このため、電源電圧の変化
やテーリング電流を生じない正常状態においては、デー
タの読み出し開始前のデータ線は、電源端子Ｖ ｃ ｃ
に供給される基準電源電圧Ｖｓに対し上記データ線負荷
ＭＯ５ＦＥＴＱ９゜ＱＩＯ，Ｑｌｌ、Ｑ１２のしきい値
電圧だけレベルダウンされた標準電圧Ｖｈｓが供給され
る。
電源端子Ｖｃｃとの間には、データの読み出し開始前に
データ線の電位を予め望ましいレベルにするため、ゲー
ト・ドレイン間が結合されたＮチャンネル型のデータ線
負荷ＭＯ８ＦＥＴＱ９゜ＱＩＯ，Ｑｌｌ、Ｑ１２が接続
される。データ線負荷ＭＯ５ＦＥＴＱ９．ＱＩＯ，Ｑｌ
ｌ、Ｑ１２は、ゲート・ドレイン間が接続されているこ
とによって、そのソース・ドレイン間にそのしきい値電
圧（ソース・基板接地時のしきい値電圧に対し１Ｆ、板
効果によるその電圧のシフト分を加えた値の電圧）にほ
ぼ等しい電圧降下を生ずる。このため、電源電圧の変化
やテーリング電流を生じない正常状態においては、デー
タの読み出し開始前のデータ線は、電源端子Ｖ ｃ ｃ
に供給される基準電源電圧Ｖｓに対し上記データ線負荷
ＭＯ５ＦＥＴＱ９゜ＱＩＯ，Ｑｌｌ、Ｑ１２のしきい値
電圧だけレベルダウンされた標準電圧Ｖｈｓが供給され
る。
この実施例では、電源電圧の変化やテーリング電流の影
響によってデータ線Ｄｉ、Ｄｉ、Ｄｎ。
響によってデータ線Ｄｉ、Ｄｉ、Ｄｎ。
Ｄｎのレベルが、に記標＠電圧Ｖｈｓを越えてしまうの
を防止するため、所定以上の電圧によってその電流が増
加する非直線性素子の動作に基づいてデータ線のレベル
を所定値以下に制御するデータ線レベル制御１段８が設
けられる。
を防止するため、所定以上の電圧によってその電流が増
加する非直線性素子の動作に基づいてデータ線のレベル
を所定値以下に制御するデータ線レベル制御１段８が設
けられる。
」ユ記データ線レベル制御手段８は、本実施例にしたが
えば、ドレイン・ゲート間が結合されたＮチャンネル型
のＭＯ８ＦＥＴＱ１３を非直線性索−タ線ＤＩ、Ｌ）ｌ
、Ｄｎ、Ｄｎと接地端子との間に複数直列に接続されて
構成される。
えば、ドレイン・ゲート間が結合されたＮチャンネル型
のＭＯ８ＦＥＴＱ１３を非直線性索−タ線ＤＩ、Ｌ）ｌ
、Ｄｎ、Ｄｎと接地端子との間に複数直列に接続されて
構成される。
上記ＭＯ８ＦＥＴＱ１３は、ゲート・ドレイン間が接続
されていることによって、そのソース・ドレイン間にそ
のしきい値電圧にほぼ等しい電圧降下を生ずる。ここで
、１本のデータ線に接続されている全てのＭＯ８ＦＥＴ
Ｑ１３のしきい値電圧の和は、上記データ線の標準電圧
Ｖｈｓにほぼ等しい値の制限電圧Ｖｃｎに設定される。
されていることによって、そのソース・ドレイン間にそ
のしきい値電圧にほぼ等しい電圧降下を生ずる。ここで
、１本のデータ線に接続されている全てのＭＯ８ＦＥＴ
Ｑ１３のしきい値電圧の和は、上記データ線の標準電圧
Ｖｈｓにほぼ等しい値の制限電圧Ｖｃｎに設定される。
したがって、電源電圧の変化やテーリング電流によって
データ線の電位が制限電圧Ｖａｎを越えると、その電位
が制限電圧Ｖ ｅ ｎに戻るまで全てのＭＯＳｒ Ｅ
ＴＱ １３がオン状態にされる。この結果、データ読み
出し開始前のデータ線には、常にデータ線の標準電圧Ｖ
ｈｓにほぼ等しい値のバイアス電圧が常に与えられる。
データ線の電位が制限電圧Ｖａｎを越えると、その電位
が制限電圧Ｖ ｅ ｎに戻るまで全てのＭＯＳｒ Ｅ
ＴＱ １３がオン状態にされる。この結果、データ読み
出し開始前のデータ線には、常にデータ線の標準電圧Ｖ
ｈｓにほぼ等しい値のバイアス電圧が常に与えられる。
しかも、上記ＭＯ８ＦＥＴＱＬ３は、そのしきい値電圧
以上の電圧がゲートしこ印加されたときにその電流が増
加する非直線性素そであるから、そのゲート電圧に対す
るオンオフ動作の追従性は良好で、データ線のレベルが
制限電圧Ｖ ｃ ｎを僅かに越えても即座に応答するこ
とができる。
以上の電圧がゲートしこ印加されたときにその電流が増
加する非直線性素そであるから、そのゲート電圧に対す
るオンオフ動作の追従性は良好で、データ線のレベルが
制限電圧Ｖ ｃ ｎを僅かに越えても即座に応答するこ
とができる。
したがって、本実施例のデータ線レベル制御手段８によ
れば、電源電圧の変化やテーリング電流によって生ずる
データ線の異常なレベル上昇が、データ線の電圧に基づ
いて高精度に防止される。
れば、電源電圧の変化やテーリング電流によって生ずる
データ線の異常なレベル上昇が、データ線の電圧に基づ
いて高精度に防止される。
その結果、電源電圧の変化やテーリング電流を生じた後
のデータ読み出し動作においては、この読み出しデータ
に基づいて相捕的レベルにされる一対のデータ線が、そ
れ以前の再き込み動作や読み出し動作におけるデータ線
の状態に対して反転されるような場合でも、データ読み
出し開始前のデータ線には上記ＭＯ３ＦＥＴＱｌ ３の
作用によって常にデータ線の標準電圧Ｖ ｈ ｓにほぼ
等しい値のバイアス電圧が与えられているから、その反
転動作は、第２ＵＡの時刻１．で示すワード線の選択タ
イミングや切り゛換えタイミングに対して通常よりも遅
れることのない時刻ｔ、で行われ、データの亮速読み出
しが達成される。ここで、仮に上記データ線レベル制御
手段８が設けられていないなら、電源電圧の変化やテー
リング電流を生ずると、その影響によって第２図の鎖線
で示すようにデータ線には異常高電圧が残ってしまう。
のデータ読み出し動作においては、この読み出しデータ
に基づいて相捕的レベルにされる一対のデータ線が、そ
れ以前の再き込み動作や読み出し動作におけるデータ線
の状態に対して反転されるような場合でも、データ読み
出し開始前のデータ線には上記ＭＯ３ＦＥＴＱｌ ３の
作用によって常にデータ線の標準電圧Ｖ ｈ ｓにほぼ
等しい値のバイアス電圧が与えられているから、その反
転動作は、第２ＵＡの時刻１．で示すワード線の選択タ
イミングや切り゛換えタイミングに対して通常よりも遅
れることのない時刻ｔ、で行われ、データの亮速読み出
しが達成される。ここで、仮に上記データ線レベル制御
手段８が設けられていないなら、電源電圧の変化やテー
リング電流を生ずると、その影響によって第２図の鎖線
で示すようにデータ線には異常高電圧が残ってしまう。
その結果。
データ線の反転動作は、第２図の鎖線で示すように通常
よりも遅れた時刻ｔ２で行われる。
よりも遅れた時刻ｔ２で行われる。
特に、本実施例のデータ線レベル制御手段８は、それぞ
れのデータ線毎に複数のＭ ＯＳ Ｆ’ Ｅ Ｔ Ｑ
１３を備える構成であるから、ＭＯＳｒ”ＥＴＱ１３の
サイズはスタティックＲＡ Ｍ装置を構成する他のＭ
ＯＳ ｒ； ＥＴの何れかに合せ、その数によって全体
の制限電圧ＶＣｎを設定することができる。
れのデータ線毎に複数のＭ ＯＳ Ｆ’ Ｅ Ｔ Ｑ
１３を備える構成であるから、ＭＯＳｒ”ＥＴＱ１３の
サイズはスタティックＲＡ Ｍ装置を構成する他のＭ
ＯＳ ｒ； ＥＴの何れかに合せ、その数によって全体
の制限電圧ＶＣｎを設定することができる。
したがって、このようにすれば、スタティックＩ＜ＡＭ
自体の製造工程が増加したり歩留まりが低下することな
くデータ線レベル制御手段８を付加することができる。
自体の製造工程が増加したり歩留まりが低下することな
くデータ線レベル制御手段８を付加することができる。
なお、第３図は上記実施例に示すデータ線しベ例は、夫
々のデータ線Ｄ １ ｔ Ｄ １ ｔ Ｄ ｎ ｔ Ｄ
ｎに接続されている最終段のＭＯ８ＦＥＴＱ１３を共
通使用するようにしたものである。このように構成する
と、ＭＯＳＦＥＴＱ１３の全体の個数を減少させること
ができ、かつテーリング電流の影響によるデータ線の異
常高電圧を防止することができる。なお、データの書き
込み動作成いは読み出し動作中において、相補的レベル
にされるべき一対のデータ線間に設けられた複数のＭＯ
ＳＦＥＴＱ１３のうちのいくつかがデータ線間のレベル
差によって実質的にオフ状態にされている。これに応じ
てＭＯ８ＦＥＴＱ１３はデータ線間に与えられる電位差
に対し実質的に悪影響を午えない。
々のデータ線Ｄ １ ｔ Ｄ １ ｔ Ｄ ｎ ｔ Ｄ
ｎに接続されている最終段のＭＯ８ＦＥＴＱ１３を共
通使用するようにしたものである。このように構成する
と、ＭＯＳＦＥＴＱ１３の全体の個数を減少させること
ができ、かつテーリング電流の影響によるデータ線の異
常高電圧を防止することができる。なお、データの書き
込み動作成いは読み出し動作中において、相補的レベル
にされるべき一対のデータ線間に設けられた複数のＭＯ
ＳＦＥＴＱ１３のうちのいくつかがデータ線間のレベル
差によって実質的にオフ状態にされている。これに応じ
てＭＯ８ＦＥＴＱ１３はデータ線間に与えられる電位差
に対し実質的に悪影響を午えない。
〔実施例２〕
第４図は本発明の第２実施例の要部を示す回路図である
。この例では、入力端子がデータ線Ｄ１゜ＤＩ、Ｄｎ、
Ｄｎに接続され、論理しきい値電圧がデータ線の標準電
圧Ｖ ｈ ｓにほぼ等しい値の制限電圧Ｖｃｎに設定さ
れたＣＭＯＳインバータ回路９と、データ線Ｄｉ、ＤＩ
、Ｄｎ、Ｄｎと接地端子との間に設けられ、上記ＣＭＯ
Ｓインバータ回路９からの出力に基づいて導電度が制御
されるＰチャンネル型のＭＯ８ＦＥＴＱＩ／１とによっ
てデータ線レベル制御手段８が構成される。なお、この
構成においては、上記ＣＭＯＳインバータ回路９を構成
するＮチャンネル型のＭＯＳＦＥＴＱ１５が、所定以上
の電圧によってその電流が増加する非直線性素子として
の機能を有する。
。この例では、入力端子がデータ線Ｄ１゜ＤＩ、Ｄｎ、
Ｄｎに接続され、論理しきい値電圧がデータ線の標準電
圧Ｖ ｈ ｓにほぼ等しい値の制限電圧Ｖｃｎに設定さ
れたＣＭＯＳインバータ回路９と、データ線Ｄｉ、ＤＩ
、Ｄｎ、Ｄｎと接地端子との間に設けられ、上記ＣＭＯ
Ｓインバータ回路９からの出力に基づいて導電度が制御
されるＰチャンネル型のＭＯ８ＦＥＴＱＩ／１とによっ
てデータ線レベル制御手段８が構成される。なお、この
構成においては、上記ＣＭＯＳインバータ回路９を構成
するＮチャンネル型のＭＯＳＦＥＴＱ１５が、所定以上
の電圧によってその電流が増加する非直線性素子として
の機能を有する。
この実施例によれば、電源電圧の変化やテーリング電流
によってデータ線の電位が制限電圧Ｖｅｎを越えると、
その電位が制限電圧Ｖｃｎに戻るまで上記ＣＭＯＳイン
バータ回路９からの出力がロウレベルにされる。ＣＭＯ
Ｓインバータ回路０からの出力がロウレベルにされてい
るときは、上記ＭＯ８ＦＥＴＱ１４がオン状態にされる
から、データ読み出し開始前のデータ線には、データ線
の標準電圧ＶｈＳにほぼ等しい値のバイアス電圧が常に
与えられる。しかも、上記ＭＯ５ＦＥＴＱ１４は、その
しきい値電圧以上の電圧がゲートに印加されたときにそ
の電流が増加する非直線性素子であるから、そのゲート
電圧に対するオンオフ動作の追従性は良好で、データ線
のレベルが制限電圧Ｖ ｃ ｎを僅かに越えても即座に
応答することができる。したがって、上記実施例同様に
データの高速読み出しが達成される。
によってデータ線の電位が制限電圧Ｖｅｎを越えると、
その電位が制限電圧Ｖｃｎに戻るまで上記ＣＭＯＳイン
バータ回路９からの出力がロウレベルにされる。ＣＭＯ
Ｓインバータ回路０からの出力がロウレベルにされてい
るときは、上記ＭＯ８ＦＥＴＱ１４がオン状態にされる
から、データ読み出し開始前のデータ線には、データ線
の標準電圧ＶｈＳにほぼ等しい値のバイアス電圧が常に
与えられる。しかも、上記ＭＯ５ＦＥＴＱ１４は、その
しきい値電圧以上の電圧がゲートに印加されたときにそ
の電流が増加する非直線性素子であるから、そのゲート
電圧に対するオンオフ動作の追従性は良好で、データ線
のレベルが制限電圧Ｖ ｃ ｎを僅かに越えても即座に
応答することができる。したがって、上記実施例同様に
データの高速読み出しが達成される。
なお１図示はしないが、第１図に示すＭＯＳＦＥＴＱ９
．Ｑ３．Ｑｌと同じものを電源端子ＶｃＣと接地端ｐと
の間に直列に接続してダミーデータ線を構成し、ＭＯＳ
ＦＥＴＱ９とＱ３の間を１つのＣＭＯＳインバータ回路
の入力端子に接続し、それぞれのデータ線と接地端子と
の間に設けられたＰチャンネル型のＭＯＳＦＥＴを、上
記ＣＭＯＳインバータ回路の出力によってスイッチ制御
するように構成することもできる。
．Ｑ３．Ｑｌと同じものを電源端子ＶｃＣと接地端ｐと
の間に直列に接続してダミーデータ線を構成し、ＭＯＳ
ＦＥＴＱ９とＱ３の間を１つのＣＭＯＳインバータ回路
の入力端子に接続し、それぞれのデータ線と接地端子と
の間に設けられたＰチャンネル型のＭＯＳＦＥＴを、上
記ＣＭＯＳインバータ回路の出力によってスイッチ制御
するように構成することもできる。
特に、上記ＣＭＯＳインバータ回路９はその他のインバ
ータ回路に換えることができるが、本実施例のようにす
れば消費電力の低減化を図ることができる。
ータ回路に換えることができるが、本実施例のようにす
れば消費電力の低減化を図ることができる。
また」―記ＣＭＯＳインバータ回路９は、上記説明から
明らかなようにデータ線の異常高電圧を検出するために
機能するものであるから、たとえば、比較レベル発生器
によって設定された制限電圧Ｖｃｎとデータ線のレベル
とを演算増幅器などの差動アンプで比較してデータ線の
異常高電圧を検出する検出回路などに換えることが可能
である。
明らかなようにデータ線の異常高電圧を検出するために
機能するものであるから、たとえば、比較レベル発生器
によって設定された制限電圧Ｖｃｎとデータ線のレベル
とを演算増幅器などの差動アンプで比較してデータ線の
異常高電圧を検出する検出回路などに換えることが可能
である。
Ｃ発明の効果〕
以−ヒ説明したことから明らかな如く、本願において開
示された発明によれば、以下の効果を得るものである。
示された発明によれば、以下の効果を得るものである。
（１）所定共」−の電圧によってその電流が増加する非
直線性素子の動作に基づいてデータ線のレベルを所定値
以下に制御するデータ線レベル制御手段を設けたことに
より、電源電圧の変化やテーリング電流によって生ずる
データ線の異常高電圧を、データ線の電圧に基づいて高
精度に防止することができる。
直線性素子の動作に基づいてデータ線のレベルを所定値
以下に制御するデータ線レベル制御手段を設けたことに
より、電源電圧の変化やテーリング電流によって生ずる
データ線の異常高電圧を、データ線の電圧に基づいて高
精度に防止することができる。
（２）上記効果により、電源電圧の変化やテーリング電
流を生じたときにもデータの高速読み出しを達成するこ
とができる。
流を生じたときにもデータの高速読み出しを達成するこ
とができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更ＩＩＳ能であるゆ〔利用分野〕 以りの説明では主として本発明者によってなされた発明
をその背景となった技術分野であるＭＯＳスタティック
ＲＡＭに適用可能なものについて説明したが、これに限
定されるものではなく、バイポーラスタティックＲＡＭ
などにも広く適用することができる。
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更ＩＩＳ能であるゆ〔利用分野〕 以りの説明では主として本発明者によってなされた発明
をその背景となった技術分野であるＭＯＳスタティック
ＲＡＭに適用可能なものについて説明したが、これに限
定されるものではなく、バイポーラスタティックＲＡＭ
などにも広く適用することができる。
第１図は本発明の第１実施例であるスタティックＲＡＭ
を示す回路図、 第２図は第１実施例の作用説明のためのタイムチャート
、 第３図は第１実施例に示すデータ線レベル制御手段の変
形例を示す回路図、 第４図は本発明の第２実施例の要部を示す回路図である
。 Ｗ１〜’ＪＪｎ・・・ワード線、Ｄｉ、ｒ）ｌ・・・デ
ータ線。 Ｄｎ、Ｄｎ・・・データ線、（、Ｄ、ＣＬ）・・・共通
データ線、Ｑ５〜Ｑ８・・・デ・−９線選択素子、Ｑ９
〜Ｑ１２・・・データ線負荷索子、Ｑ ｔ ：１−ｖｒ
ｏ Ｓ ＦＥ Ｔ（非直線性素子）、Ｑｌ４・・・Ｍｏ
５ｓ”ＥＴ（スイッチ素子）、Ｑｌ ５−ｈ、１０ｓＦ
ＥＴ （非直線性素子）、１・・・メモリアレイ、１ａ
〜１− ｄ・・・スタティックメモリセル、８・・・デ
ータ線レベル制御手段、９・・・ＣＭＯＳインバータ回
路（インバータ回路）。 第 ２ 図 第 ３ 図
を示す回路図、 第２図は第１実施例の作用説明のためのタイムチャート
、 第３図は第１実施例に示すデータ線レベル制御手段の変
形例を示す回路図、 第４図は本発明の第２実施例の要部を示す回路図である
。 Ｗ１〜’ＪＪｎ・・・ワード線、Ｄｉ、ｒ）ｌ・・・デ
ータ線。 Ｄｎ、Ｄｎ・・・データ線、（、Ｄ、ＣＬ）・・・共通
データ線、Ｑ５〜Ｑ８・・・デ・−９線選択素子、Ｑ９
〜Ｑ１２・・・データ線負荷索子、Ｑ ｔ ：１−ｖｒ
ｏ Ｓ ＦＥ Ｔ（非直線性素子）、Ｑｌ４・・・Ｍｏ
５ｓ”ＥＴ（スイッチ素子）、Ｑｌ ５−ｈ、１０ｓＦ
ＥＴ （非直線性素子）、１・・・メモリアレイ、１ａ
〜１− ｄ・・・スタティックメモリセル、８・・・デ
ータ線レベル制御手段、９・・・ＣＭＯＳインバータ回
路（インバータ回路）。 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、ワード線選択信号が供給される選択端子及びデータ
線に結合される一対の入出力端子を有するスタテックメ
モリセルと、上記データ線と電源端子との間に設けられ
るデータ線負荷素子と、一対の共通データ線と、共通デ
ータ線とデータ線との間に設けられデータ線選択信号で
スイッチ制御されるデータ線選択素子と、所定以上の電
圧によってその電流が増加する非直線性素子の動作に基
づいてデータ線のレベルを所定値以下に制御するデータ
線レベル制御手段とを含むことを特徴とするスタティッ
クＲＡＭ。 ２、上記データ線レベル制御手段は、ドレイン・ゲート
間が結合されたＮチャンネル型のＭＯＳＦＥＴを非直線
性素子とし、このＭＯＳＦＥＴがデータ線と接地端子と
の間に複数直列に接続されたものであることを特徴とす
る特許請求の範囲第１項記載のスタティックＲＡＭ。 ３、上記データ線レベル制御手段は、入力端子がデータ
線に接続され、論理しきい値電圧がデータ線の所定レベ
ルに設定されたインバータ回路と、データ線と接地端子
との間に設けられ、上記インバータ回路からの出力に基
づいてスイッチ制御されるスイッチ素子とから成るもの
であることを特徴とする特許請求の第１項記載のスタテ
ィックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237411A JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237411A JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299981A true JPS6299981A (ja) | 1987-05-09 |
| JPH0746509B2 JPH0746509B2 (ja) | 1995-05-17 |
Family
ID=17014973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237411A Expired - Lifetime JPH0746509B2 (ja) | 1985-10-25 | 1985-10-25 | スタテイツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746509B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
| JPH0289295A (ja) * | 1988-09-26 | 1990-03-29 | Nec Corp | 半導体メモリ回路 |
| JPH02116082A (ja) * | 1988-10-24 | 1990-04-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101589715B1 (ko) * | 2015-07-06 | 2016-01-28 | 신정훈 | 고소 설치 기기용 승강장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS61208693A (ja) * | 1985-03-12 | 1986-09-17 | Fujitsu Ltd | メモリ回路 |
-
1985
- 1985-10-25 JP JP60237411A patent/JPH0746509B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS61208693A (ja) * | 1985-03-12 | 1986-09-17 | Fujitsu Ltd | メモリ回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
| JPH0289295A (ja) * | 1988-09-26 | 1990-03-29 | Nec Corp | 半導体メモリ回路 |
| JPH02116082A (ja) * | 1988-10-24 | 1990-04-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746509B2 (ja) | 1995-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477176A (en) | Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory | |
| US5583821A (en) | Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage | |
| US5566120A (en) | Apparatus and method for controlling transistor current leakage | |
| US4760561A (en) | MOS static type RAM having a variable load | |
| US4964084A (en) | Static random access memory device with voltage control circuit | |
| JPH0241113B2 (ja) | ||
| US5534800A (en) | Sense amplifier, SRAM, and microprocessor | |
| EP0212665B1 (en) | Sense amplifier for static memory | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| US5554942A (en) | Integrated circuit memory having a power supply independent input buffer | |
| US5880990A (en) | Dual port memory apparatus operating a low voltage to maintain low operating current during charging and discharging | |
| US20110007557A1 (en) | Semiconductor memory device | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| JPS6299981A (ja) | スタテイツクｒａｍ | |
| JPH076588A (ja) | ランダムアクセスメモリ | |
| US7142465B2 (en) | Semiconductor memory | |
| US5023842A (en) | Semiconductor memory having improved sense amplifiers | |
| JPH06132747A (ja) | 半導体装置 | |
| JPS589514B2 (ja) | 半導体メモリのコモンデ−タ線負荷回路 | |
| JPS6299976A (ja) | 半導体記憶装置 | |
| EP0477758B1 (en) | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages | |
| KR0170403B1 (ko) | 고속 복수포트 BiCMOS 메모리 셀 | |
| JPH0737381A (ja) | 半導体集積回路装置 | |
| JPS6235191B2 (ja) |