JPH0289295A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0289295A JPH0289295A JP63241474A JP24147488A JPH0289295A JP H0289295 A JPH0289295 A JP H0289295A JP 63241474 A JP63241474 A JP 63241474A JP 24147488 A JP24147488 A JP 24147488A JP H0289295 A JPH0289295 A JP H0289295A
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- JP
- Japan
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- differential amplifier
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- transistor
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004913 activation Effects 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000009849 deactivation Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特に対をなすディジ
ット線を備えた半導体メモリ回路に関する。
ット線を備えた半導体メモリ回路に関する。
従来、この種の半導体メモリ回路は、第３図に示すよう
に、第１及び第２のＮ型の絶縁ゲート型トランジスタ（
以下ＭＩＳ）ランジスタという）Ｑｌ、Ｑ２’をそれぞ
れ備えマトリクス状に配列されたフリップフロップ型の
複数のメモリセル１１Ａと、１つのＮ型のＭＩＳ）ラン
ジスタ（Ｑｌ 、 Ｑ４ ）をそれぞれ備え一端を各メ
モリセル１１Ａの第１及び第２の入出力端とそれぞれ接
続する複数の第１及び第２のトランスファゲート１２Ａ
、１２Ｂと、これらトランスファゲート１２Ａ、１２Ｂ
のＭＩＳトランジスタＱ３．Ｑ４のゲート電極とそれぞ
れ接続する複数のワード線Ｗと、各第１及び第２のトラ
ンスファゲート１２Ａ、１２Ｂの他端とそれぞれ対応し
て接続する複数の第１及び第２のディジット線り、、Ｄ
２（以下ディジット線対り、、Ｄ２という）とを備えて
メモリセルアレイＩＢが構成されている。
に、第１及び第２のＮ型の絶縁ゲート型トランジスタ（
以下ＭＩＳ）ランジスタという）Ｑｌ、Ｑ２’をそれぞ
れ備えマトリクス状に配列されたフリップフロップ型の
複数のメモリセル１１Ａと、１つのＮ型のＭＩＳ）ラン
ジスタ（Ｑｌ 、 Ｑ４ ）をそれぞれ備え一端を各メ
モリセル１１Ａの第１及び第２の入出力端とそれぞれ接
続する複数の第１及び第２のトランスファゲート１２Ａ
、１２Ｂと、これらトランスファゲート１２Ａ、１２Ｂ
のＭＩＳトランジスタＱ３．Ｑ４のゲート電極とそれぞ
れ接続する複数のワード線Ｗと、各第１及び第２のトラ
ンスファゲート１２Ａ、１２Ｂの他端とそれぞれ対応し
て接続する複数の第１及び第２のディジット線り、、Ｄ
２（以下ディジット線対り、、Ｄ２という）とを備えて
メモリセルアレイＩＢが構成されている。
また、各ディジット線対り、、Ｄ２は、それぞれ２つの
ＭＩＳトランジスタＱ＋ｏ、Ｑ＋＋を備えディジット線
選択信号Ｙによりオン・オフする複数のゲート回路８と
接続し、ディジット線選択信号Ｙにより選択されたディ
ジット線対り、、Ｄ２が第１及び第２のリードバス４Ａ
、４Ｂと接続する。
ＭＩＳトランジスタＱ＋ｏ、Ｑ＋＋を備えディジット線
選択信号Ｙによりオン・オフする複数のゲート回路８と
接続し、ディジット線選択信号Ｙにより選択されたディ
ジット線対り、、Ｄ２が第１及び第２のリードバス４Ａ
、４Ｂと接続する。
選択され第１及び第２のリードバス４Ａ、４Ｂと接続さ
れたディジット線対Ｄ１．Ｄ２の電位差は、ＮＰＮ型の
バイポーラトランジスタＴ５Ｔ６を備えた差動増幅器２
Ａにより増幅されセンス増幅器６へ伝達される。
れたディジット線対Ｄ１．Ｄ２の電位差は、ＮＰＮ型の
バイポーラトランジスタＴ５Ｔ６を備えた差動増幅器２
Ａにより増幅されセンス増幅器６へ伝達される。
なお、ＭＩＳトランジスタＱ４．Ｑ６は、バイポーラト
ランジスタ’ｒ５．Ｔ６のベース電流の供給源となる。
ランジスタ’ｒ５．Ｔ６のベース電流の供給源となる。
上述した従来の半導体メモリ回路は、Ｎ型のＭＩＳ）ラ
ンジスタＱｌ、Ｑ２’によるメモリセルを備え、各ディ
ジット線対り、、Ｄ２とり一ドバス４Ａ、４ＢとをＭＩ
ｓ）ランジスタＱ＋。
ンジスタＱｌ、Ｑ２’によるメモリセルを備え、各ディ
ジット線対り、、Ｄ２とり一ドバス４Ａ、４ＢとをＭＩ
ｓ）ランジスタＱ＋。
Ｑｌ１で接続し、リードバス４Ａ 、４Ｂの電位差をＮ
ＰＮ型のバイポーラトランジスタＴ５ ］’６を備えな
差動増幅器２Ａにより増幅する構成となっているので、
Ｍ工ＳトランジスタＱＩＯ，Ｑｌ＋は動作速度が遅くか
つディジット線対り、、Ｄ２と同じ数のＭ工Ｓトランジ
スタＱ＋ｏ Ｑｚがリードバス４Ａ 、４Ｂに接続さ
れるためにリードバス４Ａ 、４Ｂに大きな容量が付加
され動作速度が遅くなるという欠点がある。
ＰＮ型のバイポーラトランジスタＴ５ ］’６を備えな
差動増幅器２Ａにより増幅する構成となっているので、
Ｍ工ＳトランジスタＱＩＯ，Ｑｌ＋は動作速度が遅くか
つディジット線対り、、Ｄ２と同じ数のＭ工Ｓトランジ
スタＱ＋ｏ Ｑｚがリードバス４Ａ 、４Ｂに接続さ
れるためにリードバス４Ａ 、４Ｂに大きな容量が付加
され動作速度が遅くなるという欠点がある。
また、バイポーラトランジスタＴ、、’ｒ６のベース電
流は、メモリセル１１Ａの抵抗Ｒ１Ｒ２が大きいために
、殆んどがＭＩＳトランジスタＱ５．Ｑ６から供給され
、十分なベース電流が得られないためにディジット線対
り、、Ｄ２の電位差に対してバイポーラトランジスタの
電流増幅率のばらつきが影響するという欠点がある。
流は、メモリセル１１Ａの抵抗Ｒ１Ｒ２が大きいために
、殆んどがＭＩＳトランジスタＱ５．Ｑ６から供給され
、十分なベース電流が得られないためにディジット線対
り、、Ｄ２の電位差に対してバイポーラトランジスタの
電流増幅率のばらつきが影響するという欠点がある。
本発明の目的は、動作速度を速くすることができ、かつ
バイポーラトランジスタの電流増幅率の影響を除去して
安定に動作する半導体メモリ回路を提供することにある
。
バイポーラトランジスタの電流増幅率の影響を除去して
安定に動作する半導体メモリ回路を提供することにある
。
本発明の半導体メモリ回路は、第１及び第２のＰ型（ま
たはＮ型）の絶縁ゲート型トランジスタをそれぞれ備え
マトリクス状に配列されたフリップフロップ型の複数の
メモリセルと、少なくとも１つの絶縁ゲート型トランジ
スタをそれぞれ備え一端を前記各メモリセルの第１及び
第２の入出力端とそれぞれ対応して接続する複数の第１
及び第２のトランスファゲートと、これら各第１及び第
２のトンスフアゲートの絶縁ゲート型トランジスタのゲ
ート電極をそれぞれ接続する複数のワード線と、前記各
第１及び第２のトランスファゲートの他端とそれぞれ対
応して接続する複数の第１及び第２のディジット線とを
備えたメモリセルアレイと、各ベースを前記第１及び第
２のディジット線とそれぞれ対応して接続し各コレクタ
を第１及び第２のり−ドバスにそれぞれ対応して接続す
るＮＰＮ型（又はＰＮＰ型）の第１及び第２のバイポー
ラトランジスタをそれぞれ備え活性化されたとき前記第
１及び第２のディジット線間の電位差を増幅して前記第
１及び第２のリードバスへ伝達する複数の差動増幅器と
、これら各差動増幅器とそれぞれ接続しディジット線進
択信号により前記各差動増幅器の活性化、非活性化を制
御する差動増幅器活性化回路とを有している。
たはＮ型）の絶縁ゲート型トランジスタをそれぞれ備え
マトリクス状に配列されたフリップフロップ型の複数の
メモリセルと、少なくとも１つの絶縁ゲート型トランジ
スタをそれぞれ備え一端を前記各メモリセルの第１及び
第２の入出力端とそれぞれ対応して接続する複数の第１
及び第２のトランスファゲートと、これら各第１及び第
２のトンスフアゲートの絶縁ゲート型トランジスタのゲ
ート電極をそれぞれ接続する複数のワード線と、前記各
第１及び第２のトランスファゲートの他端とそれぞれ対
応して接続する複数の第１及び第２のディジット線とを
備えたメモリセルアレイと、各ベースを前記第１及び第
２のディジット線とそれぞれ対応して接続し各コレクタ
を第１及び第２のり−ドバスにそれぞれ対応して接続す
るＮＰＮ型（又はＰＮＰ型）の第１及び第２のバイポー
ラトランジスタをそれぞれ備え活性化されたとき前記第
１及び第２のディジット線間の電位差を増幅して前記第
１及び第２のリードバスへ伝達する複数の差動増幅器と
、これら各差動増幅器とそれぞれ接続しディジット線進
択信号により前記各差動増幅器の活性化、非活性化を制
御する差動増幅器活性化回路とを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
メモリセルアレイ１は、Ｐ型のＭｉｓ）ランジスタＱｌ
、Ｑ２と抵抗Ｒ１＋ Ｒ２とを備えたフリップフロップ
型のメモリセル１１を複数個マトリクス状に配列し、そ
れぞれＮ型のＭＩＳ）ランジスタ（Ｑｓ 、 Ｑ４ ）
を備えこれら各メモリセル１１の第１及び第２の入出力
端にそれぞれ対応して接続した複数の第１及び第２のト
ランスファゲート１２Ａ、１２Ｂを設け、各第１及び第
２のトランスファゲート１２Ａ、１２ＢのＭＩＳ）ラン
ジスタＱ３．Ｑ４のゲート電極とそれぞれ接続する複数
のワード線Ｗを設け、各第１及び第２のトランスファゲ
ート１２＾、１２＠の他端とそれぞれ対応して接続する
ディジット線Ｄ１．Ｄ２とを設けた構成となっている。
、Ｑ２と抵抗Ｒ１＋ Ｒ２とを備えたフリップフロップ
型のメモリセル１１を複数個マトリクス状に配列し、そ
れぞれＮ型のＭＩＳ）ランジスタ（Ｑｓ 、 Ｑ４ ）
を備えこれら各メモリセル１１の第１及び第２の入出力
端にそれぞれ対応して接続した複数の第１及び第２のト
ランスファゲート１２Ａ、１２Ｂを設け、各第１及び第
２のトランスファゲート１２Ａ、１２ＢのＭＩＳ）ラン
ジスタＱ３．Ｑ４のゲート電極とそれぞれ接続する複数
のワード線Ｗを設け、各第１及び第２のトランスファゲ
ート１２＾、１２＠の他端とそれぞれ対応して接続する
ディジット線Ｄ１．Ｄ２とを設けた構成となっている。
各差動増幅器２は、それぞれＮＰＮ型の第１及び第２の
バイポーラトランジスタＴ ｔ 、 Ｔ ２を備えて各
ディジット線り、、Ｄ２ごとに設けられ、これらバイポ
ーラトランジスタＴ１．Ｔ２のベースをディジット線り
宜、Ｄ、にそれぞれ対応して接続し、コレクタを第１及
び第２のリードバス４＾、４ａにそれぞれ対応して接続
し、差動増幅器活性化回路３のＭＩＳ）ランジスタＱ９
が導通して活性化状態となり、ディジット線り、、Ｄ。
バイポーラトランジスタＴ ｔ 、 Ｔ ２を備えて各
ディジット線り、、Ｄ２ごとに設けられ、これらバイポ
ーラトランジスタＴ１．Ｔ２のベースをディジット線り
宜、Ｄ、にそれぞれ対応して接続し、コレクタを第１及
び第２のリードバス４＾、４ａにそれぞれ対応して接続
し、差動増幅器活性化回路３のＭＩＳ）ランジスタＱ９
が導通して活性化状態となり、ディジット線り、、Ｄ。
間の電位差を直接増幅してリードバス４Ａ、４Ｂへ伝達
する。
する。
各差動増幅器活性化回路３は、それぞれＭＩＳトランジ
スタＱ９を備え、ディジット線選択信号Ｙによりそれぞ
れＭＩＳ）ランジスタＱ９をオン・オフして対応する差
動増幅器２の活性化、非活性化を制御する。
スタＱ９を備え、ディジット線選択信号Ｙによりそれぞ
れＭＩＳ）ランジスタＱ９をオン・オフして対応する差
動増幅器２の活性化、非活性化を制御する。
ＭＩＳ）ランジスタＱ５〜Ｑ８は、トランスファゲート
１２＾、１２Ｂがオフ状態のとき、ディジット線Ｄ１．
Ｄ２を同一電位（例えばＶＥＥ＋ １．ＯＶ 、 Ｖ
Ｅｌ！は低電位側電源電圧）に保持する。
１２＾、１２Ｂがオフ状態のとき、ディジット線Ｄ１．
Ｄ２を同一電位（例えばＶＥＥ＋ １．ＯＶ 、 Ｖ
Ｅｌ！は低電位側電源電圧）に保持する。
伝達部５は、バイポーラトランジスタＴＳＴ４を備え、
リードバス４＾、４ｍの電圧をセンス増幅器６へ伝達す
る。
リードバス４＾、４ｍの電圧をセンス増幅器６へ伝達す
る。
次に、この実施例の動作について説明する。
メモリセル１１は、ＭＩＳ）ランジスタＱｌがオン、Ｍ
Ｉ Ｓ）ランジスタＱ２がオフの状態にあるとする。
Ｉ Ｓ）ランジスタＱ２がオフの状態にあるとする。
ワード線選択回路７により１つのワード線Ｗが選ばれ、
このワード線Ｗと接続するトランスファゲート１２＾、
１２Ｂが導通状態になると、ディジット線り、、Ｄ２に
メモリセル１１の情報、即ちＭＩＳトランジスタＱ１．
Ｑ２のオン・オフの情報が伝達される。
このワード線Ｗと接続するトランスファゲート１２＾、
１２Ｂが導通状態になると、ディジット線り、、Ｄ２に
メモリセル１１の情報、即ちＭＩＳトランジスタＱ１．
Ｑ２のオン・オフの情報が伝達される。
ＭＩＳトランジスタＱ２はオフ状態であり、抵抗Ｒ１，
Ｒ２は高抵抗であるので、ディジット線Ｄ２の電位はＭ
ＩＳ）ランジスタＱａ、Ｑａのオン抵抗で定まる電圧、
例えばＶＥＥ＋１．ＯＶのままである。
Ｒ２は高抵抗であるので、ディジット線Ｄ２の電位はＭ
ＩＳ）ランジスタＱａ、Ｑａのオン抵抗で定まる電圧、
例えばＶＥＥ＋１．ＯＶのままである。
一方、ＭＩＳトランジスタＱ１はオン状態であるので、
ディジット線Ｄ１の電位は、ＭＩＳ）ランジスタＱｌ、
Ｑ３を介して電源電圧ＶＣＣが印加され、例えばＶＥＩ
！＋１．ＯＶがらＶＥＩ！＋ １．２ Ｖへど変化する
。
ディジット線Ｄ１の電位は、ＭＩＳ）ランジスタＱｌ、
Ｑ３を介して電源電圧ＶＣＣが印加され、例えばＶＥＩ
！＋１．ＯＶがらＶＥＩ！＋ １．２ Ｖへど変化する
。
そして、ディジット線選択信号ＹによりＭＩＳトランジ
スタＱ９がオンすると差動増幅器２が活性化し、ディジ
ット線り、、Ｄ２間の電位差０．２Ｖが増幅されてリー
ドバス４Ａ 、４ａへ伝達される。
スタＱ９がオンすると差動増幅器２が活性化し、ディジ
ット線り、、Ｄ２間の電位差０．２Ｖが増幅されてリー
ドバス４Ａ 、４ａへ伝達される。
このとき、バイポーラトランジスタＴ１には、ＭＩＳ）
ランジスタＱ５とＭＩＳ）ランジスタＱ１．Ｑ３とによ
り十分なベース電流を流すことができるので、バイポー
ラトランジスタＴ１（Ｔ２）の電流増幅率に影響される
ことなくこれらのオン・オフ動作が確実になり安定しな
差動増幅を行うことができる。
ランジスタＱ５とＭＩＳ）ランジスタＱ１．Ｑ３とによ
り十分なベース電流を流すことができるので、バイポー
ラトランジスタＴ１（Ｔ２）の電流増幅率に影響される
ことなくこれらのオン・オフ動作が確実になり安定しな
差動増幅を行うことができる。
また、ディジット線り、、Ｄ２と差動増幅器２とは直結
されており、またリードバス４＾＋４Ｂには従来のよう
なゲート回路８のＭＩＳ）ランジスタＱｔｏ、Ｑｔｔが
接続されていないので付加容量が小さくなり、かつディ
ジット線Ｄ Ｉ ＋ Ｄ ３間の電位差を小さくするこ
とができるので、動作速度を速めることができる。
されており、またリードバス４＾＋４Ｂには従来のよう
なゲート回路８のＭＩＳ）ランジスタＱｔｏ、Ｑｔｔが
接続されていないので付加容量が小さくなり、かつディ
ジット線Ｄ Ｉ ＋ Ｄ ３間の電位差を小さくするこ
とができるので、動作速度を速めることができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、トランスファゲート１２ｃ。
１２ｏをＰ型のＭＩＳトランジスタＱ３．Ｑ４で形成し
たもので、これに伴ってワード線選択回路７Ａの選択レ
ベルを低電位としている。
たもので、これに伴ってワード線選択回路７Ａの選択レ
ベルを低電位としている。
この実施例は、ＭＩＳ）ランジスタＱ１．Ｑ２Ｑ３．Ｑ
４’が同一導電型であるのでメモリセルアレイＩＡ内に
余分な絶縁領域を設ける必要がなく、メモリセルアレイ
１＾の寸法を小さくすることができる利点がある。
４’が同一導電型であるのでメモリセルアレイＩＡ内に
余分な絶縁領域を設ける必要がなく、メモリセルアレイ
１＾の寸法を小さくすることができる利点がある。
なお、これら実施例において、ＭＩ Ｓ）ランジスタＱ
ｌ、Ｑ２をＮ型としたときには、バイポーラトランジス
タＴ、、Ｔ２をＰＮＰ型とすれば、これら実施例と同様
の動作及び効果が得られる。
ｌ、Ｑ２をＮ型としたときには、バイポーラトランジス
タＴ、、Ｔ２をＰＮＰ型とすれば、これら実施例と同様
の動作及び効果が得られる。
以上説明したように本発明は、ディジット線対にバイポ
ーラ型の差動増幅器を直接接続してこのディジット線間
の電位差を増幅してリードバスへ伝達し、また差動増幅
器のバイポーラトランジスタのベース電流がメモリセル
のＭ工Ｓトランジスタからも供給される構成とすること
により、動作速度を速めることができ、かつバイポーラ
トランジスタの電流増幅率の影響を除去して動作を安定
化することができる効果がある。
ーラ型の差動増幅器を直接接続してこのディジット線間
の電位差を増幅してリードバスへ伝達し、また差動増幅
器のバイポーラトランジスタのベース電流がメモリセル
のＭ工Ｓトランジスタからも供給される構成とすること
により、動作速度を速めることができ、かつバイポーラ
トランジスタの電流増幅率の影響を除去して動作を安定
化することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体メモリ回路の
一例を示す回路図である。 １、ＬＡ、１Ｂ・・・メモリセルアレイ、２．２Ａ・・
・差動増幅器、３・・・差動増幅器活性化回路、４Ａ。 ４Ｂ・・・リードバス、５・・・伝達部、６・・・セン
ス増幅器、７，７Ａ・・・ワード線選択回路、８・・・
ゲート回路、１１，１１＾・・・メモリセル、１２＾〜
１２゜・・・トランスファゲート、ＤＩ、Ｄ、・・・デ
ィジット線、Ｉｔ、Ｉｚ・・・電流源、Ｑｊ〜ＱＩＩＩ
ＱＩ 〜Ｑａ’・・・ＭＩ Ｓ）ランジスタ、Ｒ１−
Ｒ６・・・抵抗、Ｔ、〜Ｔ６・・・バイポーラトランジ
スタ、Ｗ・・・ワード線。
施例を示す回路図、第３図は従来の半導体メモリ回路の
一例を示す回路図である。 １、ＬＡ、１Ｂ・・・メモリセルアレイ、２．２Ａ・・
・差動増幅器、３・・・差動増幅器活性化回路、４Ａ。 ４Ｂ・・・リードバス、５・・・伝達部、６・・・セン
ス増幅器、７，７Ａ・・・ワード線選択回路、８・・・
ゲート回路、１１，１１＾・・・メモリセル、１２＾〜
１２゜・・・トランスファゲート、ＤＩ、Ｄ、・・・デ
ィジット線、Ｉｔ、Ｉｚ・・・電流源、Ｑｊ〜ＱＩＩＩ
ＱＩ 〜Ｑａ’・・・ＭＩ Ｓ）ランジスタ、Ｒ１−
Ｒ６・・・抵抗、Ｔ、〜Ｔ６・・・バイポーラトランジ
スタ、Ｗ・・・ワード線。
Claims (1)
- 第１及び第２のＰ型（またはＮ型）の絶縁ゲート型トラ
ンジスタをそれぞれ備えマトリクス状に配列されたフリ
ップフロップ型の複数のメモリセルと、少なくとも１つ
の絶縁ゲート型トランジスタをそれぞれ備え一端を前記
各メモリセルの第１及び第２の入出力端とそれぞれ対応
して接続する複数の第１及び第２のトランスファゲート
と、これら各第１及び第２のトンスファゲートの絶縁ゲ
ート型トランジスタのゲート電極をそれぞれ接続する複
数のワード線と、前記各第１及び第２のトランスファゲ
ートの他端とそれぞれ対応して接続する複数の第１及び
第２のディジット線とを備えたメモリセルアレイと、各
ベースを前記第１及び第２のディジット線とそれぞれ対
応して接続し各コレクタを第１及び第２のリードバスに
それぞれ対応して接続するＮＰＮ型（又はＰＮＰ型）の
第１及び第２のバイポーラトランジスタをそれぞれ備え
活性化されたとき前記第１及び第２のディジット線間の
電位差を増幅して前記第１及び第２のリードバスへ伝達
する複数の差動増幅器と、これら各差動増幅器とそれぞ
れ接続しディジット線選択信号により前記各差動増幅器
の活性化、非活性化を制御する差動増幅器活性化回路と
を有することを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241474A JPH0289295A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241474A JPH0289295A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289295A true JPH0289295A (ja) | 1990-03-29 |
Family
ID=17074854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241474A Pending JPH0289295A (ja) | 1988-09-26 | 1988-09-26 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289295A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028096A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS60136095A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体メモリ |
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
-
1988
- 1988-09-26 JP JP63241474A patent/JPH0289295A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028096A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS60136095A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体メモリ |
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
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