JP2616198B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に高速読出し動
作を要求させる半導体メモリ回路に関する。
作を要求させる半導体メモリ回路に関する。
従来のこの種の半導体メモリ回路の一例を第７図に示
す。
す。
この回路は、フリップフロップ回路を形成するMOSト
ランジスタM1,M2と、ワード線WLに伝達される信号によ
りオン・オフして対をなす第１及び第２のディジット線
DL1,DL2とフリップ・フロップ回路との接続を制御するM
OSトランジスタM3,M4とをそれぞれ備えた複数のメモリ
セルMCと、信号Ｙにより選択されたディジット線DL1,DL
2のメモリセルMCからの微小差電位情報を伝達する対を
なす第１及び第２のデータバスDB1,DB2と、一端をこれ
ら第１及び第２のデータバスDB1,DB2とそれぞれ対応し
て接続し流れる電流に応じてそれぞれ所定の電圧降下を
得る第１及び第２の電圧降下素子のダイオードD1,D2
と、一端をこれらダイオードD1,D2の他端とそれぞれ対
応して接続しこれらダイオードD1,D2並びに第１及び第
２のデータバスにそれぞれ所定の電流I1,I2を流す第１
及び第２の電流源回路I1,I2と、ベースをダイオードD1,
D2の他端とそれぞれ対応して接続しエミッタを共通接続
し差動増幅器を形成するバイポーラトランジスタQ13,Q1
4、及び選択信号SEにより活性化しバイポーラトランジ
スタQ13,Q14に電流I12を供給する電流源回路I12を備え
たセンス増幅回路1Bと、エミッタをそれぞれ対応するリ
ードバスRB1,RB2を介してバイポーラトランジスタQ13,Q
14のコレクタとそれぞれ対応して接続しベースを共通接
続するトランジスタQ21,Q22、一端をこれらバイポーラ
トランジスタQ21,Q22のコレクタとそれぞれ対応して接
続する抵抗R21,R22、及び一端をこれらバイポーラトラ
ンジスタQ21,Q22のエミッタとそれぞれ対応して接続す
る電流源回路I21,I22を備えバイポーラトランジスタQ2
1,Q22のコレクタからバッファ回路B1を介して出力信号O
UTを出力する出力回路２とを有する構成となっていた。
なお、センス増幅回路1Bは複数個リードバスRB1,RB2に
接続されており、これらの１つが選択信号SEにより選択
される。
ランジスタM1,M2と、ワード線WLに伝達される信号によ
りオン・オフして対をなす第１及び第２のディジット線
DL1,DL2とフリップ・フロップ回路との接続を制御するM
OSトランジスタM3,M4とをそれぞれ備えた複数のメモリ
セルMCと、信号Ｙにより選択されたディジット線DL1,DL
2のメモリセルMCからの微小差電位情報を伝達する対を
なす第１及び第２のデータバスDB1,DB2と、一端をこれ
ら第１及び第２のデータバスDB1,DB2とそれぞれ対応し
て接続し流れる電流に応じてそれぞれ所定の電圧降下を
得る第１及び第２の電圧降下素子のダイオードD1,D2
と、一端をこれらダイオードD1,D2の他端とそれぞれ対
応して接続しこれらダイオードD1,D2並びに第１及び第
２のデータバスにそれぞれ所定の電流I1,I2を流す第１
及び第２の電流源回路I1,I2と、ベースをダイオードD1,
D2の他端とそれぞれ対応して接続しエミッタを共通接続
し差動増幅器を形成するバイポーラトランジスタQ13,Q1
4、及び選択信号SEにより活性化しバイポーラトランジ
スタQ13,Q14に電流I12を供給する電流源回路I12を備え
たセンス増幅回路1Bと、エミッタをそれぞれ対応するリ
ードバスRB1,RB2を介してバイポーラトランジスタQ13,Q
14のコレクタとそれぞれ対応して接続しベースを共通接
続するトランジスタQ21,Q22、一端をこれらバイポーラ
トランジスタQ21,Q22のコレクタとそれぞれ対応して接
続する抵抗R21,R22、及び一端をこれらバイポーラトラ
ンジスタQ21,Q22のエミッタとそれぞれ対応して接続す
る電流源回路I21,I22を備えバイポーラトランジスタQ2
1,Q22のコレクタからバッファ回路B1を介して出力信号O
UTを出力する出力回路２とを有する構成となっていた。
なお、センス増幅回路1Bは複数個リードバスRB1,RB2に
接続されており、これらの１つが選択信号SEにより選択
される。
メモリセルMCからの微小な差電圧はセンス増幅回路1B
により増幅され、バイポーラトランジスタQ13,Q14のコ
レクタから１対の電流IRB1,IRB2として出力され出力回
路２のバイポーラトランジスタQ21,Q22のエミッタへ供
給される。
により増幅され、バイポーラトランジスタQ13,Q14のコ
レクタから１対の電流IRB1,IRB2として出力され出力回
路２のバイポーラトランジスタQ21,Q22のエミッタへ供
給される。
従ってセンス増幅回路1Bから出力回路２への信号の伝
達は早く、読出し動作を高速化することができる。
達は早く、読出し動作を高速化することができる。
上述した従来の半導体メモリ回路は、メモリセルMCか
らの微小差電位の信号を差動増幅器のセンス増幅回路1B
で増幅し出力回路２へ伝達する構成となっているので、
センス増幅回路1Bが増幅可能な微小差電位の限界値が比
較的高く、ディジット線DL1,DL2やデータバスDB1,DB2を
伝達する信号の振幅を低減して信号の伝達時間を短縮し
ようとしてもこのセンス増幅回路1Bの微小差電位の増幅
能力限界に阻まれ、信号伝達の高速化ができないという
欠点がある。
らの微小差電位の信号を差動増幅器のセンス増幅回路1B
で増幅し出力回路２へ伝達する構成となっているので、
センス増幅回路1Bが増幅可能な微小差電位の限界値が比
較的高く、ディジット線DL1,DL2やデータバスDB1,DB2を
伝達する信号の振幅を低減して信号の伝達時間を短縮し
ようとしてもこのセンス増幅回路1Bの微小差電位の増幅
能力限界に阻まれ、信号伝達の高速化ができないという
欠点がある。
本発明の目的は、センス増幅回路の微小差電位の増幅
能力限界値を低下させ、信号伝達の高速化をはかること
ができる半導体メモリ回路を提供することにある。
能力限界値を低下させ、信号伝達の高速化をはかること
ができる半導体メモリ回路を提供することにある。
本発明の半導体メモリ回路は、微小差電位の対をなす
信号を伝達する対をなす第１及び第２のデータバスと、
一端をこれら第１及び第２のデータバスとそれぞれ対応
して接続し流れる電流に応じてそれぞれ所定の電圧降下
を得る第１及び第２の電圧降下素子と、一端をこれら第
１及び第２の電圧降下素子の他端とそれぞれ対応して接
続しこれら第１及び第２の電圧降下端子並びに第１及び
第２のデータバスにそれぞれ所定の電流を流す第１及び
第２の電流源回路と、ベースを前記第１及び第２の電圧
降下素子の一端とそれぞれ対応して接続するエミッタホ
ロア用の第１及び第２のバイポーラトランジスタ、ベー
スをこれら第１及び第２のバイポーラトランジスタのエ
ミッタとそれぞれ対応して接続しエミッタを共通接続す
る第３及び第４のバイポーラトランジスタを備えた第１
の差動増幅部、ベースを前記第２の電圧降下素子の他端
と接続しコレクタを前記第１のバイポーラトランジスタ
のエミッタと接続する第５のバイポーラトランジスタ、
並びにベースを前記第１の電圧降下素子の他端と接続し
コレクタを前記第２のバイポーラトランジスタのエミッ
タと接続しエミッタを前記第５のバイポーラトランジス
タのエミッタと接続してこの第５のバイポーラトランジ
スタと共に第２の差動増幅部を形成する第６のバイポー
ラトランジスタを含むセンス増幅回路と、エミッタを前
記第１の差動増幅部の第３及び第４のバイポーラトラン
ジスタのコレクタとそれぞれ対応して接続しベースを共
通接続する第７及び第８のバイポーラトランジスタ、並
びに一端をこれら第７及び第８のバイポーラトランジス
タのコレクタとそれぞれ対応して接続する第１及び第２
の抵抗を含み前記第７及び第８のバイポーラトランジス
タのコレクタから対をなす信号を出力する出力回路とを
有している。
信号を伝達する対をなす第１及び第２のデータバスと、
一端をこれら第１及び第２のデータバスとそれぞれ対応
して接続し流れる電流に応じてそれぞれ所定の電圧降下
を得る第１及び第２の電圧降下素子と、一端をこれら第
１及び第２の電圧降下素子の他端とそれぞれ対応して接
続しこれら第１及び第２の電圧降下端子並びに第１及び
第２のデータバスにそれぞれ所定の電流を流す第１及び
第２の電流源回路と、ベースを前記第１及び第２の電圧
降下素子の一端とそれぞれ対応して接続するエミッタホ
ロア用の第１及び第２のバイポーラトランジスタ、ベー
スをこれら第１及び第２のバイポーラトランジスタのエ
ミッタとそれぞれ対応して接続しエミッタを共通接続す
る第３及び第４のバイポーラトランジスタを備えた第１
の差動増幅部、ベースを前記第２の電圧降下素子の他端
と接続しコレクタを前記第１のバイポーラトランジスタ
のエミッタと接続する第５のバイポーラトランジスタ、
並びにベースを前記第１の電圧降下素子の他端と接続し
コレクタを前記第２のバイポーラトランジスタのエミッ
タと接続しエミッタを前記第５のバイポーラトランジス
タのエミッタと接続してこの第５のバイポーラトランジ
スタと共に第２の差動増幅部を形成する第６のバイポー
ラトランジスタを含むセンス増幅回路と、エミッタを前
記第１の差動増幅部の第３及び第４のバイポーラトラン
ジスタのコレクタとそれぞれ対応して接続しベースを共
通接続する第７及び第８のバイポーラトランジスタ、並
びに一端をこれら第７及び第８のバイポーラトランジス
タのコレクタとそれぞれ対応して接続する第１及び第２
の抵抗を含み前記第７及び第８のバイポーラトランジス
タのコレクタから対をなす信号を出力する出力回路とを
有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、メモリセル等からの微小差電位対をな
す信号を伝達する対をなす第１及び第２のデータバスDB
1,DB2と、一端をこれら第１及び第２のデータバスDB1,D
B2とそれぞれ対応して接続し流れる電流に応じてそれぞ
れ所定の電圧降下を得る第１及び第２の電圧降下素子の
ダイオードD1,D2と、一端をこれらダイオードD1,D2の他
端とそれぞれ対応して接続しこれらダイオードD1,D2並
びに第１及び第２のデータバスDB1,DB2にそれぞれ所定
の電流I1,I2を流す第１及び第２の電流源回路I1,I2と、
ベースをダイオードD1,D2の一端とそれぞれ対応して接
続するエミッタホロア用の第１及び第２のバイポーラト
ランジスタQ11,Q12、ベースをこれら第１及び第２のバ
イポーラトランジスタQ11,Q12のエミッタとそれぞれ対
応して接続しエミッタを共通接続する第３及び第４のバ
イポーラトランジスタQ13,Q14と電流源回路I12とを備え
た第１の差動増幅部11、ベースをダイオードD2の他端と
接続しコレクタを第１のバイポーラトランジスタQ11の
エミッタと接続する第５のバイポーラトランジスタQ1
5、並びにベースをダイオードD1の他端と接続しコレク
タを第２のバイポーラトランジスタQ12のエミッタと接
続しエミッタを第５のバイポーラトランジスタQ15のエ
ミッタと接続してこの第５のバイポーラトランジスタQ1
5及び電流源回路I11と共に第２の差動増幅部を形成する
第６のバイポーラトランジスタQ16を含むセンス増幅回
路１と、エミッタをそれぞれ対応するリードバスRB1,RB
2を介して第１の差動増幅部11の第３及び第４のバイポ
ーラトランジスタQ13,Q14のコレクタとそれぞれ対応し
て接続しベースを共通接続する第７及び第８のバイポー
ラトランジスタQ21,Q22、一端をこれら第７及び第８の
バイポーラトランジスタQ21,Q22のコレクタとそれぞれ
対応して接続する第１及び第２の抵抗R21,R22、並びに
電流源回路I21,I22を含み第７及び第８のバイポーラト
ランジスタQ21,Q22のコレクタから対をなす信号を出力
する出力回路２と、出力回路２の出力信号を入力して出
力信号OUTを出力するバッファ回路B1とを有する構成と
なっている。
す信号を伝達する対をなす第１及び第２のデータバスDB
1,DB2と、一端をこれら第１及び第２のデータバスDB1,D
B2とそれぞれ対応して接続し流れる電流に応じてそれぞ
れ所定の電圧降下を得る第１及び第２の電圧降下素子の
ダイオードD1,D2と、一端をこれらダイオードD1,D2の他
端とそれぞれ対応して接続しこれらダイオードD1,D2並
びに第１及び第２のデータバスDB1,DB2にそれぞれ所定
の電流I1,I2を流す第１及び第２の電流源回路I1,I2と、
ベースをダイオードD1,D2の一端とそれぞれ対応して接
続するエミッタホロア用の第１及び第２のバイポーラト
ランジスタQ11,Q12、ベースをこれら第１及び第２のバ
イポーラトランジスタQ11,Q12のエミッタとそれぞれ対
応して接続しエミッタを共通接続する第３及び第４のバ
イポーラトランジスタQ13,Q14と電流源回路I12とを備え
た第１の差動増幅部11、ベースをダイオードD2の他端と
接続しコレクタを第１のバイポーラトランジスタQ11の
エミッタと接続する第５のバイポーラトランジスタQ1
5、並びにベースをダイオードD1の他端と接続しコレク
タを第２のバイポーラトランジスタQ12のエミッタと接
続しエミッタを第５のバイポーラトランジスタQ15のエ
ミッタと接続してこの第５のバイポーラトランジスタQ1
5及び電流源回路I11と共に第２の差動増幅部を形成する
第６のバイポーラトランジスタQ16を含むセンス増幅回
路１と、エミッタをそれぞれ対応するリードバスRB1,RB
2を介して第１の差動増幅部11の第３及び第４のバイポ
ーラトランジスタQ13,Q14のコレクタとそれぞれ対応し
て接続しベースを共通接続する第７及び第８のバイポー
ラトランジスタQ21,Q22、一端をこれら第７及び第８の
バイポーラトランジスタQ21,Q22のコレクタとそれぞれ
対応して接続する第１及び第２の抵抗R21,R22、並びに
電流源回路I21,I22を含み第７及び第８のバイポーラト
ランジスタQ21,Q22のコレクタから対をなす信号を出力
する出力回路２と、出力回路２の出力信号を入力して出
力信号OUTを出力するバッファ回路B1とを有する構成と
なっている。
次に、この実施例の動作について説明する。
バイポーラトランジスタQ11,Q12のベース・エミッタ
間電圧VBE（以下、単にVBEと記す）は、電流源である第
２の差動増幅部のバイポーラトランジスタQ15,Q16によ
り供給されるコレクタ電流により決まる。従って、差動
増幅部11バイポーラトランジスタQ13,Q14に入力される
節点SI,▲▼の電位差ΔＶ〔SI−▲▼〕＝Ｖ〔S
I〕−Ｖ〔▲▼〕は、コレクタ電流に対してベース
電流を無視しVBE〔Q11,Q12〕＝VBE〔Q15,Q16〕＝VF〔D
1,D2〕とした場合、下式となる。
間電圧VBE（以下、単にVBEと記す）は、電流源である第
２の差動増幅部のバイポーラトランジスタQ15,Q16によ
り供給されるコレクタ電流により決まる。従って、差動
増幅部11バイポーラトランジスタQ13,Q14に入力される
節点SI,▲▼の電位差ΔＶ〔SI−▲▼〕＝Ｖ〔S
I〕−Ｖ〔▲▼〕は、コレクタ電流に対してベース
電流を無視しVBE〔Q11,Q12〕＝VBE〔Q15,Q16〕＝VF〔D
1,D2〕とした場合、下式となる。
Ｖ〔SI〕−Ｖ〔▲▼〕 ＝｛Ｖ〔DB1〕−VBE〔Q11〕｝−｛Ｖ〔DB2〕−VBE〔Q1
2〕｝ ＝｛Ｖ〔DB1〕−VBE〔Q15〕｝−｛Ｖ〔DB2〕−VBE〔Q1
6〕｝ ＝ΔＶ〔DB1−DB2〕＋ΔVBE〔Q16−Q15〕 ＝ΔＶ〔DB1−DB2〕＋ΔＶ〔DDB1−DDB2〕 ΔＶ〔SI−▲▼〕＝２ΔＶ〔DB1−DB2〕……（１） ここでＡ点,B点の電位を各々Ｖ〔Ａ〕,V〔Ｂ〕と記
し、その電位差｛Ｖ〔Ａ〕−Ｖ〔Ｂ〕｝をΔＶ〔Ａ−
Ｂ〕と記す。
2〕｝ ＝｛Ｖ〔DB1〕−VBE〔Q15〕｝−｛Ｖ〔DB2〕−VBE〔Q1
6〕｝ ＝ΔＶ〔DB1−DB2〕＋ΔVBE〔Q16−Q15〕 ＝ΔＶ〔DB1−DB2〕＋ΔＶ〔DDB1−DDB2〕 ΔＶ〔SI−▲▼〕＝２ΔＶ〔DB1−DB2〕……（１） ここでＡ点,B点の電位を各々Ｖ〔Ａ〕,V〔Ｂ〕と記
し、その電位差｛Ｖ〔Ａ〕−Ｖ〔Ｂ〕｝をΔＶ〔Ａ−
Ｂ〕と記す。
従って、バイポーラトランジスタQ11,Q12,Q15,Q16に
より、差動増幅部11の入力振幅はデータバスDB1,DB2の
電位差の約２倍に増幅され入力されることになる。
より、差動増幅部11の入力振幅はデータバスDB1,DB2の
電位差の約２倍に増幅され入力されることになる。
センス増幅回路1,1Bの動作限界について第２図を用い
て説明する。
て説明する。
差動増幅部11,センス増幅回路1Bへの入力電位差ΔＶ
〔SI−▲▼〕は、第７図の従来例（ΔVSI3と記す）
では60mVとなり、リードバス電流（コレクタ電流）分流
差（比率）は62％程度となり、この値に比例して出力振
幅が決まる。動作条件，製造ばらつきの条件内での最
小，最大は、ΔVSI3（min）＝42mV,ΔVSI3（max）＝79m
Vとなり、分流差はΔVSI3＝ΔVSI3（min）＝42mV時の最
悪47％まで減少してしまう。この値が読出し動作限界と
なっている。
〔SI−▲▼〕は、第７図の従来例（ΔVSI3と記す）
では60mVとなり、リードバス電流（コレクタ電流）分流
差（比率）は62％程度となり、この値に比例して出力振
幅が決まる。動作条件，製造ばらつきの条件内での最
小，最大は、ΔVSI3（min）＝42mV,ΔVSI3（max）＝79m
Vとなり、分流差はΔVSI3＝ΔVSI3（min）＝42mV時の最
悪47％まで減少してしまう。この値が読出し動作限界と
なっている。
これに対し、本発明のセンス増幅回路１を用いた場合
は、データバス引幅が60mVで従来例と同一であっても、
従来例のセンス増幅回路1Bと同一構成の差動増幅部11へ
の入力振幅（ΔVSI1と記す）はΔVSI1＝120mVとなるた
め、動作条件，製造ばらつき条件を考慮した時のリード
バス電流の分流差（比率）も通常で90％、最悪時でも78
％となり前述の限界値に対し大きな余裕ができる。
は、データバス引幅が60mVで従来例と同一であっても、
従来例のセンス増幅回路1Bと同一構成の差動増幅部11へ
の入力振幅（ΔVSI1と記す）はΔVSI1＝120mVとなるた
め、動作条件，製造ばらつき条件を考慮した時のリード
バス電流の分流差（比率）も通常で90％、最悪時でも78
％となり前述の限界値に対し大きな余裕ができる。
次に、センス増幅回路１のスイッチング特性について
説明する。
説明する。
リードバスRB1,RB2と接続する差動増幅部11の電流値
をI12とし、バイポーラトランジスタQ15,Q16による第２
の差動増幅部の電流値をI11とした時の電流比I11/I12に
対するデータバスDB1,DB2から出力端子（OUT）までの信
号伝達時間tpd1を第３図に示す。
をI12とし、バイポーラトランジスタQ15,Q16による第２
の差動増幅部の電流値をI11とした時の電流比I11/I12に
対するデータバスDB1,DB2から出力端子（OUT）までの信
号伝達時間tpd1を第３図に示す。
I11/I12＝０のとき、従来例はtpd1＝2.5nsに対し、本
発明の場合は、I11/I120.4で従来例より速くなり、I
11/I12＞0.5では0.2ns程高速化している。
発明の場合は、I11/I120.4で従来例より速くなり、I
11/I12＞0.5では0.2ns程高速化している。
I11/I120.4では遅くなるが、これは第２の差動増幅
部のスイッチング速度が低下するためである。この時、
差動増幅部11のバイポーラトランジスタQ13,Q14のベー
ス電流が無視できなくなるため入力（節点IS,▲
▼）に対する振幅増幅率も第４図に示すとおり低下して
くる。しかし、大容量のメモリ回路ではセンス増幅回路
に入力されるデータバスDB1,DB2の信号の変化速度は、
第２の差動増幅部の応答速度に比べ十分遅い為、この差
動増幅動作による速度低下は現れず、振幅増幅能力だけ
を引き出すことが出来る。
部のスイッチング速度が低下するためである。この時、
差動増幅部11のバイポーラトランジスタQ13,Q14のベー
ス電流が無視できなくなるため入力（節点IS,▲
▼）に対する振幅増幅率も第４図に示すとおり低下して
くる。しかし、大容量のメモリ回路ではセンス増幅回路
に入力されるデータバスDB1,DB2の信号の変化速度は、
第２の差動増幅部の応答速度に比べ十分遅い為、この差
動増幅動作による速度低下は現れず、振幅増幅能力だけ
を引き出すことが出来る。
次に、高速化最適設計について第５図を用いて説明す
る。
る。
一般的に、デジット線及びデータバスは、長い配線，
大きなファンアウトのため付加する容量が大きく、256K
〜1MビットのSRAMでは２〜5pFにもなる。このため、こ
れらを伝達する信号はスイッチング振幅をできるだけ小
さくすることで高速化を図っている。
大きなファンアウトのため付加する容量が大きく、256K
〜1MビットのSRAMでは２〜5pFにもなる。このため、こ
れらを伝達する信号はスイッチング振幅をできるだけ小
さくすることで高速化を図っている。
第５図のようにデジット線DL1,DL2を伝達する信号の
振幅の縮少に比例してワード線WLから出力端子（OUT）
までの信号伝達時間tpd2は減少する。従来例のセンス増
幅回路の動作限界ではデジット線信号の振幅が60mVであ
るのに対し、本発明では約30mVまで小さくできるので信
号伝達時間tpd2を約2ns（約25％）高速化することがで
きる。
振幅の縮少に比例してワード線WLから出力端子（OUT）
までの信号伝達時間tpd2は減少する。従来例のセンス増
幅回路の動作限界ではデジット線信号の振幅が60mVであ
るのに対し、本発明では約30mVまで小さくできるので信
号伝達時間tpd2を約2ns（約25％）高速化することがで
きる。
第６図は本発明の第２の実施例を示す回路図である。
この実施例は、第１及び第２の電圧降下素子がそれぞ
れ対応する第３及び第４の抵抗R3,R4で形成され、かつ
第１のバイポーラトランジスタQ11のエミッタと第３の
バイポーラトランジスタQ13のベースとの間、及び第２
のバイポーラトランジスタQ12のエミッタと第４のバイ
ポーラトランジスタQ14のベースとの間にそれぞれ対応
する第５及び第６の抵抗R11,R12が挿入された構成とな
っている。
れ対応する第３及び第４の抵抗R3,R4で形成され、かつ
第１のバイポーラトランジスタQ11のエミッタと第３の
バイポーラトランジスタQ13のベースとの間、及び第２
のバイポーラトランジスタQ12のエミッタと第４のバイ
ポーラトランジスタQ14のベースとの間にそれぞれ対応
する第５及び第６の抵抗R11,R12が挿入された構成とな
っている。
抵抗R11,R12の電圧降下分が振幅増加となり差動増幅
部11の入力端SI,▲▼に加わるため、第１の実施例
に比べデータバスDB1,DB2の信号の振幅を増加（２倍以
上になる）させることが可能になる。
部11の入力端SI,▲▼に加わるため、第１の実施例
に比べデータバスDB1,DB2の信号の振幅を増加（２倍以
上になる）させることが可能になる。
抵抗R3,R4は、その値を抵抗R11,R12に応じて設定する
ことにより、バイポーラトランジスタQ15,Q16の飽和動
作を避けることができる。
ことにより、バイポーラトランジスタQ15,Q16の飽和動
作を避けることができる。
この実施例では、センス増幅回路1Aの増幅率をさらに
増加させることができるため、動作マージンが広がり安
定した高速動作が実現できる利点がある。
増加させることができるため、動作マージンが広がり安
定した高速動作が実現できる利点がある。
以上説明したように本発明は、センス増幅回路にデー
タバスの信号を増幅するエミッタホロア型の増幅回路及
び差動型の増幅回路を設け、これら増幅回路でデータバ
スの信号を２倍以上増幅してセンス増幅回路の第１の差
動増幅部に入力する構成とすることにより、センス増幅
回路の微小差電位の増幅限界値を低減することができる
ので、データバス，ディジット線等を伝達する信号の振
幅を低くすることができ、従って信号の伝達速度を速く
することができる効果がある。
タバスの信号を増幅するエミッタホロア型の増幅回路及
び差動型の増幅回路を設け、これら増幅回路でデータバ
スの信号を２倍以上増幅してセンス増幅回路の第１の差
動増幅部に入力する構成とすることにより、センス増幅
回路の微小差電位の増幅限界値を低減することができる
ので、データバス，ディジット線等を伝達する信号の振
幅を低くすることができ、従って信号の伝達速度を速く
することができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図〜
第５図はそれぞれ第１図に示された実施例の動作及び効
果を説明するための各部の特性図、第６図は本発明の第
２の実施例を示す回路図、第７図は従来の半導体メモリ
回路の一例を示す回路図である。 1,1A,1B……センス増幅回路、２……出力回路、11……
差動増幅部、B1……バッファ回路、D1,D2……ダイオー
ド、DB1,DB2……データバス、DL1,DL2……ディジット
線、I1,I2,I11〜I13,I21,I22……電流源回路、M1〜M8…
…MOSトランジスタ、Q11〜Q16,Q21,Q22……バイポーラ
トランジスタ、R1〜R4,R11,R12,R21,R22……抵抗。
第５図はそれぞれ第１図に示された実施例の動作及び効
果を説明するための各部の特性図、第６図は本発明の第
２の実施例を示す回路図、第７図は従来の半導体メモリ
回路の一例を示す回路図である。 1,1A,1B……センス増幅回路、２……出力回路、11……
差動増幅部、B1……バッファ回路、D1,D2……ダイオー
ド、DB1,DB2……データバス、DL1,DL2……ディジット
線、I1,I2,I11〜I13,I21,I22……電流源回路、M1〜M8…
…MOSトランジスタ、Q11〜Q16,Q21,Q22……バイポーラ
トランジスタ、R1〜R4,R11,R12,R21,R22……抵抗。
Claims (3)
- 【請求項１】微小差電位の対をなす信号を伝達する対を
なす第１及び第２のデータバスと、一端をこれら第１及
び第２のデータバスとそれぞれ対応して接続し流れる電
流に応じてそれぞれ所定の電圧降下を得る第１及び第２
の電圧降下素子と、一端をこれら第１及び第２の電圧降
下素子の他端とそれぞれ対応して接続しこれら第１及び
第２の電圧降下端子並びに第１及び第２のデータバスに
それぞれ所定の電流を流す第１及び第２の電流源回路
と、ベースを前記第１及び第２の電圧降下素子の一端と
それぞれ対応して接続するエミッタホロア用の第１及び
第２のバイポーラトランジスタ、ベースをこれら第１及
び第２のバイポーラトランジスタのエミッタとそれぞれ
対応して接続しエミッタを共通接続する第３及び第４の
バイポーラトランジスタを備えた第１の差動増幅部、ベ
ースを前記第２の電圧降下素子の他端と接続しコレクタ
を前記第１のバイポーラトランジスタのエミッタと接続
する第５のバイポーラトランジスタ、並びにベースを前
記第１の電圧降下素子の他端と接続しコレクタを前記第
２のバイポーラトランジスタのエミッタと接続しエミッ
タを前記第５のバイポーラトランジスタのエミッタと接
続してこの第５のバイポーラトランジスタと共に第２の
差動増幅部を形成する第６のバイポーラトランジスタを
含むセンス増幅回路と、エミッタを前記第１の差動増幅
部の第３及び第４のバイポーラトランジスタのコレクタ
とそれぞれ対応して接続しベースを共通接続する第７及
び第８のバイポーラトランジスタ、並びに一端をこれら
第７及び第８のバイポーラトランジスタのコレクタとそ
れぞれ対応して接続する第１及び第２の抵抗を含み前記
第７及び第８のバイポーラトランジスタのコレクタから
対をなす信号を出力する出力回路とを有することを特徴
とする半導体メモリ回路。 - 【請求項２】第１及び第２の電圧降下素子がそれぞれ第
１及び第２のダイオードで形成された請求項１記載の半
導体メモリ回路。 - 【請求項３】第１及び第２の電圧降下素子がそれぞれ対
応する第３及び第４の抵抗で形成され、かつ第１のバイ
ポーラトランジスタのエミッタと第３のバイポーラトラ
ンジスタのベースとの間、及び第２のバイポーラトラン
ジスタのエミッタと第４のバイポーラトランジスタのベ
ースとの間にそれぞれ対応する第５及び第６の抵抗が挿
入された請求項１記載の半導体メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264359A JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
| DE69128757T DE69128757T2 (de) | 1990-10-01 | 1991-09-24 | Direktzugriffspeicheranordnung mit einer aus bipolaren Transistoren ausgeführten Abfühlverstärkerschaltung |
| EP91116259A EP0479098B1 (en) | 1990-10-01 | 1991-09-24 | Random access memory device having high-speed sense amplifier circuit implemented by bipolar transistors |
| US07/767,721 US5282168A (en) | 1990-10-01 | 1991-09-30 | Random access memory device having high-speed sense amplifier circuit implemented by bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264359A JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141891A JPH04141891A (ja) | 1992-05-15 |
| JP2616198B2 true JP2616198B2 (ja) | 1997-06-04 |
Family
ID=17402065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264359A Expired - Fee Related JP2616198B2 (ja) | 1990-10-01 | 1990-10-01 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5282168A (ja) |
| EP (1) | EP0479098B1 (ja) |
| JP (1) | JP2616198B2 (ja) |
| DE (1) | DE69128757T2 (ja) |
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|---|---|---|---|---|
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
| US5528178A (en) * | 1995-03-31 | 1996-06-18 | International Business Machines Corporation | Sense and hold amplifier |
| US5640114A (en) * | 1995-12-27 | 1997-06-17 | Vlsi Technology, Inc. | Versatile select and hold scan flip-flop |
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| EP1858027A1 (en) | 2006-05-19 | 2007-11-21 | STMicroelectronics S.r.l. | A sensing circuit for semiconductor memories |
| CN101807422B (zh) * | 2010-03-26 | 2013-03-20 | 上海宏力半导体制造有限公司 | 读出放大电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
| US4553053A (en) * | 1983-10-03 | 1985-11-12 | Honeywell Information Systems Inc. | Sense amplifier |
| US4607172A (en) * | 1984-02-13 | 1986-08-19 | National Semiconductor Corporation | Bipolar strobed transistor latch for a high gain comparator |
| DE3850970T2 (de) * | 1988-10-28 | 1995-03-16 | Ibm | Doppelstufiger bipolarer Abtastverstärker für BICMOS SRAMS mit einem "common base"-Verstärker in der Endstufe. |
| US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
-
1990
- 1990-10-01 JP JP2264359A patent/JP2616198B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-24 EP EP91116259A patent/EP0479098B1/en not_active Expired - Lifetime
- 1991-09-24 DE DE69128757T patent/DE69128757T2/de not_active Expired - Fee Related
- 1991-09-30 US US07/767,721 patent/US5282168A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0479098A3 (en) | 1992-12-23 |
| US5282168A (en) | 1994-01-25 |
| DE69128757T2 (de) | 1998-08-20 |
| EP0479098B1 (en) | 1998-01-21 |
| DE69128757D1 (de) | 1998-02-26 |
| EP0479098A2 (en) | 1992-04-08 |
| JPH04141891A (ja) | 1992-05-15 |
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