JPH06150653A - レベルシフト増幅回路 - Google Patents
レベルシフト増幅回路Info
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- JPH06150653A JPH06150653A JP4293103A JP29310392A JPH06150653A JP H06150653 A JPH06150653 A JP H06150653A JP 4293103 A JP4293103 A JP 4293103A JP 29310392 A JP29310392 A JP 29310392A JP H06150653 A JPH06150653 A JP H06150653A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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Abstract
(57)【要約】
【目的】 本発明はレベルシフト増幅回路の改善に関
し、レベルシフト動作をする全インバータ素子をセルフ
バイアス駆動とし、その増幅率を高めて微小電位差をフ
ル振幅の出力信号に増幅することを目的とする。 【構成】 ｎ個のインバータ素子ＩＮｎ，帰還素子ｒ
と、バイアス素子Ｒ１，Ｒ２とが具備され、ｎ個の各イ
ンバータ素子ＩＮｎの入力部ｉｎと出力部ｏutとの間に
帰還素子ｒが接続され、ｎ個のインバータ素子ＩＮｎの
各高電位側電極Ｐが第１の電源線ＶCCに接続され、第ｉ
段〜第ｎ段のインバータ素子ＩＮ１〜ＩＮｎが直列に接
続され、第ｉ段目のインバータ素子ＩＮｉの低電位側電
極Ｎが第ｉ＋２段目のインバータ素子ＩＮｊの出力部ｏ
utに接続され、第ｎ段目のインバータ素子ＩＮｎの出力
部ｏutと第２の電源線ＶSSとの間にバイアス素子Ｒ１，
Ｒ２が直列に接続され、第ｎ−１段目のインバータ素子
ＩＮｋの低電位側電極Ｎがバイアス素子Ｒ１，Ｒ２の直
列接続点ｑに接続され、第ｎ段目のインバータ素子ＩＮ
ｎの低電位側電極Ｎが第２の電源線ＶSSに接続されるこ
とを含み構成する。
し、レベルシフト動作をする全インバータ素子をセルフ
バイアス駆動とし、その増幅率を高めて微小電位差をフ
ル振幅の出力信号に増幅することを目的とする。 【構成】 ｎ個のインバータ素子ＩＮｎ，帰還素子ｒ
と、バイアス素子Ｒ１，Ｒ２とが具備され、ｎ個の各イ
ンバータ素子ＩＮｎの入力部ｉｎと出力部ｏutとの間に
帰還素子ｒが接続され、ｎ個のインバータ素子ＩＮｎの
各高電位側電極Ｐが第１の電源線ＶCCに接続され、第ｉ
段〜第ｎ段のインバータ素子ＩＮ１〜ＩＮｎが直列に接
続され、第ｉ段目のインバータ素子ＩＮｉの低電位側電
極Ｎが第ｉ＋２段目のインバータ素子ＩＮｊの出力部ｏ
utに接続され、第ｎ段目のインバータ素子ＩＮｎの出力
部ｏutと第２の電源線ＶSSとの間にバイアス素子Ｒ１，
Ｒ２が直列に接続され、第ｎ−１段目のインバータ素子
ＩＮｋの低電位側電極Ｎがバイアス素子Ｒ１，Ｒ２の直
列接続点ｑに接続され、第ｎ段目のインバータ素子ＩＮ
ｎの低電位側電極Ｎが第２の電源線ＶSSに接続されるこ
とを含み構成する。
Description
【０００１】〔目次〕 産業上の利用分野 従来の技術（図９，10） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例 （１）第１の実施例の説明（図３〜６） （２）第２の実施例の説明（図７） （３）第３の実施例の説明（図８） 発明の効果
【０００２】
【産業上の利用分野】本発明は、レベルシフト増幅回路
に関するものであり、更に詳しく言えば、ＩＣメモリの
セル電位の読出をするセンスアンプに適用可能な増幅回
路の改善に関するものである。
に関するものであり、更に詳しく言えば、ＩＣメモリの
セル電位の読出をするセンスアンプに適用可能な増幅回
路の改善に関するものである。
【０００３】近年、各種情報処理の高速化の要求からＩ
Ｃメモリのセル電位の高速に読出をするセンスアンプが
開発されている。これによれば、メモリセルのセル電位
を高速に読出すため、微小電位差をレベルシフトして出
力するラッチ型，カレントミラー型のセンスアンプが適
用される。しかし、カレントミラー型のセンスアンプで
はある入力条件範囲でないと、その増幅率が低下をし実
用的ではない。また、ラッチ型では信号ラッチ機能によ
り、信号電位差が大きくなり、これをリセットする期間
が必要となる。
Ｃメモリのセル電位の高速に読出をするセンスアンプが
開発されている。これによれば、メモリセルのセル電位
を高速に読出すため、微小電位差をレベルシフトして出
力するラッチ型，カレントミラー型のセンスアンプが適
用される。しかし、カレントミラー型のセンスアンプで
はある入力条件範囲でないと、その増幅率が低下をし実
用的ではない。また、ラッチ型では信号ラッチ機能によ
り、信号電位差が大きくなり、これをリセットする期間
が必要となる。
【０００４】そこで、レベルシフト動作をする全インバ
ータ素子をセルフバイアス駆動とし、その増幅率を高め
て微小電位差をフル振幅の出力信号に増幅することでき
る回路が望まれている。
ータ素子をセルフバイアス駆動とし、その増幅率を高め
て微小電位差をフル振幅の出力信号に増幅することでき
る回路が望まれている。
【０００５】
【従来の技術】図９，10は、従来例に係るレベルシフト
増幅回路の説明図( その１，２）をそれぞれ示してい
る。
増幅回路の説明図( その１，２）をそれぞれ示してい
る。
【０００６】例えば、電子情報通信学会’９２春全国大
会Ｃ−５６７に見られるようなレベルシフト増幅回路
（以下第１のレベルシフトアンプという）は、図９に示
すようなワードデコーダ１，メモリセル２，書込み回路
３及びセンスアンプ４から成る記憶装置等において、セ
ル電位の読出をするセンスアンプ４に適用される。ま
た、センスアンプ４は電源線ＶCCと接地線ＧNDとの間に
直列に接続されたｐ型の電界効果トランジスタＴＰ，ｎ
型の電界効果トランジスタＴN1，ＴN2，その出力電圧を
反転増幅するＣＭＯＳインバータＩＮ及びｎ型の電界効
果トランジスタＴN2のゲートＧに基準電圧を供給する基
準電圧発生源４Ａから成る。
会Ｃ−５６７に見られるようなレベルシフト増幅回路
（以下第１のレベルシフトアンプという）は、図９に示
すようなワードデコーダ１，メモリセル２，書込み回路
３及びセンスアンプ４から成る記憶装置等において、セ
ル電位の読出をするセンスアンプ４に適用される。ま
た、センスアンプ４は電源線ＶCCと接地線ＧNDとの間に
直列に接続されたｐ型の電界効果トランジスタＴＰ，ｎ
型の電界効果トランジスタＴN1，ＴN2，その出力電圧を
反転増幅するＣＭＯＳインバータＩＮ及びｎ型の電界効
果トランジスタＴN2のゲートＧに基準電圧を供給する基
準電圧発生源４Ａから成る。
【０００７】また、一般にＣＭＯＳインバータＩＮはそ
の入力電位範囲が非常に狭いが増幅率が大きい。従っ
て、ＣＭＯＳインバータＩＮの入力電位をメモリセル２
から出力電位に合わせることが必要となり、第１のレベ
ルシフトアンプでは基準電圧発生源４Ａからｎ型の電界
効果トランジスタＴN2に供給される基準電圧に基づいて
入力レベルの合わせ込み（調整）をしている。
の入力電位範囲が非常に狭いが増幅率が大きい。従っ
て、ＣＭＯＳインバータＩＮの入力電位をメモリセル２
から出力電位に合わせることが必要となり、第１のレベ
ルシフトアンプでは基準電圧発生源４Ａからｎ型の電界
効果トランジスタＴN2に供給される基準電圧に基づいて
入力レベルの合わせ込み（調整）をしている。
【０００８】また、電子情報通信学会’研究報告会ＩＣ
Ｄ９０−４２，ＶoL９０に見られるようなレベルシフト
増幅回路（以下第２のレベルシフトアンプという）は、
図10において、セル電位の読出をするカレントミラー型
センスアンプ５と、その電位を増幅する閾値自己整合型
ＣＭＯＳインバータ６及びｐ型の電界効果トランジスタ
ＴP11 〜ＴP13 から成る。カレントミラー型センスアン
プ５はｐ型の電界効果トランジスタＴP51 ，ＴP52 及び
ｎ型の電界効果トランジスタＴN51 〜ＴPN55から成り、
閾値自己整合型ＣＭＯＳインバータ６はｐ型の電界効果
トランジスタＴP61 ，ＴP62 及びｎ型の電界効果トラン
ジスタＴN61 〜ＴPN65から成る。
Ｄ９０−４２，ＶoL９０に見られるようなレベルシフト
増幅回路（以下第２のレベルシフトアンプという）は、
図10において、セル電位の読出をするカレントミラー型
センスアンプ５と、その電位を増幅する閾値自己整合型
ＣＭＯＳインバータ６及びｐ型の電界効果トランジスタ
ＴP11 〜ＴP13 から成る。カレントミラー型センスアン
プ５はｐ型の電界効果トランジスタＴP51 ，ＴP52 及び
ｎ型の電界効果トランジスタＴN51 〜ＴPN55から成り、
閾値自己整合型ＣＭＯＳインバータ６はｐ型の電界効果
トランジスタＴP61 ，ＴP62 及びｎ型の電界効果トラン
ジスタＴN61 〜ＴPN65から成る。
【０００９】ここで、カレントミラー型センスアンプ５
はレベルシフト機能を兼ね、また、その後段の電源線Ｖ
CCと出力部との間に接続されたｐ型の電界効果トランジ
スタＴP13 が、その出力電位と閾値自己整合型ＣＭＯＳ
インバータ６の入力電位を合わせ込みをしている。
はレベルシフト機能を兼ね、また、その後段の電源線Ｖ
CCと出力部との間に接続されたｐ型の電界効果トランジ
スタＴP13 が、その出力電位と閾値自己整合型ＣＭＯＳ
インバータ６の入力電位を合わせ込みをしている。
【００１０】
【発明が解決しようとする課題】ところで、従来例によ
れば、メモリセル２のセル電位を高速に読出すため微小
電位差をレベルシフトして出力するセンスアンプ４が用
いられる。これは、データ読出し信号線（ビット線）を
大きな電位で駆動すると、そのリセット時間が多く要す
るからである。
れば、メモリセル２のセル電位を高速に読出すため微小
電位差をレベルシフトして出力するセンスアンプ４が用
いられる。これは、データ読出し信号線（ビット線）を
大きな電位で駆動すると、そのリセット時間が多く要す
るからである。
【００１１】このため、図９，10に示すようなラッチ
型，カレントミラー型のセンスアンプ４，５が適用され
る。しかし、カレントミラー型のセンスアンプ５では入
力信号の平均電位がおよそ電源線ＶCC−１〔Ｖ〕以下で
あって接地線ＧND＋１〔Ｖ〕の範囲でないと、その増幅
率が低下をし実用的ではない。従って、入力部にレベル
シフト回路タを挿入する必要があり、この部分にディレ
イ（信号遅延）を生ずるという問題がある。
型，カレントミラー型のセンスアンプ４，５が適用され
る。しかし、カレントミラー型のセンスアンプ５では入
力信号の平均電位がおよそ電源線ＶCC−１〔Ｖ〕以下で
あって接地線ＧND＋１〔Ｖ〕の範囲でないと、その増幅
率が低下をし実用的ではない。従って、入力部にレベル
シフト回路タを挿入する必要があり、この部分にディレ
イ（信号遅延）を生ずるという問題がある。
【００１２】また、ラッチ型では信号ラッチ機能により
信号電位差が大きくなり、これをリセットする期間が必
要となる。これを原因にディレイを生じさせるという問
題がある。さらに、これらの回路では、ＣＭＯＳインバ
ータＩＮの出力振幅が電源線ＶCCから電源線ＶSSのフル
振幅まで増幅されておらず、また、基準電圧の発生には
ＣＭＯＳインバータＩＮの他に基準電圧発生源４Ａ等が
必要となり、真のセルフバイアス駆動が採られていな
い。
信号電位差が大きくなり、これをリセットする期間が必
要となる。これを原因にディレイを生じさせるという問
題がある。さらに、これらの回路では、ＣＭＯＳインバ
ータＩＮの出力振幅が電源線ＶCCから電源線ＶSSのフル
振幅まで増幅されておらず、また、基準電圧の発生には
ＣＭＯＳインバータＩＮの他に基準電圧発生源４Ａ等が
必要となり、真のセルフバイアス駆動が採られていな
い。
【００１３】なお、ＣＭＯＳインバータＩＮは入出力を
ショートしたときに、その入力，出力電位によるセルフ
バイアスが最大入力感度を発揮し、この電位を入力レベ
ルに設定をすることが重要である。
ショートしたときに、その入力，出力電位によるセルフ
バイアスが最大入力感度を発揮し、この電位を入力レベ
ルに設定をすることが重要である。
【００１４】これにより、ラッチ型，カレントミラー型
のセンスアンプ４，５を採用した記憶装置では、その高
速読出しに係る信頼性の向上の妨げとなる。本発明は、
かかる従来例の問題点に鑑み創作されたものであり、レ
ベルシフト動作をする全インバータ素子をセルフバイア
ス駆動とし、その増幅率を高めて微小電位差をフル振幅
の出力信号に増幅することが可能となるレベルシフト増
幅回路の提供を目的とする。
のセンスアンプ４，５を採用した記憶装置では、その高
速読出しに係る信頼性の向上の妨げとなる。本発明は、
かかる従来例の問題点に鑑み創作されたものであり、レ
ベルシフト動作をする全インバータ素子をセルフバイア
ス駆動とし、その増幅率を高めて微小電位差をフル振幅
の出力信号に増幅することが可能となるレベルシフト増
幅回路の提供を目的とする。
【００１５】
【課題を解決するための手段】図１（ａ）〜（ｃ）は、
本発明に係るレベルシフト増幅回路の原理図（その１）
であり、図２（ａ），（ｂ）は、本発明に係るレベルシ
フト増幅回路の原理図（その２）をそれぞれ示してい
る。
本発明に係るレベルシフト増幅回路の原理図（その１）
であり、図２（ａ），（ｂ）は、本発明に係るレベルシ
フト増幅回路の原理図（その２）をそれぞれ示してい
る。
【００１６】本発明の第１のレベルシフト増幅回路は、
図１（ａ）に示すように、ｎ個のインバータ素子ＩＮｎ
〔ｎ＝ｉ，…ｊ，…ｋ，ｎ〕，帰還素子ｒと、バイアス
素子Ｒ１，Ｒ２とが具備され、前記ｎ個の各インバータ
素子ＩＮｎの入力部ｉｎと出力部ｏutとの間に帰還素子
ｒが接続され、前記ｎ個のインバータ素子ＩＮｎの各高
電位側電極Ｐが第１の電源線ＶCCに接続され、前記帰還
素子ｒ及び第１の電源線ＶCCに接続された第ｉ段〔ｉ＝
１〜ｎ−２〕〜第ｎ段のインバータ素子ＩＮ１〜ＩＮｎ
が直列に接続され、前記第ｉ段目のインバータ素子ＩＮ
ｉの低電位側電極Ｎが第ｉ＋２段目のインバータ素子Ｉ
Ｎｊ〔ｊ＝ｉ＋２〕の出力部ｏutに接続され、前記第ｎ
段目のインバータ素子ＩＮｎの出力部ｏutと第２の電源
線ＶSSとの間にバイアス素子Ｒ１，Ｒ２が直列に接続さ
れ、前記第ｎ−１段目のインバータ素子ＩＮｋ〔ｋ＝ｎ
−１〕の低電位側電極Ｎがバイアス素子Ｒ１，Ｒ２の直
列接続点ｑに接続され、前記第ｎ段目のインバータ素子
ＩＮｎの低電位側電極Ｎが第２の電源線ＶSSに接続され
ることを特徴とする。
図１（ａ）に示すように、ｎ個のインバータ素子ＩＮｎ
〔ｎ＝ｉ，…ｊ，…ｋ，ｎ〕，帰還素子ｒと、バイアス
素子Ｒ１，Ｒ２とが具備され、前記ｎ個の各インバータ
素子ＩＮｎの入力部ｉｎと出力部ｏutとの間に帰還素子
ｒが接続され、前記ｎ個のインバータ素子ＩＮｎの各高
電位側電極Ｐが第１の電源線ＶCCに接続され、前記帰還
素子ｒ及び第１の電源線ＶCCに接続された第ｉ段〔ｉ＝
１〜ｎ−２〕〜第ｎ段のインバータ素子ＩＮ１〜ＩＮｎ
が直列に接続され、前記第ｉ段目のインバータ素子ＩＮ
ｉの低電位側電極Ｎが第ｉ＋２段目のインバータ素子Ｉ
Ｎｊ〔ｊ＝ｉ＋２〕の出力部ｏutに接続され、前記第ｎ
段目のインバータ素子ＩＮｎの出力部ｏutと第２の電源
線ＶSSとの間にバイアス素子Ｒ１，Ｒ２が直列に接続さ
れ、前記第ｎ−１段目のインバータ素子ＩＮｋ〔ｋ＝ｎ
−１〕の低電位側電極Ｎがバイアス素子Ｒ１，Ｒ２の直
列接続点ｑに接続され、前記第ｎ段目のインバータ素子
ＩＮｎの低電位側電極Ｎが第２の電源線ＶSSに接続され
ることを特徴とする。
【００１７】また、本発明の第２のレベルシフト増幅回
路は図２（ｂ）に示すように、２ｎ個のインバータ素子
Ａｎ，Ｂｎ，〔ｎ＝ｉ，…ｊ，…ｋ，ｎ〕，帰還素子ｒ
と、複数のバイアス素子Ｒｍ，〔ｍ＝１〜ｍ〕とが具備
され、前記２ｎ個の各インバータ素子Ａｎ，Ｂｎの入力
部ｉｎと出力部ｏutとの間に帰還素子ｒが接続され、前
記２ｎ個のインバータ素子Ａｎ，Ｂｎの各高電位側電極
Ｐが第１の電源線ＶCCに接続され、前記帰還素子ｒ及び
第１の電源線ＶCCに接続された一方の側の第ｉ段〔ｉ＝
１〜ｎ−１〕〜第ｎ段のインバータ素子Ａ１〜Ａｎが直
列に接続され、前記帰還素子ｒ及び第１の電源線ＶCCに
接続された他方の側の第ｉ段〜第ｎ段のインバータ素子
Ｂ１〜Ｂｎが直列に接続され、前記一方の側の第ｉ段目
から第ｎ−１段目までのインバータ素子Ａｉ〜Ａｋ〔ｋ
＝ｎ−１〕の各低電位側電極Ｎが他方の側の第ｉ段目か
ら第ｎ−１段目までのインバータ素子Ｂｉ〜Ｂｋの各低
電位側電極Ｎにそれぞれ接続され、前記バイアス素子Ｒ
ｍの１組が直列に接続され、かつ、該バイアス素子Ｒｍ
の直列回路が、一方の側の第ｊ〔ｊ＝ｉ＋２〕段目のイ
ンバータ素子Ａｊから第ｎ段目のインバータ素子Ａｎの
出力部ｏutと他方の側の第ｊ〔ｊ＝ｉ＋２〕段目のイン
バータ素子Ｂｊから第ｎ段目のインバータ素子Ｂｎの出
力部ｏutとの間にそれぞれ接続され、前記第ｉ段目から
第ｎ−１段目までの各インバータ素子Ａｉ〜Ａｋ，Ｂｉ
〜Ｂｋ同士が接続された各低電位側電極Ｎの接続点がバ
イアス素子Ｒｍの各直列接続点ｑにそれぞれ接続され、
前記一方の側の第ｎ段目のインバータ素子Ａｎの低電位
側電極Ｎと他方の側の第ｎ段目のインバータ素子Ｂｎの
低電位側電極Ｎが第２の電源線ＶSSに接続され、前記第
ｎ−１段目のインバータ素子Ａｋ，Ｂｋ同士を接続した
低電位側電極Ｎの接続点が他のバイアス素子Ｒｍを介し
て第２の電源線ＶSSに接続されることを特徴とする。
路は図２（ｂ）に示すように、２ｎ個のインバータ素子
Ａｎ，Ｂｎ，〔ｎ＝ｉ，…ｊ，…ｋ，ｎ〕，帰還素子ｒ
と、複数のバイアス素子Ｒｍ，〔ｍ＝１〜ｍ〕とが具備
され、前記２ｎ個の各インバータ素子Ａｎ，Ｂｎの入力
部ｉｎと出力部ｏutとの間に帰還素子ｒが接続され、前
記２ｎ個のインバータ素子Ａｎ，Ｂｎの各高電位側電極
Ｐが第１の電源線ＶCCに接続され、前記帰還素子ｒ及び
第１の電源線ＶCCに接続された一方の側の第ｉ段〔ｉ＝
１〜ｎ−１〕〜第ｎ段のインバータ素子Ａ１〜Ａｎが直
列に接続され、前記帰還素子ｒ及び第１の電源線ＶCCに
接続された他方の側の第ｉ段〜第ｎ段のインバータ素子
Ｂ１〜Ｂｎが直列に接続され、前記一方の側の第ｉ段目
から第ｎ−１段目までのインバータ素子Ａｉ〜Ａｋ〔ｋ
＝ｎ−１〕の各低電位側電極Ｎが他方の側の第ｉ段目か
ら第ｎ−１段目までのインバータ素子Ｂｉ〜Ｂｋの各低
電位側電極Ｎにそれぞれ接続され、前記バイアス素子Ｒ
ｍの１組が直列に接続され、かつ、該バイアス素子Ｒｍ
の直列回路が、一方の側の第ｊ〔ｊ＝ｉ＋２〕段目のイ
ンバータ素子Ａｊから第ｎ段目のインバータ素子Ａｎの
出力部ｏutと他方の側の第ｊ〔ｊ＝ｉ＋２〕段目のイン
バータ素子Ｂｊから第ｎ段目のインバータ素子Ｂｎの出
力部ｏutとの間にそれぞれ接続され、前記第ｉ段目から
第ｎ−１段目までの各インバータ素子Ａｉ〜Ａｋ，Ｂｉ
〜Ｂｋ同士が接続された各低電位側電極Ｎの接続点がバ
イアス素子Ｒｍの各直列接続点ｑにそれぞれ接続され、
前記一方の側の第ｎ段目のインバータ素子Ａｎの低電位
側電極Ｎと他方の側の第ｎ段目のインバータ素子Ｂｎの
低電位側電極Ｎが第２の電源線ＶSSに接続され、前記第
ｎ−１段目のインバータ素子Ａｋ，Ｂｋ同士を接続した
低電位側電極Ｎの接続点が他のバイアス素子Ｒｍを介し
て第２の電源線ＶSSに接続されることを特徴とする。
【００１８】さらに、本発明の第３のレベルシフト増幅
回路は、本発明の第１，第２のレベルシフト増幅回路に
おいて、前記第ｉ段目〔ｉ＝１〜ｎ−２〕のインバータ
素子ＩＮｉ，Ａｉ，Ｂｉの低電位側電極Ｎと第ｉ＋２段
目のインバータ素子ＩＮｊ，Ａｊ，Ｂｊ〔ｊ＝ｉ＋２〕
の出力部ｏutとの間に図２（ａ）に示すように、平滑回
路１１が接続されることを特徴とする。
回路は、本発明の第１，第２のレベルシフト増幅回路に
おいて、前記第ｉ段目〔ｉ＝１〜ｎ−２〕のインバータ
素子ＩＮｉ，Ａｉ，Ｂｉの低電位側電極Ｎと第ｉ＋２段
目のインバータ素子ＩＮｊ，Ａｊ，Ｂｊ〔ｊ＝ｉ＋２〕
の出力部ｏutとの間に図２（ａ）に示すように、平滑回
路１１が接続されることを特徴とする。
【００１９】なお、本発明の第１〜第３のレベルシフト
増幅回路において、前記インバータ素子ＩＮｎ，Ａｎ，
Ｂｎが図１（ｂ），（ｃ）に示すような電界効果トラン
ジスタＴ１，Ｔ２又はバイポーラトランジスタＱ１，Ｑ
２から成ることを特徴とし、上記目的を達成する。
増幅回路において、前記インバータ素子ＩＮｎ，Ａｎ，
Ｂｎが図１（ｂ），（ｃ）に示すような電界効果トラン
ジスタＴ１，Ｔ２又はバイポーラトランジスタＱ１，Ｑ
２から成ることを特徴とし、上記目的を達成する。
【００２０】
【作用】本発明の第１のレベルシフト増幅回路によれ
ば、図１（ａ）に示すように、ｎ個のインバータ素子Ｉ
Ｎｎ，帰還素子ｒと、バイアス素子Ｒ１，Ｒ２とが具備
され、第ｉ段目のインバータ素子ＩＮｉの低電位側電極
Ｎが第ｉ＋２段目のインバータ素子ＩＮｊ〔ｊ＝ｉ＋
２〕の出力部ｏutに接続される。
ば、図１（ａ）に示すように、ｎ個のインバータ素子Ｉ
Ｎｎ，帰還素子ｒと、バイアス素子Ｒ１，Ｒ２とが具備
され、第ｉ段目のインバータ素子ＩＮｉの低電位側電極
Ｎが第ｉ＋２段目のインバータ素子ＩＮｊ〔ｊ＝ｉ＋
２〕の出力部ｏutに接続される。
【００２１】このため、図１（ｂ）に示すような電界効
果トランジスタＴ１，Ｔ２又はバイポーラトランジスタ
Ｑ１，Ｑ２から成るインバータ素子ＩＮｎの利得（ゲイ
ン）が最大となる帰還素子ｒが設定されると、セルフバ
イアス増幅回路が構成される。また、該インバータ素子
ＩＮ１の低電位側電極Ｎに、第３段目のインバータ素子
ＩＮ３の出力電圧が供給されることから、該インバータ
素子ＩＮ１の入力信号レベルの近傍にセルフバイアス電
位が設定される。さらに、第２段目のインバータ素子Ｉ
Ｎ２の低電位側電極Ｎに、第４段目のインバータ素子Ｉ
Ｎ４の出力電圧が供給されることで、第２段目のインバ
ータ素子ＩＮ２の入力信号レベルの近傍にセルフバイア
ス電位が設定される。
果トランジスタＴ１，Ｔ２又はバイポーラトランジスタ
Ｑ１，Ｑ２から成るインバータ素子ＩＮｎの利得（ゲイ
ン）が最大となる帰還素子ｒが設定されると、セルフバ
イアス増幅回路が構成される。また、該インバータ素子
ＩＮ１の低電位側電極Ｎに、第３段目のインバータ素子
ＩＮ３の出力電圧が供給されることから、該インバータ
素子ＩＮ１の入力信号レベルの近傍にセルフバイアス電
位が設定される。さらに、第２段目のインバータ素子Ｉ
Ｎ２の低電位側電極Ｎに、第４段目のインバータ素子Ｉ
Ｎ４の出力電圧が供給されることで、第２段目のインバ
ータ素子ＩＮ２の入力信号レベルの近傍にセルフバイア
ス電位が設定される。
【００２２】また、第ｎ−１段目のインバータ素子ＩＮ
ｋの低電位側電極Ｎに、バイアス素子Ｒ１，Ｒ２で分割
される第ｎ段目のインバータ素子ＩＮｎの出力電圧が供
給されることで、該インバータ素子ＩＮｋの入力信号レ
ベルの近傍にセルフバイアス電位が設定される。なお、
第ｎ段目のインバータ素子ＩＮｎの低電位側電極Ｎが第
２の電源線ＶSSに接続されることで該インバータ素子Ｉ
Ｎｎの入力信号レベルの近傍にセルフバイアス電位が設
定される。
ｋの低電位側電極Ｎに、バイアス素子Ｒ１，Ｒ２で分割
される第ｎ段目のインバータ素子ＩＮｎの出力電圧が供
給されることで、該インバータ素子ＩＮｋの入力信号レ
ベルの近傍にセルフバイアス電位が設定される。なお、
第ｎ段目のインバータ素子ＩＮｎの低電位側電極Ｎが第
２の電源線ＶSSに接続されることで該インバータ素子Ｉ
Ｎｎの入力信号レベルの近傍にセルフバイアス電位が設
定される。
【００２３】これにより、全インバータ素子ＩＮ１〜Ｉ
Ｎｎがセルフバイアス電位により駆動され、第１段目の
インバータ素子ＩＮ１の入力部ｉｎに入力された小振幅
の信号を最終段（第ｎ段目）のインバータ素子ＩＮｎの
出力部ｏutにおいて、フル振幅（第１，第２の電源線Ｖ
CC，ＶSS間の電圧振幅）の出力信号ＳOUT として得るこ
とが可能となる。また、各インバータ素子ＩＮｎの低電
位側電極Ｎの接続方法により正帰還回路が構成され、当
該増幅回路の増幅率を高めることが可能となる。
Ｎｎがセルフバイアス電位により駆動され、第１段目の
インバータ素子ＩＮ１の入力部ｉｎに入力された小振幅
の信号を最終段（第ｎ段目）のインバータ素子ＩＮｎの
出力部ｏutにおいて、フル振幅（第１，第２の電源線Ｖ
CC，ＶSS間の電圧振幅）の出力信号ＳOUT として得るこ
とが可能となる。また、各インバータ素子ＩＮｎの低電
位側電極Ｎの接続方法により正帰還回路が構成され、当
該増幅回路の増幅率を高めることが可能となる。
【００２４】また、本発明の第２のレベルシフト増幅回
路によれば、図２（ｂ）に示すように、２ｎ個のインバ
ータ素子Ａｎ，Ｂｎ，帰還素子ｒと、複数のバイアス素
子Ｒｍ，とが具備され、第ｉ段目から第ｎ−１段目まで
の各インバータ素子Ａｉ〜Ａｋ，Ｂｉ〜Ｂｋ同士が接続
された低電位側電極Ｎの各接続点がバイアス素子Ｒｍの
各直列接続点ｑにそれぞれ接続される。
路によれば、図２（ｂ）に示すように、２ｎ個のインバ
ータ素子Ａｎ，Ｂｎ，帰還素子ｒと、複数のバイアス素
子Ｒｍ，とが具備され、第ｉ段目から第ｎ−１段目まで
の各インバータ素子Ａｉ〜Ａｋ，Ｂｉ〜Ｂｋ同士が接続
された低電位側電極Ｎの各接続点がバイアス素子Ｒｍの
各直列接続点ｑにそれぞれ接続される。
【００２５】このため、第１のレベルシフト増幅回路と
同様に電界効果トランジスタＴ１，Ｔ２又はバイポーラ
トランジスタＱ１，Ｑ２から成る２ｎ個のインバータ素
子Ａｎ，Ｂｎの利得（ゲイン）が最大となる帰還素子ｒ
が設定されると、セルフバイアス増幅回路が構成され
る。また、該インバータ素子Ａ１，Ｂ１の低電位側電極
Ｎに、第３段目のインバータ素子Ａ３，Ｂ３の出力電圧
を，例えば、２個のバイアス素子Ｒｍ，Ｒｍにより分割
した電圧が供給されることから、該インバータ素子Ａ
１，Ｂ１の入力信号レベルの近傍にセルフバイアス電位
が設定される。さらに、第２段目のインバータ素子Ａ
２，Ｂ２の低電位側電極Ｎに、第４段目のインバータ素
子Ａ４，Ｂ４の出力電圧がバイアス素子Ｒｍ，Ｒｍによ
り分割した電圧が供給されることで、第２段目のインバ
ータ素子Ａ２，Ｂ２の入力信号レベルの近傍にセルフバ
イアス電位が設定される。
同様に電界効果トランジスタＴ１，Ｔ２又はバイポーラ
トランジスタＱ１，Ｑ２から成る２ｎ個のインバータ素
子Ａｎ，Ｂｎの利得（ゲイン）が最大となる帰還素子ｒ
が設定されると、セルフバイアス増幅回路が構成され
る。また、該インバータ素子Ａ１，Ｂ１の低電位側電極
Ｎに、第３段目のインバータ素子Ａ３，Ｂ３の出力電圧
を，例えば、２個のバイアス素子Ｒｍ，Ｒｍにより分割
した電圧が供給されることから、該インバータ素子Ａ
１，Ｂ１の入力信号レベルの近傍にセルフバイアス電位
が設定される。さらに、第２段目のインバータ素子Ａ
２，Ｂ２の低電位側電極Ｎに、第４段目のインバータ素
子Ａ４，Ｂ４の出力電圧がバイアス素子Ｒｍ，Ｒｍによ
り分割した電圧が供給されることで、第２段目のインバ
ータ素子Ａ２，Ｂ２の入力信号レベルの近傍にセルフバ
イアス電位が設定される。
【００２６】また、第ｎ−１段目のインバータ素子Ａ
Ｋ，Ｂｋの低電位側電極Ｎに、第ｎ段目のインバータ素
子Ａｎ，Ｂｎの出力電圧をバイアス素子Ｒｍ，Ｒｍによ
り分割した電圧が供給されることで、該インバータ素子
Ａｋ，Ｂｋの入力信号レベルの近傍にセルフバイアス電
位が設定される。なお、第ｎ段目のインバータ素子Ａ
ｎ，Ｂｎの低電位側電極Ｎが第２の電源線ＶSSに接続さ
れることで該インバータ素子Ａｎ，Ｂｎの入力信号レベ
ルの近傍にセルフバイアス電位が設定される。
Ｋ，Ｂｋの低電位側電極Ｎに、第ｎ段目のインバータ素
子Ａｎ，Ｂｎの出力電圧をバイアス素子Ｒｍ，Ｒｍによ
り分割した電圧が供給されることで、該インバータ素子
Ａｋ，Ｂｋの入力信号レベルの近傍にセルフバイアス電
位が設定される。なお、第ｎ段目のインバータ素子Ａ
ｎ，Ｂｎの低電位側電極Ｎが第２の電源線ＶSSに接続さ
れることで該インバータ素子Ａｎ，Ｂｎの入力信号レベ
ルの近傍にセルフバイアス電位が設定される。
【００２７】これにより、全インバータ素子Ａ１〜Ａ
ｎ，Ｂ１〜Ｂｎがセルフバイアス電位により駆動され、
第１段目のインバータ素子Ａ１，Ｂ１の入力部ｉｎに入
力された相補性の小振幅の信号を最終段（第ｎ段目）の
インバータ素子Ａｎ，Ｂｎの出力部ｏutにおいて、フル
振幅（第１，第２の電源線ＶCC，ＶSS間の電圧振幅）の
相補性の出力信号ＳOUT として得ることが可能となる。
また、本発明の低電位側電極Ｎの接続方法により第１の
レベルシフト増幅回路と同様に、正帰還回路が構成さ
れ、当該相補型のレベルシフト増幅回路の増幅率を高め
ることが可能となる。
ｎ，Ｂ１〜Ｂｎがセルフバイアス電位により駆動され、
第１段目のインバータ素子Ａ１，Ｂ１の入力部ｉｎに入
力された相補性の小振幅の信号を最終段（第ｎ段目）の
インバータ素子Ａｎ，Ｂｎの出力部ｏutにおいて、フル
振幅（第１，第２の電源線ＶCC，ＶSS間の電圧振幅）の
相補性の出力信号ＳOUT として得ることが可能となる。
また、本発明の低電位側電極Ｎの接続方法により第１の
レベルシフト増幅回路と同様に、正帰還回路が構成さ
れ、当該相補型のレベルシフト増幅回路の増幅率を高め
ることが可能となる。
【００２８】さらに、本発明の第３のレベルシフト増幅
回路によれば、第ｉ段目のインバータ素子ＩＮｉ，Ａ
ｉ，Ｂｉの低電位側電極Ｎと第ｉ＋２段目のインバータ
素子ＩＮｊ，Ａｊ，Ｂｊの出力部ｏutとの間に，例え
ば、図２（ａ）に示すような容量素子Ｃと抵抗素子Ｒか
ら成る平滑回路１１が接続される。
回路によれば、第ｉ段目のインバータ素子ＩＮｉ，Ａ
ｉ，Ｂｉの低電位側電極Ｎと第ｉ＋２段目のインバータ
素子ＩＮｊ，Ａｊ，Ｂｊの出力部ｏutとの間に，例え
ば、図２（ａ）に示すような容量素子Ｃと抵抗素子Ｒか
ら成る平滑回路１１が接続される。
【００２９】このため、容量素子Ｃと抵抗素子Ｒとによ
り、第ｉ＋２段目のインバータ素子ＩＮｊの出力電圧が
平滑化され、その出力電圧を第ｉ段目のインバータ素子
ＩＮｉの低電位側電極Ｎに供給することが可能となる。
り、第ｉ＋２段目のインバータ素子ＩＮｊの出力電圧が
平滑化され、その出力電圧を第ｉ段目のインバータ素子
ＩＮｉの低電位側電極Ｎに供給することが可能となる。
【００３０】これにより、各インバータ素子ＩＮ１〜Ｉ
Ｎｋに供給されるセルフバイアス電位の安定化が図ら
れ、高信頼度のレベルシフト増幅回路を構成することが
可能となる。
Ｎｋに供給されるセルフバイアス電位の安定化が図ら
れ、高信頼度のレベルシフト増幅回路を構成することが
可能となる。
【００３１】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜８は、本発明の実施例に係るレ
ベルシフト増幅回路の説明図である。
いて説明をする。図３〜８は、本発明の実施例に係るレ
ベルシフト増幅回路の説明図である。
【００３２】（１）第１の実施例の説明 図３は、本発明の第１の実施例に係るレベルシフトアン
プの構成図であり、図４は、本発明の各実施例に係るイ
ンバータの説明図である。また、図５，６は第１の実施
例に係る動作を説明する入出力電圧特性図（その１，
２）をそれぞれ示している。
プの構成図であり、図４は、本発明の各実施例に係るイ
ンバータの説明図である。また、図５，６は第１の実施
例に係る動作を説明する入出力電圧特性図（その１，
２）をそれぞれ示している。
【００３３】例えば、メモリからデータを読み出すセン
スアンプに適用可能なレベルシフトアンプは、図３にお
いて、５個のインバータ素子（以下単にインバータとい
う）ＩＮ１〜ＩＮ５と、５個の帰還抵抗ｒと、２個のバ
イアス抵抗Ｒ１，Ｒ２から成る。
スアンプに適用可能なレベルシフトアンプは、図３にお
いて、５個のインバータ素子（以下単にインバータとい
う）ＩＮ１〜ＩＮ５と、５個の帰還抵抗ｒと、２個のバ
イアス抵抗Ｒ１，Ｒ２から成る。
【００３４】すなわち、５個のインバータＩＮ１〜ＩＮ
５はｎ個のインバータ素子ＩＮｎの一例であり、ｎ＝５
の場合である。なお、インバータＩＮ１〜ＩＮ５が図４
（ａ）に示すように、ｎ型の電界効果トランジスタＴN1
〜ＴN5及びｐ型の電界効果トランジスタＴP1〜ＴP5から
成る。例えば、５個のインバータＩＮ１〜ＩＮ５の各高
電位側電極Ｐの一例となるｐ型の電界効果トランジスタ
ＴP1〜ＴP5のソースＳが第１の電源線（以下単に電源線
という）ＶCCに接続され、第１段〜第５段のインバータ
ＩＮ１〜ＩＮ５が直列（縦列）に接続される。
５はｎ個のインバータ素子ＩＮｎの一例であり、ｎ＝５
の場合である。なお、インバータＩＮ１〜ＩＮ５が図４
（ａ）に示すように、ｎ型の電界効果トランジスタＴN1
〜ＴN5及びｐ型の電界効果トランジスタＴP1〜ＴP5から
成る。例えば、５個のインバータＩＮ１〜ＩＮ５の各高
電位側電極Ｐの一例となるｐ型の電界効果トランジスタ
ＴP1〜ＴP5のソースＳが第１の電源線（以下単に電源線
という）ＶCCに接続され、第１段〜第５段のインバータ
ＩＮ１〜ＩＮ５が直列（縦列）に接続される。
【００３５】さらに、第１段目のインバータＩＮ１の低
電位側電極Ｎの一例となるｎ型の電界効果トランジスタ
ＴN1のソースＳが第３段目のインバータＩＮ３の出力部
ｏutに接続され、第２段目のインバータＩＮ２のｎ型の
電界効果トランジスタＴN2のソースＳが第４段目のイン
バータＩＮ４の出力部ｏutに接続される。また、第３段
目のインバータＩＮ３のｎ型の電界効果トランジスタＴ
N3のソースＳが第５段目のインバータＩＮ５の出力部ｏ
utに接続される。
電位側電極Ｎの一例となるｎ型の電界効果トランジスタ
ＴN1のソースＳが第３段目のインバータＩＮ３の出力部
ｏutに接続され、第２段目のインバータＩＮ２のｎ型の
電界効果トランジスタＴN2のソースＳが第４段目のイン
バータＩＮ４の出力部ｏutに接続される。また、第３段
目のインバータＩＮ３のｎ型の電界効果トランジスタＴ
N3のソースＳが第５段目のインバータＩＮ５の出力部ｏ
utに接続される。
【００３６】なお、第４段目のインバータＩＮ４のｎ型
の電界効果トランジスタＴN4のソースＳがバイアス素子
Ｒ１，Ｒ２の直列接続点ｑに接続され、第５段目のイン
バータＩＮ５のｎ型の電界効果トランジスタＴN5のソー
スＳが第２の電源線（以下接地線という）ＶSSに接続さ
れる。
の電界効果トランジスタＴN4のソースＳがバイアス素子
Ｒ１，Ｒ２の直列接続点ｑに接続され、第５段目のイン
バータＩＮ５のｎ型の電界効果トランジスタＴN5のソー
スＳが第２の電源線（以下接地線という）ＶSSに接続さ
れる。
【００３７】また、インバータＩＮ１〜ＩＮ５を図４
（ｂ）に示すように、ｎｐｎ型のバイポーラトランジス
タＱ11〜Ｑ15及びｐｎｐ型のバイポーラトランジスタＱ
21〜Ｑ25から構成しても良い。図４（ｂ）において、例
えば、両タイプのバイポーラトランジスタのエミッタＥ
同士が接続されて出力部に接続され、その各コレクタＣ
が電源線ＶCCや接地線ＶSSに接続され、そのベースＢ同
士が接続されて入力部ｉｎに接続される。
（ｂ）に示すように、ｎｐｎ型のバイポーラトランジス
タＱ11〜Ｑ15及びｐｎｐ型のバイポーラトランジスタＱ
21〜Ｑ25から構成しても良い。図４（ｂ）において、例
えば、両タイプのバイポーラトランジスタのエミッタＥ
同士が接続されて出力部に接続され、その各コレクタＣ
が電源線ＶCCや接地線ＶSSに接続され、そのベースＢ同
士が接続されて入力部ｉｎに接続される。
【００３８】なお、５個の帰還抵抗ｒは帰還素子ｒの一
例であり、各インバータＩＮ１〜ＩＮ５の入出力部間に
接続される。例えば、帰還抵抗ｒはｎ型の電界効果トラ
ンジスタＴN1及びｐ型の電界効果トランジスタＴP1から
成るＣＭＯＳインバータのゲート・ドレイン間に接続さ
れ、また、それがｎｐｎ型のバイポーラトランジスタＱ
11及びｐｎｐ型のバイポーラトランジスタＱ21から成る
相補性トランジスタのベース・エミッタ間に接続され
る。他の４個の各インバータＩＮ２〜ＩＮ５について
も、同様にその入力部ｉｎと出力部ｏutとの間に帰還抵
抗ｒが接続される。
例であり、各インバータＩＮ１〜ＩＮ５の入出力部間に
接続される。例えば、帰還抵抗ｒはｎ型の電界効果トラ
ンジスタＴN1及びｐ型の電界効果トランジスタＴP1から
成るＣＭＯＳインバータのゲート・ドレイン間に接続さ
れ、また、それがｎｐｎ型のバイポーラトランジスタＱ
11及びｐｎｐ型のバイポーラトランジスタＱ21から成る
相補性トランジスタのベース・エミッタ間に接続され
る。他の４個の各インバータＩＮ２〜ＩＮ５について
も、同様にその入力部ｉｎと出力部ｏutとの間に帰還抵
抗ｒが接続される。
【００３９】さらに、２個のバイアス抵抗Ｒ１，Ｒ２は
バイアス素子Ｒ１，Ｒ２の一例であり、それが直列に接
続されて、第５段目のインバータＩＮ５の出力部ｏutと
接地線ＶSSとの間に接続される。なお、その直列接続点
がｑであり、該バイアス抵抗Ｒ１，Ｒ２の抵抗比は、直
列接続点ｑの電位が１／√２（ＶCC−ＶSS）となる値に
設定する。
バイアス素子Ｒ１，Ｒ２の一例であり、それが直列に接
続されて、第５段目のインバータＩＮ５の出力部ｏutと
接地線ＶSSとの間に接続される。なお、その直列接続点
がｑであり、該バイアス抵抗Ｒ１，Ｒ２の抵抗比は、直
列接続点ｑの電位が１／√２（ＶCC−ＶSS）となる値に
設定する。
【００４０】ここで、図３において、Ｎ〜Ｎは各ノ
ードの信号レベルであり、例えば、信号レベルＮは第
１段目のインバータＩＮ１の入力レベル，すなわち、メ
モリセル等から読出すセル電位に依存するレベルであ
る。また、信号レベルＮはインバータの入出力電圧特
性において、第１段目のインバータＩＮ１の出力レベル
であり、第２段目のインバータＩＮ２の入力レベルとな
る。さらに、信号レベルＮは第２段目のインバータＩ
Ｎ２の出力レベルであり、第３段目のインバータＩＮ３
の入力レベルとなる（図５（ａ）参照）。
ードの信号レベルであり、例えば、信号レベルＮは第
１段目のインバータＩＮ１の入力レベル，すなわち、メ
モリセル等から読出すセル電位に依存するレベルであ
る。また、信号レベルＮはインバータの入出力電圧特
性において、第１段目のインバータＩＮ１の出力レベル
であり、第２段目のインバータＩＮ２の入力レベルとな
る。さらに、信号レベルＮは第２段目のインバータＩ
Ｎ２の出力レベルであり、第３段目のインバータＩＮ３
の入力レベルとなる（図５（ａ）参照）。
【００４１】同様に、信号レベルＮは第３段目のイン
バータＩＮ３の出力レベルであり、第４段目のインバー
タＩＮ４の入力レベルとなる。また、信号レベルＮは
第４段目のインバータＩＮ４の出力レベルであり、第５
段目のインバータＩＮ５の入力レベルとなる（図５
（ｂ）参照）。なお、信号レベルＮは第５段目のイン
バータＩＮ５の出力レベルである（図６（ａ）参照）。
また、信号レベルＮはバイアス素子Ｒ１，Ｒ２の直列
接続点ｑの信号レベルであり、第５段目のインバータＩ
Ｎ５の出力電圧をバイアス素子Ｒ１，Ｒ２により分割し
た電圧である。
バータＩＮ３の出力レベルであり、第４段目のインバー
タＩＮ４の入力レベルとなる。また、信号レベルＮは
第４段目のインバータＩＮ４の出力レベルであり、第５
段目のインバータＩＮ５の入力レベルとなる（図５
（ｂ）参照）。なお、信号レベルＮは第５段目のイン
バータＩＮ５の出力レベルである（図６（ａ）参照）。
また、信号レベルＮはバイアス素子Ｒ１，Ｒ２の直列
接続点ｑの信号レベルであり、第５段目のインバータＩ
Ｎ５の出力電圧をバイアス素子Ｒ１，Ｒ２により分割し
た電圧である。
【００４２】このようにして、本発明の第１の実施例に
係るレベルシフトアンプによれば、図３に示すように、
５個のインバータＩＮ１〜ＩＮ５，帰還素子ｒと、バイ
アス素子Ｒ１，Ｒ２とが具備され、第１段目のインバー
タＩＮ１のｎ型の電界効果トランジスタＴN1のソースＳ
が第３段目のインバータＩＮ３の出力部ｏutに接続さ
れ、第２段目のインバータＩＮ２のｎ型の電界効果トラ
ンジスタＴN2のソースＳが第４段目のインバータＩＮ４
の出力部ｏutに接続される。
係るレベルシフトアンプによれば、図３に示すように、
５個のインバータＩＮ１〜ＩＮ５，帰還素子ｒと、バイ
アス素子Ｒ１，Ｒ２とが具備され、第１段目のインバー
タＩＮ１のｎ型の電界効果トランジスタＴN1のソースＳ
が第３段目のインバータＩＮ３の出力部ｏutに接続さ
れ、第２段目のインバータＩＮ２のｎ型の電界効果トラ
ンジスタＴN2のソースＳが第４段目のインバータＩＮ４
の出力部ｏutに接続される。
【００４３】また、第３段目のインバータＩＮ３のｎ型
の電界効果トランジスタＴN3のソースＳが第５段目のイ
ンバータＩＮ５の出力部ｏutに接続され、第４段目のイ
ンバータＩＮ４のｎ型の電界効果トランジスタＴN4のソ
ースＳがバイアス素子Ｒ１，Ｒ２の直列接続点ｑに接続
され、第５段目のインバータＩＮ５のｎ型の電界効果ト
ランジスタＴN5のソースＳが接地線ＶSSに接続される。
の電界効果トランジスタＴN3のソースＳが第５段目のイ
ンバータＩＮ５の出力部ｏutに接続され、第４段目のイ
ンバータＩＮ４のｎ型の電界効果トランジスタＴN4のソ
ースＳがバイアス素子Ｒ１，Ｒ２の直列接続点ｑに接続
され、第５段目のインバータＩＮ５のｎ型の電界効果ト
ランジスタＴN5のソースＳが接地線ＶSSに接続される。
【００４４】このため、各インバータＩＮ１〜ＩＮ５の
利得（ゲイン）が最大となるように帰還抵抗ｒ＝数〔Ｋ
Ω〕程度を設定すると、セルフバイアス増幅回路が構成
される。また、第１段目のインバータＩＮ１のｎ型の電
界効果トランジスタＴN1のソースＳに、第３段目のイン
バータＩＮ３の出力電圧が供給されることから、該イン
バータＩＮ１の入力信号レベルの近傍に、図６（ｂ）に
示すようなＮ＝ＶCC／４程度のセルフバイアス電位が
設定される。
利得（ゲイン）が最大となるように帰還抵抗ｒ＝数〔Ｋ
Ω〕程度を設定すると、セルフバイアス増幅回路が構成
される。また、第１段目のインバータＩＮ１のｎ型の電
界効果トランジスタＴN1のソースＳに、第３段目のイン
バータＩＮ３の出力電圧が供給されることから、該イン
バータＩＮ１の入力信号レベルの近傍に、図６（ｂ）に
示すようなＮ＝ＶCC／４程度のセルフバイアス電位が
設定される。
【００４５】さらに、第２段目のインバータＩＮ２のｎ
型の電界効果トランジスタＴN2のソースＳに、第４段目
のインバータＩＮ４の出力電圧が供給されることで、第
２段目のインバータＩＮ２の入力信号レベルの近傍に、
同様に、Ｎ＝ＶCC√２／４程度のセルフバイアス電位
が設定される。第３段目のインバータＩＮ３のｎ型の電
界効果トランジスタＴN3のソースＳに、第５段目のイン
バータＩＮ５の出力電圧が供給されることで、第３段目
のインバータＩＮ３の入力信号レベルの近傍に、同様
に、Ｎ＝ＶCC／２程度のセルフバイアス電位が設定さ
れる。
型の電界効果トランジスタＴN2のソースＳに、第４段目
のインバータＩＮ４の出力電圧が供給されることで、第
２段目のインバータＩＮ２の入力信号レベルの近傍に、
同様に、Ｎ＝ＶCC√２／４程度のセルフバイアス電位
が設定される。第３段目のインバータＩＮ３のｎ型の電
界効果トランジスタＴN3のソースＳに、第５段目のイン
バータＩＮ５の出力電圧が供給されることで、第３段目
のインバータＩＮ３の入力信号レベルの近傍に、同様
に、Ｎ＝ＶCC／２程度のセルフバイアス電位が設定さ
れる。
【００４６】また、第４段目のインバータＩＮ４のｎ型
の電界効果トランジスタＴN4のソースＳに、バイアス素
子Ｒ１，Ｒ２で分割される第５段目のインバータＩＮ５
の出力電圧が供給されることで、該インバータＩＮ４の
入力信号レベルの近傍に、同様に、Ｎ＝ＶCC√２／２
程度のセルフバイアス電位が設定される。なお、第５段
目のインバータＩＮ５のｎ型の電界効果トランジスタＴ
N5のソースＳが接地線ＶSSに接続されることで該インバ
ータＩＮ５の入力信号レベルの近傍に、電源線ＶCCのセ
ルフバイアス電位が設定される。
の電界効果トランジスタＴN4のソースＳに、バイアス素
子Ｒ１，Ｒ２で分割される第５段目のインバータＩＮ５
の出力電圧が供給されることで、該インバータＩＮ４の
入力信号レベルの近傍に、同様に、Ｎ＝ＶCC√２／２
程度のセルフバイアス電位が設定される。なお、第５段
目のインバータＩＮ５のｎ型の電界効果トランジスタＴ
N5のソースＳが接地線ＶSSに接続されることで該インバ
ータＩＮ５の入力信号レベルの近傍に、電源線ＶCCのセ
ルフバイアス電位が設定される。
【００４７】これにより、全インバータＩＮ１〜ＩＮ５
がセルフバイアス電位により駆動され、初段のインバー
タＩＮ１の入力レベルをメモリセルの出力レベルに合わ
せ、順次，レベルシフト増幅することにより、最終的に
電源線ＶCC，接地線ＶSSのフルスイングまで増幅をする
ことが可能となる。すなわち、第１段目のインバータＩ
Ｎ１の入力部に入力された小振幅の信号を最終段のイン
バータＩＮ５の出力部ｏutにおいて、フル振幅（電源線
ＶCC，接地線ＶSS間の電圧振幅）の出力信号ＳOUT とし
て得ることが可能となる。
がセルフバイアス電位により駆動され、初段のインバー
タＩＮ１の入力レベルをメモリセルの出力レベルに合わ
せ、順次，レベルシフト増幅することにより、最終的に
電源線ＶCC，接地線ＶSSのフルスイングまで増幅をする
ことが可能となる。すなわち、第１段目のインバータＩ
Ｎ１の入力部に入力された小振幅の信号を最終段のイン
バータＩＮ５の出力部ｏutにおいて、フル振幅（電源線
ＶCC，接地線ＶSS間の電圧振幅）の出力信号ＳOUT とし
て得ることが可能となる。
【００４８】また、各インバータＩＮ１〜ＩＮ５のｎ型
の電界効果トランジスタＴN5のソースＳの接続方法によ
り正帰還回路が構成され、当該増幅回路の増幅率を高め
ることが可能となる。このことで、高利得（ハイゲイ
ン）のレベルシフト増幅回路のように１段で増幅する場
合に比べ、入力信号の切り換わりに対する反応性（レス
ポンス）の向上が図られ、当該増幅回路の高速化を図る
ことが可能となる。
の電界効果トランジスタＴN5のソースＳの接続方法によ
り正帰還回路が構成され、当該増幅回路の増幅率を高め
ることが可能となる。このことで、高利得（ハイゲイ
ン）のレベルシフト増幅回路のように１段で増幅する場
合に比べ、入力信号の切り換わりに対する反応性（レス
ポンス）の向上が図られ、当該増幅回路の高速化を図る
ことが可能となる。
【００４９】（２）第２の実施例の説明 図７は、本発明の第２の実施例に係るレベルシフト増幅
回路の構成図である。図７において、第１の実施例と異
なるのは第２の実施例では、インバータ縦列接続回路が
１組を成し、相補性の入力信号をレベルシフト出力する
ものである。
回路の構成図である。図７において、第１の実施例と異
なるのは第２の実施例では、インバータ縦列接続回路が
１組を成し、相補性の入力信号をレベルシフト出力する
ものである。
【００５０】すなわち、メモリから相補性のデータを読
み出すセンスアンプに適用可能なレベルシフトアンプ
は、図７において、例えば、１０個のインバータＩN11
〜ＩN15 ，ＩN21 〜ＩN25 ，帰還抵抗ｒ及び９個のバイ
アス抵抗Ｒ１〜Ｒ９から成る。
み出すセンスアンプに適用可能なレベルシフトアンプ
は、図７において、例えば、１０個のインバータＩN11
〜ＩN15 ，ＩN21 〜ＩN25 ，帰還抵抗ｒ及び９個のバイ
アス抵抗Ｒ１〜Ｒ９から成る。
【００５１】１０個のインバータＩN11 〜ＩN15 ，ＩN2
1 〜ＩN25 は２ｎ個のインバータＡｎ，Ｂｎの一例であ
り、ｎ＝５の場合である。また、１０個のインバータＩ
N11〜ＩN15 ，ＩN21 〜ＩN25 の各高電位側電極Ｐ，例
えば、当該インバータＩＮを電界効果トランジスタで構
成する場合には、ｐ型の電界効果トランジスタのソース
Ｓが電源線ＶCCに接続される。
1 〜ＩN25 は２ｎ個のインバータＡｎ，Ｂｎの一例であ
り、ｎ＝５の場合である。また、１０個のインバータＩ
N11〜ＩN15 ，ＩN21 〜ＩN25 の各高電位側電極Ｐ，例
えば、当該インバータＩＮを電界効果トランジスタで構
成する場合には、ｐ型の電界効果トランジスタのソース
Ｓが電源線ＶCCに接続される。
【００５２】さらに、非反転信号を増幅する側（一方の
側）の第１段〜第５段のインバータＩN11 〜ＩN15 が直
列に接続され、また、反転信号を増幅する側（他方の
側）の第１段〜第５段のインバータＩN21 〜ＩN25 が直
列に接続される。
側）の第１段〜第５段のインバータＩN11 〜ＩN15 が直
列に接続され、また、反転信号を増幅する側（他方の
側）の第１段〜第５段のインバータＩN21 〜ＩN25 が直
列に接続される。
【００５３】なお、非反転側の第１段目から第４段目ま
でのインバータＩN11 〜ＩN14 の各低電位側電極Ｎが反
転側の第１段目から第４段目までのインバータＩN21 〜
ＩN24 の各低電位側電極Ｎにそれぞれ接続される。ここ
で、その各接続点をＮ１〜Ｎ４とすると、当該接続点Ｎ
１〜Ｎ４がバイアス素子Ｒ１とＲ２，Ｒ３とＲ４，Ｒ５
とＲ６，Ｒ７とＲ８の各接続点となる直列接続点ｑ１〜
ｑ４にそれぞれ接続される。また、非反転側の第５段目
のインバータIN15の低電位側電極Ｎと反転側の第５段目
のインバータIN25の低電位側電極Ｎが接地線ＶSSに接続
される。
でのインバータＩN11 〜ＩN14 の各低電位側電極Ｎが反
転側の第１段目から第４段目までのインバータＩN21 〜
ＩN24 の各低電位側電極Ｎにそれぞれ接続される。ここ
で、その各接続点をＮ１〜Ｎ４とすると、当該接続点Ｎ
１〜Ｎ４がバイアス素子Ｒ１とＲ２，Ｒ３とＲ４，Ｒ５
とＲ６，Ｒ７とＲ８の各接続点となる直列接続点ｑ１〜
ｑ４にそれぞれ接続される。また、非反転側の第５段目
のインバータIN15の低電位側電極Ｎと反転側の第５段目
のインバータIN25の低電位側電極Ｎが接地線ＶSSに接続
される。
【００５４】なお、帰還抵抗ｒは第１の実施例と同様
に、各インバータＩN11 〜ＩN15 やＩN21 〜ＩN25 の入
出力部間に接続される。また、各インバータＩN11 〜Ｉ
N15 やＩN21 〜ＩN25 の利得（ゲイン）が最大となるよ
うにｒ＝数〔ＫΩ〕程度とする。
に、各インバータＩN11 〜ＩN15 やＩN21 〜ＩN25 の入
出力部間に接続される。また、各インバータＩN11 〜Ｉ
N15 やＩN21 〜ＩN25 の利得（ゲイン）が最大となるよ
うにｒ＝数〔ＫΩ〕程度とする。
【００５５】さらに、９個のバイアス抵抗Ｒ１〜Ｒ９は
複数のバイアス素子Ｒｍの一例であり、ｍ＝９の場合で
ある。例えば、第１，第２のバイアス抵抗Ｒ１，Ｒ２と
が直列に接続されて、第３段目のインバータＩN13 の出
力部ｏutとインバータＩN23の出力部ｏutとの間に接続
される。なお、この直列接続点がｑ１である。
複数のバイアス素子Ｒｍの一例であり、ｍ＝９の場合で
ある。例えば、第１，第２のバイアス抵抗Ｒ１，Ｒ２と
が直列に接続されて、第３段目のインバータＩN13 の出
力部ｏutとインバータＩN23の出力部ｏutとの間に接続
される。なお、この直列接続点がｑ１である。
【００５６】また、第３，第４のバイアス抵抗Ｒ３，Ｒ
４とが直列に接続されて、第４段目のインバータＩN14
の出力部ｏutとインバータＩN24 の出力部ｏutとの間に
接続される。なお、この直列接続点がｑ２である。ま
た、第５，第６のバイアス抵抗Ｒ５，Ｒ６とが直列に接
続されて、第５段目のインバータＩN15 の出力部ｏutと
インバータＩN25 の出力部ｏutとの間に接続される。な
お、この直列接続点がｑ３である。
４とが直列に接続されて、第４段目のインバータＩN14
の出力部ｏutとインバータＩN24 の出力部ｏutとの間に
接続される。なお、この直列接続点がｑ２である。ま
た、第５，第６のバイアス抵抗Ｒ５，Ｒ６とが直列に接
続されて、第５段目のインバータＩN15 の出力部ｏutと
インバータＩN25 の出力部ｏutとの間に接続される。な
お、この直列接続点がｑ３である。
【００５７】さらに、第７，第８のバイアス抵抗Ｒ７，
Ｒ８とが直列に接続されて、第５段目のインバータＩN1
5 の出力部ｏutとインバータＩN25 の出力部ｏutとの間
に接続される。なお、この直列接続点がｑ４であり、該
直列接続点ｑ４に第９のバイアス抵抗Ｒ９が接続され、
その抵抗Ｒ９の他端が接地線ＶSSに接続される。
Ｒ８とが直列に接続されて、第５段目のインバータＩN1
5 の出力部ｏutとインバータＩN25 の出力部ｏutとの間
に接続される。なお、この直列接続点がｑ４であり、該
直列接続点ｑ４に第９のバイアス抵抗Ｒ９が接続され、
その抵抗Ｒ９の他端が接地線ＶSSに接続される。
【００５８】このようにして、本発明の第２の実施例に
係るレベルシフトアンプによれば、図５に示すように、
１０個のインバータＩN11 〜ＩN15 ，ＩN21 〜ＩN25 ，
帰還抵抗ｒ及び９個のバイアス抵抗Ｒ１〜Ｒ９が具備さ
れ、第１段目から第４段目までの各インバータＩN11 〜
ＩN14 ，ＩN21 〜ＩN24 同士が接続された各低電位側電
極Ｎの接続点Ｎ１〜Ｎ４が各バイアス抵抗Ｒ１〜Ｒ８の
各直列接続点ｑ１〜ｑ４にそれぞれ接続される。
係るレベルシフトアンプによれば、図５に示すように、
１０個のインバータＩN11 〜ＩN15 ，ＩN21 〜ＩN25 ，
帰還抵抗ｒ及び９個のバイアス抵抗Ｒ１〜Ｒ９が具備さ
れ、第１段目から第４段目までの各インバータＩN11 〜
ＩN14 ，ＩN21 〜ＩN24 同士が接続された各低電位側電
極Ｎの接続点Ｎ１〜Ｎ４が各バイアス抵抗Ｒ１〜Ｒ８の
各直列接続点ｑ１〜ｑ４にそれぞれ接続される。
【００５９】このため、第１の実施例と同様に、１０個
のインバータＩN11 〜ＩN15 ，ＩN21 〜ＩN25 の利得
（ゲイン）が最大となる帰還抵抗ｒが設定されると、セ
ルフバイアス増幅回路が構成される。また、該インバー
タＩN11 ，ＩN21 の低電位側電極Ｎに、第３段目のイン
バータＩN13 ，ＩN23 の出力電圧を，例えば、バイアス
素子Ｒ１，Ｒ２により分割した電圧が供給されることか
ら、該インバータＩN11，ＩN21 の入力信号レベルの近
傍にセルフバイアス電位が設定される。
のインバータＩN11 〜ＩN15 ，ＩN21 〜ＩN25 の利得
（ゲイン）が最大となる帰還抵抗ｒが設定されると、セ
ルフバイアス増幅回路が構成される。また、該インバー
タＩN11 ，ＩN21 の低電位側電極Ｎに、第３段目のイン
バータＩN13 ，ＩN23 の出力電圧を，例えば、バイアス
素子Ｒ１，Ｒ２により分割した電圧が供給されることか
ら、該インバータＩN11，ＩN21 の入力信号レベルの近
傍にセルフバイアス電位が設定される。
【００６０】さらに、第２段目のインバータＩN12 ，Ｉ
N22 の低電位側電極Ｎに、第４段目のインバータＩN14
，ＩN24 の出力電圧がバイアス素子Ｒ３，Ｒ４により
分割した電圧が供給されることで、第２段目のインバー
タＩN12 ，ＩN22 の入力信号レベルの近傍にセルフバイ
アス電位が設定される。
N22 の低電位側電極Ｎに、第４段目のインバータＩN14
，ＩN24 の出力電圧がバイアス素子Ｒ３，Ｒ４により
分割した電圧が供給されることで、第２段目のインバー
タＩN12 ，ＩN22 の入力信号レベルの近傍にセルフバイ
アス電位が設定される。
【００６１】同様に、第３段目のインバータＩN13 ，Ｉ
N23 の低電位側電極Ｎに、第５段目のインバータＩN15
，ＩN25 の出力電圧がバイアス素子Ｒ５，Ｒ６により
分割した電圧が供給されることで、第３段目のインバー
タＩN13 ，ＩN23 の入力信号レベルの近傍にセルフバイ
アス電位が設定される。
N23 の低電位側電極Ｎに、第５段目のインバータＩN15
，ＩN25 の出力電圧がバイアス素子Ｒ５，Ｒ６により
分割した電圧が供給されることで、第３段目のインバー
タＩN13 ，ＩN23 の入力信号レベルの近傍にセルフバイ
アス電位が設定される。
【００６２】また、第４段目のインバータＩN14 ，ＩN2
4 の低電位側電極Ｎに、第５段目のインバータＩN15 ，
ＩN25 の出力電圧をバイアス素子Ｒ７，Ｒ８により分割
した電圧が供給されることで、該インバータＩN14 ，Ｉ
N24 の入力信号レベルの近傍にセルフバイアス電位が設
定される。なお、第５段目のインバータＩN15 ，ＩN25
の低電位側電極Ｎが接地線ＶSSに接続されることで該イ
ンバータＩN15 ，ＩN25 の入力信号レベルの近傍にセル
フバイアス電位が設定される。
4 の低電位側電極Ｎに、第５段目のインバータＩN15 ，
ＩN25 の出力電圧をバイアス素子Ｒ７，Ｒ８により分割
した電圧が供給されることで、該インバータＩN14 ，Ｉ
N24 の入力信号レベルの近傍にセルフバイアス電位が設
定される。なお、第５段目のインバータＩN15 ，ＩN25
の低電位側電極Ｎが接地線ＶSSに接続されることで該イ
ンバータＩN15 ，ＩN25 の入力信号レベルの近傍にセル
フバイアス電位が設定される。
【００６３】これにより、２段先の出力電圧をバイアス
抵抗Ｒ１とＲ２，Ｒ３とＲ４，Ｒ５とＲ６，Ｒ７とＲ８
でそれぞれ平均化された電圧により、電源電圧を供給す
ることが可能となる。このことで、全インバータＩN11
〜ＩN15 ，ＩN21 ，ＩN25 がセルフバイアス電位により
駆動され、第１段目のインバータＩN11 ，ＩN21 の入力
部ｉｎに入力された相補性の小振幅の信号を最終段（第
５段目）のインバータＩN15 ，ＩN25 の出力部ｏutにお
いて、フル振幅（電源線ＶCC，接地線ＶSS間の電圧振
幅）の相補性の出力信号ＳOUT として得ることが可能と
なる。
抵抗Ｒ１とＲ２，Ｒ３とＲ４，Ｒ５とＲ６，Ｒ７とＲ８
でそれぞれ平均化された電圧により、電源電圧を供給す
ることが可能となる。このことで、全インバータＩN11
〜ＩN15 ，ＩN21 ，ＩN25 がセルフバイアス電位により
駆動され、第１段目のインバータＩN11 ，ＩN21 の入力
部ｉｎに入力された相補性の小振幅の信号を最終段（第
５段目）のインバータＩN15 ，ＩN25 の出力部ｏutにお
いて、フル振幅（電源線ＶCC，接地線ＶSS間の電圧振
幅）の相補性の出力信号ＳOUT として得ることが可能と
なる。
【００６４】また、各インバータＩN11 〜ＩN15 ，ＩN2
1 ，ＩN25 の低電位側電極Ｎの接続方法により第１の実
施例と同様に正帰還回路が構成され、当該増幅回路の増
幅率を高めることが可能となる。
1 ，ＩN25 の低電位側電極Ｎの接続方法により第１の実
施例と同様に正帰還回路が構成され、当該増幅回路の増
幅率を高めることが可能となる。
【００６５】（３）第３の実施例の説明 図８は、本発明の第３の実施例に係るレベルシフトアン
プの構成図である。図８において、第１，第２の実施例
と異なるのは第３の実施例では、平滑回路１１が接続さ
れるものである。
プの構成図である。図８において、第１，第２の実施例
と異なるのは第３の実施例では、平滑回路１１が接続さ
れるものである。
【００６６】例えば、第１の実施例に係るレベルシフト
アンプの変形タイプとして図８に示すように、第１段目
のインバータＩＮ１の低電位側電極Ｎと第３段目のイン
バータＩＮ３の出力部ｏutとの間に平滑回路１１が接続
される。また、平滑回路１１は動作周波数にもよるが数
〔ｋΩ〕程度の抵抗Ｒ１と数〔ｐＦ〕の容量Ｃ１から成
る。同様に、第２段目のインバータＩＮ２の低電位側電
極Ｎと第４段目のインバータＩＮ４の出力部ｏutとの間
に抵抗Ｒ２，容量Ｃ２が接続される。また、第３段目の
インバータＩＮ３の低電位側電極Ｎと第５段目のインバ
ータＩＮ５の出力部ｏutとの間に抵抗Ｒ３と容量Ｃ３が
接続され、第４段目のインバータＩＮ４の低電位側電極
Ｎとバイアス抵抗Ｒ１，Ｒ２の直列接続点ｑとの間に抵
抗Ｒ４，容量Ｃ４が接続される。
アンプの変形タイプとして図８に示すように、第１段目
のインバータＩＮ１の低電位側電極Ｎと第３段目のイン
バータＩＮ３の出力部ｏutとの間に平滑回路１１が接続
される。また、平滑回路１１は動作周波数にもよるが数
〔ｋΩ〕程度の抵抗Ｒ１と数〔ｐＦ〕の容量Ｃ１から成
る。同様に、第２段目のインバータＩＮ２の低電位側電
極Ｎと第４段目のインバータＩＮ４の出力部ｏutとの間
に抵抗Ｒ２，容量Ｃ２が接続される。また、第３段目の
インバータＩＮ３の低電位側電極Ｎと第５段目のインバ
ータＩＮ５の出力部ｏutとの間に抵抗Ｒ３と容量Ｃ３が
接続され、第４段目のインバータＩＮ４の低電位側電極
Ｎとバイアス抵抗Ｒ１，Ｒ２の直列接続点ｑとの間に抵
抗Ｒ４，容量Ｃ４が接続される。
【００６７】このようにして、本発明の第３の実施例に
係るレベルシフトアンプによれば、図８に示すように、
第１の実施例に係るレベルシフトアンプに容量素子Ｃ１
〜Ｃ４や抵抗Ｒ１〜Ｒ４から成る平滑回路１１が接続さ
れる。
係るレベルシフトアンプによれば、図８に示すように、
第１の実施例に係るレベルシフトアンプに容量素子Ｃ１
〜Ｃ４や抵抗Ｒ１〜Ｒ４から成る平滑回路１１が接続さ
れる。
【００６８】このため、第１の容量Ｃ１と第１の抵抗Ｒ
１とにより、第３段目のインバータＩＮ３の出力電圧が
平滑化され、その出力電圧を第１段目のインバータＩＮ
１の低電位側電極Ｎに供給することが可能となる。同様
に、第２の容量Ｃ２と第２の抵抗Ｒ２とにより、第４段
目のインバータＩＮ４の出力電圧が平滑化され、その出
力電圧を第２段目のインバータＩＮ２の低電位側電極Ｎ
に供給することが可能となる。
１とにより、第３段目のインバータＩＮ３の出力電圧が
平滑化され、その出力電圧を第１段目のインバータＩＮ
１の低電位側電極Ｎに供給することが可能となる。同様
に、第２の容量Ｃ２と第２の抵抗Ｒ２とにより、第４段
目のインバータＩＮ４の出力電圧が平滑化され、その出
力電圧を第２段目のインバータＩＮ２の低電位側電極Ｎ
に供給することが可能となる。
【００６９】さらに、第３の容量Ｃ３と第３の抵抗Ｒ３
とにより、第５段目のインバータＩＮ５の出力電圧が平
滑化され、その出力電圧を第３段目のインバータＩＮ３
の低電位側電極Ｎに供給することが可能となる。なお、
第４の容量Ｃ４と第４の抵抗Ｒ４とにより、バイアス抵
抗Ｒ１，Ｒ２で分割される電圧が平滑化され、その出力
電圧を第４段目のインバータＩＮ４の低電位側電極Ｎに
供給することが可能となる。
とにより、第５段目のインバータＩＮ５の出力電圧が平
滑化され、その出力電圧を第３段目のインバータＩＮ３
の低電位側電極Ｎに供給することが可能となる。なお、
第４の容量Ｃ４と第４の抵抗Ｒ４とにより、バイアス抵
抗Ｒ１，Ｒ２で分割される電圧が平滑化され、その出力
電圧を第４段目のインバータＩＮ４の低電位側電極Ｎに
供給することが可能となる。
【００７０】これにより、各インバータＩＮ１〜ＩＮ５
に供給されるセルフバイアス電位の安定化が図られ、高
信頼度のレベルシフト増幅回路を構成することが可能と
なる。
に供給されるセルフバイアス電位の安定化が図られ、高
信頼度のレベルシフト増幅回路を構成することが可能と
なる。
【００７１】なお、本発明の各実施例ではｎ＝５段の場
合，すなわち、１段の増幅で入力信号が√２倍になる例
を説明したが、ｎ＝７，９…と段数を増加することで、
入力信号の６倍，８倍…に増幅可能なレベルシフト増幅
回路を構成することが可能となる。このことで、メモリ
セルの読出し電圧の微小化に十分対処することが可能と
なる。
合，すなわち、１段の増幅で入力信号が√２倍になる例
を説明したが、ｎ＝７，９…と段数を増加することで、
入力信号の６倍，８倍…に増幅可能なレベルシフト増幅
回路を構成することが可能となる。このことで、メモリ
セルの読出し電圧の微小化に十分対処することが可能と
なる。
【００７２】
【発明の効果】以上説明したように、本発明の第１のレ
ベルシフト増幅回路によれば、ｎ個のインバータ素子，
帰還素子と、バイアス素子とが具備され、第ｉ段目のイ
ンバータ素子の低電位側電極が第ｉ＋２段目のインバー
タ素子の出力部に接続される。
ベルシフト増幅回路によれば、ｎ個のインバータ素子，
帰還素子と、バイアス素子とが具備され、第ｉ段目のイ
ンバータ素子の低電位側電極が第ｉ＋２段目のインバー
タ素子の出力部に接続される。
【００７３】このため、各インバータ素子の利得（ゲイ
ン）が最大となる帰還素子を設定することにより、セル
フバイアス増幅回路が構成され、全インバータ素子がセ
ルフバイアス電位により駆動され、第１段目のインバー
タ素子の入力部に入力された小振幅の信号を最終段のイ
ンバータ素子の出力部において、フル振幅の出力信号と
して得ることが可能となる。
ン）が最大となる帰還素子を設定することにより、セル
フバイアス増幅回路が構成され、全インバータ素子がセ
ルフバイアス電位により駆動され、第１段目のインバー
タ素子の入力部に入力された小振幅の信号を最終段のイ
ンバータ素子の出力部において、フル振幅の出力信号と
して得ることが可能となる。
【００７４】また、本発明の第２のレベルシフト増幅回
路によれば、２ｎ個のインバータ素子，帰還素子と、複
数のバイアス素子とが具備され、第ｉ段目から第ｎ−１
段目までの各インバータ素子同士の低電位側電極を接続
した接続点がバイアス素子の各直列接続点にそれぞれ接
続される。
路によれば、２ｎ個のインバータ素子，帰還素子と、複
数のバイアス素子とが具備され、第ｉ段目から第ｎ−１
段目までの各インバータ素子同士の低電位側電極を接続
した接続点がバイアス素子の各直列接続点にそれぞれ接
続される。
【００７５】このため、第１のレベルシフト増幅回路と
同様に２ｎ個のインバータ素子のゲインが最大となる帰
還素子を設定すると、セルフバイアス増幅回路が構成さ
れ、全インバータ素子がセルフバイアス電位により駆動
され、第１段目のインバータ素子の入力部に入力された
相補性の小振幅の信号を最終段のインバータ素子の出力
部において、フル振幅の相補性の出力信号として得るこ
とが可能となる。
同様に２ｎ個のインバータ素子のゲインが最大となる帰
還素子を設定すると、セルフバイアス増幅回路が構成さ
れ、全インバータ素子がセルフバイアス電位により駆動
され、第１段目のインバータ素子の入力部に入力された
相補性の小振幅の信号を最終段のインバータ素子の出力
部において、フル振幅の相補性の出力信号として得るこ
とが可能となる。
【００７６】さらに、本発明の第３のレベルシフト増幅
回路によれば、第ｉ段目のインバータ素子の低電位側電
極と第ｉ＋２段目のインバータ素子の出力部との間に容
量素子と抵抗素子から成る平滑回路が接続される。
回路によれば、第ｉ段目のインバータ素子の低電位側電
極と第ｉ＋２段目のインバータ素子の出力部との間に容
量素子と抵抗素子から成る平滑回路が接続される。
【００７７】このため、第ｉ＋２段目のインバータ素子
の出力電圧が容量素子と抵抗素子とにより平滑化され、
その出力電圧を第ｉ段目のインバータ素子の低電位側電
極に供給することが可能となる。なお、当該インバータ
素子の低電位側電極の接続方法により正帰還回路が構成
され、当該増幅回路の増幅率を高めることが可能とな
る。
の出力電圧が容量素子と抵抗素子とにより平滑化され、
その出力電圧を第ｉ段目のインバータ素子の低電位側電
極に供給することが可能となる。なお、当該インバータ
素子の低電位側電極の接続方法により正帰還回路が構成
され、当該増幅回路の増幅率を高めることが可能とな
る。
【００７８】これにより、各インバータ素子に供給され
るセルフバイアス電位の安定化が図られ、高信頼度のレ
ベルシフト増幅回路を構成することが可能となる。この
ことで、ＩＣメモリのセル電位の読出をする高信頼度の
センスアンプ等の提供に寄与するところが大きい。
るセルフバイアス電位の安定化が図られ、高信頼度のレ
ベルシフト増幅回路を構成することが可能となる。この
ことで、ＩＣメモリのセル電位の読出をする高信頼度の
センスアンプ等の提供に寄与するところが大きい。
【図１】本発明に係るレベルシフト増幅回路の原理図
（その１）である。
（その１）である。
【図２】本発明に係るレベルシフト増幅回路の原理図
（その２）である。
（その２）である。
【図３】本発明の第１の実施例に係るレベルシフトアン
プの構成図である。
プの構成図である。
【図４】本発明の各実施例に係るインバータの説明図で
ある。
ある。
【図５】本発明の第１の実施例に係る動作を説明する入
出力電圧特性図（その１）である。
出力電圧特性図（その１）である。
【図６】本発明の第１の実施例に係る動作を説明する入
出力電圧特性図（その２）である。
出力電圧特性図（その２）である。
【図７】本発明の第２の実施例に係るレベルシフトアン
プの構成図である。
プの構成図である。
【図８】本発明の第３の実施例に係るレベルシフトアン
プの構成図である。
プの構成図である。
【図９】従来例に係るレベルシフト増幅回路の説明図
（その１）である。
（その１）である。
【図10】従来例に係るレベルシフト増幅回路の説明図
（その２）である。
（その２）である。
１１…平滑回路、 ＩＮｎ，Ａｎ，Ｂｎ〔ｎ＝ｉ…，ｊ，ｋ，ｎ〕…インバ
ータ素子、 ｒ…帰還素子、 Ｒ１，Ｒ２，Ｒｍ〔ｍ＝１〜ｍ〕…バイアス素子、 Ｐ…高電位側電極、 Ｎ…低電位側電極、 ＶCC…第１の電源線、 ＶSS…第２の電源線、 ｑ…直列接続点。
ータ素子、 ｒ…帰還素子、 Ｒ１，Ｒ２，Ｒｍ〔ｍ＝１〜ｍ〕…バイアス素子、 Ｐ…高電位側電極、 Ｎ…低電位側電極、 ＶCC…第１の電源線、 ＶSS…第２の電源線、 ｑ…直列接続点。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/02 Ａ 7402−5Ｊ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３３１
Claims (4)
- 【請求項１】 ｎ個のインバータ素子（ＩＮｎ〔ｎ＝
ｉ，…ｊ，…ｋ，ｎ〕），帰還素子（ｒ）と、バイアス
素子（Ｒ１，Ｒ２）とが具備され、 前記ｎ個の各インバータ素子（ＩＮｎ）の入力部（ｉ
ｎ）と出力部（ｏut）との間に帰還素子（ｒ）が接続さ
れ、前記ｎ個のインバータ素子（ＩＮｎ）の各高電位側
電極（Ｐ）が第１の電源線（ＶCC）に接続され、 前記帰還素子（ｒ）及び第１の電源線（ＶCC）に接続さ
れた第ｉ段〔ｉ＝１〜ｎ−２〕〜第ｎ段のインバータ素
子（ＩＮ１〜ＩＮｎ）が直列に接続され、 前記第ｉ段目のインバータ素子（ＩＮｉ）の低電位側電
極（Ｎ）が第ｉ＋２段目のインバータ素子（ＩＮｊ〔ｊ
＝ｉ＋２〕）の出力部（ｏut）に接続され、 前記第ｎ段目のインバータ素子（ＩＮｎ）の出力部（ｏ
ut）と第２の電源線（ＶSS）との間にバイアス素子（Ｒ
１，Ｒ２）が直列に接続され、 前記第ｎ−１段目のインバータ素子（ＩＮｋ〔ｋ＝ｎ−
１〕）の低電位側電極（Ｎ）がバイアス素子（Ｒ１，Ｒ
２）の直列接続点（ｑ）に接続され、 前記第ｎ段目のインバータ素子（ＩＮｎ）の低電位側電
極（Ｎ）が第２の電源線（ＶSS）に接続されることを特
徴とするレベルシフト増幅回路。 - 【請求項２】 ２ｎ個のインバータ素子（Ａｎ，Ｂｎ，
〔ｎ＝ｉ，…ｊ，…ｋ，ｎ〕），帰還素子（ｒ）と、複
数のバイアス素子（Ｒｍ，〔ｍ＝１〜ｍ〕）とが具備さ
れ、 前記２ｎ個の各インバータ素子（Ａｎ，Ｂｎ）の入力部
（ｉｎ）と出力部（ｏut）との間に帰還素子（ｒ）が接
続され、前記２ｎ個のインバータ素子（Ａｎ，Ｂｎ）の
各高電位側電極（Ｐ）が第１の電源線（ＶCC）に接続さ
れ、 前記帰還素子（ｒ）及び第１の電源線（ＶCC）に接続さ
れた一方の側の第ｉ段〔ｉ＝１〜ｎ−１〕〜第ｎ段のイ
ンバータ素子（Ａ１〜Ａｎ）が直列に接続され、前記帰
還素子（ｒ）及び第１の電源線（ＶCC）に接続された他
方の側の第ｉ段〜第ｎ段のインバータ素子（Ｂ１〜Ｂ
ｎ）が直列に接続され、 前記一方の側の第ｉ段目から第ｎ−１段目までのインバ
ータ素子（Ａｉ〜Ａｋ〔ｋ＝ｎ−１〕）の各低電位側電
極（Ｎ）が他方の側の第ｉ段目から第ｎ−１段目までの
インバータ素子（Ｂｉ〜Ｂｋ）の各低電位側電極（Ｎ）
にそれぞれ接続され、 前記バイアス素子（Ｒｍ）の１組が直列に接続され、か
つ、該バイアス素子（Ｒｍ）の直列回路が、一方の側の
第ｊ〔ｊ＝ｉ＋２〕段目のインバータ素子（Ａｊ）から
第ｎ段目のインバータ素子（Ａｎ）の出力部（ｏut）と
他方の側の第ｊ〔ｊ＝ｉ＋２〕段目のインバータ素子
（Ｂｊ）から第ｎ段目のインバータ素子（Ｂｎ）の出力
部（ｏut）との間にそれぞれ接続され、 前記第ｉ段目から第ｎ−１段目までの各インバータ素子
（Ａｉ〜Ａｋ，Ｂｉ〜Ｂｋ）同士が接続された各低電位
側電極（Ｎ）の接続点がバイアス素子（Ｒｍ）の各直列
接続点（ｑ）にそれぞれ接続され、 前記一方の側の第ｎ段目のインバータ素子（Ａｎ）の低
電位側電極（Ｎ）と他方の側の第ｎ段目のインバータ素
子（Ｂｎ）の低電位側電極（Ｎ）が第２の電源線（ＶS
S）に接続され、 前記第ｎ−１段目のインバータ素子（Ａｋ，Ｂｋ）同士
を接続した低電位側電極（Ｎ）の接続点が他のバイアス
素子（Ｒｍ）を介して第２の電源線ＶSS）に接続される
ことを特徴とするレベルシフト増幅回路。 - 【請求項３】 請求項１，２記載のレベルシフト増幅回
路において、前記第ｉ段目〔ｉ＝１〜ｎ−２〕のインバ
ータ素子（ＩＮｉ，Ａｉ，Ｂｉ）の低電位側電極（Ｎ）
と第ｉ＋２段目のインバータ素子（ＩＮｊ，Ａｊ，Ｂｊ
〔ｊ＝ｉ＋２〕）の出力部（ｏut）との間に平滑回路
（１１）が接続されることを特徴とするレベルシフト増
幅回路。 - 【請求項４】 請求項１，２及び３記載のレベルシフト
増幅回路において、前記インバータ素子（ＩＮｎ，Ａ
ｎ，Ｂｎ）が電界効果トランジスタ（Ｔ１，Ｔ２）又は
バイポーラトランジスタ（Ｑ１，Ｑ２）から成ることを
特徴とするレベルシフト増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293103A JPH06150653A (ja) | 1992-10-30 | 1992-10-30 | レベルシフト増幅回路 |
| US08/142,928 US5453704A (en) | 1992-10-30 | 1993-10-29 | Sense amplifier with positive feedback and self-biasing to achieve full voltage swing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293103A JPH06150653A (ja) | 1992-10-30 | 1992-10-30 | レベルシフト増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150653A true JPH06150653A (ja) | 1994-05-31 |
Family
ID=17790467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293103A Withdrawn JPH06150653A (ja) | 1992-10-30 | 1992-10-30 | レベルシフト増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5453704A (ja) |
| JP (1) | JPH06150653A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2725085B1 (fr) * | 1994-09-26 | 1997-01-17 | Matra Mhs | Dispositif d'interfacage de signaux logiques du niveau btl au niveau ttl et cmos |
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| US20080100371A1 (en) * | 2006-10-26 | 2008-05-01 | Fabrice Paillet | Dual rail generator |
| US20080143408A1 (en) | 2006-12-19 | 2008-06-19 | Fabrice Paillet | Pulse width modulator |
| US7456667B2 (en) * | 2006-12-22 | 2008-11-25 | Taylor Stewart S | Electrical signal duty cycle modification |
| US8513997B2 (en) * | 2010-09-30 | 2013-08-20 | St-Ericsson Sa | RF duty cycle correction circuit |
| US8729962B2 (en) * | 2011-12-15 | 2014-05-20 | Qualcomm Incorporated | Millimeter wave power amplifier |
| US9455712B2 (en) * | 2014-08-01 | 2016-09-27 | Qualcomm Incorporated | Fast voltage domain converters with symmetric and supply insensitive propagation delay |
| US10461738B1 (en) * | 2018-05-31 | 2019-10-29 | Qualcomm Incorporated | Comparator architecture and related methods |
| JP7277220B2 (ja) * | 2019-03-29 | 2023-05-18 | 株式会社ジェイテクト | 電源回路及び電源装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794282A (en) * | 1985-03-21 | 1988-12-27 | Brooktree Corporation | TTL to CMOS voltage level translator |
| US4916337A (en) * | 1989-03-07 | 1990-04-10 | Integrated Device Technology, Inc. | TTL to CMOS logic level translator |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
| US5045730A (en) * | 1989-12-22 | 1991-09-03 | Gte Laboratories Incorporated | Electrical circuitry providing compatibility between different logic levels |
| US5113097A (en) * | 1990-01-25 | 1992-05-12 | David Sarnoff Research Center, Inc. | CMOS level shifter circuit |
-
1992
- 1992-10-30 JP JP4293103A patent/JPH06150653A/ja not_active Withdrawn
-
1993
- 1993-10-29 US US08/142,928 patent/US5453704A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5453704A (en) | 1995-09-26 |
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