JP3085769B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に係り、詳
しくは半導体記憶装置に使用されるセンスアンプに好適
な差動増幅回路に関する。
しくは半導体記憶装置に使用されるセンスアンプに好適
な差動増幅回路に関する。
【０００２】近年、半導体記憶装置においては、高速動
作とともに低消費電力のデバイスが求められている。そ
のため、半導体記憶装置の高速化を左右する差動増幅回
路（センスアンプ）の低消費電力化が求められている。
作とともに低消費電力のデバイスが求められている。そ
のため、半導体記憶装置の高速化を左右する差動増幅回
路（センスアンプ）の低消費電力化が求められている。
【０００３】
【従来の技術】従来、半導体記憶装置、例えばスタティ
ックＲＡＭにおいて、メモリセルのデータはビット線を
介してセンスアンプに出力され、増幅される。このセン
スアンプにはラッチ型センスアンプ、カレントミラー型
センスアンプ等、いずれも差動増幅回路が使用されてい
る。
ックＲＡＭにおいて、メモリセルのデータはビット線を
介してセンスアンプに出力され、増幅される。このセン
スアンプにはラッチ型センスアンプ、カレントミラー型
センスアンプ等、いずれも差動増幅回路が使用されてい
る。
【０００４】図７にラッチ型センスアンプの基本回路を
示す。このラッチ型センスアンプはＰＭＯＳトランジス
タクロスカップル（PMOS CROSS COUPLED）センスアンプ
であって、一対のエンハンスメント型ＮチャネルＭＯＳ
トランジスタ（以下、単にＮＭＯＳトランジスタとい
う）ＴA ，ＴB と、一対のエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ（以下、単にＰＭＯＳトランジス
タという）ＴC ，ＴD とから構成されている。ＮＭＯＳ
トランジスタＴA ，ＴB は互いにソース結合され、その
ソースは低電圧電源（グランド）ＧＮＤに接続されてい
る。ＮＭＯＳトランジスタＴA ，ＴB のドレインはそれ
ぞれ対応するＰＭＯＳトランジスタＴC ，ＴD のドレイ
ンに接続されている。
示す。このラッチ型センスアンプはＰＭＯＳトランジス
タクロスカップル（PMOS CROSS COUPLED）センスアンプ
であって、一対のエンハンスメント型ＮチャネルＭＯＳ
トランジスタ（以下、単にＮＭＯＳトランジスタとい
う）ＴA ，ＴB と、一対のエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ（以下、単にＰＭＯＳトランジス
タという）ＴC ，ＴD とから構成されている。ＮＭＯＳ
トランジスタＴA ，ＴB は互いにソース結合され、その
ソースは低電圧電源（グランド）ＧＮＤに接続されてい
る。ＮＭＯＳトランジスタＴA ，ＴB のドレインはそれ
ぞれ対応するＰＭＯＳトランジスタＴC ，ＴD のドレイ
ンに接続されている。
【０００５】一方、一対のＰＭＯＳトランジスタＴC ，
ＴD はそれぞれゲートが互いに他のドレインに対して接
続（クロスカップル）されているとともに、ソースが高
電圧電源ＶCCに接続されている。
ＴD はそれぞれゲートが互いに他のドレインに対して接
続（クロスカップル）されているとともに、ソースが高
電圧電源ＶCCに接続されている。
【０００６】そして、このセンスアンプは一対の相補ビ
ット線からの相補入力信号ＩＮ，バーＩＮをそれぞれＮ
ＭＯＳトランジスタＴA ，ＴB のゲートに入力し、増幅
された相補出力ＯＵＴ，バーＯＵＴをそれぞれノード
Ａ，Ｂから出力する。さらに詳述すると、ＮＭＯＳトラ
ンジスタＴA のゲートに低い電位の入力信号ＩＮが入力
され、ＮＭＯＳトランジスタＴB のゲートに高い電位の
入力信号バーＩＮが入力されているアクティブ状態のと
き、両ＮＭＯＳトランジスタＴA ，ＴB は共にオン状態
にある。ＰＭＯＳトランジスタＴC ，ＴD のゲートには
電源電圧ＶCCより低い電圧が印加され、ＰＭＯＳトラン
ジスタＴC ，ＴD は共にオン状態にある。
ット線からの相補入力信号ＩＮ，バーＩＮをそれぞれＮ
ＭＯＳトランジスタＴA ，ＴB のゲートに入力し、増幅
された相補出力ＯＵＴ，バーＯＵＴをそれぞれノード
Ａ，Ｂから出力する。さらに詳述すると、ＮＭＯＳトラ
ンジスタＴA のゲートに低い電位の入力信号ＩＮが入力
され、ＮＭＯＳトランジスタＴB のゲートに高い電位の
入力信号バーＩＮが入力されているアクティブ状態のと
き、両ＮＭＯＳトランジスタＴA ，ＴB は共にオン状態
にある。ＰＭＯＳトランジスタＴC ，ＴD のゲートには
電源電圧ＶCCより低い電圧が印加され、ＰＭＯＳトラン
ジスタＴC ，ＴD は共にオン状態にある。
【０００７】このとき、入力信号ＩＮが入力信号バーＩ
Ｎより低いので、ＮＭＯＳトランジスタＴA はＮＭＯＳ
トランジスタＴB よりコンダクタンスが小さくなる。そ
の結果、ＮＭＯＳトランジスタＴA のドレイン（ノード
Ａ）の電圧（相補出力）ＯＵＴはＮＭＯＳトランジスタ
ＴB のドレイン（ノードＢ）の電圧（相補出力）バーＯ
ＵＴより高くなる。そして、図８に示すように、この電
位差を持った電圧を相補入力信号ＩＮ，バーＩＮに対す
る相補出力ＯＵＴ，バーＯＵＴとして出力するようにな
っている。
Ｎより低いので、ＮＭＯＳトランジスタＴA はＮＭＯＳ
トランジスタＴB よりコンダクタンスが小さくなる。そ
の結果、ＮＭＯＳトランジスタＴA のドレイン（ノード
Ａ）の電圧（相補出力）ＯＵＴはＮＭＯＳトランジスタ
ＴB のドレイン（ノードＢ）の電圧（相補出力）バーＯ
ＵＴより高くなる。そして、図８に示すように、この電
位差を持った電圧を相補入力信号ＩＮ，バーＩＮに対す
る相補出力ＯＵＴ，バーＯＵＴとして出力するようにな
っている。
【０００８】
【発明が解決しようとする課題】しかしながら、このセ
ンスアンプにおいては、アクティブ状態のとき各ＭＯＳ
トランジスタＴA 〜ＴD は共にオンさせ、高電圧電源Ｖ
CCと低電圧電源ＧＮＤとの間で電流を流し続けている。
従って、大きな消費電力を必要としていた。
ンスアンプにおいては、アクティブ状態のとき各ＭＯＳ
トランジスタＴA 〜ＴD は共にオンさせ、高電圧電源Ｖ
CCと低電圧電源ＧＮＤとの間で電流を流し続けている。
従って、大きな消費電力を必要としていた。
【０００９】また、相補入力信号ＩＮと相補入力信号バ
ーＩＮ間の電位差は小さく、ＮＭＯＳトランジスタＴA
，ＴB のしきい値電圧より高くし、両トランジスタＴA
，ＴB をオンさせているので、第８図に示すように、
相補出力信号ＯＵＴと相補出力信号バーＯＵＴとの間に
電位差は生じるものの、大きな電位差は生じない。
ーＩＮ間の電位差は小さく、ＮＭＯＳトランジスタＴA
，ＴB のしきい値電圧より高くし、両トランジスタＴA
，ＴB をオンさせているので、第８図に示すように、
相補出力信号ＯＵＴと相補出力信号バーＯＵＴとの間に
電位差は生じるものの、大きな電位差は生じない。
【００１０】すなわち、ＰＭＯＳトランジスタＴC ，Ｔ
D のオン抵抗は非常に小さいため、高電位側の相補出力
信号は高電圧電源ＶCCの電圧に近似する。一方、ＮＭＯ
ＳトランジスタＴA ，ＴB の低電位の相補出力信号を出
力する側のトランジスタはそのしきい値以上の電圧がゲ
ートに入力されていることからそのドレイン端子の電圧
がしきい値以下に下がることはない。その結果、低電位
側の相補出力信号はグランドＧＮＤの電位に近づかな
い。その結果、高速動作及び大きな電位差を得ることが
できなかった。
D のオン抵抗は非常に小さいため、高電位側の相補出力
信号は高電圧電源ＶCCの電圧に近似する。一方、ＮＭＯ
ＳトランジスタＴA ，ＴB の低電位の相補出力信号を出
力する側のトランジスタはそのしきい値以上の電圧がゲ
ートに入力されていることからそのドレイン端子の電圧
がしきい値以下に下がることはない。その結果、低電位
側の相補出力信号はグランドＧＮＤの電位に近づかな
い。その結果、高速動作及び大きな電位差を得ることが
できなかった。
【００１１】そこで、ＮＭＯＳトランジスタＴA ，ＴB
のトランジスタサイズを大きくして、低電位側の相補出
力信号をグランドＧＮＤの電位に近づけるとともに、高
速動作を図ることが考えられる。
のトランジスタサイズを大きくして、低電位側の相補出
力信号をグランドＧＮＤの電位に近づけるとともに、高
速動作を図ることが考えられる。
【００１２】しかしながら、素子が大きくなるため、回
路が大型化し高集積化を図る上で問題であった。また、
大きな電位差を得るために、センスアンプを複数段直列
に接続することが考えられる。しかし、回路規模が大き
くなり 高集積化を図る上で問題となるとともに、消費
電力がさらに増大するという問題があった。
路が大型化し高集積化を図る上で問題であった。また、
大きな電位差を得るために、センスアンプを複数段直列
に接続することが考えられる。しかし、回路規模が大き
くなり 高集積化を図る上で問題となるとともに、消費
電力がさらに増大するという問題があった。
【００１３】本発明は上記問題点を解消するためになさ
れたものであって、その目的は消費電力の低減を図るこ
とができるとともに、高増幅率及び高速動作を可能にす
ることができる差動増幅回路を提供することにある。
れたものであって、その目的は消費電力の低減を図るこ
とができるとともに、高増幅率及び高速動作を可能にす
ることができる差動増幅回路を提供することにある。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。差動増幅回路は高電源電圧ＶCCと低電圧電源
ＧＮＤとの間に形成されている。そして、差動増幅回路
を構成する互いにソース結合される一対のトランジスタ
ＴA ，ＴB のゲート端子にはそれぞれ相補入力信号Ｉ
Ｎ，バーＩＮを入力する。また、差動増幅回路はトラン
ジスタＴA ，ＴB のドレイン端子からそれぞれ相補出力
信号ＯＵＴ，バーＯＵＴを取り出す。トランジスタＴA
，ＴB のソース端子はそれぞれスイッチ回路部１，２
を介して互いに結合され、その結合部３は低電圧電源Ｇ
ＮＤに接続されている。
図である。差動増幅回路は高電源電圧ＶCCと低電圧電源
ＧＮＤとの間に形成されている。そして、差動増幅回路
を構成する互いにソース結合される一対のトランジスタ
ＴA ，ＴB のゲート端子にはそれぞれ相補入力信号Ｉ
Ｎ，バーＩＮを入力する。また、差動増幅回路はトラン
ジスタＴA ，ＴB のドレイン端子からそれぞれ相補出力
信号ＯＵＴ，バーＯＵＴを取り出す。トランジスタＴA
，ＴB のソース端子はそれぞれスイッチ回路部１，２
を介して互いに結合され、その結合部３は低電圧電源Ｇ
ＮＤに接続されている。
【００１５】スイッチ回路部１，２はそれぞれ対向する
側のトランジスタＴA ，ＴB のドレイン端子からの相補
出力信号ＯＵＴ，バーＯＵＴを入力する。そして、例え
ば相補出力信号ＯＵＴがハイレベル（相補出力信号バー
ＯＵＴはローレベルとなる）のとき、スイッチ回路部１
は開放され、スイッチ回路部２は閉成される。反対に、
相補出力信号ＯＵＴがローレベル（相補出力信号バーＯ
ＵＴはハイレベルとなる）のとき、スイッチ回路部１は
閉成され、スイッチ回路部２は開放されるようになって
いる。上記問題点を解決すべく、請求項１に記載の発明
は、差動増幅回路において、ゲート又はベース端子に第
１の入力信号ＩＮが入力され、ドレイン又はコレクタ端
子から第１の出力信号バーＯＵＴが出力される第１のト
ランジスタＴA と、ゲート又はベース端子に第２の入力
信号バーＩＮが入力され、ドレイン又はコレクタ端子か
ら第１の出力信号バーＯＵＴの相補信号である第２の出
力信号ＯＵＴが出力される第２のトランジスタＴB と、
第１のＰチャネルＭＯＳトランジスタＴ1 のドレイン端
子と第１のＮチャネルＭＯＳトランジスタＴ2 のドレイ
ン端子とが第１のノードにおいて接続されてなるＣＭＯ
Ｓ構造を有し、第１のＮチャネルＭＯＳトランジスタＴ
2 のソース端子が共通接続点ＧＮＤに接続され、前記第
１のノードが第１のトランジスタＴA のソース又はエミ
ッタ端子に接続され、ＰチャネルＭＯＳトランジスタＴ
1 及びＮチャネルＭＯＳトランジスタＴ2 のゲート端子
にそれぞれ第２の出力信号ＯＵＴが入力された第１のイ
ンバータ回路と、第２のＰチャネルＭＯＳトランジスタ
Ｔ3 のドレイン端子と第２のＮチャネルＭＯＳトランジ
スタＴ4 のドレイン端子とが第２のノードにおいて接続
されてなるＣＭＯＳ構造を有し、前記第２のＮチャネル
ＭＯＳトランジスタＴ4 のソース端子が前記共通接続点
ＧＮＤに接続され、前記第２のノードが前記第２のトラ
ンジスタＴB のソース又はエミッタ端子に接続され、前
記ＰチャネルＭＯＳトランジスタＴ3 及びＮチャネルＭ
ＯＳトランジスタＴ4 のゲート端子にそれぞれ前記第１
の出力信号バーＯＵＴが入力された第２のインバータ回
路とを有することを要旨とする。 請求項２に記載の発明
は、請求項１に記載の差動増幅回路において、第１のト
ランジスタＴA 及び第２のトランジスタＴB はそれぞれ
ＮチャネルＭＯＳトランジスタであって、ドレイン端子
が前記第１のトランジスタＴA のドレイン端子に接続さ
れ、ゲート端子が前記第２のトランジスタＴB のドレイ
ン端子に接続された第３のＰチャネルＭＯＳトランジス
タＴC と、ドレイン端子が前記第２のトランジスタＴB
のドレイン端子に接続され、ゲート端子が前記第１のト
ランジスタＴA のドレイン端子に接続された第４のＰチ
ャネルＭＯＳトランジスタＴD とをさらに有し、ラッチ
型センスアンプであることを要旨とする。 請求項３に記
載の発明は、請求項１又は２に記載の差動増幅回路にお
いて、第１のトランジスタＴA のドレイン又はコレクタ
端子と第２のトランジスタＴB のドレイン又はコレクタ
端子の間に接続され、ゲート又はベース端子に入力され
る制御信号ＰＬに基づいて開閉動作する第１のショート
トランジスタＴE と、第１のトランジスタＴA のソース
又はエミッタ端子と第２のトランジスタＴB のソース又
はエミッタ端子の間に接続され、ゲート又はベース端子
に入力される制御信号ＰＬに基づいて開閉動作する第２
のショートトランジスタＴF と、をさらに有することを
要旨とする。
側のトランジスタＴA ，ＴB のドレイン端子からの相補
出力信号ＯＵＴ，バーＯＵＴを入力する。そして、例え
ば相補出力信号ＯＵＴがハイレベル（相補出力信号バー
ＯＵＴはローレベルとなる）のとき、スイッチ回路部１
は開放され、スイッチ回路部２は閉成される。反対に、
相補出力信号ＯＵＴがローレベル（相補出力信号バーＯ
ＵＴはハイレベルとなる）のとき、スイッチ回路部１は
閉成され、スイッチ回路部２は開放されるようになって
いる。上記問題点を解決すべく、請求項１に記載の発明
は、差動増幅回路において、ゲート又はベース端子に第
１の入力信号ＩＮが入力され、ドレイン又はコレクタ端
子から第１の出力信号バーＯＵＴが出力される第１のト
ランジスタＴA と、ゲート又はベース端子に第２の入力
信号バーＩＮが入力され、ドレイン又はコレクタ端子か
ら第１の出力信号バーＯＵＴの相補信号である第２の出
力信号ＯＵＴが出力される第２のトランジスタＴB と、
第１のＰチャネルＭＯＳトランジスタＴ1 のドレイン端
子と第１のＮチャネルＭＯＳトランジスタＴ2 のドレイ
ン端子とが第１のノードにおいて接続されてなるＣＭＯ
Ｓ構造を有し、第１のＮチャネルＭＯＳトランジスタＴ
2 のソース端子が共通接続点ＧＮＤに接続され、前記第
１のノードが第１のトランジスタＴA のソース又はエミ
ッタ端子に接続され、ＰチャネルＭＯＳトランジスタＴ
1 及びＮチャネルＭＯＳトランジスタＴ2 のゲート端子
にそれぞれ第２の出力信号ＯＵＴが入力された第１のイ
ンバータ回路と、第２のＰチャネルＭＯＳトランジスタ
Ｔ3 のドレイン端子と第２のＮチャネルＭＯＳトランジ
スタＴ4 のドレイン端子とが第２のノードにおいて接続
されてなるＣＭＯＳ構造を有し、前記第２のＮチャネル
ＭＯＳトランジスタＴ4 のソース端子が前記共通接続点
ＧＮＤに接続され、前記第２のノードが前記第２のトラ
ンジスタＴB のソース又はエミッタ端子に接続され、前
記ＰチャネルＭＯＳトランジスタＴ3 及びＮチャネルＭ
ＯＳトランジスタＴ4 のゲート端子にそれぞれ前記第１
の出力信号バーＯＵＴが入力された第２のインバータ回
路とを有することを要旨とする。 請求項２に記載の発明
は、請求項１に記載の差動増幅回路において、第１のト
ランジスタＴA 及び第２のトランジスタＴB はそれぞれ
ＮチャネルＭＯＳトランジスタであって、ドレイン端子
が前記第１のトランジスタＴA のドレイン端子に接続さ
れ、ゲート端子が前記第２のトランジスタＴB のドレイ
ン端子に接続された第３のＰチャネルＭＯＳトランジス
タＴC と、ドレイン端子が前記第２のトランジスタＴB
のドレイン端子に接続され、ゲート端子が前記第１のト
ランジスタＴA のドレイン端子に接続された第４のＰチ
ャネルＭＯＳトランジスタＴD とをさらに有し、ラッチ
型センスアンプであることを要旨とする。 請求項３に記
載の発明は、請求項１又は２に記載の差動増幅回路にお
いて、第１のトランジスタＴA のドレイン又はコレクタ
端子と第２のトランジスタＴB のドレイン又はコレクタ
端子の間に接続され、ゲート又はベース端子に入力され
る制御信号ＰＬに基づいて開閉動作する第１のショート
トランジスタＴE と、第１のトランジスタＴA のソース
又はエミッタ端子と第２のトランジスタＴB のソース又
はエミッタ端子の間に接続され、ゲート又はベース端子
に入力される制御信号ＰＬに基づいて開閉動作する第２
のショートトランジスタＴF と、をさらに有することを
要旨とする。
【００１６】
【作用】従って、本発明によれば、相補出力信号ＯＵＴ
がハイレベルのとき、スイッチ回路部１は開放され、ス
イッチ回路部２は閉成されるため、トランジスタＴB は
非導通になる。その結果、トランジスタＴB を介して電
流は流れず、トランジスタＴB はドレイン端子の電位
（相補出力信号ＯＵＴ）は高電源電圧ＶCCのレベル近く
まで上昇する。反対に、相補出力信号バーＯＵＴがハイ
レベルのとき、スイッチ回路部２は開放され、スイッチ
回路部１は閉成されるため、トランジスタＴA は非導通
になる。その結果、トランジスタＴA を介して電流は流
れず、トランジスタＴA はドレイン端子の電位（相補出
力信号バーＯＵＴ）は高電源電圧ＶCCのレベル近くまで
上昇する。
がハイレベルのとき、スイッチ回路部１は開放され、ス
イッチ回路部２は閉成されるため、トランジスタＴB は
非導通になる。その結果、トランジスタＴB を介して電
流は流れず、トランジスタＴB はドレイン端子の電位
（相補出力信号ＯＵＴ）は高電源電圧ＶCCのレベル近く
まで上昇する。反対に、相補出力信号バーＯＵＴがハイ
レベルのとき、スイッチ回路部２は開放され、スイッチ
回路部１は閉成されるため、トランジスタＴA は非導通
になる。その結果、トランジスタＴA を介して電流は流
れず、トランジスタＴA はドレイン端子の電位（相補出
力信号バーＯＵＴ）は高電源電圧ＶCCのレベル近くまで
上昇する。
【００１７】従って、アクティブ状態のとき、いずれか
一方のトランジスタを介して電流は流れないので、消費
電力は低く抑えられる。
一方のトランジスタを介して電流は流れないので、消費
電力は低く抑えられる。
【００１８】
【実施例】以下、本発明を具体化した一実施例を図２，
図３に従って説明する。尚、本実施例は図７に示すＰチ
ャネルＭＯＳトランジスタクロスカップル（PMOS CROSS
COUPLED）センスアンプに具体化したもので、説明の便
宜上同じ回路素子については符号を同じにして詳細な説
明は省略する。
図３に従って説明する。尚、本実施例は図７に示すＰチ
ャネルＭＯＳトランジスタクロスカップル（PMOS CROSS
COUPLED）センスアンプに具体化したもので、説明の便
宜上同じ回路素子については符号を同じにして詳細な説
明は省略する。
【００１９】ＮＭＯＳトランジスタＴB のドレイン端子
はエンハンスメント型ＰチャネルＭＯＳトランジスタ
（以下、単にＰＭＯＳトランジスタ）Ｔ1 とエンハンス
メント型ＮチャネルＭＯＳトランジスタ（以下、単にＮ
ＭＯＳトランジスタという）Ｔ2 とからなるＣＭＯＳ構
造のインバータ回路に接続されている。インバータ回路
はＰＭＯＳトランジスタＴ1 のソース端子が高電圧電源
ＶCCに接続され、ＮＭＯＳトランジスタＴ2 のソース端
子が低電圧電源ＧＮＤに接続されている。そして、ＰＭ
ＯＳトランジスタＴ1 及びＮＭＯＳトランジスタＴ2 の
ゲート端子は前記ＮＭＯＳトランジスタＴB のドレイン
端子（ノードＢ）に接続されている。また、ＰＭＯＳト
ランジスタＴ1 及びＮＭＯＳトランジスタＴ2 のドレイ
ン端子がＮＭＯＳトランジスタＴA のソース端子に接続
されている。
はエンハンスメント型ＰチャネルＭＯＳトランジスタ
（以下、単にＰＭＯＳトランジスタ）Ｔ1 とエンハンス
メント型ＮチャネルＭＯＳトランジスタ（以下、単にＮ
ＭＯＳトランジスタという）Ｔ2 とからなるＣＭＯＳ構
造のインバータ回路に接続されている。インバータ回路
はＰＭＯＳトランジスタＴ1 のソース端子が高電圧電源
ＶCCに接続され、ＮＭＯＳトランジスタＴ2 のソース端
子が低電圧電源ＧＮＤに接続されている。そして、ＰＭ
ＯＳトランジスタＴ1 及びＮＭＯＳトランジスタＴ2 の
ゲート端子は前記ＮＭＯＳトランジスタＴB のドレイン
端子（ノードＢ）に接続されている。また、ＰＭＯＳト
ランジスタＴ1 及びＮＭＯＳトランジスタＴ2 のドレイ
ン端子がＮＭＯＳトランジスタＴA のソース端子に接続
されている。
【００２０】一方、ＮＭＯＳトランジスタＴA のドレイ
ン端子はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ（以下、単にＰＭＯＳトランジスタ）Ｔ3 とエンハ
ンスメント型ＮチャネルＭＯＳトランジスタ（以下、単
にＮＭＯＳトランジスタという）Ｔ4 とからなるＣＭＯ
Ｓ構造のインバータ回路に接続されている。インバータ
回路はＰＭＯＳトランジスタＴ3 のソース端子が高電圧
電源ＶCCに接続され、ＮＭＯＳトランジスタＴ4 のソー
ス端子が低電圧電源ＧＮＤに接続されている。従って、
ＮＭＯＳトランジスタＴA とＮＭＯＳトランジスタＴB
のソースはそれぞれインバータ回路のＮＭＯＳトランジ
スタＴ2 ，Ｔ4 を介して結合されていることになる。そ
して、ＰＭＯＳトランジスタＴ3 及びＮＭＯＳトランジ
スタＴ4のゲート端子は前記ＮＭＯＳトランジスタＴA
のドレイン端子（ノードＡ）に接続されている。また、
ＰＭＯＳトランジスタＴ3 及びＮＭＯＳトランジスタＴ
4のドレイン端子がＮＭＯＳトランジスタＴB のソース
端子に接続されている。
ン端子はエンハンスメント型ＰチャネルＭＯＳトランジ
スタ（以下、単にＰＭＯＳトランジスタ）Ｔ3 とエンハ
ンスメント型ＮチャネルＭＯＳトランジスタ（以下、単
にＮＭＯＳトランジスタという）Ｔ4 とからなるＣＭＯ
Ｓ構造のインバータ回路に接続されている。インバータ
回路はＰＭＯＳトランジスタＴ3 のソース端子が高電圧
電源ＶCCに接続され、ＮＭＯＳトランジスタＴ4 のソー
ス端子が低電圧電源ＧＮＤに接続されている。従って、
ＮＭＯＳトランジスタＴA とＮＭＯＳトランジスタＴB
のソースはそれぞれインバータ回路のＮＭＯＳトランジ
スタＴ2 ，Ｔ4 を介して結合されていることになる。そ
して、ＰＭＯＳトランジスタＴ3 及びＮＭＯＳトランジ
スタＴ4のゲート端子は前記ＮＭＯＳトランジスタＴA
のドレイン端子（ノードＡ）に接続されている。また、
ＰＭＯＳトランジスタＴ3 及びＮＭＯＳトランジスタＴ
4のドレイン端子がＮＭＯＳトランジスタＴB のソース
端子に接続されている。
【００２１】次に、上記のように構成されたセンスアン
プの作用について説明する。いま、ＮＭＯＳトランジス
タＴA のゲートに低い電位の相補入力信号ＩＮが入力さ
れ、ＮＭＯＳトランジスタＴB のゲートに相補入力信号
ＩＮより高い電位の相補入力信号バーＩＮが入力されて
いる。相補入力信号ＩＮ，バーＩＮは共にＮＭＯＳトラ
ンジスタＴA ，ＴB のしきい値電圧より高いレベルの電
圧である。
プの作用について説明する。いま、ＮＭＯＳトランジス
タＴA のゲートに低い電位の相補入力信号ＩＮが入力さ
れ、ＮＭＯＳトランジスタＴB のゲートに相補入力信号
ＩＮより高い電位の相補入力信号バーＩＮが入力されて
いる。相補入力信号ＩＮ，バーＩＮは共にＮＭＯＳトラ
ンジスタＴA ，ＴB のしきい値電圧より高いレベルの電
圧である。
【００２２】この状態でＮＭＯＳトランジスタＴA はＮ
ＭＯＳトランジスタＴB よりコンダクタンスが小さくな
り、ノードＡの電位（相補出力バーＯＵＴ）が上昇す
る。ノードＡの電位が上昇し、ＮＭＯＳトランジスタＴ
4 のしきい値以上なると、ＮＭＯＳトランジスタＴ4 が
オンしＮＭＯＳトランジスタＴB のソース端子はグラン
ド電源ＧＮＤのレベルに近づく。さらに、ノードＢの電
位（相補出力ＯＵＴ）はＮＭＯＳトランジスタＴB を介
して低電圧電源ＧＮＤのレベルに近づく。
ＭＯＳトランジスタＴB よりコンダクタンスが小さくな
り、ノードＡの電位（相補出力バーＯＵＴ）が上昇す
る。ノードＡの電位が上昇し、ＮＭＯＳトランジスタＴ
4 のしきい値以上なると、ＮＭＯＳトランジスタＴ4 が
オンしＮＭＯＳトランジスタＴB のソース端子はグラン
ド電源ＧＮＤのレベルに近づく。さらに、ノードＢの電
位（相補出力ＯＵＴ）はＮＭＯＳトランジスタＴB を介
して低電圧電源ＧＮＤのレベルに近づく。
【００２３】一方、ノードＢの電位が低電圧電源ＧＮＤ
の近傍のレベルになることから、ＮＭＯＳトランジスタ
Ｔ2 はオフし、ＰＭＯＳトランジスタＴ1 はオンする。
ＮＭＯＳトランジスタＴA のソース端子は高電圧電源Ｖ
CCのレベルまで近づく。その結果、ノードＡの電位もＮ
ＭＯＳトランジスタＴA を介して高電圧電源ＶCCのレベ
ルで安定する。また、ノードＡの電位が高電圧電源ＶCC
のレベルまで近づき安定することにより、ＰＭＯＳトラ
ンジスタＴD はオフするため、ノードＢの電位は低電圧
電源ＧＮＤのレベルとなり安定する。
の近傍のレベルになることから、ＮＭＯＳトランジスタ
Ｔ2 はオフし、ＰＭＯＳトランジスタＴ1 はオンする。
ＮＭＯＳトランジスタＴA のソース端子は高電圧電源Ｖ
CCのレベルまで近づく。その結果、ノードＡの電位もＮ
ＭＯＳトランジスタＴA を介して高電圧電源ＶCCのレベ
ルで安定する。また、ノードＡの電位が高電圧電源ＶCC
のレベルまで近づき安定することにより、ＰＭＯＳトラ
ンジスタＴD はオフするため、ノードＢの電位は低電圧
電源ＧＮＤのレベルとなり安定する。
【００２４】従って、このアクティブ状態においては、
各ノードＡ，Ｂの電位が安定すると、ＮＭＯＳトランジ
スタＴ2 及びＰＭＯＳトランジスタＴD がオフするた
め、消費電流はゼロとなる。しかも、ノードＡの電位
（相補出力バーＯＵＴ）は高電圧電源ＶCCのレベルとな
り、ノードＢの電位（相補出力ＯＵＴ）が低電圧電源Ｇ
ＮＤのレベルとなるため、相補出力ＯＵＴ，バーＯＵＴ
の電位差は非常に大きく、すなわち大きな増幅率を得る
ことができる。
各ノードＡ，Ｂの電位が安定すると、ＮＭＯＳトランジ
スタＴ2 及びＰＭＯＳトランジスタＴD がオフするた
め、消費電流はゼロとなる。しかも、ノードＡの電位
（相補出力バーＯＵＴ）は高電圧電源ＶCCのレベルとな
り、ノードＢの電位（相補出力ＯＵＴ）が低電圧電源Ｇ
ＮＤのレベルとなるため、相補出力ＯＵＴ，バーＯＵＴ
の電位差は非常に大きく、すなわち大きな増幅率を得る
ことができる。
【００２５】同様に、ＮＭＯＳトランジスタＴB のゲー
トに低い電位の相補入力信号ＩＮが入力され、ＮＭＯＳ
トランジスタＴA のゲートに高い電位の相補入力信号バ
ーＩＮが入力された場合も、各ノードＡ，Ｂの電位が安
定すると、ＮＭＯＳトランジスタＴ4 及びＰＭＯＳトラ
ンジスタＴC がオフするため、消費電流はゼロとなる。
また、ノードＢの電位（相補出力バーＯＵＴ）は高電圧
電源ＶCCのレベルとなり、ノードＡの電位（相補出力Ｏ
ＵＴ）は低電圧電源ＧＮＤのレベルとなるため、相補出
力ＯＵＴ，バーＯＵＴの電位差は非常に大きくなる。
トに低い電位の相補入力信号ＩＮが入力され、ＮＭＯＳ
トランジスタＴA のゲートに高い電位の相補入力信号バ
ーＩＮが入力された場合も、各ノードＡ，Ｂの電位が安
定すると、ＮＭＯＳトランジスタＴ4 及びＰＭＯＳトラ
ンジスタＴC がオフするため、消費電流はゼロとなる。
また、ノードＢの電位（相補出力バーＯＵＴ）は高電圧
電源ＶCCのレベルとなり、ノードＡの電位（相補出力Ｏ
ＵＴ）は低電圧電源ＧＮＤのレベルとなるため、相補出
力ＯＵＴ，バーＯＵＴの電位差は非常に大きくなる。
【００２６】このよう本実施例においては、アクティブ
状態においてセンスアンプが安定しているとき、電流が
流れないので消費電力の低減を図ることができる。しか
も、相補出力ＯＵＴ，バーＯＵＴの電位差を非常に大き
くすることができるので、従来のように増幅率を上げる
ためにセンスアンプを多段にする必要がなく、スタティ
ックＲＡＭ等、半導体記憶装置に応用した場合にはその
分高速動作が可能となる。
状態においてセンスアンプが安定しているとき、電流が
流れないので消費電力の低減を図ることができる。しか
も、相補出力ＯＵＴ，バーＯＵＴの電位差を非常に大き
くすることができるので、従来のように増幅率を上げる
ためにセンスアンプを多段にする必要がなく、スタティ
ックＲＡＭ等、半導体記憶装置に応用した場合にはその
分高速動作が可能となる。
【００２７】尚、本発明は前記実施例に限定されるもの
ではなく、図４に示すように、ノードＡ，Ｂの間と、Ｎ
ＭＯＳトランジスタＴA ，ＴB のソース端子間にそれぞ
れＮＭＯＳトランジスタよりなるショートトランジスタ
ＴE ，ＴF を接続し、ゲート端子からイコライズ信号Ｐ
ＬにてノードＡ，Ｂの間及びＮＭＯＳトランジスタＴA
，ＴB のソース端子間を短絡制御するようにしてもよ
い。すなわち、図５に示すように、相補入力信号ＩＮ，
バーＩＮが切り換わる間（アドレスチェンジの間）、ハ
イレベルのイコライズ信号ＰＬを出力し、ショートトラ
ンジスタＴE ，ＴF をオンさせて、ノードＡ，Ｂの間及
びＮＭＯＳトランジスタＴA ，ＴB のソース端子間を短
絡させる。その結果、ノードＡ，Ｂの間及びＮＭＯＳト
ランジスタＴA ，ＴB のソース端子間は同電位となり、
相補出力ＯＵＴ，バーＯＵＴの立ち上がり時間と立ち下
がり時間を同じにすることができる。また、相補入力信
号ＩＮ，バーＩＮが反転したとき、相補出力ＯＵＴ，バ
ーＯＵＴを確実に反転させることができる。
ではなく、図４に示すように、ノードＡ，Ｂの間と、Ｎ
ＭＯＳトランジスタＴA ，ＴB のソース端子間にそれぞ
れＮＭＯＳトランジスタよりなるショートトランジスタ
ＴE ，ＴF を接続し、ゲート端子からイコライズ信号Ｐ
ＬにてノードＡ，Ｂの間及びＮＭＯＳトランジスタＴA
，ＴB のソース端子間を短絡制御するようにしてもよ
い。すなわち、図５に示すように、相補入力信号ＩＮ，
バーＩＮが切り換わる間（アドレスチェンジの間）、ハ
イレベルのイコライズ信号ＰＬを出力し、ショートトラ
ンジスタＴE ，ＴF をオンさせて、ノードＡ，Ｂの間及
びＮＭＯＳトランジスタＴA ，ＴB のソース端子間を短
絡させる。その結果、ノードＡ，Ｂの間及びＮＭＯＳト
ランジスタＴA ，ＴB のソース端子間は同電位となり、
相補出力ＯＵＴ，バーＯＵＴの立ち上がり時間と立ち下
がり時間を同じにすることができる。また、相補入力信
号ＩＮ，バーＩＮが反転したとき、相補出力ＯＵＴ，バ
ーＯＵＴを確実に反転させることができる。
【００２８】図６に示すように、図４のセンスアンプの
構成に加えて、ＮＭＯＳトランジスタＴ2 ，Ｔ4 をソー
ス結合し、その接続点とグランド電源ＧＮＤとの間にＮ
ＭＯＳトランジスタよりなるゲートトランジスタＴG を
設け、セレクト信号ＳＬをそのゲート端子に入力してオ
ン・オフ制御するようにしてもよい。
構成に加えて、ＮＭＯＳトランジスタＴ2 ，Ｔ4 をソー
ス結合し、その接続点とグランド電源ＧＮＤとの間にＮ
ＭＯＳトランジスタよりなるゲートトランジスタＴG を
設け、セレクト信号ＳＬをそのゲート端子に入力してオ
ン・オフ制御するようにしてもよい。
【００２９】この場合、スタティックＲＡＭのメモリセ
ル構造が複数のブロックに分割されていて、読み出され
るメモリセルのブロックのみを活性化し、それ以外のブ
ロックを非活性にするものであるとき、有効となる。す
なわち、活性化する場合にはハイレベルのセレクト信号
ＳＬにてゲートトランジスタＴG はオンし、当該センス
アンプを動作可能な状態にすることができ、それ以外の
ときにはローレベルのセレクト信号ＳＬにてゲートトラ
ンジスタＴG はオフし動作不能にし、消費電力の低減を
図ることができる。
ル構造が複数のブロックに分割されていて、読み出され
るメモリセルのブロックのみを活性化し、それ以外のブ
ロックを非活性にするものであるとき、有効となる。す
なわち、活性化する場合にはハイレベルのセレクト信号
ＳＬにてゲートトランジスタＴG はオンし、当該センス
アンプを動作可能な状態にすることができ、それ以外の
ときにはローレベルのセレクト信号ＳＬにてゲートトラ
ンジスタＴG はオフし動作不能にし、消費電力の低減を
図ることができる。
【００３０】また、前記実施例では、スイッチ回路部を
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからな
るインバータ回路で構成したが、これをＰＭＯＳトラン
ジスタを無くし、ＮＭＯＳトランジスタのみで実施して
もよい。また、ＰＭＯＳトランジスタに代えてプルアッ
プ抵抗にして実施してもよい。
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからな
るインバータ回路で構成したが、これをＰＭＯＳトラン
ジスタを無くし、ＮＭＯＳトランジスタのみで実施して
もよい。また、ＰＭＯＳトランジスタに代えてプルアッ
プ抵抗にして実施してもよい。
【００３１】さらに、前記実施例では差動増幅回路とし
てラッチ型センスアンプについて説明したが、カレント
ミラー型センスアンプ等その他差動増幅回路に実施して
もよい。勿論、ＭＯＳトランジスタに代えてバイポーラ
トランジスタからなる差動増幅回路に応用してもよい。
てラッチ型センスアンプについて説明したが、カレント
ミラー型センスアンプ等その他差動増幅回路に実施して
もよい。勿論、ＭＯＳトランジスタに代えてバイポーラ
トランジスタからなる差動増幅回路に応用してもよい。
【００３２】
【発明の効果】以上詳述したように本発明によれば、消
費電力の低減を図ることができるとともに、高増幅率及
び高速動作を可能にすることができ、差動増幅回路とし
て優れた効果を有する。
費電力の低減を図ることができるとともに、高増幅率及
び高速動作を可能にすることができ、差動増幅回路とし
て優れた効果を有する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を説明するためのラッチ型セ
ンスアンプの電気回路図である。
ンスアンプの電気回路図である。
【図３】ラッチ型センスアンプの出力波形図である。
【図４】ショートトランジスタを加えたラッチ型センス
アンプの電気回路図である。
アンプの電気回路図である。
【図５】ショートトランジスタを加えたラッチ型センス
アンプの電気回路図の入出力波形図である。
アンプの電気回路図の入出力波形図である。
【図６】ショートトランジスタ及びゲートトランジスタ
を加えたラッチ型センスアンプの電気回路図である。
を加えたラッチ型センスアンプの電気回路図である。
【図７】従来のラッチ型センスアンプの基本回路図であ
る。
る。
【図８】従来のラッチ型センスアンプの入出力波形図で
ある。
ある。
１ スイッチ回路部 ２ スイッチ回路部 ＴA トランジスタ ＴB トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419
Claims (3)
- 【請求項１】 ゲート又はベース端子に第１の入力信号
が入力され、ドレイン又はコレクタ端子から第１の出力
信号が出力される第１のトランジスタと、 ゲート又はベース端子に第２の入力信号が入力され、ド
レイン又はコレクタ端子から前記第１の出力信号の相補
信号である第２の出力信号が出力される第２のトランジ
スタと、 第１のＰチャネルＭＯＳトランジスタのドレイン端子と
第１のＮチャネルＭＯＳトランジスタのドレイン端子と
が第１のノードにおいて接続されてなるＣＭＯＳ構造を
有し、前記第１のＮチャネルＭＯＳトランジスタのソー
ス端子が共通接続点に接続され、前記第１のノードが前
記第１のトランジスタのソース又はエミッタ端子に接続
され、前記ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタのゲート端子にそれぞれ前記第２
の出力信号が入力された第１のインバータ回路と、 第２のＰチャネルＭＯＳトランジスタのドレイン端子と
第２のＮチャネルＭＯＳトランジスタのドレイン端子と
が第２のノードにおいて接続されてなるＣＭＯＳ構造を
有し、前記第２のＮチャネルＭＯＳトランジスタのソー
ス端子が前記共通接続点に接続され、前記第２のノード
が前記第２のトランジスタのソース又はエミッタ端子に
接続され、前記ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタのゲート端子にそれぞれ前記
第１の出力信号が入力された第２のインバータ回路と、 を有することを特徴とする差動増幅回路。 - 【請求項２】 前記第１のトランジスタ及び第２のトラ
ンジスタはそれぞれＮチャネルＭＯＳトランジスタであ
って、 ドレイン端子が前記第１のトランジスタのドレイン端子
に接続され、ゲート端子が前記第２のトランジスタのド
レイン端子に接続された第３のＰチャネルＭＯＳトラン
ジスタと、 ドレイン端子が前記第２のトランジスタのドレイン端子
に接続され、ゲート端子が前記第１のトランジスタのド
レイン端子に接続された第４のＰチャネルＭＯＳトラン
ジスタと、 をさらに有し、 ラッチ型センスアンプであることを特徴とする請求項１
に記載の差動増幅回路。 - 【請求項３】 前記第１のトランジスタのドレイン又は
コレクタ端子と前記第２のトランジスタのドレイン又は
コレクタ端子の間に接続され、ゲート又はベース端子に
入力される制御信号に基づいて開閉動作する第１のショ
ートトランジスタと、 前記第１のトランジスタのソース又はエミッタ端子と前
記第２のトランジスタのソース又はエミッタ端子の間に
接続され、ゲート又はベース端子に入力される制御信号
に基づいて開閉動作する第２のショートトランジスタ
と、 をさらに有することを特徴とする請求項１又は２に記載
の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04041690A JP3085769B2 (ja) | 1992-02-27 | 1992-02-27 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04041690A JP3085769B2 (ja) | 1992-02-27 | 1992-02-27 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242682A JPH05242682A (ja) | 1993-09-21 |
| JP3085769B2 true JP3085769B2 (ja) | 2000-09-11 |
Family
ID=12615425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04041690A Expired - Lifetime JP3085769B2 (ja) | 1992-02-27 | 1992-02-27 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085769B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3903202C2 (de) * | 1988-02-03 | 2000-06-21 | Peter Guss | Elektrische Leuchte |
| DE8814295U1 (ja) * | 1988-11-15 | 1989-02-16 | Kurz, Josef, 8000 Muenchen, De | |
| DE4124066C2 (de) * | 1991-07-19 | 1997-03-20 | Ind Und Design Licht Inh Domin | Elektrisches Leuchtensystem |
| DE29518253U1 (de) * | 1995-11-17 | 1996-01-11 | Briloner Leuchten Gmbh | Niedervoltstromschienensystem für Leuchten |
-
1992
- 1992-02-27 JP JP04041690A patent/JP3085769B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05242682A (ja) | 1993-09-21 |
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Legal Events
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|---|---|---|---|
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