KR19980080117A - 센스 증폭기 - Google Patents

센스 증폭기 Download PDF

Info

Publication number
KR19980080117A
KR19980080117A KR1019980008041A KR19980008041A KR19980080117A KR 19980080117 A KR19980080117 A KR 19980080117A KR 1019980008041 A KR1019980008041 A KR 1019980008041A KR 19980008041 A KR19980008041 A KR 19980008041A KR 19980080117 A KR19980080117 A KR 19980080117A
Authority
KR
South Korea
Prior art keywords
electrically connected
electrode
node
circuit
sense amplifier
Prior art date
Application number
KR1019980008041A
Other languages
English (en)
Other versions
KR100344865B1 (ko
Inventor
스스무 구사바
Original Assignee
사와무라 시꼬
오끼덴끼고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사와무라 시꼬, 오끼덴끼고오교 가부시끼가이샤 filed Critical 사와무라 시꼬
Publication of KR19980080117A publication Critical patent/KR19980080117A/ko
Application granted granted Critical
Publication of KR100344865B1 publication Critical patent/KR100344865B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 반도체 메모리 장치에서의 이용에 적합한 센스 증폭기에 관한 것이다. 센스 증폭기 인에이블신호 (EN)가 H일 때, NMOS 는 ON 되어 상기 센스 증폭기는 활성화된다. 데이터신호 (Sda)가 H이고 데이터신호 (Sdb)가 L이면, 노드 (NA)는 H가 되고 노드 (NB)는 L이 된다. 상기 각각의 NMOS의 전위, 즉, 노드 (NC) 및 노드 (ND)에서의 전위 각각은 상기 데이터신호 (Sda) 및 데이터신호 (Sdb) 및 그 레벨에 의해 흐르는 전류에 따라 독립적으로 변화한다. 따라서, 상기 노드 (ND)에서의 상기 전위레벨은 접지전위레벨로 되고, 상기 노드 (NB)에서의 상기 전위레벨은 더 낮게된다. 이에 대응하여, 상기 노드 (NA)에서의 상기 전위레벨은 PMOS 및 NMOS 로 구성되는 인버터를 통하여 출력단자 (OUTa)에 출력된다. 마찬가지로, 상기 노드 (NB)에서의 상기 전위레벨은 PMOS 및 NMOS 로 구성되는 인버터를 통하여 출력단자 (OUTb)에 출력된다.

Description

센스 증폭기
본 발명은 예를들어, 정적 랜덤 엑세스 메모리 (SRAM)와 같은 전류구동 센스 증폭기에 대한 것이다.
전력소모가 절감되면서 메모리 셀로부터 출력된 데이터신호를 증폭하기위한 센스 증폭기로서, 하나의 스위치회로를 사용하여 제 1 데이터신호를 검출하는 제 1 회로 및 제 1 데이터신호와 상보적인 제 2 데이터신호를 검출하는 제 2 회로를 구동하는 방법이 공지되어 있다.
본 발명의 목적은 센스 증폭기에 입력된 데이터신호가 전송되는 노드에서의 전위를 각각 고준위 또는 저준위로 빠르게 전환가능한 고속동작 센스 증폭기를 제공하는 것이다.
본 발명의 일면으로, 상기의 목적을 이룩하기 위하여, 반도체 메모리 장치에서의 사용을 위해 적합한 센스 증폭기가 제공되며, 다음의 제 1 구성은; 제 1 데이터신호가 전송되는 제 1 데이터라인; 제 1 데이터신호와 상보적인 제 2 데이터신호가 전송되는 제 2 데이터라인; 제 1 데이터신호를 증폭함으로써 얻어지는 제 1 증폭신호 (신호에 대응)를 출력하기위한 제 1 증폭회로 및 제 2 데이터신호를 증폭함으로써 얻어지는 제 2 증폭신호 (신호에 대응)를 출력하기위한 제 2 증폭회로를 가지는 센스 증폭기 유닛 (unit); 제 1 증폭신호를 반전하여 제 1 출력단자로부터 제 1 반전신호를 출력하는 제 1 반전회로;
제 2 증폭신호를 반전하여 제 2 출력단자로부터 제 2 반전신호를 출력하는 제 2 반전회로; 센스 증폭기 인에이블신호에 의해 제어되고 활성화되어 제 1 증폭기회로를 구동하는 제 1 센스 증폭기 구동스위치회로; 및 센스 증폭기 인에이블신호에 의해 제어되고 활성화되어 제 2 증폭기회로를 구동하는 제 2 센스 증폭기 구동스위치회로를 포함하며, 본 발명의 다른 한 일면으로, 제 1 구성은, 제 1 데이터신호가 전송되는 제 1 데이터라인; 제 1 데이터신호와 상보적인 제 2 데이터신호가 전송되는 제 2 데이터라인; 제 1 데이터신호를 증폭함으로써 얻어지는 제 1 증폭신호 (신호에 대응)를 출력하기위한 제 1 증폭회로 및 제 2 데이터신호를 증폭함으로써 얻어지는 제 2 증폭신호 (신호에 대응)를 출력하기위한 제 2 증폭회로를 가지는 센스 증폭기 유닛; 제 1 증폭신호를 반전하여 제 1 출력단자로부터 제 1 반전신호를 출력하는 제 1 반전회로; 제 2 증폭신호를 반전하여 제 2 출력단자로부터 제 2 반전신호를 출력하는 제 2 반전회로; 센스 증폭기 인에이블신호에 의해 제어되고 활성화되어 제 1 증폭기회로를 구동하는 제 1 센스 증폭기 구동스위치회로; 및 등화신호에 의해 제어되고 활성화되어 제 1 및 제 2 증폭기회로를 구성시키는 센스 증폭기 구동스위치회로를 포함한다.
도 1 은 본 발명 센스 증폭기의 제 1 실시예를 도시한다.
도 2 는 본 발명 센스 증폭기의 제 2 실시예를 도시한다.
도 3 은 본 발명의 제 1 실시예의 수정예를 도시한다.
도 4 는 본 발명의 제 2 실시예의 수정예를 도시한다.
도면의 주요부분에 대한 부호의 설명
PMOS :11,13,15,17, 및 21 NMOS : 12,14,16,18,19,20, 및 22
NA : 제 1 노드 NB : 제 2 노드
NC : 제 3 노드 ND : 제 4 노드
Sda : 제 1 데이터 신호 Sdb : 제 2 데이터신호
OUTa : 출력단자 Da 및 Db :데이터라인
EQa 및 EQb : 등화신호
본 발명의 선호되는 실시예는 첨부된 도면을 참조하여 설명하겠다.
도 1 은 본 발명의 제 1 실시예를 도시하는 센스 증폭기의 회로 다이어그램이다.
상기 센스 증폭기는 제 1 도전형 제 1 트랜지스터 (11)(예를들어, PMOS)를 구비한다. 상기 PMOS (11)의 제 1 전극 (예를들어, 소오스)은 제 1 데이터라인 (Da)과 전기적으로 연결되어 있다. 상기 PMOS (11)의 제 2 전극 (예를들어, 드레인)은 제 1 노드 (NA)와 전기적으로 연결되어 있다. 상기 PMOS (11)의 게이트는 제 2 노드 (NB)와 전기적으로 연결되어 있다. 상기 PMOS (11)는 상기 PMOS (11)의 소오스 및 드레인간의 연속성 또는 도전성의 상태가 제 2 노드 (NB)에서의 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 1 데이터 신호 (Sda)의 레벨을 제 1 노드 (NA)로 전송하는 기능을 가진다. 제 1 노드 (NA)는 제 1 저항성 회로 및 그 게이트의 역할을 하는 NMOS (12)의 제 1 전극 (예를들어, 드레인)에 전기적으로 연결되어 있다. 상기 NMOS (12)의 제 2 전극 (예를들어, 소오스)은 제 3 노드 (NC)에 전기적으로 연결되어 있다. 상기 NMOS (12)는 제 1 노드 (NA)에서의 전위레벨을 설정하는 기능을 가진다.
제 1 노드 (NA)는 제 1 도전형 제 3 트랜지스터 (13)(예를들어, PMOS)의 게이트 및 제 2 도전형 제 3 트랜지스터 (14)(예를들어, NMOS)의 게이트에 전기적으로 연결되어 있다. 상기 PMOS (13)의 소오스는 제 2 데이터라인 (Db)과 전기적으로 연결되고, 그 드레인은 제 1 출력단자 (OUTa) 및 상기 NMOS (14)의 드레인과 전기적으로 연결된다. 제 1 데이터신호 (Sda)에 상보적인 제 2 데이터신호 (Sdb)는 도시되어 있지 않은 메모리 셀로부터 제 2 데이터라인 (Db)으로 전송된다. 상기 PMOS (13)는 상기 PMOS (13)의 소오스 및 드레인 사이의 도전성의 상태가 제 1 노드 (NA)의 상기 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 2 데이터신호 (Sdb)의 상기 레벨을 상기 출력단자 (OUTa)로 출력하는 기능을 가진다. 상기 NMOS (14)의 소오스는 제 3 노드 (NC)와 전기적으로 연결된다. 상기 NMOS (14)는 상기 NMOS (14)의 드레인 및 소오스 사이의 도전성의 상태가 제 1 노드 (NA)의 상기 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 3 노드 (NC)에서의 전위레벨을 상기 출력단자 (OUTa)로 출력하는 기능을 가진다.
또한, 제 1 노드 (NA)는 제 1 도전형 제 4 트랜지스터 (15)(예를들어 PMOS)에 전기적으로 연결된다. 상기 PMOS (15)의 소오스는 제 2 데이터라인 (Db)과 전기적으로 연결되고, 그 드레인은 제 2 노드 (NB)를 통하여 드레인 및 제 2 저항성 회로의 역할을 하는 상기 NMOS (16)의 게이트와 전기적으로 연결된다. 상기 PMOS (15)는 상기 PMOS (15)의 소오스 및 드레인 사이의 도전성의 상태가 제 1 노드 (NA)의 상기 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 2 데이터신호 (Sdb)의 상기 레벨을 상기 출력단자 (OUTa)로 출력하는 기능을 가진다. 상기 NMOS (16)의 소오스는 제 4 노드 (ND)와 전기적으로 연결된다. 상기 NMOS (16)는 제 2 노드 (NB)에서의 상기 전위레벨을 설정하는 기능을 가진다.
제 2 노드 (NB)는 제 1 도전형 제 5 트랜지스터 (17)(예를들어, PMOS)의 게이트 및 제 2 도전형 제 6 트랜지스터 (18)(예를들어,NMOS)와 전기적으로 연결되어 있다. 상기 PMOS (17)의 소오스는 제 1 데이터라인 (Da)과 전기적으로 연결되고, 그 드레인은 출력단자 (OUTb) 및 상기 NMOS (18)의 드레인과 전기적으로 연결된다. 상기 NMOS (18)는 제 2 노드 (ND)에서의 상기 전위레벨을 설정하는 기능을 가진다. 상기 PMOS (17)은 상기 PMOS (17)의 소오스 및 드레인 사이의 도전성의 상태가 제 2 노드 (NB)의 상기 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 1 데이터신호 (Sda)의 상기 레벨을 상기 출력단자 (OUTb)로 출력하는 기능을 가진다. 또한, 상기 NOMS (18)는 상기 PMOS (18)의 소오스 및 드레인 사이의 도전성의 상태가 제 2 노드 (NB)의 상기 전위레벨에 기초하여 제어됨으로써 ON 상태가 될 때, 제 4 노드 (ND)의 상기 레벨을 상기 출력단자 (OUTb)로 출력하는 기능을 가진다.
제 3 노드 (NC)는 제 2 도전형 제 7 트랜지스터 (19)(예를들어, NMOS)의 드레인에 전기적으로 연결되고, 상기 NMOS (19)의 소오스는 접지레벨에 묶이게 된다. 제 4 노드 (ND)는 제 2 도전형 제 8 트랜지스터 (20)(NMOS)에 전기적으로 연결되고, 상기 NMOS (20)의 소오스는 상기 접지전위에 묶이게 된다. 센스 증폭기 인에이블신호 (EN)는 상기 NMOS (19 및 20)의 게이트에 입력된다. 상기 NMOS (19 및 20)는 상기 NMOS (19)의 드레인 및 소오스 사이의 도전성의 상태 및 상기 NMOS (20)의 드레인 및 소오스 사이의 상태가 각각 상기 센스 증폭기 인에이블신호 (EN)에 의하여 제어되는 방식으로 설계된다.
본 발명의 제 1 실시예의 상기 센스 증폭기의 동작을 설명하겠다.
신호레벨의 활성 및 비활성은 본 발명의 실시예에서 각각 H 및 L로 표기된다.
상기 센스 증폭기 인에이블신호 (EN)가 활성이되면, 상기 NMOS (19 및 20)가 ON 되어서 현재의 센스 증폭기는 활성화된다. 예를들어, 제 1 데이터신호 (Sda)가 H이고 제 2 데이터신호 (Sdb)가 L인 경우를 생각하여 보자. 이때, 메모리 셀만의 전류 (Δi)에 해당하는 전류차는 제 1 데이터신호 (Sda) 및 제 2 데이터신호 (Sdb) 사이에서 발생된다. 상기 전류차 (Δi)에 의하여 제 1 노드 (NA)는 H가 되고, 제 2 노드 (NB)는 L이 된다. 상기 NMOS (19 및 20)는 서로 분리되어 있으므로, 상기 NMOS (12 및 16)의 소오스에 인가된 상기 전위, 즉, 제 3 및 제 4 노드 (NC 및 ND)에서의 전위레벨은 각각 제 1 및 제 2 데이터신호 (Sda 및 Sdb) 및 그 레벨에 의하여 흐르는 각 전류에 따라서 독립적으로 변화된다. 따라서, 제 4 노드 (ND)에서의 전위레벨은 결과적으로 접지전위레벨이되고, 제 2 노드 (NB)에서의 전위레벨은 더 낮게된다. 제 2 노드 (NB)에서의 상기 전위레벨이 더욱 감소되면, 상기 PMOS (11)는 더욱 활성화되고, 제 1 노드 (NA)에서의 상기 전위레벨은 고전위레벨로 된다.
제 1 노드 (NA)에서의 상기 전위레벨은 반전되고 상기 PMOS (13) 및 상기 NMOS (14)에 의하여 소정의 논리값의 레벨로 전환된다. 그에 따라, 상기 전환된 논리값의 레벨은 상기 출력단자 (OUTa)로부터 출력신호 (Souta)로서 출력된다. 마찬가지로, 제 2 노드 (NB)에서의 상기 전위레벨은 반전되고 상기 PMOS (17) 및 상기 NMOS (18)에 의하여 소정의 논리값의 레벨로 전환된다. 그에 따라, 상기 전환된 논리값의 레벨은 상기 출력단자 (OUTb)로부터 출력신호 (Soutb)로서 출력된다. 이제, 상기 PMOS (13)의 소오스는 L값이 된 제 2 데이터신호 (Sdb)가 공급되는 제 2 데이터라인 (Db)에 전기적으로 연결된다. 따라서, 상기 PMOS (13) 및 상기 NMOS (14)로 구성되는 상기 인버터의 상기 입력측의 문턱전압은 낮아지므로, 상기 인버터는 제 1 노드 (NA)에서의 상기 전위레벨이 H일 때, 더욱 빠르고 안정된 전위레벨전환을 수행한다. 마찬가지로, 상기 PMOS (17)의 소오스는 H값을 갖는 제 1 데이터신호 (Sda)가 공급되는 제 1 데이터라인 (Da)에 전기적으로 연결된다. 따라서, 상기 인버터의 상기 입력측의 문턱전압은 더 높게되므로, 상기 PMOS (17) 및 상기 NMOS (18)로 구성되는 상기 인버터는 제 2 노드 (NB)가 L값이 될 때, 더욱 빠르고 안정된 전위레벨전환을 수행한다. 따라서, 상기 센스 증폭기의 상기 출력단자 (Souta 및 Soutb)는 각각의 전위레벨 L 및 H로의 전환을 빠르게 만들어준다. 또한, 상기 센스 증폭기가 준비완료상태일 때, 상기 센스 증폭기 인에이블신호 (EN)는 L값을 가지므로, 예를들어, 상기 NMOS (19 및 20)는 OFF 가 되고 상기 센스 증폭기를 비활성화시킨다.
상술한 제 1 실시예에서 제 3 및 제 4 노드 (NC 및 ND)의 상기 각각의 전위레벨은 상기 NMOS (19 및 20)를 서로 분리시킴으로써 각각 독립적으로 변화된다. 따라서, 제 1 및 제 2 노드 (NA 및 NB)가 H값을 가질 때, 제 1 및 제 2 노드 (NA 및 NB)에서의 상기 각각의 전위레벨은 높게되고, 반면에, 제 1 및 제 2 노드 (NA 및 NB)가 L값을 가질 때, 제 1 및 제 2 노드 (NA 및 NB)에서의 상기 각각의 전위레벨은 낮게된다. 따라서, 상기 출력신호 (Souta 및 Soutb)의 상기 논리값의 레벨은 더욱 빠르게 변화한다.
도 2는 본 발명의 제 2 실시예의 센스 증폭기의 회로 다이어그램이다. 제 1 실시예에서 예시된 도 1 에서와 동일한 구성요소는 동일한 참조숫자이다.
상기 센스 증폭기에서, PMOS (13)의 소오스는 데이터라인 (Da)과 전기적으로 연결되고, PMOS (17)의 소오스는 데이터라인 (Db)과 전기적으로 연결된다. 본 센스 증폭기는 도 1에 도시된 다른 구성에서 유사하다.
도 2의 상기 센스 증폭기의 동작은 다음의 사항에서 도 1의 것과 상이하다.
이제, 예를들어, 데이터신호 (Sda)의 L에서 H로의 레벨전환 및 데이터신호 (Sda)의 H에서 L로의 레벨변화시 전과 후의 관계를 고려하여 본다. 이 경우, 출력신호 (Souta 및 Soutb)는 각각 H 및 L의 값을 가지며, 전환된 직후의 레벨은 여전히 그상태를 유지한다. 노드 (NA)에서의 전위레벨은 L에서 H로의 전환이고, 노드 (NB)에서의 전위레벨은 H에서 L로의 전환이다. 상기 노드 (NA)에서의 전위레벨은 L이고 이 경우 출력신호 (Souta)의 레벨은 L이므로, PMOS (11)에 의하여 많은 전류가 흐르게된다. 따라서, 상기 노드 (NA)에서의 상기 전위레벨은 H로 더욱 빠르게 전환되고 더욱 높아진다. 상기 NMOS(19 및 20)는 서로 분리되어 있고, 상기 노드 ((NA)에서의 상기 전위레벨이 H 전환을 더욱 빠르고 더욱 높게 하므로, 상기 노드 (NB)에서의 상기 전위레벨은 L 전환을 더욱 빠르고 더욱 낮게 한다. 따라서, 상기 센스 증폭기의 상기 출력신호 (Souta 및 Soutb)는 L 및 H로 각각 더욱 빠르게 전환된다.
상술한 제 2 실시예에 따르면, 상기 PMOS (13)의 소오스는 상기 데이터라인 (Da)과 전기적으로 연결되어 있고, 상기 PMOS (17)의 소오스는 상기 데이터라인 (Db)과 전기적으로 연결되어 있으므로, H값의 상기 데이터라인 (Da)에 전기적으로 연결된 상기 PMOS (11)에 흐르는 상기 전류 또는 H값의 상기 데이터라인 (Db)에 전기적으로 연결된 상기 PMOS (15)에 흐르는 상기 전류는 제 1 실시예에 비하여 증대된다. 따라서, 상기 각각의 노드 (NA 및 NB)의 전위레벨은 상기 노드가 H값일 때, 제 1 실시예에 비하여 더욱 높게되고, 반면에, L값을 가질 때는 더욱 낮게된다. 결과적으로, 상기 출력신호 (Souta 및 Soutb)의 상기 논리값의 레벨은 전환시 제 1 실시예에서보다 더 빠르다. 즉, 상기 센스 증폭기의 동작은 제 1 실시예와 비교하여 속도가 빠르게된다.
후술할 실시예에서는, 제 1 및 제 2 저항성 회로가 그 드레인 및 소오스가 각각 전기적으로 서로 연결된 NMOS (12 및 16)로 구성된다. 그러나, 이들은 각각 저항 또는 다이오드로 구성된다.
도 3 및 도 4는 제 1 및 제 2 실시예의 수정예를 도시한다. 도 3에서, PMOS (21)의 소오스 및 드레인은 각각 도 1 또는 도 2의 상기 노드 (NA 및 NB) 사이에 전기적으로 연결되어있다. 또한, 등화신호 (EQa)가 상기 PMOS (21)의 게이트에 입력된다. 또한 도 4에서, NMOS (22)의 드레인 및 소오스는 각각 노드 (NA 및 NB)의 사이에 전기적으로 연결되어 있고, 상기 등화신호 (EQa)가 상기 NMOS (22)의 게이트에 입력된다.
데이터신호 (Sda 및 Sdb)가 전환되는 전후의 시간동안에는 등화신호 (EQa)가 L 또는 H의 값을 가져서 상기 PMOS (21) 또는 상기 NMOS (22)를 ON 상태로 하며, 그럼으로써 상기 노드 (NA 및 NB)의 상기 전위레벨이 상호 등화된다. 따라서, 상기 노드 (NA 및 NB)의 상기 전위레벨은 더욱 빠르게 전환되어, 상기 센스 증폭기의 동작이 더욱더 속도가 빠르게 된다.
본 발명의 상기 센스 증폭기는 상기 메모리 셀로부터 출력된 상호 상보적인 제 1 및 제 2 데이터신호가 제공됨으로써 활성화되는 전류구동 센스 증폭기가 사용되는 전반적인 메모리 회로에 적용될 수 있다.
상술한 바와 같이, 제 1 실시예에서 제 7 및 제 8 트랜지스터를 독립시킴으로써, 제 3 및 제 4 노드의 각 전위가 독립하여 변화시키므로, 제 1 및 제 2 노드의 각 레벨이, 고전위시 더욱 높고, 저전위시 더욱 낮게되어, 제 1 및 제 2 출력신호의 각 논리레벨이 더욱 빠르게 전환된다. 따라서, 센스 증폭기의 동작의 고속화가 가능하게 된다.
또한, 제 2 실시예에서 제 2 트랜지스터의 제 1 전극을 제 1 데이터라인에 전기적으로 연결하고, 제 5 트랜지스터의 제 1 전극을 제 2 데이터라인에 전기적으로 연결함으로써, 고전위의 제 1 데이터선에 전기적으로 연결된 제 1 트랜지스터에 흐르는 전류, 또는 고전위의 제 2 데이터라인에 전기적으로 연결된 제 4 트랜지스터에 흐르는 전류가 제 1 실시예보다 더 많이 흐르게 할 수 있으므로, 제 1 및 제 2 노드의 각 레벨이 고전위는 더욱 높고, 저전위는 더욱 낮게되어, 제 1 및 제 2 출력신호의 논리레벨이 제 1 실시예보다 더 빠르게 전환된다. 따라서 센서 증폭기의 동작을 제 1 실시예에서 보다 더 고속화가 가능하게 되는 효과가 있다.

Claims (9)

  1. 제 1 데이터신호가 전송되는 제 1 데이터라인; 제 1 데이터신호와 상보적인 제 2 데이터신호가 전송되는 제 2 데이터라인; 제 1 데이터신호를 증폭함으로써 얻어지는 제 1 증폭신호 (신호에 대응)를 출력하기위한 제 1 증폭회로 및 제 2 데이터신호를 증폭함으로써 얻어지는 제 2 증폭신호를 출력하기위한 제 2 증폭회로를 가지는 센스 증폭기 유닛; 제 1 증폭신호를 반전하여 제 1 출력단자로부터 제 1 반전신호를 출력하는 제 1 반전회로; 제 2 증폭신호를 반전하여 제 2 출력단자로부터 제 2 반전신호를 출력하는 제 2 반전회로; 센스 증폭기 인에이블신호에 의해 제어되고 활성화되어 제 1 증폭기회로를 구동하는 제 1 센스 증폭기 구동스위치회로; 및 센스 증폭기 인에이블신호에 의해 제어되고 활성화되어 제 2 증폭기회로를 구동하는 제 2 센스 증폭기 구동스위치회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 사용에 적합한 센스 증폭기.
  2. 제 1 항에 있어서, 상기 제 1 증폭기회로가 제 1 도전형 제 1 스위치회로 및 제 1 저항성회로를 구비하며, 상기 제 1 스위치회로가 상기 제 1 데이터라인에 전기적으로 연결된 제 1 전극, 제 1 노드를 통하여 상기 제 1 저항성회로의 제 2 전극에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 1 반전회로가 제 1 도전형 제 2 스위치회로 및 제 2 도전형 제 3 스위치회로를 구비하며, 상기 제 2 스위치회로가 상기 제 2 데이터라인에 전기적으로 연결된 제 1 전극, 제 1 출력단자에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 3 스위치회로가 제 3 노드를 통하여 상기 제 1 저항성회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 1 출력단자에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 2 증폭기회로가 제 1 도전형 제 4 스위치회로 및 제 2 저항성회로를 구비하며, 상기 제 4 스위치회로가 상기 제 2 데이터라인에 전기적으로 연결된 제 1 전극, 제 2 노드를 통하여 상기 제 2 저항성회로의 제 2 전극에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 2 반전회로가 제 1 도전형 제 5 스위치회로 및 제 2 도전형 제 6 스위치회로를 구비하여, 상기 제 5 스위치회로가 상기 제 1 데이터라인에 전기적으로 연결된 제 1 전극, 제 2 출력단자에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 6 스위치회로가 제 4 노드를 통하여 상기 제 2 저항성회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 2 출력단자에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 1 센스 증폭기 회로구동 스위치회로가 제 2 도전형이고 접지전위에 전기적으로 연결된 제 1 전극 및 제 3 노드에 전기적으로 연결된 제 2 전극을 가지며, 상기 제 2 센스 증폭기 회로구동 스위치회로가 제 2 도전형이고 접지전위에 전기적으로 연결된 제 1 전극 및 제 4 노드에 전기적으로 연결된 제 2 전극을 가지는 것을 특징으로 하는 센스 증폭기.
  3. 제 2 항에 있어서, 상기 제 1 노드의 전위를 상기 제 2 노드의 전위로 등화하는 등화회로를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
  4. 제 2 항에 있어서, 제 1 노드에 전기적으로 연결된 제 1 전극, 제 2 노드에 전기적으로 연결된 제 2 전극, 및 등화신호를 입력하기 위한 단자에 전기적으로 연결된 제 3 전극을 가지는 등화회로를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
  5. 제 2 항에 있어서, 상기 제 1 및 제 2 노드에 모두 연결된 제 1 또는 제 2 도전형 MOS 트랜지스터를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
  6. 제 1 항에 있어서, 상기 증폭기회로가 제 1 도전형 제 1 스위치회로 및 제 1 저항성회로를 구비하며, 상기 제 1 스위치회로가 상기 제 1 데이터라인에 전기적으로 연결된 제 1 전극, 제 1 노드를 통하여 상기 제 1 저항성회로의 제 2 전극에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 1 반전회로가 제 1 도전형 제 2 스위치회로 및 제 2 도전형 제 3 스위치회로를 구비하며, 상기 제 2 스위치회로가 상기 제 1 스위치회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 1 출력단자에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 3 스위치회로가 제 3 노드를 통하여 상기 제 1 저항성회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 1 출력단자에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 2 증폭기회로가 제 1 도전형 제 4 스위치회로 및 제 2 저항성회로를 구비하며, 상기 제 4 스위치회로가 상기 제 2 데이터라인에 전기적으로 연결된 제 1 전극, 제 2 노드를 통하여 상기 제 2 저항성회로의 제 2 전극에 전기적으로 연결된 제 2 전극, 및 제 1 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 2 반전회로가 제 1 도전형 제 5 스위치회로 및 제 2 도전형 제 6 스위치회로를 구비하며, 상기 제 5 스위치회로가 상기 제 4 스위치회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 2 출력단자에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 6 스위치회로가 제 4 노드를 통하여 상기 제 2 저항성회로의 제 1 전극에 전기적으로 연결된 제 1 전극, 제 2 출력단자에 전기적으로 연결된 제 2 전극, 및 제 2 노드에 전기적으로 연결된 제 3 전극을 가지며, 상기 제 1 센스 증폭기 구동스위치회로가 제 2 도전형이고 접지전위에 전기적으로 연결된 제 1 전극 및 제 3 노드에 전기적으로 연결된 제 2 전극을 가지며, 상기 제 2 센스 증폭기 구동스위치회로가 제 2 도전형이고 접지전위에 전기적으로 연결된 제 1 전극 및 제 4 노드에 전기적으로 연결된 제 2 전극을 가지는 것을 특징으로 하는 센스 증폭기.
  7. 제 6 항에 있어서, 상기 제 1 노드의 전위를 상기 제 2 노드의 전위로 등화시키는 등화회로를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
  8. 제 6 항에 있어서, 제 1 노드에 전기적으로 연결된 제 1 전극, 제 2 노드에 전기적으로 연결된 제 2 전극, 및 등화신호를 입력하기 위한 단자에 전기적으로 연결된 제 3 전극을 가지는 등화회로를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
  9. 제 6 항에 있어서, 상기 제 1 및 제 2 노드에 모두 연결된 제 1 또는 제 2 도전형 MOS 트랜지스터를 또한 구비하는 것을 특징으로 하는 센스 증폭기.
KR1019980008041A 1997-03-14 1998-03-11 센스증폭기 KR100344865B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9060445A JPH10255480A (ja) 1997-03-14 1997-03-14 センスアンプ
JP97-60445 1997-03-14

Publications (2)

Publication Number Publication Date
KR19980080117A true KR19980080117A (ko) 1998-11-25
KR100344865B1 KR100344865B1 (ko) 2002-09-18

Family

ID=13142493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980008041A KR100344865B1 (ko) 1997-03-14 1998-03-11 센스증폭기

Country Status (7)

Country Link
US (1) US6081138A (ko)
EP (1) EP0865043B1 (ko)
JP (1) JPH10255480A (ko)
KR (1) KR100344865B1 (ko)
CN (1) CN1129909C (ko)
DE (1) DE69827314T2 (ko)
TW (1) TW365006B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322539B1 (ko) * 1999-07-10 2002-03-18 윤종용 반도체 집적회로의 감지 증폭장치
US6288575B1 (en) * 1999-08-24 2001-09-11 Micron Technology, Inc. Pseudo-differential current sense amplifier with hysteresis
KR100370240B1 (ko) * 2000-10-31 2003-02-05 삼성전자 주식회사 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로
DE10260602B3 (de) * 2002-12-23 2004-08-12 Infineon Technologies Ag Erfassungsverstärkervorrichtung für niedrige Spannungen
KR100558571B1 (ko) * 2004-03-03 2006-03-13 삼성전자주식회사 반도체 메모리 장치의 전류 센스앰프 회로
KR100666488B1 (ko) 2005-06-17 2007-01-09 삼성전자주식회사 로컬 센스 증폭기 및 그것을 구비한 반도체 메모리 장치
US8760953B2 (en) * 2010-10-01 2014-06-24 Qualcomm Incorporated Sense amplifier with selectively powered inverter
CN103077741B (zh) * 2012-12-31 2015-12-09 东南大学 一种低电压工作的sram的存储单元电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438793A (ja) * 1990-06-04 1992-02-07 Toshiba Corp データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置
US5304874A (en) * 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
JP3037077B2 (ja) * 1994-08-30 2000-04-24 株式会社 沖マイクロデザイン 半導体集積回路装置
US5485430A (en) * 1992-12-22 1996-01-16 Sgs-Thomson Microelectronics, Inc. Multiple clocked dynamic sense amplifier
JPH07211081A (ja) * 1994-01-06 1995-08-11 Mitsubishi Electric Corp 半導体記憶装置
KR0142952B1 (ko) * 1995-03-31 1998-08-17 김광호 반도체 메모리장치의 감지증폭기 회로
EP0747903B1 (en) * 1995-04-28 2002-04-10 STMicroelectronics S.r.l. Reading circuit for memory cells devices having a low supply voltage
GB9509817D0 (en) * 1995-05-11 1995-07-05 Xilinx Inc Sense amplifier for reading logic device
US5568438A (en) * 1995-07-18 1996-10-22 Analog Devices, Inc. Sense amplifier with offset autonulling
US5646905A (en) * 1996-04-30 1997-07-08 Sun Microsystems, Inc. Self-clocking sense amplifier optimized for input signals close to VDD
US5668765A (en) * 1996-06-06 1997-09-16 Philips Electronics North America Corporation Charge transfer sense amplifier

Also Published As

Publication number Publication date
CN1129909C (zh) 2003-12-03
DE69827314D1 (de) 2004-12-09
EP0865043B1 (en) 2004-11-03
EP0865043A2 (en) 1998-09-16
KR100344865B1 (ko) 2002-09-18
JPH10255480A (ja) 1998-09-25
EP0865043A3 (en) 1999-12-01
TW365006B (en) 1999-07-21
DE69827314T2 (de) 2005-11-24
CN1198572A (zh) 1998-11-11
US6081138A (en) 2000-06-27

Similar Documents

Publication Publication Date Title
KR100269643B1 (ko) 전력소비 억제회로
US6593795B2 (en) Level adjustment circuit and data output circuit thereof
KR940003809B1 (ko) Ttl 대 cmos 입력 버퍼
US5384493A (en) Hi-speed and low-power flip-flop
KR0146387B1 (ko) 플립플롭형 증폭 회로
US5070482A (en) Static random access memory
US6480050B1 (en) Level shifter with no quiescent DC current flow
KR100247937B1 (ko) 퓨징 장치
US5345121A (en) Differential amplification circuit
US5280201A (en) Semiconductor logic circuit apparatus
KR100344865B1 (ko) 센스증폭기
JP4200101B2 (ja) カスコードセンス増幅器及び列選択回路及び動作方法。
US4644197A (en) Reduced power sense amplifier
JP2968826B2 (ja) カレントミラー型増幅回路及びその駆動方法
US5608350A (en) Operational amplifier with control sequence circuit
JP3085769B2 (ja) 差動増幅回路
JP3927312B2 (ja) 入力増幅器
KR100366523B1 (ko) 센스 앰프 회로
US6252819B1 (en) Reduced line select decoder for a memory array
US4952826A (en) Signal input circuit utilizing flip-flop circuit
KR0140141B1 (ko) 고속 동작의 차동 증폭기를 갖춘 반도체 장치
KR100190189B1 (ko) 데이타 출력버퍼
KR200358149Y1 (ko) 데이타입출력버퍼
JPH11326398A (ja) 電圧検知回路
KR100203532B1 (ko) 감지회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100630

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee