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Die vorliegende Erfindung betrifft
einen Erfassungsverstärker
(Sense-Amplifier, S/A) zum Erfassen und Verstärken von Bitleitungssignalen,
und betrifft insbesondere einen Erfassungsverstärker, der bei niedriger Array-Spannung
betreibbar ist.
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Ein in einer DRAM-Umgebung (DRAM
= Dynamic Random Access Memory, dynamischer Schreib/Lesespeicher)
angeordneter Erfassungsverstärker
ist in 1 im Bereich
der gestrichelten Linie A gezeigt. Bitleitungssignale IBLT bzw.
IBLC werden im Erfassungsverstärker über Bitleitungen
zugeführt.
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Der in 1 gezeigte;
herkömmliche
kreuzgekoppelte Erfassungsverstärker
in der geteilten Erfassungsverstärker-Amordnung ist in 2 detailliert veranschaulicht.
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3 zeigt
die zugehörigen
Zeitverlaufsdiagramme, wobei 3(a) die
Bitleitungssignale IBLC (gestrichelte Linie) und IBLT (strichpunktierte
Linie) bei einer Erfassung mit Vorladen als Funktion der Zeit zeigt.
Die Zeitachse ist beispielhaft in einen Zeitbereich von 0 bis 80
ns (Nanosekunden) eingeteilt.
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3(b) zeigt
das Wortleitungssignal WL (gestrichelte Linie) sowie zwei Signale,
welche einer nachfolgenden Verstärkergruppe
eingegeben werden (EQLR) sowie ein einer vorangehenden Verstärkergruppe
zugeführtes
Signal EQLL. Zu Beginn eines Messzyklus sind die Signale EQLR und
MUXl (siehe 1) nicht
durchgesetzt.
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Zusätzlich wird das Signal MUXr,
das einem Transistorpaar nach dem Erfassungsverstärker in 1 zugeführt wird, von einem Zwischenpegel VINP
auf einen erhöhten
Pegel VPP getrieben. Parallel dazu wird die Wortleitung WL im Pegel
angeho ben, derart, dass der Zellenkondensator eines Speicherzellenfelds
(DRAM) ausgelesen werden kann.
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In dem Fall eines Erfassens einer "0", wie er hier beschrieben ist, wird
der Spannungspegel auf der Bitleitung IBLT nach einem Ladungstransfer
abgesenkt. Dann wird ein Erfassen durch den Erfassungsverstärker gestartet,
indem ein an der Verbindungsstelle zwischen den Transistoren N1
und N2 angeordnetes Signal SAN niedrig und ein an der Verbindungsstelle
zwischen den Transistoren P1 und P2 angeordnetes Signal SAP hoch
gesetzt wird.
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Auf diese Weise beginnen die Transistoren N1,
N2 und P1, P2, als ein kreuzgekoppelter Inverter bzw. eine Schalteinrichtung
zu wirken, wodurch die Spannung IBLT auf Null und die Spannung IBLC
auf VBLH verstärkt
werden.
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Am Ende des Zyklus wird, wie in dem
Zeitgebungsdiagramm in 3(b) veranschaulicht,
der Wortleitungspegel WL abgesenkt (in diesem Beispiel bei ca. 52
ms). Dann werden sämtliche
anderen Spannungen zurück
auf die Startpegel verbracht, was zu einer automatischen Vorladung
auf den Startpegel VBLH/2 führt.
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Die Vorteile dieses herkömmlichen
Verfahrens bestehen darin, dass es für ein Erfassen und ein Verstärken in
dem in 1 mit A bezeichneten
Erfassungsverstärker
nur erforderlich ist, dass eine Ladung äquivalent zu der Kapazität der Bitleitung,
multipliziert mit VDLH/2 bereitgestellt wird.
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Ein wesentlicher Nachteil dieses
herkömmlichen
Verfahrens besteht darin, dass die Spannung VBLH nicht ausreichend
abgesenkt werden kann, wie es für
zukünftige
Generationen von DRAM-Erfassungsverstärkern notwendig ist. In dem
Fall eines Erfassens einer "0" muss der Transistor
N1 die Leitung IBLT entladen. Hingegen beträgt die Gate-Source-Spannung
des Transistors N1 oft sogar weniger als Spannungspegel VBLH/2.
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Der Source-Pegel des Transistors
N1, d.h. der Pegel SAN wird somit auf "0" gezogen
und der IBLC-Pegel wird von dem Vorladepegel VBLH/2 durch eine Leitungskopplungskapazität zwischen IBLT
und IBLC geringfügig
herabgezogen. Somit wird, je niedriger der Pegel VBLH eingestellt
ist, desto langsamer die Erfassung und Verstärkung in dem Erfassungsverstärker durchgeführt.
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In Schaltungsanordnungen kann dies
nicht toleriert werden, da die Erfassungsgeschwindigkeit die minimale
Zeit zwischen einer Aktivierung einer Zeile und einer Befähigung,
von dieser Zeile zum ersten Mal zu lesen, bestimmt. Diese Zeit ist
im Datenblatt als tRCD spezifiziert.
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Herkömmliche Lösungen für dieses Problem umfassen ein
Absenken der Schwellenspannungen der betreffenden Einrichtungen.
Jedoch ist der Pegel, auf welchen eine Schwellenspannung herabgesenkt werden
kann, durch den Querstrom durch die Einrichtungen beschränkt, wenn
Signale auf den Bitleitungen verstärkt werden.
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In diesem Fall wird der vollständige Pegel VBLH
zwischen der Source (Anschluss SAN) und dem Drain (z.B. IBLC in 2) angelegt. Da jedoch in
herkömmlichen
Speichervorrichtungen (DRAMs) Tausende von Bitleitungen in paralleler
Weise gesetzt oder rückgesetzt
werden müssen,
kann nur ein äußerst geringer
Querstrom bzw. Leckstrom zugelassen werden.
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Somit sind einer Absenkung von VBLH
durch eine Absenkung der Schwellenspannung (Vth) enge Grenzen gesetzt,
wodurch VBLH nicht zweckmäßig abgesenkt
werden kann.
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Weiterhin ist vorgeschlagen worden,
SAN negativ zu treiben. Hierbei besteht ein Nachteil darin, dass
der SAN-Treiber sehr kompliziert wird, d.h. er muss drei Spannungspegel
bereitstellen, nämlich VBLH/2,
Masse und einen negativen Wert.
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Überdies
werden die FET-Junctions der Transistoren in einer Vorwärtsrichtung
vorgespannt, wenn SAN negativ getrieben wird.
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Ein weiterer Vorschlag zur Lösung des
obigen Problems besteht darin, eine VBLH/2-Vorladung nicht durchzuführen, sondern
statt dessen eine Massepegel-Vorladung vorzusehen. Hierbei entsteht der
Nachteil eines zunehmenden Stromverbrauchs, da ein Erfassen und
Verstärken
nun eine Ladung erfordert, die sich aus der Kapazität der Bitleitung,
multipliziert mit VBLH (vorher: multipliziert mit VBLH/2) bestimmt.
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Ein weiterer wesentlicher Nachteil
von herkömmlichen
Array-Architekturen
besteht darin, dass eine Massepegel-Vorladung deswegen nicht mehr möglich ist,
weil ein ausreichender Strom im Aus-Zustand des Array-Transistors
sichergestellt werden muss, wobei WL negativ bezüglich der Bitleitung in einem
nicht-ausgewählten
Zustand vorgespannt ist. Eine Massepegel-Vorladung erfordert es jedoch, dass
der Vorladepegel nicht über
der Masse zugeführt
wird. In einer negativ vorgespannten Bitleitung WL mit einer geerdeten
Bitleitung wird somit in nachteiliger Weise ein großer Leckstrom
bzw. ein großer Querstrom
verursacht.
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Die Druckschrift
DE 195 36 486 C2 beschreibt
eine Bewerter- und
Verstärkerschaltung
gemäß
2. Die in der
DE 195 36 486 C2 offenbarte Bewerter-
und Verstärkerschaltung
weist mindestens zwei in Serie zueinander liegende erste Transistoren eines
gegebenen Kanaltyps auf, die zwischen zwei Signalleitungen angeordnet
sind, wobei die Gates der ersten Transistoren mit einer jeweiligen
der beiden Signalleitungen verbunden sind, und die ersten Transistoren
einen diesen gemeinsamen ersten Knoten bilden, der mit einem ersten
Steuersignal beaufschlagbar ist, wobei die Bewerter- und Verstärkerschaltung
parallel zu den ersten Transistoren eine Serieschaltung von wenigstens
zwei zweiten Transistoren vom selben Kanaltyp wie die ersten Transistoren
aufweist, wobei deren Gates ebenfalls wechselweise mit einer jeweiligen
der beiden Signalleitungen verbunden sind, die zweiten Transistoren
einen diesen gemeinsamen zweiten Knoten bilden, der mit einem zweiten
Steuersignal beaufschlagbar ist, wobei eine Bewertung und Verstärkung eines
auf den Signalleitungen auftretenden Differenzsignals durch die zweiten
Transistoren erst nach Beginn einer entsprechenden Bewertung und
Verstärkung
durch die ersten Transistoren erfolgt. Auf diese Weise stellt die Schaltungsanordnung
der
DE 195 36 486
C2 zwar eine erhöhte
Arbeitsgeschwindigkeit bereit, es ist in nachteiliger Weise jedoch
nicht möglich,
ein Erfassen und Verstärken
von Bitleitungssignalen mit reduzierter Betriebsspannung durchzuführen.
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Es ist somit eine Aufgabe der vorliegenden Erfindung,
eine Erfassungsverstärkervorrichtung
und ein Verfahren zum Erfassen und Verstärken von Bitleitungssignalen
bereitzustellen, bei dem eine Betriebsspannung abgesenkt werden
kann, wobei die nachteiligen Wirkungen von Erfassungsverstärkervorrichtungen
nach dem Stand der Technik beseitig werden.
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Diese Aufgabe wird erfindungsgemäß durch eine
Erfassungsverstärkervorrichtung
mit den Merkmalen des Patentanspruchs 1 gelöst.
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Ferner wird die obige Aufgabe durch
ein im Patentanspruch 7 angegebenes Verfahren gelöst.
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Weitere Ausgestaltungen der Erfindung
ergeben sich aus den Unteransprüchen.
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Ein wesentlicher Gedanke der Erfindung
besteht darin, einem herkömmlichen
Erfassungsverstärker,
der als eine Schalteinrichtung ausgebildet ist, eine zusätzliche
Halteeinrichtung, welche wiederum aus einem Transistorpaar ausgebildet
ist, hinzuzufügen.
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Auf diese Weise können dem in der Schalteinrichtung
vorhandenen Transistorpaar Schalttransistoren hinzugefügt werden,
d.h. in Serie zu den ersten Transistoren geschaltet werden, um ein
zuverlässiges
Durchschalten bei niedrigen Betriebsspannungen für eine vorgebbare Zeit zu erreichen,
wobei anschließend
eine Haltefunktion, d.h. ein Aufrechterhalten eines vorgebbaren
Spannungspegels auf den Bitleitungen, durch ein in der Halteeinrichtung
kreuzverkoppeltes weiteres Transistorpaar sichergestellt wird.
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Somit wird in vorteilhafter Weise
erreicht, dass eine Schwellenspannung der Transistoren der Schalteinrichtung
abgesenkt werden kann, wodurch eine niedrige Betriebsspannung erreicht
werden kann.
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Die erfindungsgemäße Erfassungsverstärkervorrichtung
für Bitleitungssignale
weist im Wesentlichen auf:
- a) ein Bitleitungspaar,
das mit zwei komplementären
Bitleitungssignalen beaufschlagte Bitleitungen umfasst; und
- b) eine zwischen die Bitleitungen kreuzverkoppelt geschaltete
Schalteinrichtung, welche aufweist:
- b1) ein erstes Transistorpaar, das zwei erste zwischen die Bitleitungen
in Reihe geschaltete Transistoren umfasst, wobei die Gates der ersten Transistoren
mit den Bitleitungen kreuzverkoppelt sind, und die beiden ersten
Transistoren durch einen ersten Verbindungsanschluss verbunden sind;
und
- b2) ein zweites Transistorpaar, das zwei zweite zwischen die
Bitleitungen in Reihe geschaltete Transistoren umfasst, wobei die
Gates der zweiten Transistoren mit den Bitleitungen kreuzverkoppelt
sind, und die beiden zweiten Transistoren durch einen zweiten Verbindungsanschluss
verbunden sind; wobei die Schalteinrichtung weiter ein Schalttransistorpaar
aufweist, das zwei in Reihe zu den ersten Transistoren ge schaltete
Schalttransistoren umfasst, wobei eine Reihenschaltung jeweils aus
einem ersten Transistor und einem Schalttransistor zwischen jeweils
einer Bitleitung und dem ersten Verbindungsanschluss geschaltet ist,
und die Gates der Schalttransistoren mit einem Schaltsignal beaufschlagbar
sind und eine Halteeinrichtung zwischen die Bitleitungen geschaltet
ist, welche die durch die Schalteinrichtung geschalteten Pegel der
auf den Bitleitungen anliegenden Bitleitungssignale hält.
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In den Unteransprüchen finden sich vorteilhafte
Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der
Erfindung.
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Gemäß einer bevorzugten Weiterbildung
der vorliegenden Erfindung weist die Halteeinrichtung ein drittes
Transistorpaar auf, das zwei dritte zwischen die Bitleitungen in
Reihe geschaltete Transistoren umfasst, wobei die Gates der dritten
Transistoren mit den Bitleitungen kreuzverkoppelt sind und die beiden dritten
Transistoren durch einen dritten Verbindungsanschluss verbunden
sind.
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Gemäß einer weiteren bevorzugten
Weiterbildung der vorliegenden Erfindung sind die Schalttransistoren
sowie die ersten, zweiten und dritten Transistoren als Feldeffekttransistoren
ausgebildet.
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Gemäß noch einer weiteren bevorzugten Weiterbildung
sind die Schalttransistoren sowie die ersten, die zweiten und die
dritten Transistoren als Bipolartransistoren ausgebildet.
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Gemäß noch einer weiteren bevorzugten Weiterbildung
der vorliegenden Erfindung weisen die Transistoren des ersten Transistorpaars
eine niedrige Schwellenspannung auf.
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Gemäß noch einer weiteren bevorzugten Weiterbildung
der vorliegenden Erfindung ist die Reihenschaltung aus jeweils den ersten
Transistoren und den Schalttransistoren als eine NAND-ähnliche Struktur ausgebildet.
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Ferner weist das erfindungsgemäße Verfahren
zum Erfassen und Verstärken
von Bitleitungssignalen im Wesentlichen die folgenden Schritte auf:
- a) Zuführen
zweier Bitleitungssignale mittels eines aus zwei Bitleitungen bestehenden
Bitleitungspaars;
- b) Durchschalten einer zwischen die Bitleitungen kreuzverkoppelt
geschalteten Schalteinrichtung, welche aufweist:
- b1) ein erstes Transistorpaar, das zwei erste zwischen die Bitleitungen
in Reihe geschaltete Transistoren umfasst, wobei die Gates der ersten Transistoren
mit den Bitleitungen kreuzverkoppelt sind und die beiden ersten
Transistoren durch einen ersten Verbindungsanschluss verbunden sind;
und
- b2) ein zweites Transistorpaar, das zwei zweite zwischen die
Bitleitungen in Reihe geschaltete Transistoren umfasst, wobei die
Gates der zweiten Transistoren mit den Bitleitungen kreuzverkoppelt
sind und die beiden zweiten Transistoren durch einen zweiten Verbindungsanschluss
verbunden sind, wobei zwei Schalttransistoren, die in der Schalteinrichtung
in Reihe zu den ersten Transistoren bereitgestellt sind, durchgeschaltet
werden, wobei eine Reihenschaltung jeweils aus einem ersten Transistor
und einem Schalttransistor zwischen jeweils einer Bitleitung und
dem Verbindungsanschluss ausgebildet ist, wobei zum Durchschalten
ein an die Gates der Schalttransistoren angelegtes Schaltsignal
dient, und der durch die Schalteinrichtung geschaltete Pegel der auf
den Bitleitungen anliegenden Bitleitungssignale mittels einer Halteeinrichtung,
die zwischen die Bitleitungen geschaltet ist, gehalten wird.
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Gemäß noch einer weiteren bevorzugten Weiterbildung
der vorliegenden Erfindung werden die Bitleitungssignale auf dem
Bitleitungspaar komplementär
zueinander bereitgestellt.
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Ausführungsbeispiele der Erfindung
sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung
näher erläutert.
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In den Zeichnungen zeigen:
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1 eine
Bitleitungs/Wortleitungsanordnung mit einem zentralen Erfassungsverstärker nach dem
Stand der Technik;
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2 den
durch die gestrichelte Linie A in 1 umrandeten
Schaltungsbereich;
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3(a) ein
Schaltungsdiagramm der Bitleitungssignale, wie sie in der herkömmlichen
Erfassungsverstärkeranordnung
auftreten;
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3(b) Wortleitungs-
und weitere Signale der herkömmlichen
Anordnung;
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4 eine
in eine Bitleitungs/Wortleitungsstruktur eingepasste Erfassungsverstärkervorrichtung
gemäß einem
bevorzugten Ausführungsbeispiel der
vorliegenden Erfindung;
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5 Erfassungsverstärkervorrichtung
der 4 in detaillierterer
Darstellung; und
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6 ein
Zeitverlaufdiagramm der Bitleitungssignale und des Schaltsignals,
wie sie bei dem erfindungsgemäßen Verfahren
auftreten.
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In den Figuren bezeichnen gleiche
Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
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4 zeigt
ein Übersichts-Schaltungsdiagramm
der erfindungsgemäßen Erfassungsverstärkervorrichtung 100,
wie sie in eine Bitleitungs/Wortleitungs-Umgebung, beispielsweise
eines DRAMs (DRAM = Dynamic Random Access Memory, dynamischer Schreib/Lesespeicher)
eingebettet ist. Aus dieser Umgebung werden der Erfassungsverstärkervorrichtung 100 Bitleitungssignale 103 und 104 zugeführt, welche
vorzugsweise komplementär
ausgebildet sind.
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Der in 4 gestrichelt
umrandete Bereich 100 ist in 5 in
detaillierter Darstellung angegeben.
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5 zeigt
zwei Bitleitungen 107 und 108, welche als ein
Bitleitungspaar bezeichnet werden. Auf diesen Bitleitungen liegen
die Bitleitungssignale 103 und 104 an, welche
in der Erfassungsverstärkervorrichtung
einerseits erfasst und andererseits verstärkt und/oder gehalten werden
müssen.
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Die erfindungsgemäße Erfassungsverstärkervorrichtung 100 ist
in zwei Einrichtungen unterteilt, nämlich eine Schalteinrichtung 101 und
eine Halteeinrichtung 102. Im Gegensatz zu den Erfassungsverstärkervorrichtungen
nach dem Stand der Technik wird somit erreicht, dass das Schalten
der Bitleitungen von einem Halten der Signalpegel auf den Bitleitungen
in zweckmäßiger Weise
schaltungstechnisch getrennt ist.
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Wie bei einem herkömmlichen
Erfassungsverstärker
sind in der Schalteinrichtung 101 ein erstes Transistorpaar 201, 202 und
ein zweites Transistorpaar 105, 106 bereitgestellt,
die zu einem Inverter kreuzverkoppelt sind. An dem Source-Drain-Übergang der jeweiligen Transistorpaare,
die in Reihe geschaltet sind, befindet sich jeweils ein erster Verbindungsanschluss 203 für das erste
Transistorpaar 201, 202 und ein zweiter Verbindungsanschluss 204 für das zweite
Transistorpaar 105, 106.
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Erfindungsgemäß sind die Transistoren des ersten
Transistorpaars 201, 202 nicht mehr direkt mit den
Bitleitungen 107 bzw. 108 verbunden. Zwischen die
Bitleitungen und die jeweiligen ersten Transistoren sind Schalttransistoren 205 bzw. 206 geschaltet, deren
Gates mit einem Schaltsignal 207 beaufschlagbar sind.
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Somit ergibt sich zwischen der Bitleitung 107 und
der Bitleitung 108 eine Reihenschaltung aus dem ersten
Schalttransistor 205, dem ersten Transistor 201 des ersten
Transistorpaars, dem zweiten Transistor 202 des ersten
Transistorpaars und dem zweiten Schalttransistor 206 in
dieser Reihenfolge. Die zusätzlichen
Schalttransistoren 205 und 206 gewährleisten
ein sicheres Durchschalten des Erfassungsverstärkers und somit ein sicheres
Beaufschlagen der Bitleitungen mit den zugehörigen Pegeln auch bei niedrigen
Betriebsspannungen.
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6 zeigt
ein Zeitgebungsdiagramm der wesentlichen Signalverläufe der
erfindungsgemäßen Erfassungsverstärkervorrichtung.
In 6 sind die Signalverläufe als
Spannungen (0,0 bis 2,0V) in Abhängigkeit
von einer Zeit (0,0 ns bis 80 ns) aufgetragen.
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Die punktierte Linie veranschaulicht
das Schaltsignal 207. Dieses Schaltsignal ist in dem erfindungsgemäßen Ausführungsbeispiel
auf eine Zeitdauer von einer Zeit von 10 ns bis ca. 25 ns begrenzt. D.h.,
das Schaltsignal wird gepulst bzw. "gegated" vor einem Start eines Erfassens von
Bitleitungssignalen durch die Erfassungsverstärkervorrichtung. Der hohe Pegel
des Schaltsignals 207 wird für eine Zeitdauer aufrecht erhalten,
die ausreichend ist, um das Erfassen der Signalpegel zu beenden.
Diese Zeitdauer beträgt
in 6 ca. 15 ns. Da das
Schaltsignal 207 nach dieser Zeitdauer auf einen niedrigen Pegel
(in diesem Beispiel 0V) verbracht wird, können die Schwellenspannungen
der beiden Transistoren des ersten Transistorpaars, d.h. der Transistoren 201 und 202 sehr
niedrig sein, da keine Beschränkung bezüglich eines
Querstroms bzw. Leckstroms wie im Stand der Technik vorhanden ist.
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Die Aufrechterhaltung des geschalteten
Zustandes bzw. das Halten der auf den Bitleitungen 107 und 108 anliegenden
Signalpegel wird erfindungsgemäß durch
die Halteeinrichtung 102 sichergestellt. Die Halteeinrichtung 102 weist
ein drittes Transistorpaar, bestehend aus den Transistoren 301 und 302 auf,
welche zwischen die Bitleitungen 107 und 108 in Serie
geschaltet sind und über
einen dritten Verbindungsanschluss 303 verbunden sind.
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Die Gates der dritten Transistoren 301 und 302 sind
in herkömmlicher
Weise kreuzverkoppelt, d.h. das Gate des mit dem Drain an der einen
Bitleitung 107 anliegenden Transistors 301 ist
mit der anderen Bitleitung 108 verbunden, während das
Gate des mit der Source an der Bitleitung 108 anliegenden Transistors
mit der Bitleitung 107 verbunden ist.
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Durch die schnelle Schalteinrichtung 101 wird
in vorteilhafter Weise erreicht, dass für die das erste Transistorpaar
bildenden Transistoren 201, 202 Einrichtungen
eingesetzt werden können,
die eine sehr niedrige Schwellenspannung aufweisen und dennoch schnelle
Schaltvorgänge
ausführen
können.
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Dies ist insbesondere wichtig, wenn
die Versorgungsspannung bzw. Betriebsspannung der gesamten Erfassungsverstärkervorrichtung
abgesenkt werden soll. Das in der Halteeinrichtung 102 vorgesehene
dritte Transistorpaar 301, 302 hingegen kann normale
Schwellenspannungen aufweisen, da die Schalttransistoren 205 und 206 der
Schalteinrichtung 101 durch die volle interne Chipspannung
(Betriebsspannung) getrieben werden.
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Die in der Halteeinrichtung bereitgestellten Transistoren 301 und 302 stellen
lediglich sicher, dass die auf den Bitleitun gen 107 und 108 anstehenden
Pegel der Bitleitungssignale 103 bzw. 104 nach einem
Erfassen und während
eines Schreibzugriffs auf das Bitleitungspaar in dem kreuzgekoppelten
Zustand gehalten werden. Eine zeitkritische Schaltfunktion bezüglich eines
Durchschaltens von Bitleitungssignalen muss durch die in der Halteeinrichtung 102 vorhandenen
Transistoren 301 und 302 nicht mehr bereitgestellt
werden.
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Obwohl die erfindungsgemäße Vorrichtung gegenüber der
herkömmlichen
Erfassungsverstärkervorrichtung
vier zusätzliche
Transistoren erfordert, können
diese dennoch relativ klein ausgelegt werden.
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Die Schalttransistoren 205 und 206 werden durch
die volle interne Spannung getrieben, wobei sie jeweils zu den Transistoren
des ersten Transistorpaars 201 bzw. 202 in Reihe
geschaltet sind. Dadurch können
die Transistoren 201, 202, 205 und 206 eine
NAND-ähnliche
Auslegungsstruktur aufweisen, was aus Gründen einer Platzeinsparung
vorteilhaft ist.
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Zukünftige Technologien werden
Chipspannungen VBLH in der Größenordnung
von 1,3 V verglichen mit 1,5 V für
VINT einsetzen. Mit einem Unterschied in einer Schwellenspannung
zwischen einem ersten Transistorpaar 201, 202 mit
niedriger Schwellenspannung und einem Schalttransistorpaar 205, 206 mit
normaler Schwellenspannung beträgt die
Stromtreiberfähigkeit
der Schalttransistoren 205, 206 typischerweise
das Doppelte bis das Vierfache der Stromtreiberfähigkeit der Transistoren des
ersten Transistorpaars 201, 202 für die gleiche
(Gate-) Breite.
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Gegebenenfalls kann die Stromtreiberfähigkeit
weiter erhöht
werden, indem die Schalttransistoren 205 und 206 des
Schalttransistorpaars mit einer auf dem Chip vorhandenen überhöhten Treiberspannung
betrieben werden. In vorteilhafter Weise liegen die dritten Transistoren 301, 302 des
dritten Transis torpaars, welches in der Halteeinrichtung 102 angeordnet
ist, nicht in dem kritischen Pfad.
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Bezüglich der in den 1 bis 3 dargestellten, herkömmlichen Erfassungsverstärkervorrichtungen
und Zeitverlaufsdiagrammen für
herkömmliche Verfahren
wird auf die Beschreibungseinleitung verwiesen.
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Obwohl die vorliegende Erfindung
vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben
wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch ist die Erfindung nicht auf
die genannten Anwendungsmöglichkeiten
beschränkt.
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In den Figuren bezeichnen gleiche
Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
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- 100
- Erfassungsverstärkervorrichtung
- 101
- Schalteinrichtung
- 102
- Halteeinrichtung
- 103,
- Bitleitungssignale
- 104
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- 105,
- zweites
Transistorpaar
- 106
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- 107,
- Bitleitungen
- 108
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- 201,
- erstes
Transistorpaar
- 202
-
- 203
- erster
Verbindungsanschluss
- 204
- zweiter
Verbindungsanschluss
- 205,
- Schalttransistorpaar
- 206
-
- 207
- Schaltsignal
- 301,
- drittes
Transistorpaar
- 302
-
- 303
- dritter
Verbindungsanschluss