DE102005049204B4

DE102005049204B4 - Halbleiterspeicher und Verfahren zum Betreiben eines Speichers

Info

Publication number: DE102005049204B4
Application number: DE102005049204A
Authority: DE
Inventors: Martin Dr. 80636 Brox; Russell J. Vt. Houghton; Helmut 80993 Schneider; Sabine 83734 Kieser-Schöniger
Original assignee: Qimonda AG; Qimonda AG iL
Current assignee: Polaris Innovations Ltd
Priority date: 2004-10-27
Filing date: 2005-10-14
Publication date: 2011-07-07
Anticipated expiration: 2025-10-15
Also published as: US20060087896A1; US7203102B2; DE102005049204A1

Abstract

Halbleiterspeicher mit wenigstens einer Speicherzelle, die einen Datenwert speichern und mit einer Datenleitung über einen Leseverstärker verbunden werden kann, wobei der Leseverstärker mit der Datenleitung über eine Schaltvorrichtung, die durch ein Steuersignal gesteuert wird, verbunden werden kann, wobei der Speicher des Weiteren eine Tri-State-Treibervorrichtung zum Treiben des Steuersignals aufweist.

Description

Gebiet der Erfindung
Die Erfindung betrifft einen Halbleiterspeicher, insbesondere einen DRAM (Dynamic Random Access Memory), und ein Verfahren zum Betreiben eines Speichers.
Hintergrund der Erfindung
Bei DRAMS können die jeweiligen Speicherzellen z. B. im Wesentlichen aus Kondensatoren bestehen. Die Speicherzellen/Kondensatoren sind mit Bitleitungen verbunden, die dazu dienen, einen Datenwert, der aus der Speicherzelle ausgelesen werden soll, oder einen Datenwert, der in die Speicherzelle eingelesen werden soll, zu übertragen.
Beim Auslesen aus einer Speicherzelle wird ein Zugriffstransistor, der mit dem Kondensator einer Speicherzelle verbunden ist, durch die Aktivierung einer Wortleitung durchgeschaltet, und der in dem Kondensator gespeicherte Ladungszustand wird an die Bitleitung angelegt.
Dann wird das aus dem Kondensator austretende schwache Signal von einem Leseverstärker verstärkt. Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet.
Bei den heutigen DRAMS können die Leseverstärker als ”getrennte Teile” verwendet werden, um Chipplatz zu sparen. Dabei wird ein Leseverstärker sowohl während des Auslesens einer Speicherzelle auf der linken Seite und einer Speicherzelle auf der rechten Seite entlang jeweiliger Bitleitungen, die mit einem Leseverstärker assoziiert sind, verwendet (somit werden die Leseverstärker als so genannte „gemeinsame Leseverstärker” verwendet).
Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d. h. die entsprechenden Abschnitte der nicht-komplementären Bitleitung und der komplementären Bitleitung, durch so genannte Vorladungs-/Ausgleichsschaltungen (precharge/equalize circuits), die mit den Bitleitungen verbunden sind, auf dasselbe Potential vorgeladen, das der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand entspricht (d. h. auf VBLH/2). Dies stellt sicher, dass – vor dem Auslesen von Daten – zwischen dem Potential des Abschnitts der Bitleitung und des Abschnitts der entsprechenden komplementären Bitleitung keine Differenzen auftreten, die anderenfalls die geringe Ladungsmenge, die von dem Kondensator einer Speicherzelle während des Auslesens an die Bitleitungen übertragen wird, überlagern könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden die Vorladungs-/Ausgleichsschaltungen, die mit den Bitleitungsabschnitten verbunden sind, die mit der auszulesenden Speicherzelle verbunden werden können, abgeschaltet.
Bekannte DRAMs weisen außerdem Isolierschaltungen mit Isoliertransistoren auf, die dazu dienen, den Leseverstärker während des Auslesens der Speicherzellen von der Seite/den Bitleitungsabschnitten zu trennen, die nicht mit den auszulesenden Speicherzellen verbunden ist/sind.
Jede Isolierschaltung könnte z. B. aus zwei NMOS-FETs bestehen, deren Source-Drain-Pfade die entsprechenden Bitleitungsabschnitte unterbrechen können.
Bei den bekannten DRAMs werden außerhalb der Lese- und Schreibzyklen entsprechende Vorspannungen an die Gates der Isoliertransistoren der Isolierschaltungen angelegt. Diese Vorspannungen können z. B. einer intern in dem DRAM Bauelement erzeugten Spannung (VINT) entsprechen.
Unmittelbar vor dem Auslesen einer Speicherzelle wird diejenige Seite des Leseverstärkers, die mit den nicht auszulesenden Speicherzellen verbunden ist, von dem/den entsprechenden Bitleitungsabschnitt(en) abgekoppelt, indem die Gates der entsprechenden Isoliertransistoren, die sich auf dieser Seite des Leseverstärkers befinden, geerdet werden. Gleichzeitig kann die andere Seite des Leseverstärkers auf verbesserte Art und Weise mit dem/den entsprechenden Bitleitungsabschnitt(en) gekoppelt werden, indem die Gatespannung, die an die Gates der Isoliertransistoren angelegt wird, die sich auf der anderen Seite des Leseverstärkers befinden, z. B. von dem oben genannten Anfangswert VINT geringfügig auf einen Spannungswert VPP erhöht wird.
Das eigentliche Auslesen der Speicherzelle wird kurz darauf initiiert, indem entsprechende Wortleitungssignale die Zugriffstransistoren, die mit den Speicherkondensatoren verbunden sind, durchschalten. Dann werden entsprechende Aktivierungsspannungen an den Leseverstärker angelegt, woraufhin der Leseverstärker die Potentialdifferenzen, die von den Speicherkondensatoren an die entsprechenden Bitleitungsabschnitte übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
Das entsprechend verstärkte Differentialsignal wird von dem Leseverstärker an entsprechende lokale Datenleitungen übertragen, wobei die lokalen Datenleitungen durch entsprechende Transistoren („Bitschalter”) an die Leseverstärker gekoppelt werden können.
Um die lokalen Datenleitungen mit dem Leseverstärker zu verbinden, wird ein an das Gate der oben genannten Transistoren (Bitschalter) angelegtes Steuersignal CSL in einen logisch hohen Zustand versetzt (z. B. in die oben genannte Spannung VINT), so dass die entsprechenden Transistoren (Bitschalter) durchgeschaltet werden.
Das oben genannte verstärkte Differentialsignal wird von den lokalen Datenleitungen zu entsprechenden globalen Datenleitungen und zur weiteren Verstärkung zu einem weiteren Verstärker (so genannter „sekundärer Leseverstärker”) übertragen.
Die Treiberschaltung für das oben genannte, an das Gate der oben genannten Transistoren (Bitschalter) angelegte Steuersignal CSL kann ein einfacher Inverter sein, der das Schalten des CSL-Signals zwischen O V und z. B. VINT ermöglicht.
Für das oben genannte Auslesen von Speicherzellen (”Lesezugriff”) können beide lokalen Datenleitungen (z. B. LocalDataLine_t und LocalDataLine_c genannt), die mit einem entsprechenden Leseverstärker assoziiert sind, zunächst auf einen Spannungspegel von z. B. VBLH vorgeladen werden (wobei VBLH z. B. kleiner ist als VINT).
Wenn CSL gestartet wird, kann eine erste der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_c:) – je nach Zustand des Leseverstärkers – langsam durch den entsprechenden Bitschaltertransistor entladen werden, wobei das resultierende Differentialsignal (wie oben erwähnt) an die oben genannten globalen Datenleitungen und an den oben genannten weiteren Verstärker (sekundärer Leseverstärker) weitergeleitet wird.
Um Daten in die Speicherzellen zu schreiben (”Schreibzugriff”), beispielsweise um eine ”0” zu schreiben, kann eine zweite der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_t), die mit dem oben genannten Leseverstärker assoziiert ist, auf 0 V gesetzt werden, während die andere der oben genannten lokalen Datenleitungen (z. B. LocalDataLine_c) weiterhin auf dem oben genannten Vorladungs-Spannungspegel von z. B. VBLH gehalten wird.
Der logisch niedrige Spannungspegel der oben genannten LocalDataLine_t wird an eine entsprechende der (des Paars von) Bitleitungen, die mit dem entsprechenden Leseverstärker assoziiert ist, angelegt, was dazu führt, dass der Leseverstärker umschaltet (flip).
Wie aus der obigen Beschreibung hervorgeht, werden die Bitschalter in zwei Richtungen betrieben (in einer ersten Richtung für einen Lesezugriff und in einer zweiten Richtung für einen Schreibzugriff).
Für einen Schreibzugriff muss sichergestellt sein, dass die Bitschalter ausreichend Strom treiben. Sonst können die Leseverstärker nicht schnell genug umgeschaltet werden (insbesondere innerhalb des Zeitraums, in dem sich CSL in einem logisch hohen Zustand befindet).
Während eines Lesezugriffs könnte jedoch übermäßiger Stromantrieb der Bitschaltungen die Signale auf dem mit dem entsprechenden Leseverstärker assoziierten Bitleitungspaar stören, was möglicherweise ein Schalten des Leseverstärkers und die Zerstörung der aus den Speicherzellen auszulesenden Informationen nach sich ziehen kann.
Zur Überwindung der oben genannten Probleme müssen die Bitschalter entsprechend dimensioniert werden, und – möglicherweise – muss das CSL-Signal verzögert werden, was zu geringerer Leistung führt, insbesondere zu einer Erhöhung der entsprechenden (Gesamt-)Zugriffszeiten für den entsprechenden Speicher.
In der EP 0 179 651 B1 ist eine Speicherzelle gezeigt, die durch Ansteuerung einer Wortleitung mit einem Paar Bitleitungen verbunden werden kann. Zur Ansteuerung der Wortleitung wird ein für Lesen und Schreiben verschieden hohe Pegel aufweisendes Signal verwendet. Hierdurch sollen Verlustleistungen reduziert werden.
In der US 6 442 088 B1 ist ein Halbleiterspeicher gezeigt, mit einer Speicherzelle, die einen Datenwert speichern kann, und mit einer Datenleitung verbunden werden kann, und mit einem Leseverstärker, wobei der Leseverstärker mit der Datenleitung über eine Schaltvorrichtung, die durch ein Steuersignal gesteuert wird, verbunden werden kann.
Es ist Aufgabe der Erfindung, einen verbesserten Halbleiterspeicher und ein verbessertes Verfahren zum Betreiben eines Speichers zur Verfügung zu stellen.
Der Erfindung erreicht dieses bzw. andere Ziele durch die Gegenstände der Ansprüche 1 und 20.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Weitere Merkmale und Vorteile der vorliegenden Erfindung sowie der Aufbau und der Betrieb verschiedener bevorzugter Ausführungsformen der vorliegenden Erfindung sind nachstehend im Einzelnen unter Bezug auf die beigefügten Zeichnungen beschrieben.
Kurze Beschreibung der Zeichnungen
Die beigefügten Zeichnungen, auf die hier Bezug genommen wird und die Teil der Beschreibung sind, zeigen die vorliegende Erfindung und dienen zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erläutern und einem Fachmann auf dem vorliegenden Gebiet den Gebrauch der Erfindung zu ermöglichen. Es zeigt:
1 einen Ausschnitt aus einem DRAM;
2 ein Beispiel für einen Ausschnitt aus einem DRAM-Layout mit einer möglichen Anordnung verschiedener Teile, die bei einer Ausführungsform der Erfindung verwendet wird; und
3 eine Treiberschaltung, die zum Treiben des CSL-Steuersignals verwendet wird, das den in 1 gezeigten Bitschaltern zugeführt wird.
Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung wird nun im Einzelnen unter Bezug auf einige bevorzugte Ausführungsformen, die in den beigefügten Zeichnungen dargestellt sind, beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein profundes Verständnis der vorliegenden Erfindung zu ermöglichen. Es ist jedoch für den Fachmann offensichtlich, dass die vorliegende Erfindung ohne einige oder alle dieser spezifischen Einzelheiten umgesetzt werden kann. Andererseits sind bekannte Prozesse, Schaltungen und Schritte nicht im Einzelnen beschrieben worden, um die vorliegende Erfindung nicht unnötig zu verschleiern.
1 zeigt einen Ausschnitt aus einem DRAM, der einen Leseverstärker 1 aufweist, der aus zwei NMOS-FETs 2 und 3 und zwei PMOS-FETs 4 und 5 besteht, die in der Art eines Flip-Flops miteinander verbunden sind. Ein Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 ist mit einer Bitleitung 6 (BitLine_t) verbunden. Außerdem ist das Gate des ersten NMOS-FETs 2 mit einer weiteren Bitleitung 7 (BitLine_c), die komplementär zu der Bitleitung 6 ist, verbunden. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 mit einem Ende des Source-Drain-Pfads des zweiten NMOS-FETs 3 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten NMOS-FETs 3 mit der Bitleitung 6 verbunden.
Ein Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 ist mit der Bitleitung 6 verbunden. Außerdem ist das Gate des ersten PMOS-FETs 4 mit der komplementären Bitleitung 7 verbunden. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 mit einem Ende des Source-Drain-Pfads des zweiten PMOS-FETs 5 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten PMOS-FETs 5 mit der Bitleitung 6 verbunden.
Wenn der Leseverstärker 1 aktiviert wird, werden entsprechende Spannungen SAN bzw. SAP an die Verbindungspunkte der Source-Drain-Pfade der beiden NMOS-FETs 2 und 3 und der beiden PMOS-FETs 4 und 5 angelegt.
Der in 1 gezeigte Leseverstärker 1 ist im Stand der Technik bekannt und ist beispielsweise in dem Buch „VLSI Memory Chip Design” von Kiyoo Itoh, Springer Verlag, Berlin, Heidelberg, New York, 2001, auf den Seiten 15 bis 17 beschrieben. Auf diesen Abschnitt des Buchs wird daher ebenso wie auf den Rest des Buchs ausdrücklich in dieser Beschreibung Bezug genommen.
Der Leseverstärker 1 ist links und rechts mit einer Isolierschaltung 8 bzw. 9 verbunden. Die Isolierschaltungen 8 und 9 bestehen aus zwei NMOS-FETs 10, 11 bzw. 12, 13, deren Source-Drain-Pfade die Bitleitungen 6 und 7 unterbrechen können, um die entsprechende Seite des Leseverstärkers 1 während des Auslesens oder Schreibens von Daten aus oder in die Speicherzellen, die sich auf der jeweils anderen Seite des Leseverstärkers 1 befinden, zu entkoppeln.
Die Gates der NMOS-FETs 10, 11 bzw. 12, 13 der Isolierschaltungen 8, 9, die miteinander verbunden sind, können über eine Steuerspannung ISOL (die sich im Falle der Isolierschaltung 8 auf der linken Seite des Leseverstärkers 1 befindet) oder eine Steuerspannung ISOR (die sich im Falle der Isolierschaltung 9 auf der rechten Seite des Leseverstärkers 1 befindet) angesteuert werden.
Der in 1 gezeigte DRAM-Ausschnitt weist außerdem zwei Vorladungs-/Ausgleichsschaltungen 32 und 14, auf, die in 1 auf der linken und rechten Seite nahe der Isolierschaltungen 8 und 9 dargestellt sind. Die Vorladungs-/Ausgleichsschaltungen 32 und 14 dienen dazu, die entsprechenden Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 vor dem Auslesen von Daten aus einer oder dem Schreiben von Daten in eine Speicherzelle auf dieselbe Spannung zu laden, z. B. eine Spannung, die der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand (VBLH/2) entspricht.
Jede Vorladungs-/Ausgleichsschaltung 32, 14 besteht aus drei NMOS-Transistoren 15, 16, 17 bzw. 18, 19, 20. Der Source-Drain-Pfad eines ersten der drei entsprechenden NMOS-Transistoren 17 oder 20 einer entsprechenden Vorladungs-/Ausgleichsschaltung 32, 14 ist zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet. Die Source-Drain-Pfade der beiden anderen NMOS-Transistoren 15, 16 bzw. 18, 19 sind in Reihe geschaltet, wobei die Reihenschaltung ebenfalls zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet ist. Wie aus 1 hervorgeht, liegt die oben genannte Spannung VBLH/2 an dem Verbindungspunkt der Source-Drain-Pfade der beiden NMOS-Transistoren 15, 16 bzw. 18, 19 an. Die Gates der drei NMOS-FETs 15, 16, 17 bzw. 18, 19, 20 der Vorladungs-/Ausgleichsschaltungen 32, 14 sind miteinander und mit einer Steuerspannung EQLL bzw. EQLR verbunden, die von einer (in 1 nicht gezeigten) Steuerschaltung zugeführt wird, um die Vorladungs-/Ausgleichsschaltungen 32, 14 an- und abzuschalten. Die in 1 gezeigten Vorladungs-/Ausgleichsschaltungen sind ebenfalls im Stand der Technik bekannt und beispielsweise in dem oben genannten Abschnitt des Buches von Itoh beschrieben.
Wie aus 1 ersichtlich ist, ist eine Vielzahl von Speicherzellen 22a, 26a, 27a, 28a (sowie weiterer, in 1 nicht gezeigter Speicherzellen) mit jeder der Bitleitungen 6 und 7 verbunden. Die Speicherzellen 22a, 26a, 27a, 28a weisen jeweils einen Speicherkondensator 21, 23, 24, 25 auf, der mit den Bitleitungen 6 oder 7 über den Source-Drain-Pfad eines entsprechenden Zugriffstransistors 22, 26, 27, 28, der aus einem NMOS-FET besteht, verbunden werden kann.
Die Zugriffstransistoren 22, 26, 27, 28 können über entsprechende Wortleitungen 29, 30, 31, 33 angesteuert werden.
Wie des Weiteren aus 1 ersichtlich ist, kann eine erste lokale Datenleitung 101 (”LocalDataLine_t”) über den Source-Drain-Pfad eines entsprechenden Transistors 103 (”Bitschalter”) (hier: ein NMOS-FET BS_t) mit der Bitleitung 6 verbunden werden, und eine zweite lokale Datenleitung 102 (”Local-DataLine_c”) kann über den Source-Drain-Pfad eines entsprechenden Transistors 104 (”Bitschalter”) (hier: ein NMOS-FET BS_c) mit der komplementären Bitleitung 7 verbunden werden.
Die Transistoren 103, 104 können, wie im Einzelnen weiter unten beschrieben werden wird, durch Anlegen eines entsprechenden Steuersignals CSL an die Gates der Transistoren 103, 104 (z. B. über entsprechende Paare von CSL-Steuerleitungen 105, 106), an- und abgeschaltet werden (so dass die Bitleitungen 6, 7 mit den lokalen Datenleitungen 101, 102 verbunden/getrennt werden).
Wie in 2 gezeigt ist, kann der oben genannte Leseverstärker 1 (zusammen mit mehreren, z. B. N, ähnlich aufgebauten Leseverstärkern) in einem der mehreren entsprechenden Leseverstärkerbereichen 201, 301, 401, 501, 601 des DRAMs angeordnet werden. In jedem der Leseverstärkerbereiche 201, 301, 401, 501, 601 können beispielsweise N Leseverstärker angeordnet sein.
Des Weiteren können die oben genannten Speicherzellen 22a, 26a, 27a, 28a in entsprechenden Zellfeldbereichen 201a, 301a, 401a, 501a, 601a des DRAMs angeordnet sein (wobei die Speicherzellen 22a, 26a, die gemäß 1 auf der linken Seite des Leseverstärkers 1 angeordnet sind, in dem auf der linken Seite liegenden Zellfeldbereich des Leseverstärkerbereichs 201, 301, 401, 501, 601, in dem sich der Leseverstärker 1 befindet, angeordnet sind, und wobei die Speicherzellen 27a, 28a, die gemäß 1 auf der rechten Seite des Leseverstärkers 1 angeordnet sind, in dem auf der rechten Seite liegenden Zellfeldbereich des Leseverstärkerbereichs 201, 301, 401, 501, 601, in dem sich der Leseverstärker 1 befindet, angeordnet sind).
Wie des Weiteren aus 2 hervorgeht, können die oben genannten lokalen Datenleitungen 101, 102 mit entsprechenden globalen Datenleitungen 107, 108 gekoppelt werden, die – ausgehend von einem entsprechenden Spaltendecoderbereich 701 des DRAMs – im Wesentlichen parallel zu den oben genannten Bitleitungen 6, 7 (und vielen anderen, nicht gezeigten Bitleitungen BL) (und im Wesentlichen rechtwinkelig zu den oben genannten Wortleitungen 29, 33, 30, 31 (und vielen anderen, nicht gezeigten Wortleitungen WL)), und im Wesentlichen parallel zu den oben genannten Paaren von CSL-Steuerleitungen 105, 106 (und vielen anderen, nicht gezeigten CSL-Steuerleitungen) durch die oben genannten Leseverstärkerbereiche 201, 301, 401, 501, 601 und die oben genannten Zellfeldbereiche 201a, 301a, 401a, 501a, 601a des DRAMs verlaufen.
Die Anzahl M von Paaren von CSL-Steuerleitungen 105, 106 (mit M z. B. > 10, 100 oder 1000) kann der oben genannten Anzahl N von Leseverstärkern entsprechen, die sich in einem jeweiligen Leseverstärkerbereich 201, 301, 401, 501, 601 befinden, oder könnte z. B. ein Bruchteil davon sein. Es können beispielsweise M = N/4 Paare von CSL-Steuerleitungen 105, 106 vorgesehen sein, wenn ein Paar von Steuerleitungen 105, 106 dazu dient, vier assoziierte Spalten von Leseverstärkern gleichzeitig zu steuern (d. h. – gleichzeitig – vier verschiedene Leseverstärker in dem ersten Leseverstärkerbereich 201, und vier verschiedene Leseverstärker in dem zweiten Leseverstärkerbereich 301, etc.).
Nun wird wieder auf 1 Bezug genommen. Um Daten aus der Speicherzelle 22a auszulesen („Lesezugriff”), wird der entsprechende Zugriffstransistor 22 durch Aktivieren der entsprechenden Wortleitung 33 durchgeschaltet (was zu einer Durchschaltung aller der mehreren Zugriffstransistoren 22, etc. führt, die mit der entsprechenden Wortleitung 33 verbunden und in ein und derselben Reihe des entsprechenden Zellfeldbereichs angeordnet sind).
Dadurch wird der in dem Kondensator 22 der entsprechenden Speicherzelle 22a gespeicherte Ladungszustand an die entsprechende Bitleitung 6, 7 angelegt.
Dann wird das aus dem Kondensator 21 austretende schwache Signal durch den oben genannten Leseverstärker 1 verstärkt.
Wie aus 1 ersichtlich ist, ist der Leseverstärker 1 ein so genannter „gemeinsamer Leseverstärker”, der sowohl während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a), die sich auf der linken Seite, als auch einer Speicherzelle (z. B. der Speicherzelle 28a), die sich auf der rechten Seite entlang der oben genannten Bitleitungen 6, 7 befindet, verwendet wird.
Vor dem Auslesen einer Speicherzelle werden entsprechende Bitleitungsabschnitte, d. h. entsprechende Abschnitte der nicht-komplementären Bitleitung 6 und der komplementären Bitleitung 7, durch eine entsprechende der oben genannten Vorladungs-/Ausgleichsschaltungen 32, 14 auf dasselbe Potential vorgeladen, das z. B. der Hälfte der Spannung einer Bitleitung in dem h-Zustand (= VBLH/2) entspricht.
Unmittelbar vor dem Auslesen einer Speicherzelle wird die entsprechende Vorladungs-/Ausgleichsschaltung 32, 14 abgeschaltet.
Durch Verwendung der oben genannten Isolierschaltungen 8, 9 wird der Leseverstärker 1 während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a) von der Seite/dem Bitleitungsabschnitt, die/der nicht mit den auszulesenden Speicherzellen verbunden ist, getrennt und mit der Seite/dem Bitleitungsabschnitt gekoppelt, die/der mit den auszulesenden Speicherzellen (z. B. der Speicherzelle 22a) verbunden ist.
Das eigentliche Auslesen der Speicherzelle (z. B. der Speicherzelle 22a) wird kurz danach – wie oben erwähnt – durch Durchschalten des entsprechenden Zugriffstransistors (z. B. des Transistors 22), der mit dem entsprechenden Kondensator (z. B. dem Kondensator 21) verbunden ist, initiiert, indem die entsprechende Wortleitung (z. B. die Wortleitung 33) aktiviert wird.
Dann werden entsprechende Aktivierungsspannungen an den Leseverstärker 1 angelegt, woraufhin der Leseverstärker 1 die Potentialdifferenzen, die von dem entsprechenden Kondensator 21 übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
Das entsprechend verstärkte Differentialsignal wird von dem Leseverstärker 1 zu dem oben genannten Paar von lokalen Datenleitungen 101, 102 übertragen.
Um das oben genannte Paar von lokalen Datenleitungen 101, 102 mit dem Leseverstärker 1 zu verbinden, wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von einem logisch niedrigen in einen logisch hohen Zustand (hier, wie unten im Einzelnen beschrieben werden wird, einen ersten logisch hohen Zustand, der sich von einem zweiten logisch hohen Zustand unterscheidet) versetzt, so dass die entsprechenden Transistoren 103, 104 (”Bitschalter”) durchgeschaltet werden.
Das oben genannte verstärkte Differentialsignal wird dann von dem oben genannten Paar von lokalen Datenleitungen 101, 102 an entsprechende globale Datenleitungen übertragen (insbesondere an ein assoziiertes Paar von globalen Datenleitungen 107, 108 (siehe 2)), und von dort zu einem weiteren Verstärker (so genannter „sekundärer Leseverstärker) zur weiteren Verstärkung. Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten (ersten) logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter”) das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Leseverstärker 1 trennen.
Um Daten in eine Speicherzelle (z. B. die Speicherzelle 22a) zu schreiben („Schreibzugriff”), wird im Wesentlichen ein zu dem oben beschriebenen Prozess umgekehrter Prozess durchgeführt (der im Stand der Technik bekannt ist und daher hier nicht im Einzelnen beschrieben wird).
Kurz gesagt, wird ein entsprechendes Differentialsignal von der entsprechenden globalen Datenleitung 107, 108 an das entsprechende Paar von lokalen Datenleitungen 101, 102 übertragen.
Dann wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von dem oben genannten logisch niedrigen Zustand in einen logisch hohen Zustand versetzt (hier, wie unten im Einzelnen beschrieben werden wird, den oben genannten zweiten logisch hohen Zustand, der sich von dem oben genannten ersten logisch hohen Zustand unterscheidet), so dass die entsprechenden Transistoren 103, 104 („Bitschalter”) durchgeschaltet werden.
So wird das Paar von lokalen Datenleitungen 101, 102 mit dem oben genannten Leseverstärker 1 verbunden, und das oben genannte, an dem Paar von lokalen Datenleitungen 101, 102 anliegende Differentialsignal wird an den Leseverstärker 1 übertragen (und dann an die entsprechende Speicherzelle 22a, die durch Aktivieren einer entsprechenden der oben genannten Wortleitungen 33 ausgewählt wurde).
Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten (zweiten) logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 (”Bitschalter”) das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Leseverstärker 1 trennen.
Gemäß der vorliegenden Ausführungsform wird zum Treiben des oben genannten Steuersignals CSL über die Leitung 105 (und/oder die Leitung 106) an das Gate des oben genannten Transistors 103 (und/oder des oben genannte Transistors 104) („Bitschalter”) eine Treiberschaltung 50 verwendet, wie in 3 gezeigt ist. Entsprechende weitere Treiberschaltungen, die ähnlich wie die in 3 gezeigte Treiberschaltung 50 aufgebaut sind, können verwendet werden, um die weiteren oben genannten CSL-Steuerleitungen/Paare von CSL-Steuerleitungen zu treiben.
Wie unten im Einzelnen beschrieben werden wird, ist die in 3 gezeigte Treiberschaltung 50 eine Tri-State-Treiberschaltung, die das Steuersignal CSL entweder in den oben genannten logisch niedrigen Zustand (hier z. B. 0 V oder Erde) oder in den oben genannten ersten logisch hohen Zustand (hier z. B. die Spannung VBLH oder ca. VBLH) oder in den oben genannten zweiten logisch hohen Zustand, der sich von dem ersten logisch hohen Zustand unterscheidet (hier z. B. die Spannung VINT oder ca. VINT) versetzen kann.
Vorteilhafterweise ist der Spannungspegel (z. B. VBLH oder ca. VBLH) des Steuersignals CSL in dem oben genannten ersten logisch hohen Zustand niedriger als der Spannungspegel (z. B. VINT oder ca. VINT) des Steuersignals CSL in dem oben genannten zweiten logisch hohen Zustand.
Die Treiberschaltung 50 (und die oben genannten weiteren Treiberschaltungen) können z. B. in dem in 2 gezeigten Spaltendecoderbereich 701 angeordnet werden.
Wie in 3 gezeigt ist, weist die Treiberschaltung 50 drei Transistoren 51, 52, 53, hier: zwei PMOS-FETs 52 und 53 und einen NMOS-FET 51, auf.
Die PMOS-FETs 52 und 53 sind parallel geschaltet; die parallele Schaltung der PMOS-FETs 52 und 53 ist mit dem NMOS-FET 51 in Reihe geschaltet.
Im Einzelnen ist ein Ende des Source-Drain-Pfads des NMOS-FETs 51 geerdet und das andere Ende des Source-Drain-Pfads des NMOS-FETs 51 ist mit einem Ende des Source-Drain-Pfads des PMOS-FETs 52, mit einem Ende des Source-Drain-Pfads des PMOS-FETs 53, und mit der oben genannten Steuerleitung 105 (und/oder 106), auf der das oben genannte Steuersignal CSL getrieben wird, verbunden.
Das andere Ende des Source-Drain-Pfads des PMOS-FETs 52 ist mit einer Stromleitung 58 verbunden, an die eine Spannung mit einem ersten Spannungspegel (hier: die oben genannte Spannung VBLH) angelegt wird.
Entsprechend ist das andere Ende des Source-Drain-Pfads des PMOS-FETs 53 mit einer Stromleitung 57 verbunden, an die eine Spannung mit einem zweiten Spannungspegel, der sich von dem ersten Spannungspegel unterscheidet (hier: die oben genannte Spannung VINT) angelegt wird.
Der zweite Spannungspegel der an die Stromleitung 57 angelegten Spannung (hier: z. B. VINT) ist vorzugsweise höher als der erste Spannungspegel der an die Stromleitung 58 angelegten Spannung (hier: z. B. VBLH).
Der oben genannte erste Spannungspegel der an die Stromleitung 58 angelegten Spannung könnte beispielsweise dem oben genannten Spannungspegel einer Bitleitung in einem logisch hohen Zustand (d. h. VBLH) entsprechen, und der oben genannte zweite Spannungspegel der an die Stromleitung 57 angelegten Spannung z. B. dem oben genannten Spannungspegel der Spannung VINT, die intern in dem DRAM Bauelement erzeugt und z. B. verwendet wird, um die Gates der Transistoren 10, 11, 12, 13 der Isolierschaltungen 8, 9 außerhalb eines Lese- oder Schreibzugriffs vorzuspannen (die Spannungen VBLH und VINT sind im Einzelnen in dem oben genannten Buch „VLSI Memory Chip Design” von Kiyoo Itoh, Springer Verlag, Berlin, Heidelberg, New York, 2001, beschrieben, wobei auf die entsprechenden Abschnitte dieses Buches in der vorliegenden Beschreibung ausdrücklich Bezug genommen wird).
Wie aus 3 des Weiteren ersichtlich ist, ist das Gate des NMOS-FETs 51 mit einer Steuerleitung 54 verbunden, an die ein Steuersignal CSL_OFF angelegt werden kann.
Außerdem ist das Gate des PMOS-FETs 52 mit einer Steuerleitung 55 verbunden, an die ein Steuersignal bCSL_ON_RD angelegt werden kann, und das Gate des PMOS-FETs 53 ist mit einer Steuerleitung 56 verbunden, an die ein Steuersignal bCSL_ON_WT angelegt werden kann. Des Weiteren können die weiteren Gates des PMOS-FETs 52, 53 vorteilhaft über die entsprechenden Leitungen 59, 60 mit der oben genannten Stromleitung 57 (und dem Source-Drain-Pfad des PMOS-FETs 53) verbunden werden.
Wie oben erwähnt worden ist, wird zu Beginn eines Lesezugriffs das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL in den logisch niedrigen Zustand versetzt. Zu diesem Zweck legt eine entsprechende Steuerschaltung (die hier nicht gezeigt ist und sich z. B. in dem oben genannten Spaltendecoderbereich 701 befindet) ein logisch hohes Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_RD an die Steuerleitung 55, und ein logisch hohes Steuersignal bCSL_ON_WT an die Steuerleitung 56 an (so dass der Source-Drain-Pfad des NMOS-FETs 51 durchgeschaltet wird und die PMOS-FETs 52 und 53 abgeschaltet werden, um die CSL-Steuerleitung 105, 106 von den entsprechenden Stromleitungen 58, 57 zu trennen).
Danach wird, wie oben erläutert worden ist, das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL in den oben genannten ersten logisch hohen Zustand versetzt. Zu diesem Zweck legt die oben genannte (hier nicht gezeigte) Steuerschaltung ein logisch niedriges Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_WT an die Steuerleitung 56, und ein logisch niedriges Steuersignal bCSL_ON_RD an die Steuerleitung 55 an (so dass der Source-Drain-Pfad des PMOS-FETs durchgeschaltet wird und der NMOS-FET 51 und der PMOS-FET 53 abgeschaltet werden, um die CSL-Steuerleitung 105, 106 mit der Stromleitung 58 zu verbinden und die CSL-Steuerleitung 105, 106 von der Stromleitung 57 zu trennen).
Danach wird am Ende eines Lesezugriffs (und wie oben ebenfalls erwähnt worden ist) das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL wieder in den logisch niedrigen Zustand versetzt. Zu diesem Zweck legt die oben genannte (hier nicht gezeigte) Steuerschaltung wieder ein logisch hohes Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_RD an die Steuerleitung 55, und ein logisch hohes Steuersignal bCSL_ON_WT an die Steuerleitung 56 an.
Entsprechend, und wie oben erläutert worden ist, wird zu Beginn eines Schreibzugriffs das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL ebenfalls in den logisch niedrigen Zustand versetzt. Zu diesem Zweck legt die oben genannte Steuerschaltung ein logisch hohes Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_RD an die Steuerleitung 55, und ein logisch hohes Steuersignal bCSL_ON_WT an die Steuerleitung 56 an (so dass der Source-Drain-Pfad des NMOS-FETs 51 durchgeschaltet wird und die PMOS-FETs 52 und 53 abgeschaltet werden, um die CSL-Steuerleitung 105, 106 von den entsprechenden Stromleitungen 58, 57 zu trennen).
Danach, und im Unterschied dazu, was oben in Bezug auf einen Lesezugriff erläutert worden ist, wird in der Mitte eines Schreibzugriffs das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL in den oben genannten zweiten logisch hohen Zustand versetzt. Zu diesem Zweck legt die oben genannte (hier nicht gezeigte) Steuerschaltung ein logisch niedriges Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_RD an die Steuerleitung 55, und ein logisch niedriges Steuersignal bCSL_ON_WT an die Steuerleitung 56 an (so dass der Source-Drain-Pfad des PMOS-FETs 53 durchgeschaltet wird und der NMOS-FET 51 und der PMOS-FET 52 abgeschaltet werden, um die CSL-Steuerleitung 105, 106 mit der Stromleitung 57 zu verbinden und die CSL-Steuerleitung 105, 106 von der Stromleitung 58 zu trennen).
Danach (d. h. am Ende eines Schreibzugriffs (und wie oben ebenfalls erläutert worden ist)) wird das an der CSL-Steuerleitung 105, 106 anliegende Steuersignal CSL wieder in den logisch niedrigen Zustand versetzt. Zu diesem Zweck legt die oben genannte (hier nicht gezeigte) Steuerschaltung wieder ein logisch hohes Steuersignal CSL_OFF an die Steuerleitung 54, ein logisch hohes Steuersignal bCSL_ON_RD an die Steuerleitung 55, und ein logisch hohes Steuersignal bCSL_ON_WT an die Steuerleitung 56 an.
Durch Verwendung einer relativ hohen Spannung für das Steuersignal CSL, das zum Durchschalten der Transistoren 103, 104 („Bitschalter”) während eines Schreibzugriffs verwendet wird, und durch Verwendung einer relativ niedrigen Spannung für das Steuersignal CSL, das zum Durchschalten der Transistoren 103, 104 („Bitschalter”) während eines Lesezugriffs verwendet wird, kann die Schreiboperation sicher durchgeführt werden, während die Gefahr einer Datenkorruption während der Leseoperation begrenzt wird.
Obwohl die Erfindung unter Bezug auf bestimmte Ausführungsformen beschrieben worden ist, ist es für den Fachmann selbstverständlich, dass verschiedene Änderungen durchgeführt und Äquivalente ausgetauscht werden können, ohne vom Umfang der Erfindung abzuweichen. Außerdem können viele Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehre der Erfindung anzupassen, ohne von deren Umfang abzuweichen. Daher ist beabsichtigt, dass die Erfindung nicht auf die bestimmte offenbarte Ausführungsform beschränkt werden soll, sondern dass sie alle Ausführungsformen umfasst, die in den Umfang der beigefügten Patentansprüche fallen.
Bezugszeichenliste

1: Leseverstärker
2: erster NMOS-FET des Leseverstärkers
3: zweiter NMOS-FET des Leseverstärkers
4: erster PMOS-FET des Leseverstärkers
5: zweiter PMOS-FET des Leseverstärkers
6: Bitleitung
7: komplementäre Bitleitung
8: erste Isolierschaltung
9: zweite Isolierschaltung
10: erster NMOS-FET der ersten Isolierschaltung
11: zweiter NMOS-FET der ersten Isolierschaltung
12: erster NMOS-FET der zweiten Isolierschaltung
13: zweiter NMOS-FET der zweiten Isolierschaltung
14: zweite Vorladungs-/Ausgleichsschaltung
15: erster NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
16: zweiter NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
17: dritter NMOS-FET der ersten Vorladungs-/Ausgleichsschaltung
18: erster NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
19: zweiter NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
20: dritter NMOS-FET der zweiten Vorladungs-/Ausgleichsschaltung
21: Speicherkondensator einer Speicherzelle
22: Zugriffstransistor für eine Speicherzelle
22a: Speicherzelle
23: Speicherkondensator einer Speicherzelle
24: Speicherkondensator einer Speicherzelle
25: Speicherkondensator einer Speicherzelle
26: Zugriffstransistor für eine Speicherzelle
26a: Speicherzelle
27: Zugriffstransistor für eine Speicherzelle
27a: Speicherzelle
28: Zugriffstransistor für eine Speicherzelle
28a: Speicherzelle
29: Wortleitung
30: Wortleitung
31: Wortleitung
32: erste Vorladungs-/Ausgleichsschaltung
33: Wortleitung
50: Treiberschaltung
51: NMOS-FET der Treiberschaltung
52: erster PMOS-FET der Treiberschaltung
53: zweiter PMOS-FET der Treiberschaltung
54: Steuerleitung
55: Steuerleitung
56: Steuerleitung
57: Stromleitung
58: Stromleitung
59: Leitung
60: Leitung
101: lokale Datenleitung
102: lokale Datenleitung
103: NMOS-FET
104: NMOS-FET
105: Steuerleitung
106: Steuerleitung
107: globale Datenleitung
108: globale Datenleitung
201: Leseverstärkerbereich
201a: Zellfeldbereich
301: Leseverstärkerbereich
301a: Zellfeldbereich
401: Leseverstärkerbereich
401a: Zellfeldbereich
501: Leseverstärkerbereich
501a: Zellfeldbereich
601: Leseverstärkerbereich
601a: Zellfeldbereich
701: Spaltendecoderbereich

Claims

Halbleiterspeicher mit wenigstens einer Speicherzelle, die einen Datenwert speichern und mit einer Datenleitung über einen Leseverstärker verbunden werden kann, wobei der Leseverstärker mit der Datenleitung über eine Schaltvorrichtung, die durch ein Steuersignal gesteuert wird, verbunden werden kann, wobei der Speicher des Weiteren eine Tri-State-Treibervorrichtung zum Treiben des Steuersignals aufweist.
Speicher nach Anspruch 1, wobei die Treibervorrichtung wenigstens drei Transistoren aufweist.
Speicher nach Anspruch 2, wobei ein erster Transistor das Steuersignal in einen logisch niedrigen Spannungspegel versetzen kann.
Speicher nach Anspruch 2, wobei ein zweiter Transistor das Steuersignal in einen ersten logisch hohen Spannungspegel versetzen kann.
Speicher nach Anspruch 4, wobei ein dritter Transistor das Steuersignal in einen zweiten logisch hohen Spannungspegel versetzen kann, der sich von dem ersten logisch hohen Spannungspegel unterscheidet.
Speicher nach Anspruch 3, wobei der erste Transistor ein NMOS-Feldeffekttransistor ist.
Speicher nach Anspruch 4, wobei der zweite Transistor ein PMOS-Feldeffekttransistor ist.
Speicher nach Anspruch 5, wobei der dritte Transistor ein PMOS-Feldeffekttransistor ist.
Speicher nach Anspruch 1, wobei das Steuersignal als Tri-State-Steuersignal zwischen einem ersten, einem zweiten und einem dritten Spannungspegel geschaltet werden kann.
Speicher nach Anspruch 9, wobei der erste Spannungspegel ein logisch niedriger Spannungspegel ist.
Speicher nach Anspruch 9, wobei der zweite Spannungspegel ein erster logisch hoher Spannungspegel ist und der dritte Spannungspegel ein zweiter logisch hoher Spannungspegel ist, der sich von dem ersten logisch hohen Spannungspegel unterscheidet.
Speicher nach Anspruch 11, wobei während einer Leseoperation der erste logisch hohe Spannungspegel verwendet wird und während einer Schreiboperation der zweite logisch hohe Spannungspegel verwendet wird.
Speicher nach Anspruch 12, wobei der erste logisch hohe Spannungspegel niedriger ist als der zweite logisch hohe Spannungspegel.
Speicher nach Anspruch 1, der des Weiteren eine weitere Datenleitung aufweist, die zu der Datenleitung komplementär ist, und eine weitere Schaltvorrichtung, die mit der komplementären Datenleitung assoziiert ist, wobei die weitere Schaltvorrichtung von dem Steuersignal oder einem weiteren Steuersignal gesteuert wird.
Speicher nach Anspruch 1, wobei die Schaltvorrichtung einen Transistor aufweist.
Speicher nach Anspruch 1, wobei die Datenleitung eine lokale Datenleitung ist.
Speicher nach Anspruch 1, wobei die Datenleitung mit einer Bitleitung verbunden werden kann.
Speicher nach Anspruch 17, wobei die Bitleitung mit der Speicherzelle verbunden werden kann.
Speicher nach Anspruch 1, wobei der Speicher ein DRAM ist.
Verfahren zum Betreiben eines Speichers, der eine Speicherzelle aufweist, die einen Datenwert speichern und mit einer Datenleitung über einen Leseverstärker verbunden werden kann, wobei der Leseverstärker mit der Datenleitung über eine Schaltvorrichtung, die durch ein Steuersignal gesteuert wird, verbunden werden kann, wobei das Verfahren die folgenden Schritte umfasst: – Treiben des Steuersignals auf einem ersten Spannungspegel, wenn eine Leseoperation durchzuführen ist; und – Treiben des Steuersignals auf einem zweiten Spannungspegel, der sich von dem ersten Spannungspegel unterscheidet, wenn eine Schreiboperation durchzuführen ist.
Verfahren nach Anspruch 20, wobei der erste Spannungspegel niedriger ist als der zweite Spannungspegel.