HINTERGRUND
DER ERFINDUNG
In
einem herkömmlichen
DRAM sind redundante Zellen vorgesehen, um die Fertigungsausbeute
zu verbessern, daher kann selbst wenn in einem Teil der normalen
Speicherzellen ein Defekt auftritt, durch Freigabe und Austausch
der defekten Zellen durch redundante Zellen die Vorrichtung korrigiert werden.
Das Ersetzen durch redundante Zellen wird durch Programmieren durchgeführt, dergestalt,
dass die Sicherungen gemäß der Adressen
mit einem Schreib/Lese-Fehler während
einer Vorprüfung
im Wafer-Zustand getrennt werden. Als Erstes wird ein typisches
Beispiel einer Array-Konfiguration eines DRAM mit der Funktion Austauschen
einer defekten Zelle durch eine redundante Zelle anhand der 1 erläutert. 1 zeigt eine Gesamt-Array-Konfiguration
einer Ausführungsform,
bei der die vorliegende Erfindung angewandt wird, dies wird jedoch
zuerst für das
Verständnis
der erfindungsgemäßen Technologie
erläutert.
Bezug
nehmend auf 1 sind Speicherplatten 7 aus
einer Speicherzellengruppe N7, die eine Gruppe normaler Zellen ist,
und einer R-Speicherzellengruppe R7, die eine Gruppe von Spalten redundanter
Zellen sind, zusammengesetzt und sind zu mehreren, angeordnet in
einer Matrixform von der Zeilennummer 0 bis M und Spaltennummer
0 bis N vorgesehen. Die Speicherplatten 7 und die Wortleitungstreiber
(Sub-Wortleitungstreiber) SWD 12 sind alternierend in der
Spaltenrichtung vorgesehen.
Die
Leseverstärker 6 sind
aus SAN 6, die Leseverstärker sind, welche die Speicherzellengruppe N7
steuern, und SAR 6, die Leseverstärker für die Spalten redundanter Zellen
sind, welche die R-Speicherzellengruppe R7 steuern, zusammengesetzt.
Die
Speicherplatten 7 und die Leseverstärker 6 sind alternierend
in der Zeilenrichtung vorgesehen. Ein Leseverstärker, der durch die Speicherplatten 7 eingeschlossen
ist, beispielsweise der Leseverstärker 6, der in der 1 durch die Speicherplatten 7 in
der Zeilennummer 0 und der Zeilennummer 1 eingeschlossen ist, steuert
beide Speicherplatten, die eine auf der Zeilennummer 0 (in der 1 auf der linken Seite)
und die eine auf der Zeilennummer 1 (in der Zeichnung auf der rechten
Seite).
Eine
derartige Leseverstärkerkonfiguration, die
die Speicherplatten sowohl auf der linken als auch rechten Seite
steuert, wird gemeinsamer Leserverstärker bezeichnet.
Ferner
sind X-Decoder XDEC 14 unter der Array-Konfiguration in
der 1 angeordnet und Y-Decoder
YDEC 13 sind an der linken Seite der Array-Konfiguration
vorgesehen. Der YDEC 13 hat einen YDEC N13, von dem mehrere
Zeilenwählsignalleitungen
YSW 0, YSW 1, etc. ausgehen, die einen Leseverstärker N6 für die normalen Zellen steuern, und
einen RYDEC R13, von dem eine Zeilenwählsignalleitung RYSW ausgeht,
die einen Leseverstärker R6
für die
Spalte redundanter Zellen steuert.
In
der 1 sind nur die Zeilenwählsignalleitungen
YSW0, YSW1, etc. und RYSW in der Zeilennummer 0 gezeigt, diese sind ähnlich jedoch
ebenfalls in den Zeilennummern 1 bis N vorgesehen. In der in der 1 gezeigten beispielhaften
Array-Konfiguration ist auch nur eine Spaltenredundanzarchitektur,
die den Ersatz Spaltenrichtung bildet, ge zeigt, es ist jedoch in
einer herkömmlichen
Konfiguration auch eine Zeilenredundanzarchitektur vorgesehen, die
den Ersatz für
die Zeilenrichtung bildet.
6 ist eine Zeichnung, die
ein Beispiel einer herkömmlichen
Schaltungskonfiguration der in der 1 gezeigten
Leseverstärker 6 zeigt,
die von zwei Speicherplatten 7 eingeschlossen sind.
Bezug
nehmend auf 6 sind links
von einem gemeinsamen Leseverstärker 60 (der
in der 1 der 6 entspricht)
eine Speicherzellengruppe N7L, eine Gruppe normaler Zellen, und
eine R-Speicherzellengruppe R7L, eine Gruppe von Spalten redundanter
Zellen vorgesehen, und rechts von demselben sind eine Speicherzellengruppen
N7R, eine Gruppe normaler Zellen, und eine R-Speicherzellengruppe
R7R, eine Gruppe von Spalten redundanter Zellen, vorgesehen.
In
der Speicherzellengruppen N7L sind mehrere Bitleitungen, wie beispielsweise
ein Paar Bitleitungen BL0LT und BL0LN und ein weiteres Paar Bitleitungen
BL1LT und BL1LN vorgesehen und es sind mehrere Speicherzellen 8 mit
jeder Bitleitung verbunden. Die Speicherzellengruppe N7R, die Speicherzellengruppe
R7L und R7R haben die gleiche Konfiguration.
Die
Speicherzelle 8 besteht aus einem Zellkondensator und einem
Zelltransistor, gebildet mit NMOS-Transistoren. Eine Seitenelektrode
des Zellkondensators ist an eine Kondensatorplatte angeschlossen,
an die eine Spannung VP angelegt ist und die andere Seite der Elektrode
des Zellkondensators ist an eine der Elektroden des Zelltransistors
angeschlossen. Weiterhin ist die andere Elektrode des Zelltransistors
an eine Bitleitung und das Gate an eine Wortleitung angeschlossen.
Eine
Leseverstärkerschaltung 60 hat
an ihren linken und rechten, gemeinsam benutzten Schaltern 2L und 2R Ausgleichsschaltungen 1L und 1R, eine
NMOS-Leseschaltung 3, eine PMOS-Leseschaltung 4 und
einen IO-Schalter 5 und steuert die zwei Bitleitungspaa re,
das Bitleitungspaar BL0LT und BL0LN, an der linken Seite und das
Bitleitungspaar BL0RT und BL0RN auf der rechten Seite. Die Leseverstärkerschaltungen 61, 62, 63,
... und R60, R61 haben die gleiche Schaltungskonfiguration.
Die
Ausgleichsschaltung 1L hat drei NMOS-Transistoren: einen
NMOS-Transistor, dessen Elektrode (entweder die Source- oder Drain-Elektrode)
mit der Bitleitung BL0LT verbunden ist und dessen andere Elektrode
(entweder die Source- oder Drain-Elektrode) mit der Bitleitung BL0LN verbunden
ist, einen NMOS-Transistor, dessen Elektrode mit der Bitleitung
BL0LT und dessen andere Elektrode mit einer Bitleitungsvorladeenergiequelle VHB
verbunden ist, und einen NMOS-Transistor, dessen Elektrode mit der
Bitleitung BL0LN und dessen andere Elektrode mit einer Bitleitungsvorladeenergiequelle
VHB verbunden ist, und an die Gates dieser drei NMOS-Transistoren
ist gemeinsam ein Steuersignal EQL angeschlossen. Wenn das Steuersignal EQL
auf einen hohen Pegel gebracht ist, werden die NMOS-Transistoren
der Ausgleichsschaltung 1L eingeschaltet und die Bitleitungen
BL0LT und BL0LN werden auf die Vorladungsenergieversorgungsspannung
VHB vorgeladen. Wie die Ausgleichsschaltung 1L hat die
Ausgleichsschaltung 1R die drei 3 NMOS-Transistoren, und
es wird ein Steuersignal EQR gemeinsam an die Gates der drei NMOS-Transistoren
angelegt.
Der
gemeinsame Schalter 2L hat zwei NMOS-Transistoren: einen
NMOS-Transistor, dessen Elektrode mit der Bitleitung BL0LT verbunden
ist und dessen andere Elektrode mit einem Leseverstärkerschaltungsknoten
SL0T verbunden ist, und einen NMOS-Transistor, dessen Elektrode mit der
Bitleitung BL0LN verbunden ist und dessen andere Elektrode mit einem
Leseverstärkerschaltungsknoten SL0N
verbunden ist, und ein Steuersignal SHL ist gemeinsam an die Gates
dieser zwei NMOS-Transistoren angeschlossen. Ein gemeinsamer Schalter 2R an der
rechten Seite hat die gleiche Schaltungskonfiguration und ein Steuersignal
SHR ist gemeinsam an die Gates dessen zwei NMOS-Transistoren angeschlossen. Wenn jedes
der Steuersignale SHL und SHR auf einen hohen Pegel gebracht ist,
wird jeder der gemeinsamen Schalter 2L und 2R eingeschaltet, das
Bitleitungspaar BL0LT und BL0LN auf der linken Seite und das Bitleitungspaar
BL0RT und BL0RN auf der rechten Seite werden elektrisch mit den
Leseschaltungen (der NMOS-Leseschaltung 3 und der PMOS-Leseschaltung 4)
verbunden.
Die
NMOS-Leseschaltung 3 hat zwei NMOS-Transistoren: einen
NMOS-Transistor, dessen Elektrode mit dem Leseverstärkerschaltungsknoten
SL0T verbunden ist, dessen andere Elektrode mit einem Richtungssignal
SAN verbunden ist, und dessen Gate mit dem Leseverstärkerschaltungsknoten
SL0N verbunden ist, und einen NMOS-Transistor, dessen Elektrode
mit dem SL0N verbunden ist, dessen andere Elektrode mit dem SAN
verbunden ist und dessen Gate mit dem SL0T verbunden ist.
Die
PMOS-Leseschaltung 4 hat zwei PMOS-Transistoren: einen
PMOS-Transistor, dessen Elektrode mit dem Leseverstärkerschaltungsknoten
SL0T, dessen andere Elektrode mit einem Richtungssignal SAP und
dessen Gate mit dem Leseverstärkerschaltungsknoten
SL0N verbunden sind und einen PMOS-Transistor, dessen Elektrode
mit dem Knoten SL0N, dessen andere Elektrode mit dem SAP und dessen
Gate mit dem SL0T verbunden sind.
Der
IO-Schalter 5 hat zwei NMOS-Transistoren: einen NMOS-Transistor,
dessen Elektrode mit SL0T verbunden ist, dessen andere Elektrode
mit einer der vielen IO-Leitungen verbunden ist und dessen Gate
mit der Zeilenwählsignalleitung
YSW0 verbunden ist, und einen NMOS-Transistor, dessen Elektrode
mit dem SL0N verbunden ist, dessen andere Elektrode mit einer anderen
Leitung der mehreren IO-Leitungen verbunden ist und dessen Gate
mit der Zeilenwählsignalleitung
YSW0 verbunden ist.
In
der in der 6 gezeigten
Konfiguration steuert eine Zeilenwählsignalleitung zwei Leseverstärkerschaltungen.
Anders ausgedrückt,
die Zeilenwählsignalleitung
YSW ist sowohl an die Leseverstärkerschaltung 60 als
auch die Leseverstärkerschaltung 61 angelegt
und an die Gates der vier NMOS-Transistoren innerhalb der IO-Schaltschaltung
angelegt. In diesem Fall sind vier IO-Leitungen vorgesehen und die
anderen Elektroden der vier NMOS-Transistoren, die die IO-Schaltschaltung
bilden und die gemeinsame Zeilen wählsignalleitung an ihre Gates
angeschlossen haben, sind an separate IO-Leitungen angeschlossen.
Bei
diesem Beispiel einer Schaltungskonfiguration können, wenn die Zeilenwählsignalleitung YSW0
gemäß der von
außen
eingegebenen Adresse aktiviert ist, zwei Leseverstärkerschaltungen,
die Leseverstärkerschaltung 60 und
die Leseverstärkerschaltung 61,
gleichzeitig eingelesen oder ausgelesen werden.
Als
ein weiteres Beispiel ist der Fall, bei dem eine Zeilenwählsignalleitung
als Eingang an eine Leseverstärkerschaltung
angeschlossen ist. In diesem Fall sind zwei IO-Leitungen vorgesehen,
und durch Aktivieren einer Zeilenwählsignalleitung wird der Einschreib- oder Auslesevorgang
einer Leseverstärkerschaltung
starten.
Als
ein weiteres Beispiel gibt es den Fall, bei dem eine Zeilenwählsignalleitung
als Eingang an vier Leseverstärkerschaltungen
angeschlossen ist, und in diesem Fall sind acht IO-Leitungen vorgesehen
und durch Aktivieren einer Zeilenwählsignalleitung können vier
Leseverstärkerschaltungen
gleichzeitig eingeschrieben oder ausgelesen werden.
Wenn
in einer Zelle innerhalb der Speicherzellengruppe N7L, die eine
normale Zellengruppe auf der linken Seite des in der 6 gezeigten Leseverstärkers ist,
ein Schreib/Lese-Fehler auftritt, wird sie durch eine redundante
Zelle ersetzt. Wenn beispielsweise in einer Speicherzelle ein Schreib/Lese-Fehler auftritt,
die mit der Bitleitung BL0LN verbunden ist, einer Speicherzellengruppe 10,
die mit zwei Paaren von Bitleitungen BL0LT, BL0LN und BL1LT, BL1LN, insgesamt
vier Bitleitungen verbunden ist, wird sie durch die Spalten-Redundanzzellengruppe
R7L als Satz ersetzt.
Anders
ausgedrückt,
wird eine Speicherzellengruppen, die gemeinsam durch die Zeilenwählsignalleitung
YSW0 gesteuert und innerhalb der Speicherzellengruppen N7L ist,
als Satz ersetzt. Dies ist deshalb der Fall, weil es notwendig ist,
Leseverstärkerschaltungen, die
durch eine Wählsignalleitung
eingeschrieben oder ausgelesen werden, als Satz zu setzen.
Für den Fall,
bei dem an einer Leseverstärkerschaltung
eine Zeilenwählsignalleitung
als Eingang eingegeben ist, wird ein Paar Bitleitungen als Satz
ersetzt.
Weiterhin
werden für
den Fall, dass eine Zeilenwählsignalleitung
als Eingang an vier Leseverstärkerschaltungen
eingegeben wird, acht Bitleitungen als Satz ersetzt.
Obwohl
in den 1 und 6 weiterhin nur eine Zeilenwählsignalleitung
RYSW für
die Spalte redundanter Zellen gezeigt ist, gibt es den Fall, bei
dem mehrere Zeilenwählsignalleitungen
für die
Spalte redundanter Zellen vorgesehen sind, so dass mehrere Fehler
abgelöst
werden können.
Der
in der 6 gezeigte gemeinsam
verwendete Leseverstärker
ist so gebaut, dass die Speicherzellengruppe 10, die der
Zeilenwählsignalleitung YSW0
entspricht, durch die Spalte redundanter Zellen R7L der Zeilenwählsignalleitung
RYSW auf der linken Seite ersetzt wird, und eine Speicherzellengruppe 11,
die der Zeilenwählsignalleitung
YSW 1 entspricht, wird durch die Spalte redundanter Zellen R7R
auf der rechten Seite ersetzt. Anders ausgedrückt, dies ist ein Verfahren,
bei dem eine Speicherplatte auf einer Seite des gemeinsam verwendeten Leseverstärkers und
eine auf der anderen Seite in unterschiedliche Spaltenaustauschsegmente
unterteilt sind. Bei der vorliegenden Beschreibung ist "Spaltenaustauschsegment" eine Einheit einer
Speicherzellengruppe mit der gleichen Gruppe zum Austauschen in
der Spaltenredundanz.
Bei
einer kleinen Layout-Fläche
der Spaltenredundanzzellen können
sie verbessert werden, indem sie separate Spaltenaustauschsegmente
anstatt eines gemeinsamen Spaltenaustauschsegmentes für die beiden
Seiten des gemeinsam verwendeten Leseverstärkers haben.
In 1 wird eine Anzahl L von
Zeilenwählsignalleitungen
RYSW für
die Spalten redundanter Zellen in der Spaltennummer 0 angenommen.
Wenn die linken und rechten Seiten allen gemeinsam verwendeter Leseverstärker ein
gemeinsames Spaltenaustauschsegment haben, wird der große Bereich, der
abgedeckt ist durch M+1 Speicherzellengruppen, die der Spaltennummer
0 und den Zeilennummern 0 bis M entsprechen, ein Spaltenaustauschsegment.
In diesem Fall können
bis zu L Fehler innerhalb dieses großen Bereiches vom Spaltenaustauschsegment abgelöst werden,
wenn jedoch L+1 Fehler auftreten, können diese nicht abgelöst werden.
Um
die Anzahl L+1 der Fehler abzulösen, werden
die Anzahl L+1 der Zeilenwählsignalleitungen
RYSW für
die Spalten redundanter Zellen der Spalte Nummer 0 benötigt, und
als ein Ergebnis wird die Layout-Fläche der Spalten redundanter
Zellen größer.
Andererseits
wird für
den Fall, bei dem die linken und rechten Seiten aller gemeinsam
verwendeten Leseverstärker
separate Spaltenaustauschsegmente haben, jede Speicherzellengruppe
N7 auf der Spaltennummer 0, jedoch einer unterschiedlichen Zeilennummer,
ein kleines separates Spaltenaustauschsegment. In diesem Fall können bis
zu einer Anzahl von L Fehler innerhalb jedes kleinen Spaltenaustauschsegmentes
abgelöst
werden.
Wenn
daher in jedem der Spaltenaustauschsegmente die gleiche Anzahl von
Fehlern auftritt, kann in dem großen Bereich, der von der Anzahl
M+1 Speicherzellengruppen, die der Spaltennummer 0 und den Zeilennummern
0 bis M entsprechen, eine maximale Anzahl von L × (M+1) Fehler abgelöst werden.
Wie
vorstehend beschrieben, können
mit derselben Anzahl von Zeilenwählsignalleitungen
für die
Spalten redundanter Zellen umso mehr Fehler abgelöst werden,
je kleiner das Spaltenaustauschsegment ist.
Wenn
ferner versucht wird, die gleiche Fehlerdichte abzulösen, werden,
je kleiner das Spaltenaustauschsegment ist, umso weniger Zeilenwählsignalleitungen
für die
Spalte redundanter Zellen benötigt
und als ein Ergebnis kann eine kleine Layout-Fläche der Spalte redundanter
Zellen erzielt werden.
Auch
haben nicht alle gemeinsam verwendeten Leseverstärker Speicherzellengruppen
auf beiden Seiten zu unterschiedlichen Spaltenaustauschsegmenten
zugewiesen. Im Allgemeinen wird üblicherweise
eine Konfiguration verwendet, bei der mehrere Speicherzellengruppen
einem Spaltenaustauschsegment zugewiesen sind.
Beispielsweise
sind in der 1 die zwei Speicherzellengruppen
auf der Spaltennummer 0 und den Zeilennummern 0 und 1 einem Spaltenaustauschelement
zugewiesen und die Speicherzellengruppen auf der Zeilennummer 2
und 3 sind einem Spaltenaustauschelement zugewiesen. Das heißt, dass
jeweils zwei Speicherzellengruppen einem Spaltenaustauschsegment
zugewiesen sind. Dies ist wegen dem folgenden Problem der Fall:
Das kleinere Spaltenaustauschsegment führt zu mehr Sätzen Spaltenaustausch.
Das heißt,
es werden mehr Sicherungen für
die Programmierung benötigt
und als ein Ergebnis wird die Layout-Fläche der Sicherungen größer.
In
der 6 ist die PMOS-Leseschaltung 4 in
einer N-Well-Region vorgesehen. Alle in der 6 gezeigten Schaltungen mit Ausnahme
der PMOS-Leseschaltung 4 sind in einer P-Well-Region vorgesehen.
An der Grenze zwischen dem N-Well und dem P-Well ist eine verschwendete
Region mit einer Breite von mehreren μm (Mikrometer), die als "Well-Isolierfläche" bezeichnet wird,
in welcher kein Transistor vorgesehen werden kann. Um daher die
Layout-Fläche
zu vermindern, sind alle N-Well-Regionen der PMOS-Leseschaltungen 4 innerhalb
der Leseverstärkerschaltungen 60, 61, 62, 63,
... und R60 und R61 verbunden, und die N-Well-Regionen sind in der Vertikalrichtung
der Zeichnung zonenförmig
vorgesehen.
7 ist ein Zeitablaufplan,
der ein Beispiel der Allgemeinfunktionsweise des in der 6 gezeigten, gemeinsam verwendeten
Leseverstärkers zeigt.
Als Energieversorgungsspannungen werden ein Boost-Pegel VPP, eine
Array-Spannung VAR, die Bitlei tungsvorladungsenergieversorgung VHB
und eine Referenzspannung GND zugeführt. Der Pegel von VHB ist
auf den Pegel 1/2 × VAR-Pegel
gesetzt. Ferner ist der Pegel der Kondensatorplattenspannung VP,
der in der 6 zugeführt wird,
im Allgmeinen der gleiche feststehende Pegel wie VHB.
Auch
bei dem in der 7 gezeigten
Beispiel ist der Pegel der Wortleitung während der Ausgleichsperiode
auf dem GND-Potenzial, bei den bekannten DRAM's gibt es jedoch auch Fälle, bei
denen die Energieversorgung VKK mit einem negativen Potenzial, niedriger
als dem GND-Potenzial, zugeführt wird
und der Pegel der Wortleitung ist während der Ausgleichsperiode
auf VKK gesetzt. Ferner wird in einem herkömmlichen DRAM ein negatives
Potenzial VBB, niedriger als das GND-Potenzial, als das Potenzial
des in der 6 gezeigten
P-Well zugeführt.
Während der
Ausgleichsperiode sind vor dem Zeitpunkt T1 die Steuersignale EQL
und EQR auf den VPP-Pegel gesetzt (EQR ist in der Zeichnung gezeigt).
Deshalb werden die Ausgleichsschaltungen 1L und 1R eingeschaltet,
es tritt ein Kurzschluss zwischen den Paaren der Bitleitungspaare
BL0LT, BL0LN und dem Bitleitungspaar BL0RT, BL0RN auf (es wird eine
Ausgleichsoperation durchgeführt)
und die Bitleitungsvorladungsenergieversorgung VHB wird zugeführt. Die
Steuersignale SHL und SHR werden auf VPP-Pegel gesetzt und die gemeinsam verwendeten
Schaltschaltungen 2L und 2R werden eingeschaltet.
Deshalb werden die Leseverstärkerschaltungsknoten
SL0T, SL0N, etc. auf den VHB-Pegel gesetzt, den gleichen Pegel wie
das Bitleitungspaar BL0LT, BL0LN und das Bitleitungspaar BL0RT, BL0RN.
Es
wird angenommen, dass die Wortleitung innerhalb der Speicherzellengruppe
N7L in der 6 links zum
Zeitpunkt T1 aktiviert ist. In diesem Fall wird das Steuersignal
SHR auf den GND-Pegel gesetzt und die Leseverstärkerschaltungsknoten SL0T und
SL0N und die Bitleitungen BL0RT und BL0RN werden jeweils abgeschaltet.
Das Steuersignal EQL wird ebenfalls auf den GND-Pegel gesetzt, die
Ausgleichsschaltung 1L wird abgeschaltet und die Ausgleichsoperation
des Bitleitungspaares BL0LT, BL0LN wird gestoppt.
Das
Steuersignal EQR wird während
der in der 7 gezeigten
Periode immer auf dem VPP-Pegel gehalten, und der VHB-Pegel wird
weiter den Bitleitungspaaren BL0RT, BL0RN, etc. zugeführt. Das
Steuersignal SHL (in der Zeichnung nicht gezeigt) wird während der
in der 7 gezeigten Periode
ebenfalls immer auf dem VPP-Pegel gehalten, und die Bitleitungen
BL0RT und BL0RN und die Leseverstärkerschaltungsknoten SL0T und
SL0N werden elektrisch angeschlossen gehalten.
Als
Nächstes
wird die elektrische Ladung des Zellkondensators der Speicherzellen 8,
die mit einer Wortleitung verbunden sind, welche auf den VPP-Pegel
angehoben worden ist, und innerhalb der Speicherzellengruppe N7L
an die Bitleitung BL0LT oder BL0LN ausgegeben. Bei dem in der 7 gezeigten Beispiel wird
an die Bitleitung BL0LT ein hoher Pegel ausgegeben und dieser Ausgang
wird über die
gemeinsam verwendete Schaltschaltung 2L auf die Leseverstärkerschaltungsknoten
SL0T und SL0N übertragen,
und es besteht zwischen SL0T und SL0N ein leichtes Differenzpotenzial.
Danach wird eine Richtungsoperation durchgeführt, wobei das Richtungssignal
SAN auf den GND-Pegel
und das Richtungssignal SAP auf den VAR-Pegel gesetzt wird.
Während der
Richtungsoperation korrespondiert jeder eine der zwei Transistoren
der NMOS-Leseschaltung 3 und PMOS-Leseschaltung 4 mit
der leichten Potenzialdifferenz zwischen SL0T und SL0N und wird
eingeschaltet, um diese Potenzialdifferenz zu verstärken. Der
SL0T wird auf den VAR-Pegel und SL0N auf den GND-Pegel erfasst.
Da
die NMOS-Leseschaltung 3 und die PMOS-Leseschaltung 4 so
gestaltet sind, dass sie die leichte Potenzialdifferenz normalerweise
verstärken,
wenn die Pegel von SL0T und SL0N nahe dem VHB-Pegel sind, können sie
normalerweise nicht verstärken,
wenn die Pegel von SL0T und SL0N nicht aus irgendeinem Grund nicht
nahe dem VHB-Pegel sind.
Ferner
werden die Pegel der Knoten SL0T und SL0N innerhalb der Leseverstärkerschaltungen jeweils über die
gemeinsam verwendete Schaltschaltung 2L auf die Bitleitungen
BL0LT bzw. BL0LN transferiert und die Bitleitung BL0LT wird auf
den VAR-Pegel und BL0LN auf den GND-Pegel gesetzt.
Obwohl
in der Zeichnung nicht gezeigt, wird weiterhin, wenn der Pegel der
Zeilenwählsignalleitung
YSW0 von GND auf den VAR-Pegel in dem vorstehend beschriebenen Zustand
erhöht
wird, eine IO-Schaltschaltung 5 eingeschaltet und die IO-Leitung
und die Leseverstärkerschaltungsknoten
SL0T und SL0N werden elektrisch verbunden. Infolge dessen kann die
Leseverstärkerschaltung über die IO-Leitung
geschrieben oder ausgelesen werden und an den Speicherzellen 8,
die mit einer gewählten Wortleitung
verbunden sind, wird eine Schreib/Lese-Operation durchgeführt.
Die
Ausgleichsoperation wird wie folgt durchgeführt: Zunächst wird die Wortleitung auf
den GND-Pegel gesetzt. Dann wird durch Setzen des Steuersignals
EQL auf den VPP-Pegel
zum Zeitpunkt T2 die Ausgleichsschaltung 1L eingeschaltet und
das Bitleitungspaar BL0LT, BL0LN wird auf den VHB-Pegel abgeglichen.
Während dieser
Ausgleichsoperation kann, selbst wenn die Bitleitungsvorladungsenergieversorgung
VHB kaum irgendeinen Pegel zuführt,
das Bitleitungspaar BL0LT, BL0LN auf den VHB-Pegel abgeglichen werden.
Im aktiven Zustand ist BL0LT auf dem VAR-Pegel und BL0LN auf dem
GND-Pegel, und BL0LT und BL0LN haben nahezu die gleiche Verdrahtungskapazität. Daher
können
sie während der
Ausgleichsoperation auf den halben Pegel des VAR-Pegels gesetzt
werden, d. h. den VHB-Pegel durch Neuzuweisung von Ladung zu jeder
Bitleitung.
Um
den Zeitpunkt T2 wird auch das Steuersignal SHR auf den VPP-Pegel
gesetzt und die gemeinsam verwendete Schaltschaltung 2L, 2R wird eingeschaltet.
Hierdurch werden die Knoten SL0T und SL0N innerhalb der Leseverstärkerschaltung über die
gemeinsam genutzte Schaltschaltung 2L und 2R mit
der Bitleitung BL0LT, BL0LN bzw. BL0RT, BL0RN verbunden und als
Ergebnis sind diese auf den VHB-Pegel gesetzt. Da die Verdrahtungskapazitäten der
Leseverstärkerschaltungsknoten
SL0T und SL0N klein sind, folgen die Knoten SL0T und SL0N der Potenzialänderung
der Bitleitungen BL0LT, BL0LN und BL0RT mit hoher Geschwindigkeit
und erreichen den VHB-Pegel, selbst wenn der Ein-Widerstand der
gemeinsam verwendeten Schaltschaltungen 2L und 2R hoch
ist.
Die
Periode zwischen dem Zeitpunkt T1, zu welchem das Steuersignal EQL
auf den GND-Pegel gesetzt wird und dem Zeitpunkt T2, zu welchem
es auf den VPP-Pegel gesetzt wird, ist eine aktive Periode und die
Periode während
welcher das Steuersignal EQL auf den VPP-Pegel gesetzt ist, ist
eine Ausgleichsperiode. Ferner wird der Fall, bei dem alle Leseverstärker innerhalb
des DRAM in der Ausgleichsperiode sind, "Standby" genannt.
In
den zurückliegenden
DRAM-Spezifizierungen gab es eine strengere Nachfrage nach einer Erhöhung der
Geschwindigkeit durch Verkürzen
der Ausgleichsperiode. Daher ist es vorgezogen worden, dass, nachdem
die Steuersignale EQL und SHR den VPP-Pegel erreichen, die Bitleitungen
BL0LT und BL0LN und die Leseverstärkerschaltungsknoten SL0T und
SL0N den VHB-Pegel eher früher
als später
erreichen.
In
der in der 6 gezeigten
Schaltungskonfiguration ist es zum Zweck der Verminderung der Layout-Fläche der
Leseverstärkerschaltung
möglich, eine
Schaltungskonfiguration zu haben, bei der es anstatt von zwei Ausgleichsschaltungen
(1L und 1R) nur eine Ausgleichsschaltung gibt,
die mit den Leseverstärkerschaltungsknoten
SL0T und SL0N verbunden ist.
8 ist eine Zeichnung, die
eine Schaltungskonfiguration eines derartigen gemeinsam verwendeten
Leseverstärkers
zeigt. Aus der in der 6 gezeigten
Konfiguration ist nur der Teil, der durch die Zeilenwählsignalleitung
YSW0 gesteuert wird, herausgenommen und in der 8 gezeigt.
Die
Differenz zwischen den in den 6 und 8 gezeigten Konfigurationen
liegt in der Tatsache, dass die Ausgleichsschaltungen 1L und 1R der 6 in der 8 weggelassen sind und statt dessen eine
Ausgleichsschaltung 1 vorgesehen ist.
Die
Ausgleichsschaltung 1 hat einen NMOS-Transistor, dessen
Elektrode mit dem Leseverstärkerschaltungsknoten
SL0T verbunden ist und dessen andere Elektrode mit SL0N verbunden
ist, einen NMOS-Transistor, dessen Elektrode mit dem Leseverstärkerschaltungsknoten
SL0T und dessen andere Elektrode mit VHB verbunden ist, und einen NMOS-Transistor,
dessen Elektrode mit VHB verbunden ist und dessen andere Elektrode
mit dem Leseverstärkerschaltungsknoten
SL0N verbunden ist, und an die Gates dieser drei NMOS-Transistoren
ist ein Steuersignal EQ angeschlossen.
Die
Funktionsweise der Konfiguration gemäß 8 ist die gleiche wie die in 7 gezeigte, mit Ausnahme
der Tatsache, dass das Steuersignal EQL durch das Steuersignal EQ
ersetzt ist. Die Ausgleichsoperation wird durchgeführt, wenn
das Steuersignal EQ zum Zeitpunkt T2 den VPP-Pegel erreicht und
die Ausgleichsschaltung 1 eingeschaltet ist. Zu diesem
Zeitpunkt tritt zwischen den Bitleitungen BL0LT und BL0LN durch
die gemeinsam verwendete Schaltschaltung 2L und die Ausgleichsschaltung 1 der
Kurzschluss auf. Die Verdrahtungskapazitäten der Bitleitungen BL0LT,
BL0LN sind ein Mehrfaches der Größe der Verdrahtungskapazitäten der
Leseverstärkerschaltungsknoten
SL0T, SL0N, etc. Daher muss der Ein-Widerstand der gemeinsam verwendeten
Schaltschaltung 2L niedrig genug sein, um die Bitleitungspaare
BL0LT, BL0LN mit hoher Geschwindigkeit abzugleichen, damit sie den
VHB-Pegel erreichen.
Anders
ausgedrückt,
die Transistorgröße der gemeinsamen
Schaltschaltung muss vergrößert werden.
Um die Nachfrage nach einer Geschwindigkeitserhöhung der Ausgleichspe riode
zu erfüllen,
wird die Layout-Fläche
der in der 8 gezeigten
Konfiguration schließlich
größer sein
als diejenige der in der 6 gezeigten
Konfiguration.
Da
ferner bei der in der 8 gezeigten
Konfiguration die gemeinsam verwendete Schaltschaltung 2R während der
aktiven Periode abgeschaltet ist, sind die Bitleitungen BL0RT, BL0RN,
etc. schwebend. In Abhängigkeit
von der Spezifizierung des DRAM gibt es Fälle, bei denen die aktive Periode sehr
lang wird. Wenn zu diesem Zeitpunkt ein Fehler, bei dem ein winziger
Leckagestrom in den Bitleitungen BL0RT oder BL0RN fließt, auftritt,
wird der Pegel stark von VHB abweichen und die Bitleitung wird einen
Schreib/Lese-Fehler haben. Daher wird bei der in der 8 gezeigten Konfiguration
die Herstellungsausbeute, verglichen mit der in der 6 gezeigten Schaltungskonfiguration,
verringert.
Wegen
dieses vorstehend beschriebenen Problems sollten die Ausgleichsschaltungen
der zurückliegenden
DRAM's unabhängig für die Bitleitungspaare
auf den linken und rechten Seiten des gemeinsamen Leseverstärkers vorgesehen
sein, wie dies bei dem Beispiel der 6 gezeigt
ist.
Bei
der Konfiguration eines herkömmlichen DRAM,
wie in 6 gezeigt, wird,
wenn zwischen einer Bitleitung und einer Wortleitung ein Kurzschlussdefekt
auftritt, ein Schreib/Lese-Fehler resultieren. Wenn beispielsweise
zwischen der Bitleitung BL0LT und der Wortleitung in der 6 ein Kurzschlussdefekt 15 auftritt,
werden die Speicherzellen, die mit dem Bitleitungspaar BL0LN, BL0LT
verbunden sind, einen Schreib/Lese-Fehler haben.
Wenn
dieser Fehler auftritt, wird die Speicherzellengruppe 10 durch
die Spaltenredundanzspeicherzellengruppe R7L ersetzt und bezüglich der Schreib/Lese-Operation
in den nicht defekten Zustand versetzt.
Da
der VHB-Pegel der Bitleitung BL0LT und der GND-Pegel (oder VKK-Pegel)
der Wortleitung während
der Ausgleichsperiode zugeführt
wird, wird selbst nach dem Austauschen ein Leckagestrom fließen und
der Standby-Strom wird erhöht.
Ferner
kann der Widerstandswert des Kurzschlussdefektes irgendwo zwischen
einem niedrigen Widerstand von mehreren Ohm bis zu einem hohen Widerstand
von mehreren Hunderten mOhm sein. Gemäß unserer Einschätzung wird,
wenn ein Kurzschlussdefekt zwischen einer Bitleitung und einer Wortleitung
einen niedrigen Widerstand von mehreren Ohm hat, ein Leckagestrom
an einem Kurzschlussdefektbereich ungefähr 200 μA (Mikroampere) sein.
Da
die Standby-Stromspezifizierung eines herkömmlichen DRAM mit mehreren
mA (Milliampere) klein ist, wird sie nur durch 10 Kurzschlussdefekte
mit einem geringen Widerstand zwischen einer Bitleitung und der
Wortleitung ein Leckagestromfehler, der zu einer Verringerung der
Herstellungsausbeute führt.
Daher
sind Mittel zur Verringerung des Leckagestroms, selbst wenn zwischen
einer Bitleitung und einer Wortleitung ein Kurzschlussdefekt auftritt, erwünscht, und
es sind mehrere Verfahren vorgeschlagen worden.
In
dem Patentdokument Nr. 1 sind als Mittel zur Verringerung des Leckagestroms,
der durch einen Kurzschlussdefekt zwischen einer Bitleitung und einer
Wortleitung verursacht worden ist, ein Verfahren zum Vorsehen eines
Strombegrenzungselementes zwischen einer Ausgleichsschaltung und
der Bitleitungsvorladeenergieversorgung VHB veröffentlicht.
9 ist eine Zeichnung, die
die Konfiguration der in dem Patentdokument Nr. beschriebenen gemeinsam
verwendeten Leseverstärkerschaltung zeigt.
In der 9 ist nur der
Teil, der durch die Zeilenwählsignalleitung
YSW0 gesteuert wird, aus der 6 herausgezogen
worden. Die Differenz zwischen 6 und 9 besteht in der Tatsa che,
dass Strombegrenzungselemente 9 zwischen den Ausgleichsschaltungen 1L und 1R und
den VHBs in 9 vorgesehen
sind.
Weiterhin
sind als konkrete Schaltungskonfigurationsbeispiele die in den 10A, 10B, 10C und 10D gezeigten Konfigurationen
in dem Patentdokument Nr. 1 veröffentlicht.
In
der in der 10A gezeigten
Schaltungskonfiguration ist ein NMOS-Transistor als Strombegrenzungselement 9 verwendet
und eine Elektrode des NMOS-Transistors ist mit VHB verbunden und die
andere Elektrode ist mit einem Knoten A verbunden. Ferner ist sein
Gate mit einem Konstantspannungspegel V1 verbunden und die Spannung
von V1 ist auf einen Pegel gesetzt, mit welchem ein geeigneter Strom
fließen
kann. Der Knoten A speist die Ausgleichsschaltung 1L.
In
der in der 10B gezeigten
Schaltungskonfiguration wird als Strombegrenzungselement 9 ein
PMOS-Transistor verwendet. Eine Gate-Spannung V1 des PMOS-Transistors ist auf
einen Pegel gesetzt, mit dem ein geeigneter Strom fließen kann.
In
der in der 10C gezeigten
Schaltungskonfiguration ist ein NMOS-Transistor vom Depressionstyp
als Strombegrenzungselement 9 verwendet. Das Gate des Depressions-NMOS-Transistors
ist an den Knoten A angeschlossen. Die Schwellwertspannung des Depressions-NMOS-Transistors
ist auf einen Wert gesetzt, mit welchem ein genauer Strom fließen kann,
in dem der Fremdatomdotierlevel eingestellt ist.
In
der in der 10D gezeigten
Schaltungskonfiguration ist ein Register als Strombegrenzungselement 9 verwendet.
Der Widerstandswert des Registers ist auf einen Wert gesetzt, bei
dem ein geeigneter Strom fließen
kann.
Weiterhin
sind in dem Patentdokument Nr. 2 und dem Nichtpatent-Dokument Nr.
1 eine Konfiguration, bei der ein Strombegrenzungselement gemeinsam
von mehreren Aus gleichsschaltungen, die mehrere Bitleitungspaare
steuern, verwendet wird, die durch eine Spaltenredundanzspeicherzellgruppe gleichzeitig
als ein Satz ausgetauscht werden, veröffentlicht. Hierdurch kann
die Anzahl der Strombegrenzungselemente verringert werden und die
Vergrößerung der
Layout-Fläche
kann beschränkt
werden.
11 ist eine Zeichnung, die
die Schaltungskonfiguration eines gemeinsam verwendeten Leseverstärkers basierend
auf einem derartigen Prinzip wie in dem Nichtpatent-Dokument Nr. 1, wie 8, zeigt.
Die
Unterschiede zwischen den 11 und 6 liegen in den Tatsachen,
dass ein Strombegrenzungselement 9 für zwei Ausgleichsschaltungen 1L jeweils
mit dem Bitleitungspaar BL0LT, BL0LN und dem Bitleitungspaar BL1LT,
BL1LN verbunden ist, die durch eine Spaltenredundanzspeicherzellgruppe
als ein Satz zu ersetzen sind, wobei eine Elektrode des Strombegrenzungselementes 9 an
die Bitleitungsvorladungsenergieversorgung VHB angeschlossen ist, während die
andere Elektrode an einen Knoten AOL angeschlossen ist, und der
Knoten AOL an die zwei Ausgleichsschaltungen 1L angelegt
ist.
Ähnlich ist
ein Strombegrenzungselement 9 von zwei Ausgleichsschaltungen 1R gemeinsam
verwendet, die an zwei Bitleitungspaare angeschlossen sind, die
durch eine Spaltenredundanzspeicherzellgruppe als einen anderen
Satz ausgetauscht werden. Dasselbe gilt für die Flächen, welche von der Spaltenredundanzzeilenwählsignalleitung
RYSW gesteuert werden. Bei dem Beispiel des Nichtpatent-Dokumentes 1 wird
ein Depressions-NMOS-Transistor
als Strombegrenzungselement 9 verwendet, es ist jedoch
möglich,
eine andere Art von Strombegrenzungselement zu verwenden.
12A zeigt die Mittel zur
Verringerung des Leckagestroms, der durch einen Kurzschlussdefekt zwischen
einer Bitleitung und einer Wortleitung verursacht wird, die in dem
Patentdokument Nr. 2 veröffentlicht
sind und die Zeichnung zeigt nur den Teil einer Spaltennummer 0,
der aus der in der 1 gezeigten
Konfiguration des DRAM-Arrays herausgezogen ist. Weiterhin ist 12B ein Beispiel einer Schaltungskonfiguration, bei
der dieses Verfahren an einer gemeinsam verwendeten Leseverstärkerschaltung
angewandt ist und nur der Teil, der durch die Zeilenwählsignalleitung
YSW0 gesteuert wird, aus der 6 herausgezogen
ist.
In
was sich die 12A von
der 1 unterscheidet,
ist die Tatsache, dass die Signalleitungen A0, A1, ... RA so verdrahtet
sind, dass jede derselben parallel zu jeder der Zeilenwählsignalleitungen YSW0,
YSW1, ... RYSW liegt, jede der Signalleitungen A0, A1, ... RA sowohl
mit dem Leseverstärker 6 als
auch den Signalleitungen A0, A1, ... RA und der Bitleitungsvorladungsenergieversorgung
VHB über jede
Sicherung verbunden ist. Als Strombegrenzungselement 9 wird
eine Sicherung verwendet.
In
was sich die 12B von
der 6 unterscheidet,
ist die Tatsache, dass anstatt von VHB die Signalleitung A0 mit
den vier Ausgleichsschaltungen innerhalb der Leseverstärkerschaltungen 60 und 61, gesteuert
durch die Zeilenwählsignalleitung
YSW0, verbunden ist.
In
der in dem Patentdokument Nr. 2 veröffentlichten Konfiguration,
die in den 12A und 12B gezeigt ist, wird, wenn
zwischen der Bitleitung und der Wortleitung ein Kurzschlussdefekt 15 auftritt,
die Zeilenwählsignalleitung
YSW0, die fehlerhaft geworden ist, durch die Spaltenredundanzzeilenwählsignalleitung
RYSW ersetzt, und die Sicherung entsprechend der Signalleitung A0
wird abgeschaltet, so dass der Leckagestrom abgeschaltet ist.
- [Patentdokument 1]
Japanische Patentveröffentlichung
Kokai Nr. 8-263983 (Anspruch 9, 3, 4, 5)
- [Patentdokument 2]
Japanische Patentveröffentlichung Kokai Nr. 7-334987
(Absatz [0035],[0036], 1, 2, 3).
- [Nichtpatent-Dokument 1]
IEEE JOURNAL OF SOLID-STATE CIRCUITS,
Vol. 31, Nr. 4, April 1996, Seite 558 – 566, Fault-Tolerant Designs
for 256 Mb DRAM, Toshiaki Kirihata, u. a., Veröffentlichungsdatum Nr. 4, April
1996, Seite 563, 8.
Die
gesamte Veröffentlichung
dieser Dokumente ist hier als Referenz enthalten.
ZUSAMMENFASSUNG
DER OFFENBARUNG
Angesichts
des genauen Grenzstrompegels des Strombegrenzungselementes, das
in dem vorstehend genannten Patentdokument 1 veröffentlicht ist und in den 10A bis 10D gezeigt ist, kann bei einem Maximum
die Wirkung der Gegenmaßnahme nicht
erzielt werden, sofern es nicht ein Strompegel ist, der leicht 200 μA steuern
kann, ein Leckagestrom, der durch einen Kurzschlussdefekt zwischen einer
Bitleitung und einer Wortleitung verursacht ist. Als Minimum wird
mehr als ein Strompegel von mehreren nA (Nanoampere) benötigt, der
eine normale Bitleitung ohne irgendeinen Leckagestromfehler auf den
VHB-Pegel innerhalb einer vorbestimmten Zeit gemäß den Spezifikationen (beispielsweise
200 μsec gemäß den herkömmlichen
DRAM-Spezifikationen) anheben kann, wenn der Strom eingeschaltet
wird. Gemäß unserer
Einschätzung
ist der exakte Strompegel des Strombegrenzungselementes somit mehrere μA.
Bei
dem NMOS-Transistor als Strombegrenzungselement, wie in 10A zeigt, wo an dessen Gate
ein Konstantspannungspegel V1 eingegeben wird, ist der Pegel am
Knoten A der VHB-Pegel zum Standby-Zeitpunkt, wenn kein Fehler vorhanden
ist. Wenn anderer seits ein Leckagestrom, durch einen Kurzschlussdefekt
zwischen einer Bitleitung und einer Wortleitung verursacht, auftritt,
ist der Pegel des Knotens A unter VHB. Da zu diesem Zeitpunkt die Source-Spannung
des NMOS-Transistors, dem Strombegrenzungselement, der Knoten A
ist und die Gate-Spannung V1 ist, wird, je niedriger der Pegel des
Knotens A ist, die VGS (die Spannung zwischen Gate und Source) umso
weiter, woraus eine Erhöhung
des steuerbaren Strompegels resultiert. Anders ausgedrückt, je
niedriger der Leckagewiderstand, verursacht durch den Kurzschlussdefekt,
ist, umso mehr steigt der Grenzstrompegel des Strombegrenzungselementes,
was ein Charakteristikproblem erzeugt.
Ähnlich wird
in dem in der 10D gezeigten
Fall, bei dem ein Register als Strombegrenzungselement verwendet
wird, wenn ein Leckagestrom, der durch das Auftreten eines Kurzschlussdefektes verursacht
wird, auftritt, der Pegel des Knotens A umso mehr sinken, je niedriger
der Leckagewiderstand wird und umso größer wird die Potenzialdifferenz
zwischen den zwei Elektroden des Registers, woraus eine Erhöhung eines
Grenzstrompegels resultiert und ein Charakteristikproblem erzeugt
wird.
Bei
dem Depressions-NMOS-Transistor als Strombegrenzungselement, wie
in der 10C gezeigt,
bei dem dessen Gate an den Knoten A angeschlossen ist, sinkt der
Pegel des Knotens A, wenn ein Leckagestrom, verursacht durch das
Auftreten eines Kurzschlussdefektes, auftritt. Da jedoch die Source
und das Gate kurzgeschlossen sind, und VGS = 0V konstant ist, funktioniert
dieser ungeachtet des Pegels des Knotens A als eine Konstantstromquelle.
Daher hat das Strombegrenzungselement eine ausgezeichnete Charakteristik,
die auf einen Strompegel begrenzen kann, der unabhängig von dem
Wert des durch einen Kurzschlussdefekt verursachten Leckagewiderstandes
gesetzt wird. Da jedoch Depressions-NMOS-Transistoren in einem herkömmlichen
DRAM nicht verwendet werden, müssen Depressions-NMOS-Transistoren
speziell hergestellt werden, was das Problem von erhöhten Herstellkosten
verursacht.
Bei
dem in der 10B gezeigten PMOS-Transistor
als strombegrenzendes Element, bei dem an dessen Gate der Konstantspannungspegel
V1 eingegeben wird, sinkt der Pegel des Knotens A, wenn durch das
Auftreten eines Kurzschlussdefektes ein Leckagestrom verursacht
wird. Da jedoch der Source-Pegel VHB ist und VGS = VHB – V1 konstant
ist, funktioniert er ungeachtet des Pegels des Knotens A als eine
Konstantstromquelle. Daher hat das Strombegrenzungselement eine
ausgezeichnete Charakteristik, die auf einen Strompegel begrenzen kann,
der unabhängig
vom Wert des Leckagewiderstandes, welcher durch einen Kurzschlussdefekt
verursacht worden ist, gesetzt werden kann. Weiterhin bestehen keine
erhöhten
Herstellungskosten, da ein PMOS-Transistor, der allgemein üblich in
einem herkömmlichen
DRAM verwendet wird, verwendet wird.
Dies
heißt
jedoch, dass PMOS-Transistoren als Strombegrenzungselemente 9 auf
den Seiten der Ausgleichsschaltungen 1L und 1R in
der 9 oder 11 vorzusehen sind und als
ein Ergebnis müssen
der P-Well-Region innerhalb der Leseverstärkerschaltung 60 zwei
neue Regionen des N-Well hinzugefügt werden. Da sowohl eine verschwendete
Region mit einer Breite von mehreren μm (Mikrometer) als auch eine
Isolierfläche
an der Grenze zwischen dem N-Well und dem P-Well auftritt, besteht
bei diesem Verfahren das Problem einer Vergrößerung der Layout-Fläche.
Weiterhin
werden Speicherzellen, die anscheinend Schreib/Lese-Fehler haben,
durch redundante Zellen ersetzt, indem während einer Vorprüfung im
Wafer-Zustand das Trennen der Sicherungen programmiert wird, ein
zuverlässiges
Austauschen wird jedoch nicht mit der Gegenmaßnahme des herkömmlichen
Strombegrenzungselementes gegenüber
dem Standby-Stromfehler, der durch einen Kurzschlussdefekt zwischen
einer Bitleitung und einer Wortleitung verursacht wird, wie in den 9 und 11 gezeigt, geschaffen, woraus eine Verringerung
der Herstellungsausbeute resultiert.
11 ist eine Zeichnung einer
Schaltungskonfiguration, bei der ein Strombegrenzungselement 9 in
einem gemeinsam verwendeten Leseverstärker vorgesehen ist, die so
gebildet ist, dass die Speicherzellgruppen N7L und N7R unterschiedlichen
Spaltenaus tauschsegmenten zugewiesen sind. Bei dieser Konfiguration
wird während
der Ausgleichsperiode, wenn zwischen der Bitleitung BL0LN mit niedrigem Widerstand
und der Wortleitung ein Kurzschlussdefekt 15 auftritt,
der Pegel der Bitleitung BL0LN auf ungefähr den Pegel der Wortleitung
zum Zeitpunkt des Standby gesenkt (den GND- oder VKK-Pegel). Da die
Bitleitung BL0LT ebenfalls durch die Ausgleichsschaltung 1L mit
der BL0LN kurzgeschlossen ist, wird deren Pegel auf einen ähnlich niedrigen
Pegel gesenkt. Da der Knoten A0L ebenfalls durch die Ausgleichsschaltung 1L mit
dem Bitleitungspaar BL0LT, BL0LN kurzgeschlossen ist, wird dessen
Pegel ebenfalls auf einen ähnlich
niedrigen Pegel gesenkt und der Pegel des Bitleitungspaares BL1LT,
BL1LN, an welches der Pegel des Knotens A0L durch die Ausgleichsschaltungen
geleitet wird, wird ebenfalls auf einen ähnlich niedrigen Pegel gesenkt.
Wenn durch Anheben der Wortleitung innerhalb der Speicherzellgruppe
N7L von einem derartigen Zustand in einen aktiven Zustand gebracht,
werden die Speicherzellen, die mit dem Bitleitungspaar BL0LT, BL0LN
und dem Bitleitungspaar BL1LT, BL1LN verbunden sind, Schreib/Lese-Fehler
haben, und die Speicherzellgruppe 10 wird durch die Spaltenredundanzspeicherzellgruppe
R7L ersetzt.
Andererseits
werden die gemeinsam verwendeten Schaltschaltungen 2L und 2R während der Ausgleichsperiode
eingeschaltet. Daher werden die Pegel des Bitleitungspaares BL0RT,
BL0RN und des Bitleitungspaares BL1RT, BL1RN und der Pegel einer
Signalleitung A0R niedriger als VHB sein. Dieser gesenkte Pegel
wird durch das Verhältnis
der Ein-Widerstände
der gemeinsam verwendeten Schaltschaltungen 2L und 2R und
den Widerstandswert etc. des Strombegrenzungselementes 9 entschieden,
und bis zum Standby-Zeitpunkt
ein mittlerer Pegel zwischen dem Pegel der Wortleitung und dem VHB-Pegel.
Die Ein-Widerstände
der gemeinsam verwendeten Schaltschaltungen 2L und 2R und
der Widerstandswert des Strombegrenzungselementes 9 schwanken gemäß der Temperaturschwankung
und der Energieversorgungsschwankung. Daher schwankt das Potenzial
des mittleren Pegels gemäß verschiedenen Bedingungen.
Wenn aus einem derartigen Zustand ein Bringen in den aktiven Zustand
durch Anheben der Wortleitung innerhalb der Speicherzellgruppe N7R
erfolgt, wird ein instabiler Zustand, der zwischen Schreib/Lese- Fehlern in den an
das Bitleitungspaar BL0RT, BL0RN und das Bitleitungspaar BL1RT, BL1RN
angeschlossenen Speicherzellen und nicht defekt hin und her geht,
erzeugt. Deshalb wird es schwierig, die Speicherzellengruppe zuverlässig zu detektieren,
die an das Bitleitungspaar BL0RT, BL0RN und das Bitleitungspaar
BL1RT, BL1RN angeschlossen ist, als Schreib/Lese-Fehlerbits während einer
Vorprüfung
im Wafer-Zustand zu detektieren und es kann der Fall auftreten,
dass das Ersetzen durch die Spaltenredundanzspeicherzellgruppe nicht ausgeführt wird.
Daher tritt ein Problem auf, dass viele Fehler bei einem Wähltest nach
dem Austauschprozess durch Programmieren wie beispielsweise Trennen
der Sicherungen, auf, was zu einer Verringerung der Herstellungsausbeute
führt.
Ferner
ist bei der Konfiguration des Patentdokumentes 2, das in
der 12A gezeigt ist,
eine Sicherung als ein Strombegrenzungselement 9 für jede der
Signalleitungen A0, A1, ... RA und Signalleitungen A0, A1, ... RA
vorgesehen, die alle zu den Leseverstärkern 6 führen, welche
die Speicherzellenplatten 7 auf den Zeilennummern 0 bis
M steuern. Wenn zwischen der Bitleitung und der Wortleitung ein Kurzschlussdefekt
auftritt, wird die Zeilenwählsignalleitung,
welche dem Defekt entspricht, durch die Spaltenredundanzzeilenwählsignalleitung
RYWS ersetzt und gleichzeitig wird die Sicherung der Signalleitung,
die dem Defekt entspricht, abgetrennt. Daher werden bei dieser Konfiguration
die M+1 Speicherzellgruppen der Zeilennummern 0 bis M unvermeidlich
ein großes
Spaltenaustauschsegment. Ein derartiges großes Spaltenaustauschsegment
hat Probleme bezüglich
der Layout-Fläche
und der Ablöserate.
Wie
vorstehend angegeben, bleibt beim Stand der Technik viel zu wünschen.
Daher
ist es eine Aufgabe der vorliegenden Erfindung, die Layout-Fläche zu beschränken und
zu vermindern, während
Standby-Stromfehler, die durch einen Kurzschlussdefekt zwischen
einer Bitleitung und einer Wortleitung in einer dynamischen Halbleiterspeichervorrichtung
verursacht werden, gelöst werden,
eine hohe Redundanzlöserate
erzielt wird und eine Vorrichtung geschaffen wird, bei der eine zuverlässige Redundanzentlastung
möglich
ist.
Um
die vorstehende Aufgabe zu lösen, schafft
die in der vorliegenden Anmeldung offenbarte Erfindung zusammengefasst
eine Konfiguration in einem gemeinsam verwendeten Leseverstärker, bei der
ein gemeinsames Strombegrenzungselement für eine Ausgleichsschaltung
für ein
Bitleitungspaar an einer Seite und eine Ausgleichsschaltung für ein Bitleitungspaar
an der anderen Seite vorgesehen ist, und den Ausgleichsschaltungen
an beiden Seiten über
das gemeinsame Strombegrenzungselement ein Bitleitungsvorladepotenzial
zugeführt
wird.
Ein
Halbleiterspeicherelement gemäß einem ersten
Aspekt der vorliegenden Erfindung hat Speicherzellgruppen, die an
einer Seite und der anderen Seite einander gegenüber angeordnet sind, mehrere Bitleitungspaare,
an einer Seite, die mit der Speicherzellgruppe auf der gleichen
einen Seite verbunden sind, mehrere Bitleitungspaare auf der anderen
Seite, die mit der Speicherzellgruppe auf der anderen Seite verbunden
sind, und einen gemeinsam verwendeten Leseverstärker, der zwischen den Speicherzellgruppen
auf der einen Seite und der anderen Seite vorgesehen ist und der
das Bitleitungspaar auf der einen Seite und das Bitleitungspaar
auf der anderen Seite steuert. Der gemeinsam verwendete Leseverstärker hat
eine Ausgleichsschaltung an einer Seite, die jeweils mit dem Bitleitungspaar
auf der gleichen Seite verbunden ist; eine Ausgleichsschaltung auf der
anderen Seite, die jeweils mit dem Bitleitungspaar auf der gleichen
anderen Seite verbunden ist; eine oder mehrere Ausgleichsschaltungen
an einer Seite; eine oder mehrere Ausgleichsschaltungen an der anderen
Seite; und ein Strombegrenzungselement, das einer oder mehreren
der Ausgleichsschaltungen an der einen Seite und der anderen Seite
ein Bitleitungsvorladepotenzial zuführt. Die Speicherzellgruppe
auf der einen Seite und die Speicherzellgruppe auf der anderen Seite
sind unterschiedlichen Einheiten in Termen einer Einheit der Speicherzellgruppe
zugewiesen, die sowohl mit der Ausgleichsschaltung an der einen
Seite als auch der Ausgleichsschaltung an der anderen Seite verbunden
sind, die das Strombegrenzungselement gemeinsam verwenden, welche
durch die gleiche Gruppe in der Spaltenredundanz, im Folgenden mit "Spaltenaustauschsegment" bezeichnet, auszutauschen
ist.
Ein
Halbleiterspeicherelement gemäß einem zweiten
Aspekt der vorliegenden Erfindung hat Speicherzellgruppen, die an
einer Seite und der anderen Seite einander gegenüber angeordnet sind; mehrere Bitleitungspaare,
an einer Seite, die mit der Speicherzellgruppe auf der gleichen
Seite verbunden sind; mehrere Bitleitungspaare auf der anderen Seite,
die mit der Speicherzellgruppe auf der anderen Seite verbunden sind;
und einen gemeinsam verwendeten Leseverstärker, der zwischen den Speicherzellgruppen
auf der einen Seite und der anderen Seite vorgesehen ist, und der
das Bitleitungspaar auf der einen Seite und das Bitleitungspaar
auf der anderen Seite steuert. Der gemeinsam verwendete Leseverstärker hat
eine Ausgleichsschaltung an einer Seite, die jeweils mit dem Bitleitungspaar
auf der gleichen einen Seite verbunden ist; und eine Ausgleichsschaltung auf
der anderen Seite, die jeweils mit dem Bitleitungspaar auf der gleichen
anderen Seite verbunden ist. Eine erste Spaltenwählleitung ist auf einem aktiven
Zustand gesetzt und ein oder mehrere der Bitleitungspaare, die auf
einer Seite sind und einen Schreib/Lese-Vorgang durchführt, wird durch ein Spaltenredundanz-Bitleitungspaar
als ein Satz ersetzt, wenn die Speicherzellgruppe auf einer Seite
in einem aktiven Zustand ist, die erste Spaltenwählleitung in einen aktiven
Zustand gesetzt ist und ein oder mehrere der Bitleitungspaare, die
an der anderen Seite sind und einen Schreib/Lese-Vorgang durchführen, durch
ein Spaltenredundanz-Bitleitungspaar als einem Satz ersetzt ist,
wenn die Speicherzellgruppe auf der anderen Seite in einem aktiven
Zustand ist. Es ist ein Strombegrenzungselement vorgesehen, das
ein Bitleitungsvorladepotenzial gemeinsam zu der Ausgleichsschaltung,
die auf der einen Seite mit jedem oder einer Anzahl von Bitleitungspaaren auf
derselben Seite verbunden ist, und zu der Ausgleichsschaltung auf
der anderen Seite leitet, die mit jedem oder einer Anzahl der Bitleitungspaare
auf der gleichen Seite verbunden ist. Die Speicherzellgruppe auf
einer Seite und die Speicherzellgruppe auf der anderen Seite sind
unterschiedlichen Einheiten in Termen einer Einheit der Speicherzellgruppe
zugewiesen, die jeweils mit der Ausgleichsschaltung auf der einen
Seite und der Ausgleichsschaltung auf der anderen Seite verbunden
sind, die das Strombegrenzungselement gemeinsam verwenden, das heißt, die durch
die gleiche Grup pe in der Spaltenredundanz, im Folgenden als "Spaltenaustauschsegment" bezeichnet, zu ersetzen
ist.
Bei
der vorliegenden Erfindung kann das Strombegrenzungselement aus
einem PMOS-Transistor
bestehen, wobei ein erster Anschluss mit der Bitleitungsvorladungsenergieversorgung
verbunden ist und ein zweiter Anschluss gemeinsam mit den Ausgleichsschaltungen
an der einen Seite und der anderen Seite verbunden ist.
Die
vorliegende Erfindung kann eine Konfiguration haben, bei der wenigstens
eine der folgenden Spannungen dem Gate des PMOS-Transistors zugeführt werden
kann: eine Referenzspannung (GND), die Substratspannung eines Speicherzelltransistors
(VBB) und die Standby-Spannung einer Wortleitung (VKK).
Die
vorliegende Erfindung kann eine Konfiguration haben, bei der der
PMOS-Transistor in der gleichen N-Well-Region vorgesehen ist, wie
ein N-Well, in welchem ein PMOS-Transistor,
der eine PMOS-Leseschaltung bildet, welche den gemeinsam verwendeten
Leseverstärker
bildet, angeordnet ist.
Die
vorliegende Erfindung kann eine Konfiguration haben, bei der eine
Kondensatorplattenschicht, die gemeinsam an ein Ende von mehreren Zellkondensatoren
einer Speicherzellgruppe angeschlossen ist, als Verdrahtungsschicht
der Verdrahtung verwendet wird, die das Bitleitungsvorladepotenzial
gemeinsam zu einer oder mehreren Ausgleichsschaltungen an einer
Seite und ein oder mehreren Ausgleichsschaltungen an der anderen
Seite des Strombegrenzungselementes zuführt.
Die
vorliegende Erfindung kann Mittel zur variablen Schaltsteuerung
des Grenzstrompegels des strombegrenzenden Elementes haben.
Die
vorliegende Erfindung kann eine Konfiguration mit Mitteln zum Schalten
einer Spannung als die Spannung, die dem Gate des PMOS-Transistors, welcher
das strombe grenzende Element bildet, zugeführt wird, haben, die ausgewählt wird
aus einer Referenzspannung, der Substratspannung eines Speicherzelltransistors
und der Standby-Spannung einer
Wortleitung.
Bei
der vorliegenden Erfindung kann der Grenzstrompegel des strombegrenzenden
Elementes geschaltet werden basierend auf dem Testmodus, oder es
kann eine Sicherung vorgesehen sein, die den Grenzstrompegel des
strombegrenzenden Elementes basierend darauf, ob diese getrennt
ist oder nicht, variabel steuert, und der Grenzstrompegel des strombegrenzenden
Elementes kann durch Trennen der Sicherung geschaltet werden.
Gemäß einem
dritten Aspekt der vorliegenden Erfindung ist ein dynamisches Halbleiterspeicherelement
geschaffen mit: zwei Speicherarrays, die jeweils redundante Zellen
haben, die einander gegenüberliegend
an einer Seite und der anderen Seite angeordnet sind; und einer
Leseverstärkerschaltung,
die zwischen den zwei Speicherarrays geschaltet ist.
Die
Leseverstärkerschaltung
hat:
eine Ausgleichsschaltung an einer Seite mit zwei aktiven
Elementen, die für
ein Bitleitungspaar des Speicherarrays an einer Seite vorgesehen
sind, wobei ein Ende derselben jeweils mit einer Bitleitung eines
Bitleitungspaares verbunden ist, und während eines Vorladeausgleichsvorganges
jede Bitleitung des Paares auf eine Bitvorladespannung gemäß einer Bitvorladespannung
treibt, die am anderen Ende eingegeben worden ist, und ein aktives
Element, das zwischen das Bitleitungspaar eingesetzt ist, wobei die
Steueranschlüsse
der drei aktiven Elemente zusammen an ein erstes Ausgleichssteuersignal
angeschlossen sind;
eine Ausgleichsschaltung an der anderen
Seite mit zwei aktiven Elementen, die für ein Bitleitungspaar des Speicherarrays
an der anderen Seite vorgesehen sind, wobei ein Ende derselben jeweils
mit einer Bitleitung des Bitleitungspaares verbunden ist und jede
Bitleitung des Bitleitungspaares während eines Vorladeausgleichsvorganges
auf eine Bitvorla despannung in Übereinstimmung
mit einer Bitvorladespannung, die an dem anderen Ende eingegeben
worden ist, treibt, und ein aktives Element, das zwischen das Bitleitungspaar
eingesetzt ist, wobei die Steueranschlüsse der drei aktiven Elemente
gemeinsam an ein zweites Ausgleichssteuersignal angeschlossen sind;
eine
Lese- bzw. Abtastschaltung, die eine Spannung eines Bitleitungspaares
an einem ersten und einem zweiten Knoten empfängt, diese unterschiedlich
verstärkt
und an die ersten und zweiten Knoten ausgibt;
einen ersten
Schalter, der eine Ein/Aus-Steuerung einer Verbindung zwischen den
Enden eines Bitleitungspaares, die an die Ausgleichsschaltung an
der einen Seite angeschlossen sind und dem ersten und zweiten Knoten
der Abtastschaltung basierend auf einem eingegebenen Steuersignal
durchführt;
einen
zweiten Schalter, der eine Ein/Aus-Steuerung einer Verbindung zwischen
den Enden eines Bitleitungspaares, das an die Ausgleichsschaltung
an der anderen Seite angeschlossen ist und den ersten und zweiten
Knoten der Abtastschaltung basierend auf einem eingegebenen Steuersignal
durchführt,
und
einen Schalter, der eine Ein/Aus-Steuerung einer IO-Leitung,
die dem ersten und zweiten Knoten der Abtastschaltung entspricht,
basierend auf dem eingegebenen Spaltenwählsignal durchführt, und
ein
strombegrenzendes Element, das gemeinsam für ein Paar Ausgleichsschaltungen
an der einen Seite und der anderen Seite vorgesehen ist, deren eines Ende
an eine Bitleitungsvorladeenergieversorgung angeschlossen ist, an
deren Steueranschluss eine vorgeschriebene Spannung eingegeben wird,
deren anderes Ende gemeinsam an das andere Ende der zwei aktiven
Elemente angeschlossen ist, die das Bitleitungspaar auf die Bitvorladespannung
treiben, vorgesehen ist.
Die
Speicherzellgruppe auf der einen Seite und die Speicherzellgruppe
auf der anderen Seite sind unterschiedlichen Einheiten in Termen
einer Einheit der Speicherzellgruppe zugeordnet, die jeweils an
die Ausgleichsschaltung an der einen Seite und die Ausgleichsschaltung
an der anderen Seite angeschlossen ist, gemeinsam ein strombegrenzendes Element
verwendet, die durch dieselbe Gruppe in der Spaltenredundanz, im
Folgenden als "Spaltenaustauschsegment" bezeichnet, zu ersetzen
ist.
Das
strombegrenzende Element kann gemeinsam für die mehreren Ausgleichsschaltungen
an der einen Seite und die mehreren Ausgleichsschaltungen an der
anderen Seite vorgesehen sein; und
ein Ende des strombegrenzenden
Elementes kann an eine Bitleitungsvorladeenergieversorgung angeschlossen
sein, eine vorgeschriebene Spannung wird an einem Steueranschluss
eingegeben, das andere Ende ist gemeinsam an das andere Ende der zwei
aktiven Elemente angeschlossen, die das Bitleitungspaar in den mehreren
Ausgleichsschaltungen an der einen Seite auf ein Bitvorladepotenzial
treiben, und ist gemeinsam an das andere Ende von zwei aktiven Elementen
angeschlossen, die das Bitleitungspaar in den mehreren Ausgleichsschaltungen
an der anderen Seite auf eine Bitvorladespannung treiben.
Die
Daten eines Bitleitungspaares, das an die mehreren Ausgleichsschaltungen
an der einen Seite angeschlossen ist und eines Bitleitungspaares, das
an die mehreren Ausgleichsschaltungen an der anderen Seite angeschlossen
ist, können
an eine IO-Leitung angeschlossen sein, die durch einen Schalter,
der durch ein gemeinsames Spaltenwählsignal ein/ausgeschaltet
wird, korrespondiert.
Die
vorteilhaften Wirkungen der vorliegenden Erfindung werden wie folgt
zusammengefasst.
Gemäß der vorliegenden
Erfindung kann durch Vorsehen eines gemeinsamen strombegrenzenden
Elementes für
eine Ausgleichsschaltung für ein
Bitleitungspaar an der einen Seite und eine Ausgleichsschaltung
für ein
Bitleitungspaar an der anderen Seite in einem gemeinsam verwendeten
Leseverstärker
eines dynamischen Halbleiterspeicherelementes und durch eine Konfiguration,
bei der ein Bitleitungsvorladepotenzial, das durch ein strombegrenzendes
Element im Strom begrenzt ist, den beiden Ausgleichsschaltungen
an der einen Seite und der anderen Seite zugeführt wird, eine hohe Redundanzentlastungsrate
mit einer kleinen Layout-Fläche erzielt
werden, wenn ein Standby-Stromfehler, der durch einen Kurzschlussdefekt
zwischen einer Bitleitung und einer Wortleitung verursacht worden
ist, behandelt wird.