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HINTERGRUND DER ERFINDUNG
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1. GEBIET DER ERFINDUNG
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Die
Erfindung betrifft einen Halbleiterspeicher zum Lesen von Daten
nach dem Vergleichen des Spannungspegels eines aus einer Speicherzelle ausgelesenen
Datenwerts mit einem Bezugsspannungspegel und zum Verstärken der
Differenz zwischen den Pegeln, wie z.B. einen Masken-ROM, einen
EPROM, einen Flashspeicher und einen ferroelektrischen Speicher.
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2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK
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Herkömmlicherweise
werden bei diesem Typ von Halbleiterspeicher Daten durch Vergleichen
des Spannungspegels eines aus einer Speicherzelle ausgelesenen Datenwerts
mit einem voreingestellten Bezugsspannungspegel und durch Verstärken der Differenz
zwischen den Pegeln gelesen.
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Die 6 ist ein Schaltbild eines
Halbleiterspeichers 100 als Beispiel herkömmlicher
Halbleiterspeicher. Wie es in der 6 dargestellt
ist, verfügt der
Halbleiterspeicher 100 über
ein Speicherzellenarray 110, einen Zeilendecodierer 120 zum
Ausgeben eines Signals an eine einer Vielzahl von Wortleitungen
W0 bis Wn, die durch ein Adressensignal AS ausgewählt wird,
und einen Spaltendecodierer 130 zum Auswählen einer
einer Vielzahl von Bitleitungen B00 bis B0n durch Ausgeben eines
Signals an eine von einer Vielzahl von Spaltenauswählsignal-Leitungen
Ba0 bis Bam, die durch das Adressensignal AS ausgewählt wird.
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Das
Speicherzellenarray 110 verfügt über eine Vielzahl von Speicherzellen
MC, die jeweils aus einem MOS-Transistor bestehen, die in einer
Matrix angeordnet sind, die Vielzahl von Wortleitungen W0 bis Wn
sowie die Vielzahl von Bitleitungen B00 bis B0n. In einer Zeilenrichtung
sind n Speicherzellen MC vorhanden, und auch in einer Spaltenrichtung sind
n Speicherzellen MC vorhanden.
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Steuergates
G der n Speicherzellen MC in jeder Zeile sind gemeinsam mit der
entsprechenden Wortleitung W verbunden. Genauer gesagt, sind die Steuergates
G der Speicherzellen MC000 bis MC0n0 in der Zeile 0 gemeinsam mit
der Wortleitung W0 verbunden. Die Steuergates G der Speicherzellen MC00n
bis MC0nn in der Zeile n sind gemeinsam mit der Wortleitung Wn verbunden.
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Drains
D der n Speicherzellen MC in jeder Spalte sind gemeinsam mit der
entsprechenden Bitleitung B verbunden. Genauer gesagt, sind die Drains
D der Speicherzellen MC000 bis MC00n in der Spalte 0 gemeinsam mit
der Bitleitung B00 verbunden. Die Drains D der Speicherzellen MC0n0
bis MC0nn in der Spalte n sind gemeinsam mit der Bitleitung B0n
verbunden. Sources S der Speicherzellen MC in jeder Spalte sind
gemeinsam verbunden und geerdet.
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Ausgänge des
Zeilendecodierers 120 sind jeweils mit den Wortleitungen
WO bis Wn verbunden. Entsprechend den Werten eines Zeilenauswählsignals
zu einem eingegebenen Adressensignal AS gibt der Zeilendecodierer 120 ein
Wortleitungs-Auswählsignal
an eine ausgewählte
Wortleitung W aus.
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Der
Spaltendecodierer 130 verfügt über einen Spaltenvordecodierer 131 sowie
Schalttransistoren ST00 bis ST0n, die jeweils eine Schaltstufe bilden.
Jede Schaltstufe wird durch ein vom Spaltenvordecodierer 131 geliefertes
Spaltenauswählsignal
eingeschaltet.
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Um
Daten aus dem Speicherzellenarray 110 zu lesen, gibt der
Spaltenvordecodierer 131 ein aus dem eingegebenen Adressensignal
AS decodiertes Spaltenauswählsignal
an eine der Spaltenauswählsignal-Leitungen
Ba0 bis Bam aus.
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Die
Schalttransistoren ST00 bis ST0n sind jeweils mit den Bitleitungen
B00 bis B0n verbunden. Das vom Spaltenvordecodierer 131 gelieferte
Spaltenauswählsignal
wird an ein Gate eines der Schalttransistoren ST geliefert, der
durch das Spaltenauswählsignal
ausgewählt
wurde, und der das Spaltenauswählsignal
empfangende Schalttransistor ST verbindet die entsprechende Bitleitung
B mit einer Speicher-Bitleitung BB0.
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Der
Halbleiterspeicher 100 verfügt ferner über eine Schaltstufe 140 zum
Einstellen des Widerstands einer Bezugs-Bitleitung BBr, eine Bezugsschaltung 150 zum
Einstellen eines Bezugsspannungspegels, einen Leseblock 160 zum
Vergleichen des eingestellten Bezugsspannungspegels und eines Spannungspegels
von einer Speicherzelle MC und zum Verstärken der Differenz zwischen
den Pegeln, um den Speicherdatenwert auszugeben, und eine Ausgabe schaltung 170 zum
Liefern des Ausgangssignals des Leseblocks 160 zur Außenseite des
Halbleiterspeichers 100.
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Die
Schaltstufe 140 verfügt über einen Schalttransistor
STref. Der EIN-Widerstand des Schalttransistors STref wird so eingestellt,
dass der Gesamtwiderstand der Speicher-Bitleitung BB0 und der ausgewählten Bitleitung
B(B00 bis B0n) und der Bezugs-Bitleitung BBr. Anders gesagt sind,
wenn eine Spannung mit dem Wert einer aktiven Spannung, wie sie
an die ausgewählten
Spaltenauswählsignal-Leitungen
Ba geliefert wird, am Gate des Schalttransistors STref eingegeben
wird, der EIN-Widerstand des ausgewählten Schalttransistors ST
im Spaltendecodierer 130 und der EIN-Widerstand des Schalttransistors
STref einander gleich.
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Die
Bezugsschaltung 150 verfügt über eine Bezugswortleitungs(Wref)-Steuerschaltung 151 zum Empfangen
eines Lesesteuersignals sowie eine Bezugszelle Tref. Die Bezugszelle
Tref verfügt über ein mit
einer Bezugswortleitung Wref verbundenes Steuergate G, einen mit
der Bezugs-Bitleitung verbundenen Drain D und eine geerdete Source
S.
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Der
Leseblock 160 verfügt über eine
Vorabladeschaltung 162, die über einen Schalter 161 mit der
Speicher-Bitleitung BB0 verbunden ist, eine mit der Speicher-Bitleitung
BB0 verbundene Vorspannungsschaltung Bias0, eine über einen
Schalter 163 mit der Bezugs-Bitleitung verbundene Vorabladeschaltung 164,
eine mit der Bezugs-Bitleitung BBr verbundene Vorspannungsschaltung
Biasr sowie einen Leseverstärker
SA. Einer der zwei Eingänge (d.h.
der Eingang B0) des Leseverstärkers
SA ist mit einem Ausgang der Vorspannungsschaltung Bias0 verbunden,
und der andere Eingang (d.h. ein Eingang Br) des Leseverstärkers SA
ist mit einem Ausgang der Vorspannungsschaltung Biasr verbunden. Um
Daten zu lesen, vergleicht der Leseverstärker SA den voreingestellten
Bezugsspannungspegel und den Spannungspegel für einen Datenwert auf der Speicher-Bitleitung
BB0, und er verstärkt
die Differenz zwischen den Spannungspegeln, die zur Außenseite
des Halbleiterspeichers 100 ausgegeben wird.
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Die
Vorabladeschaltung 162 führt einen Vorabladevorgang
zum Laden, mit hoher Geschwindigkeit, einer Floatkapazität (oder
einer parasitären
Kapazität)
der durch die Schalttransistoren ST00 bis ST0n ausgewählten Bitleitung
B aus. Wenn die Floatkapazität
vollständig
geladen ist, schaltet die Vorabladeschaltung 162 den Schalter 161 aus,
um den Vorabladevorgang zu stoppen. Die Vorabladeschaltung 164 hat
denselben Aufbau wie die Vorabladeschaltung 162.
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Die
Vorspannungsschaltung Bias0 verfügt über eine
Rückführschaltung 165,
einen Transistor T1 (n-Kanal-Transistor für ein Übertragungsgate) sowie einen
Bezugswiderstand R. Die Rückführschaltung 165 verfügt über einen
Bezugswiderstand R und einen Transistor T, die in Reihe geschaltet
sind, wie es in der 7 dargestellt
ist. Der Verbindungspunkt a' zwischen
dem Bezugswiderstand r und dem Transistor t ist mit einem Gate des
Transistors T1 verbunden. Ein Gate des Transistors t ist mit der
Speicher-Bitleitung BB0 verbunden. Die Rückführschaltung 165 kann
eine andere Konfiguration aufweisen als sie in der 7 dargestellt ist. Die Vorspannungsschaltung
Biasr verfügt über eine
Rückführschaltung 165 und
einen Transistor T2, und sie hat im Wesentlichen dieselbe Konfiguration
wie die Vorspannungsschaltung Bias0.
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Die
Ausgangsschaltung 170 verfügt über eine Ausgangssteuerschaltung 171 und
einen Ausgangspuffer 172 zum zeitweiligen Einspeichern
von Daten. Die Ausgangsschaltung 170 gibt die Ausgangssignale
des Leseverstärkers
SA sequenziell zur Außenseite
des Halbleiterspeichers 100 aus.
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Der
Halbleiterspeicher 100 mit dem oben beschriebenen Aufbau
arbeitet wie folgt.
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In
den Zeilendecodierer 120 wird ein Adressensignal AS eingegeben.
Entsprechend dem Wert eines Zeilenauswählsignals zum eingegebenen Adressensignal
AS liefert der Zeilendecodierer 120 ein Wortleitungs-Auswählsignal
an eine ausgewählte Wortleitung
W (genauer gesagt, an die Steuergates G der Speicherzellen MC der
ausgewählten
Zeile). Das Adressensignal wird auch in den Spaltenvordecodierer 131 eingegeben.
Entsprechend dem Wert eines Spaltenauswählsignals zum eingegebenen Adressensignal
AS liefert der Spaltenvordecodierer 131 ein Spaltenauswählsignal
an eine ausgewählte Spaltenauswählsignal-Leitung
Ba. Dann wird das Spaltenauswählsignal
am Gate des entsprechenden Schalttransistors ST eingegeben. Die
mit dem Schalttransistor ST verbundene Bitleitung B wird in einen
leitenden Zustand versetzt.
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Auf
diese Weise wird eine gewünschte
Spannung an die ausgewählte
Wortleitung W und die ausgewählte
Spaltenauswählsignal-Leitung
Ba, auf Grundlage des eingegebenen Adressensignals AS, angelegt.
Eine der Speicherzellen MC wird auf Grundlage der ausgewählten Wortleitung
W und der ausgewählten
Spaltenauswählsignal-Leitung
Ba ausgewählt.
Die Speicher-Bitleitung BB0 erhält
wie folgt eine Spannung auf Grundlage der Schwellenspannung der
ausgewählten
Speicherzellen MC.
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Wenn
die Schwellenspannung der ausgewählten
Speicherzelle MC höher
als die gewünschte, an
die Wortleitung W angelegte Spannung eingestellt ist, wird die ausgewählte Speicherzelle
MC (z.B. MC000) nicht in einen leitenden Zustand versetzt. Daher
wird der Ladestrom von der Vorabladeschaltung 162 durch
die Speicherzelle MC000 abgeschirmt, die mit der Vorabladeschaltung 162 über den Schalttransistor
ST00 verbunden ist, und so wird die Spannung der Speicher-Bitleitung
BB0 auf einem hohen Wert gehalten. Im Ergebnis wird der Transistor
t (7) in der Rückführschaltung 165 in
einen leitenden Zustand versetzt, um die Spannung am Verbindungspunkt
a' niedrig zu machen,
um so den Transistor T1 in einen Zustand mit hohem Widerstand (d.h. den
ausgeschalteten Zustand) zu versetzen. Demgemäß wird, wenn die Schwellenspannung
der ausgewählten
Speicherzelle MC höher
als die gewünschte, an
die Wortleitung W angelegte Spannung eingestellt ist, der Eingang
B0 des Leseverstärkers
SA über
den Widerstand R mit einer Spannung versorgt, so dass ein hoher
Spannungspegel vorliegt.
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Wenn
die Schwellenspannung der ausgewählten
Speicherzelle MC niedriger als die gewünschte, an die Wortleitung
W angelegte Spannung ist, wird die ausgewählte Speicherzelle MC (z.B. MC000)
in einen leitenden Zustand versetzt. Daher fließt ein Ladestrom von der Vorabladeschaltung 162 durch
die Speicherzelle MC000, und so wird die Spannung der Speicher-Bitleitung
BB0 auf einem niedrigen Wert gehalten. Im Ergebnis wird der Transistor
t (7) in der Rückführschaltung 165 in
keinen leitenden Zustand versetzt, und so wird die Spannung am Verbindungspunkt
a' hoch. Der Transistor
T1 ist in einen Zustand mit niedrigem Widerstand (d.h. den eingeschalteten
Zustand) versetzt. Demgemäß weist,
wenn die Schwellenspannung der ausgewählten Speicherzelle MC niedriger
als die gewünschte,
an die Wortleitung angelegte Spannung eingestellt ist, der Eingang
B0 des Leseverstärkers SA
einen niedrigen Spannungspegel auf.
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Nachfolgend
wird die Bezugsspannung beschrieben, wie sie am anderen Eingang
Br des Leseverstärkers
SA einzugeben ist.
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Wenn
ein Lesesteuersignal von außen
in die Wref-Steuerschaltung 151 eingegeben wird, legt diese
eine Spannung an die Wortleitung Wref an, die mit dem Gate G der
Bezugszelle Tref verbunden ist. Die durch die Wref-Steuerschaltung 151 angelegte Spannung
hat denselben Wert wie die an das Gate G der Speicherzelle MC im
Speicherzellenarray 110 angelegte Spannung. Auf diese Weise
wird die Bezugszelle Tref so eingestellt, dass sie eine geeignete Schwellenspannung
aufweist, so dass die am Eingang Br des Leseverstärkers SA
eingegebene Bezugsspannung im Wesentlichen in der Mitte zwischen
dem hohen Pegel und dem niedrigen Pegel liegt, wie sie an den Eingang
B0 des Leseverstärkers 5A angelegt
werden können,
was durch die Funktion der Vorabladeschaltung 164 und der
Vorspannungsschaltung Biasr erfolgt. Während eines derartigen Vorgangs
befindet sich der Schalttransistor STref in einem leitenden Zustand.
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Die
Spannung mit niedrigem oder mit hohem Pegel, wie sie am Eingang
B0 eingegeben wird, und die am Eingang Br eingegebene Bezugsspannung werden
miteinander verglichen, und die Differenz zwischen den Spannungspegeln
wird durch den Leseverstärker
SA verstärkt.
Ausgangssignale des Leseverstärkers
SA werden zeitweilig im Ausgangspuffer 162 eingespeichert,
nachdem sie die Ausgangssteuerschaltung 171 durchlaufen
haben, und sie werden dann sequenziell zur Außenseite des Halbleiterspeichers 100 ausgegeben.
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Nachfolgend
wird eine im Halbleiterspeicher 100 vorhandene Floatkapazität beschrieben.
Allgemein ist, wie bei diesem Beispiel, die Speicher-Bitleitung
BB0 über
die Schalttransistoren ST00 bis ST0n parallel mit einer Anzahl von
Speicherzellen MC verbunden. Daher müssen die Bitleitungen B00 bis
B0n ausreichend lang sein, um mit den mehreren Speicherzellen MC
verbunden zu werden. Bei einem derartigen Aufbau existiert eine
relativ große
Floatkapazität.
Die Vorabladeschaltung 162 führt einen Vorabladevorgang
aus, um, mit hoher Geschwindigkeit, eine Floatkapazität der durch
die Schalttransistoren ST00 bis ST0n ausgewählten Bitleitung B zu laden, und
sie stoppt den Vorabladevorgang, wenn die Floatkapazität vollständig geladen
ist. Anders gesagt, führt
die Vorabladeschaltung 162 einen Vorabladevorgang aus bevor
der Leseverstärker
SA seinen Betrieb beginnt. Während
des Betriebs des Leseverstärkers
SA ist die Vorabladeschaltung 162 durch die Schaltstufe 161 von
der Speicher-Bitleitung BB0 getrennt, und so führt sie keinen Vorabladevorgang
aus.
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Wenn
die Floatkapazität
der Speicher-Bitleitung BB0 und diejenige der Bezugs-Bitleitung
BBr verschieden sind, sind die Vorablade-Zeitperiode der Speicher-Bitleitung
BB0 und diejenige der Bezugs-Bitleitung BBr verschieden. Demgemäß ist, wenn
der Leseverstärker
SA seinen Betrieb beginnt, nachdem die kürzere Vorabladeperiode beendet
ist, die längere
Vorabladeperiode noch nicht beendet, und so gibt der Leseverstärker SA
in unerwünschter Wei se
falsche Daten (falsche Lesedaten) aus.
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Um
dieses Problem zu vermeiden, verfügt der herkömmliche Halbleiterspeicher 100 über einen Ladekondensator
mit einer Ladekapazität
Cr in Verbindung mit der Bezugs-Bitleitung BBr, so dass die Floatkapazität der Speicher-Bitleitung
BB0 und diejenige der Bitleitung BBr auf einander gleiche Werte eingestellt
werden können.
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Der
Ladekondensator Cr zur Einstellung liefert bei der in der 6 dargestellten Struktur,
bei der eine Speicher-Bitleitung BB0 mit einem Leseblock 160 verbunden
ist, einen ausreichenden Effekt, jedoch liefert er in einer Struktur
mit mehreren Bänken keinen
ausreichenden Effekt. Hierbei ist der Begriff "Bank" als
Gruppe von Speicherzellenarrays definiert, die mit ein und derselben,
identischen Bitleitung verbunden sind.
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Die 8 ist ein schematisches
Blockdiagramm zum Veranschaulichen des Aufbaus eines herkömmlichen
Halbleiterspeichers 200 mit Bänken 0A bis mA. Identische
Elemente, die zuvor im Hinblick auf die 6 erörtert
wurden, tragen identische Bezugszahlen, und eine detaillierte Beschreibung derselben
wird weggelassen.
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Wie
es in der 8 dargestellt
ist, verfügt der
Halbleiterspeicher 200 über
die Bänke
0A bis mA, und jede Bank verfügt über eine
Anzahl von Speicherzellenarrays 110. Bitleitungen B00 und
B02 von einem Speicherzellenarray 110 sowie Bitleitungen B0a
und B03 von anderen Speicherzellenarrays 110 sind über die
Schalttransistoren ST00, ST02, ST01 und ST03 mit einer jeweiligen
Bitleitung BB0 0 verbunden. Diese zwei Speicherzellenarrays 110,
die Bitleitungen B00, B01, B02 und B03, die Schalttransistoren ST00,
ST01, ST02 und ST03 sowie die Bitleitung BB0 0 bilden eine Bank
0A (0. Bank).
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Bitleitungen
B10, B11,... und B1n aus noch zwei anderen Speicherzellenarrays 110 sind über die Schalttransistoren
ST10, ST11,... und ST1n mit einer jeweiligen Bitleitung BB0 1 verbunden.
Diese zwei Speicherzellenarrays 110, die Bitleitungen B10, B11,...
und B1n, die Schalttransistoren ST10, ST11,... und ST1n sowie die
Bitleitung BB0 1 bilden eine Bank 1A (1. Bank).
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Bitleitungen
Bm0, Bm1,... und Bmn von noch zwei anderen Speicherzellenarrays 110 sind über die Schalttransistoren
STm0, STm1,... und STmn mit einer jeweiligen Bitleitung BB0 m verbunden.
Diese zwei Speicherzellenarrays 110, die Bitleitungen Bm0, Bm1,...
und Bmn, die Schalttransistoren STm0, STm1,... und STmn sowie die
Bitleitung BB0 m bilden eine Bank ma (m. Bank). Die Komponenten
in jeder Bank sind mit einer jeweiligen Bitleitung (einer von Bitleitungen
BB0 0 bis BB0 m) verbunden.
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Die
Bitleitungen BB0 0 bis BB0 m sind über Schalttransistoren STb0
bis STbm jeweils mit Speicher-Bitleitungen BB0 verbunden. Die Speicher-Bitleitungen
BB0 sind mit dem Leseblock 160 verbunden. Gates der Schalttransistoren
STb0 bis STbm sind jeweils mit Bankauswählleitungen Bsa0 bis Bsam verbunden.
In jede der Bankauswählsignal-Leitungen
Bsa0 bis Bsam kann ein Bankauswählsignal
BSS (ein Signal, das die Bank anzeigt, die die Speicherzelle enthält, auf
die zuzugreifen ist) eingegeben werden. Das Bankauswählsignal
BSS wird durch eine Bankdecodierschaltung 180 erzeugt.
Genauer gesagt, decodiert die Bankdecodierschaltung 180 ein
Bankauswählsignal
aus einem eingegebenen Adressensignal AS, und sie gibt das Bankauswählsignal
BSS an die entsprechende Bankauswählsignal-Leitung BSa aus.
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Miteinander
in Reihe geschaltete Schalttransistoren STrefc und STrefb sind zwischen
die Bezugsschaltung 150 und den Leseblock 160 geschaltet,
so dass der Widerstand einer der Speicher-Bitleitungen BB0 und der
Gesamtwiderstand der Bezugs-Bitleitung BBr einander gleich sind,
wie beim in der 6 dargestellten
Schalttransistor STref. Da die Struktur der 8 über
zwei Stufen von Schalttransistoren ST00 bis STmn zur Bitleitungsauswahl
sowie STb0 bis STbm zur Bankauswahl (die in Reihe geschaltet sind)
verfügt,
ist die Bezugs-Bitleitung BBr auch mit den zwei Schalttransistoren
STrefc und STrefb verbunden, so dass der Widerstand einer der Speicher-Bitleitungen
BB0 und der Widerstand der Bezugs-Bitleitung BBr aneinander angepasst
sind.
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Nun
wird eine im in der 8 dargestellten Halbleiterspeicher 200 existierende
Floatkapazität beschrieben.
Die Floatkapazitäten
verschiedener Bitleitungen BB0 0 bis BB0 m variieren entsprechend z.B.
der Anzahl von mit ihnen verbundenen Schalttransistoren (d.h. der
Größe des entsprechenden Speicherzellenarrays 110)
und dem Abstand zwischen dem entsprechenden Speicherzellenarray 110 und
dem Leseblock 160 (d.h. der Länge der Bitleitung). Wenn mehr
Bänke vorhanden
sind, ist die Differenz zwischen den Floatkapazitäten von
den Bänken
zum Leseblock 160 vergrößert.
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Wenn
eine Floatkapazität
so zur Bezugs-Bitleitung BBr hinzugefügt wird, dass sie über dieselbe Floatkapazität wie die
Bank mit relativ kleiner Floatkapazität verfügt, können Daten korrekt von einer derartigen
Bank ge lesen werden, jedoch können
sie aus dem folgenden Grund nicht korrekt von einer Bank mit einer
größeren Floatkapazität gelesen
werden. Da die Floatkapazität
der Bezugs-Bitleitung BBr kleiner als die der Speicher-Bitleitung
BB0 ist, ist der Vorabladevorgang für die Speicher-Bitleitung BB0 noch
nicht abgeschlossen, wenn der Vorabladevorgang für die Bezugs-Bitleitung BBr
abgeschlossen ist. Wenn der Leseverstärker SA zu diesem Zeitpunkt mit
dem Lesen eines Datenwerts beginnt, wird dieser inkorrekt gelesen.
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Wenn
eine Floatkapazität
so zur Bezugs-Bitleitung BBr hinzugefügt wird, dass sie dieselbe
Floatkapazität
wie die der Bank mit relativ großer Floatkapazität ist, können Daten
korrekt von einer derartigen Bank gelesen werden, jedoch tritt hinsichtlich
des Lesens von Daten von einer Bank mit kleinerer Floatkapazität die folgende
Unzweckmäßigkeit
auf. Da die Floatkapazität
der Bezugs-Bitleitung BBr größer als diejenige
der Speicher-Bitleitung BB0 ist, ist der Vorabladevorgang für die Speicher-Bitleitung
BB0 abgeschlossen bevor derjenige für die Bezugs-Bitleitung BBr
abgeschlossen ist. Der Zugriff ist um die Zeit ab dem Abschluss
des Vorabladevorgangs für
die Speicher-Bitleitung BB0 bis zum Abschluss des Vorabladevorgangs
für die
Bezugs-Bitleitung BBr verzögert.
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Außerdem tritt,
wenn die Vorabladeschaltungen 162 und 164 (6) im Leseblock 160 den
Ladevorgang für
die Speicher-Bitleitung BB0 und die Bezugs-Bitleitung BBr abschließen, d.h.,
wenn die Vorabladeschaltungen 162 und 164 von
der Speicher-Bitleitung BB0 und der Bezugs-Bitleitung BBr abgetrennt
werden, in der Speicher-Bitleitung BB0 und der Bezugs-Bitleitung
BBr ein Verbindungsrauschen (Potenzialschwankung) auf. Der Pegel
des Verbindungsrauschens hängt
vom Wert der Floatkapazitäten
der Speicher-Bitleitung BB0 und der Bezugs-Bitleitung BBr ab. Wenn
die Floatkapazität
zwischen der Speicher-Bitleitung BB0 und der Bezugs-Bitleitung BBr
verschieden ist, ist auch das Verbindungsrauschen zwischen der Speicher-Bitleitung BB0
und der Bezugs-Bitleitung BBr verschieden. Dann wird zwischen der
Speicher-Bitleitung BB0 und der Bezugs-Bitleitung BBr eine Potenzialdifferenz
erzeugt, wodurch sich die Lesetoleranz verringert.
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Wie
oben beschrieben, ist, solange ein Halbleiterspeicher über mehrere
Bänke verfügt, wie
der Halbleiterspeicher 200, die Lesetoleranz notwendigerweise
verringert, und die Lesegeschwindigkeit ist für einige der Speicherzellen
kleiner. Die Differenz der Floatkapazitäten zwischen der Speicher-Bitleitung BB0 und
der Bezugs-Bitleitung BBr variiert abhängig vom Herstellprozess, der
Länge der
Bitleitungen, der Größe der Speicherzellenar rays
und der Bankstruktur, jedoch beträgt sie im Allgemeinen mehrere
pF bis einige zehn pF, einschließlich der Leitungskapazität, der mit
dieser verbundenen Diffusionskapazität sowie der Gatekapazität. Dieser
Wert nimmt zu, wenn die Chipfläche
zunimmt und der Prozess genauer wird.
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Im
Dokument
US 5148397 ,
auf dem der Oberbegriff des Anspruchs 1 beruht, ist ein Halbleiterspeicher
offenbart, der eine Schwellenspannung messen kann und der über Speicherarrays
mit einer Vielzahl von in einer Matrix angeordneten Speicherzellen,
einer Einrichtung zum Auswählen
einer Speicherzelle sowie einen Leseverstärker zum Vergleichen des Stroms
durch die ausgewählte
Zelle mit demjenigen, der durch eine Attrappenzelle fließt, verfügt.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Gemäß der Erfindung
ist ein Halbleiterspeicher geschaffen, wie er im Anspruch 1 beansprucht ist.
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Gemäß der Erfindung
ist ein Einstell-Ladekondensator mit einer Ladekapazität, die im
Wesentlichen derjenigen der durch das Adressensignal ausgewählten Speicherbank
entspricht, mit der Bezugs-Bitleitung verbunden. Selbst wenn die
Anzahl der Bänke
erhöht
oder erniedrigt wird, kann die Ladekapazität von der Speicherzelle zum
Leseverstärker derjenigen
von der Bezugszelle zum Leseverstärker entsprechen. Die Lesetoleranz
ist verbessert, und die Zugriffszeit (d.h. die Lesegeschwindigkeit)
ist verkürzt.
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Die
Ladekapazität-Einstellvorrichtung
kann über
mehrere Ladekapazitätselemente
mit jeweiligen Ladekapazitäten
sowie mehrere erste Schaltvorrichtungen zum elektrischen Verbinden
mindestens eines der mehreren Ladekapazitätselemente mit der Bezugs-Bitleitung
verfügen.
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Mehrere
erste Schaltvorrichtungen sind mit mehreren Ladekondensatoren verbunden.
Die Ladekondensatoren werden so umgeschaltet, dass die Ladekapazität der Speicher-Bitleitung
und diejenige der Bezugs-Bitleitung einander gleich sein können. Daher
kann der Aufbau der Ladekapazität-Einstellschaltung
vereinfacht werden.
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Der
Halbleiterspeicher kann ferner über mehrere
Bankauswählsignal-Leitungen
verfügen,
die jeweils mit den mehreren Speicherbänken verbunden sind, um ein
Bankauswählsignal
zum Auswählen einer
der mehreren Speicherbänke,
die die ausgewählte
Speicherzelle enthält,
zu empfangen, wobei die mehreren ersten Schaltvorrichtungen jeweils
mit den mehreren Bankauswählsignal-Leitungen
verbunden sind.
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Es
wird auch ein Signal zum Auswählen
einer Bank zum Schalten der ersten Schaltvorrichtung verwendet.
Daher kann der Aufbau der Ladekapazität-Einstellschaltung vereinfacht
werden.
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Der
Halbleiterspeicher verfügt
ferner über mehrere
Bankauswählsignal-Leitungen,
die jeweils mit den mehreren Speicherbänken verbunden sind, um ein
Bankauswählsignal
zum Auswählen
einer der mehreren Speicherbänke,
die die auswählte
Speicherzelle enthält,
zu empfangen, wobei die Ladekapazität-Einstellvorrichtung ferner über eine
Logikschaltung verfügt,
die mit den mehreren ersten Schaltvorrichtungen verbunden ist, um
einen Schaltvorgang der mehreren ersten Schaltvorrichtungen entsprechend
dem Bankauswählsignal
zu steuern.
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Die
Ladekondensatoren werden durch eine ein Bankauswählsignal empfangende Logikschaltung
so kombiniert, dass die Ladekapazität der Speicher-Bitleitung und
diejenige der Bezugs-Bitleitung einander gleich sein können. Daher
ist es nicht erforderlich, für
jede Bank einen Ladekondensator anzubringen. Die Anzahl der Ladekondensatoren
kann verringert werden.
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Die
Ladekapazität-Einstellschaltung
kann auch über
zweite Schaltvorrichtungen zwischen jeweils benachbarten Ladekapazitätselementen
der mehreren Ladekapazitätselemente
verfügen,
und sie steuert jede der zweiten Schaltvorrichtungen in solcher
Weise, dass sie ein- oder ausgeschaltet sind, um die dritte Ladekapazität für die Bezugs-Bitleitung zu
bilden.
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Die
mehreren Ladekapazitätselemente
können
in eine Gruppe erster Ladekapazitätselemente, deren Gesamt-Ladekapazität die dritte
Ladekapazität bildet,
wie sie für
die Bezugs-Bitleitung zu liefern ist, wenn sich die ausgewählte Speicherzelle
in einer ersten Speicherbank unter den mehreren Speicherbänken befindet,
und eine Gruppe zweiter Ladekapazitätselemente unterteilt sein,
deren Gesamt-Ladekapazität
die dritte Ladekapazität
bildet, die für
die Bezugs-Bitleitung zu liefern ist, wenn sich die ausgewählte Speicherzelle
in einer zweiten Speicherbank unter den mehreren Speicherbänken befindet,
als Ergebnis eines ein- oder ausschaltenden Steuerns jeder der mehreren
zweiten Schaltvorrichtungen.
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Bei
einer Ausführungsform
der Erfindung verfügt
die Ladekapazität-Einstell vorrichtung
ferner über
eine dritte Schaltvorrichtung und eine vierte Schaltvorrichtung,
die beide mit der Bezugs-Bitleitung verbunden sind, wobei die dritte
Schaltvorrichtung mit einem von zwei Enden der mehreren Ladekapazitätselemente,
die über
die zweiten Schaltvorrichtungen verbindbar sind, verbunden ist,
und wobei die vierte Schaltvorrichtung mit dem anderen der zwei
Enden der mehreren Ladekapazitätselemente verbunden
ist.
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Die
dritte und die vierte Schaltvorrichtung verfügen jeweils über einen
Schalttransistor, der durch ein Bankauswählsignal zum Auswählen entweder
einer ersten oder einer zweiten Speicherbank gesteuert wird. Die
Ladekapazitätselemente
können unter
Verwendung von Transistoren, oder durch Verbinden oder Trennen leitender
Leitungen, verbunden oder abgetrennt werden. Die erste und die zweite Speicherbank
sind so konzipiert, dass sie hinsichtlich der Gebiete variabel sind.
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Wenn
die Größe der Speicherzellenarrays
in jeder Bank entsprechend der Verwendung des Halbleiterspeichers
oder der Systemkonfiguration variiert wird, während die Gesamtgröße derselben
gleich gehalten wird, kann die Ladekapazität der Bitleitung so eingestellt
werden, dass sie derjenigen der Bezugs-Bitleitung entspricht. So ist die Lesetoleranz verbessert
und die Zugriffszeit (d.h. die Lesegeschwindigkeit) verkürzt.
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Demgemäß gehört zu möglichen
Vorteilen das Bereitstellen eines Halbleiterspeichers zum Verbessern
der Lesetoleranz und zum Verkürzen
der Zugriffszeit.
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Um
die erfindung besser verständlich
zu machen, werden nun Ausführungsformen
derselben unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist ein schematisches
Blockdiagramm zum Veranschaulichen des Aufbaus eines Halbleiterspeichers
bei einem ersten Beispiel gemäß der Erfindung;
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2 ist eine Schaltungskonfiguration
zum Veranschaulichen des Aufbaus einer Ladekapazität-Einstellschaltung
bei einem zweiten Beispiel gemäß der Erfindung,
die beim in der 1 dargestellten
Halbleiterspeicher verwendbar ist;
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3 ist eine Schaltungskonfiguration,
die zum Veranschaulichen der in der 2 dargestellten Ladekapazität-Einstellschaltung
verwendet wird;
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4 ist eine Schaltungskonfiguration
zum Veranschaulichen des Aufbaus einer Ladekapazität-Einstellschaltung
bei einem dritten Beispiel gemäß der Erfindung,
die beim in der 1 dargestellten
Halbleiterspeicher verwendbar ist;
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5A zeigt eine Bankstruktur
im Halbleiterspeicher;
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5B zeigt eine andere Bankstruktur
im Halbleiterspeicher;
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6 ist ein schematisches
Blockdiagramm zum Veranschaulichen des Aufbaus eines herkömmlichen
Halbleiterspeichers;
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7 ist eine Schaltungskonfiguration
eines Beispiels einer Rückführschaltung;
und
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8 ist ein schematisches
Blockdiagramm zum Veranschaulichen des Aufbaus eines anderen herkömmlichen
Halbleiterspeichers mit mehreren Bänken.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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In
der folgenden Beschreibung bezeichnet der Ausdruck "Ladekapazität der Speicher-Bitleitung" die "Ladekapazität von der
ausgewählten
Speicherzelle zum Leseverstärker"; und der Ausdruck "Ladekapazität der Bezugs-Bitleitung" bezeichnet die "Ladekapazität von der
Bezugszelle zum Leseverstärker".
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(Beispiel 1)
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Die 1 ist ein Schaltdiagramm
zum Veranschaulichen des Aufbaus eines Halbleiterspeichers 1 bei
einem ersten Beispiel gemäß der Erfindung.
Identische Elemente, wie sie zuvor im Hinblick auf die 6 und 8 erörtert
wurden, tragen identische Bezugszahlen, und die detaillierte Beschreibung
derselben wird weggelassen. In der folgenden Beschreibung sind m
und n jeweils eine ganze Zahl vom Wert null oder höher.
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In
der 1 verfügt der Halbleiterspeicher 1 über eine
Anzahl von Bänken
(Speicherbänken)
0A, 1A,... und mA mit jeweils einem Speicherzellenarray 110 mit
einer Vielzahl von Speicherzellen MC. Gemäß einem eingegebenen Adressensignal
AS wird aus allen Speicherzellen MC im Halbleiterspeicher 1 eine
derselben ausgewählt.
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Die
Bank 0A verfügt über ein
Speicherzellenarray 110, eine Anzahl von Bitleitungen B00
bis B0n, Schalttransistoren ST00 bis ST0n (die jeweils eine Schaltstufe
bilden), eine Bitleitung BB0 0 und einen Schalttransistor STb0.
Die Bitleitung B00 bis B0n sind über
die Schalttransistoren ST00 bis ST0n jeweils mit der Bitleitung
BB0 0 verbunden. Eine der Bitleitungen B00 bis B0n wird mittels
eines eingegebenen Adressensignals AS durch den Zeilendecodierer 120 (sh.
die 6) ausgewählt. Jeder
Schalttransistor ST00 bis ST0n verfügt über ein Gate zum Empfangen
eines vom Spaltenvordecodierer 131 (sh. die 6) ausgegebenen Spaltenauswählsignals.
Die Bitleitung BB0 0 wird unter Verwendung des Schalttransistors
STb0 mit einer Speicher-Bitleitung BB0 (d.h. einem Eingang eines
Leseblocks 160) verbunden. Ein Gate des Schalttransistors
STb0 ist mit einer Bankauswählsignal-Leitung
Bsa0 verbunden. In die Bankauswählsignal-Leitung
Bsa0 kann ein Bankauswählsignal
BSS eingegeben werden. Das Bankauswählsignal wird durch eine Bankdecodierschaltung 180 erzeugt
(sh. die 8). Genauer
gesagt, decodiert die Bankdecodierschaltung 180 ein Bankauswählsignal
BSS aus einem eingegebenen Adressensignal AS, und sie gibt das Bankauswählsignal
BSS an die Bankauswählsignal-Leitung
Bsa aus.
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Die
Bank 1A verfügt über ein
Speicherzellenarray 110, eine Anzahl von Bitleitungen B10
bis B1n, Schalttransistoren ST10 bis ST1n (die jeweils eine Schaltstufe
bilden), eine Bitleitung BB1 0 sowie einen Schalttransistor STb1.
Die Bitleitungen B10 bis B1n sind über die Schalttransistoren
ST10 bis ST1n jeweils mit der Bitleitung BB1 0 verbunden. Jeder Schalttransistor
ST10 bis ST1n verfügt über ein
Gate zum Empfangen eines vom Spaltenvordecodierer 131 ausgegebenen
Spaltenauswählsignals.
Die Bitleitung BB1 0 ist über
den Schalttransistor STb1 mit der Speicher-Bitleitung BB0 verbunden.
Ein Gate des Schalttransistors STb1 ist mit einer Bankauswählsignal-Leitung
Bsa1 verbunden.
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Die
Bank mA verfügt über ein
Speicherzellenarray 110, eine Anzahl von Bitleitungen Bm0
bis Bmn, Schalttransistoren STm0 bis STmn (die jeweils eine Schaltstufe
bilden), eine Bitleitung BBm 0 und einen Schalttransistor STbm.
Die Bitleitungen Bm0 bis Bmn sind über die Schalttransistoren
STm0 bis STmn jeweils mit der Bitleitung BBm 0 verbunden. Jeder
Schalttransistor STm0 bis STmn verfügt über ein Gate zum Empfangen
eines vom Spaltenvordecodierer 131 ausgegebenen Spaltenauswählsignals. Die
Bitleitung BBm 0 ist über
den Schalttransistor STbm mit der Speicher-Bitleitung BB0 verbunden. Ein
Gate des Schalttransistors STbm ist mit einer Bankauswählsignal-Leitung
Bsam verbunden.
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Wie
oben beschrieben, sind die Bitleitungen B00 bis B0n, B10 bis B1n,...,
Bm0 bis Bmn, die Ausgangsleitungen der Speicherzellenarrays 110 sind, über die
Schalttransistoren ST00 bis ST0n, ST10 bis ST1n,... STm0 bis STmn
jeweils mit den Bitleitungen BB0 0, BB1 0,... und BBm 0 verbunden.
Die Gates der Schalttransistoren ST00 bis ST0n, ST10 bis ST1n,...,
STm0 bis STmn sind jeweils mit den Spaltenauswählsignal-Leitungen Ba0 bis
Ban (mit derselben Funktion wie der der in der 6 dargestellten Spaltenauswählsignal-Leitungen
Ba0 bis Bam) verbunden. Die zweiten Bitleitungen BB0 0, BB1 0,... und
BBm 0 sind über
die Schalttransistoren STb0 bis STbm und die Speicher-Bitleitung BB0 jeweils
mit dem Leseblock 160 verbunden. Die Gates der Schalttransistoren
STb0 bis STbm sind jeweils mit den Bankauswählsignal-Leitungen Bsa0 bis Bsam (mit derselben
Funktion wie der der in der 8 dargestellten
Bankauswählsignal-Leitungen
Bsa0 bis Bsam) verbunden.
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Der
Halbleiterspeicher 1 verfügt ferner über eine Schaltstufe 141 zum
Einstellen des Widerstands einer Bezugs-Bitleitung BBr, eine Bezugsschaltung 150
zum Einstellen eines Bezugsspannungspegels, einen Leseblock 160 zum
Vergleichen des eingestellten Bezugsspannungspegels und des Spannungspegels
von einer Speicherzelle MC und zum Verstärken der Differenz zwischen
den Spannungspegeln, um den Speicherdatenwert auszugeben, eine Ausgangsschaltung 170 zum
Liefern des Ausgangssignals des Leseblocks 160 zur Außenseite
des Halbleiterspeichers 1 sowie eine Ladekapazität-Einstellschaltung 190 (Ladekapazität-Einstellvorrichtung)
zum Verbinden der Bezugs-Bitleitung BBr mit mindestens einem von
mehreren Ladekondensatoren (Ladekapazitätselementen).
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Der
Leseblock 160 verfügt über einen
Leseverstärker
SA als Vergleichs- und Verstärkungsvorrichtung
zum Vergleichen eines voreingestellten Bezugsspannungspegels und
des Spannungspegels eines Datenwerts aus der ausgewählten Speicherzelle MC
sowie zum Verstärken
und Ausgeben der Differenz zwischen den Spannungspegeln, Vorabladeschaltungen 162 und 164 für Hochgeschwindigkeits-Ladevorgänge sowie
Vorspannungsschaltungen Bias0 und Biasr zum Erhalten der einen Eingangsspannung
für den
Leseverstärker
SA.
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Die
Ladekapazität-Einstellschaltung 190 verfügt über eine
Reihenschaltung aus einem Transistor Lt0 als erster Schalttransistor
und einem Einstell-Ladekondensator
Cr0, eine Reihenschaltung aus einem Transistor Lt1 als an derer erster
Schalttransistor und einem Einstell-Ladekondensator Cr1,..., eine
Reihenschaltung aus einem Transistor Ltm als noch anderer erster
Schalttransistor und einem Einstell-Ladekondensator Crm. Die Reihenschaltungen
sind parallel zueinander mit der Bezugs-Bitleitung einem BBr verbunden.
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Die
Ladekapazität-Einstellschaltung 190 verwendet
den Bankdecodierer 180 (sh. die 8) zum Auswählen einer Bank entsprechend
einem eingegebenen Adressensignal AS auch als Schaltsteuervorrichtung.
Die Bankauswählsignal-Leitungen Bsa0 bis Bsam
zum Empfangen eines Bankauswählsignals vom
Bankdecodierer 180 sind jeweils mit Gates (d.h. Steueranschlüssen) der
Transistoren Lt0 bis Ltm verbunden.
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Bei
diesem Beispiel sind die Einstell-Ladekondensatoren Cr0 bis Crm
jeweils für
die Bänke
0A bis mA (d.h. in eineindeutiger Weise) vorhanden. Die Einstell-Ladekondensatoren
Cr0 bis Crm sind so eingestellt, dass die Ladekapazität (hierbei
Floatkapazität)
derjenigen Speicher-Bitleitung BB0, die mit der die ausgewählte Speicherzelle
enthaltenden Bank verbunden ist, der Ladekapazität (hier Floatkapazität) der Bezugs-Bitleitung
BBr entspricht. D.h., dass die Einstell-Ladekondensatoren Cr0 bis
Crm so eingestellt sind, dass die Ladekapazität der Speicher-Bitleitung BB0
von der ausgewählten
Speicherzelle MC zum Leseverstärker
SA der Ladekapazität der
Bezugs-Bitleitung BBr von der Bezugszelle Tref zum Leseverstärker SA
entspricht.
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Genauer
gesagt, verfügt
der Einstell-Ladekondensator Cr0 über eine Kapazität, die der
Floatkapazität
von einer Speicherzelle MC in der Bank 0A zum Leseverstärker 5A
entspricht. Der Einstell-Ladekondensator Cr1 verfügt über eine
Kapazität,
die der Floatkapazität
von einer Speicherzelle MC in der Bank 1A zum Leseverstärker SA
entspricht. Der Einstell-Ladekondensator Crm verfügt über eine
Kapazität,
die der Floatkapazität
von einer Speicherzelle MC in der Bank mA zum Leseverstärker SA
entspricht.
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Die
Einstell-Ladekondensatoren Cr0 bis Crm können so geschaltet werden,
dass die Ladekapazität
gemäß der Bank,
die die Speicherzelle MC enthält,
auf die zuzugreifen ist, ausgewählt
werden kann. Der Schaltvorgang wird durch einen der Schalttransistoren
Lt0 bis Ltm so ausgeführt,
dass z.B. der Einstell-Ladekondensator Cr0 mit der Bezugs-Bitleitung
BBr zum Zugreifen auf eine Speicherzelle MC in der Bank 0A verbunden
wird, der Einstell-Ladekondensator Cr1 mit der Bezugs-Bitleitung
BBr zum Zugreifen auf eine Speicherzelle MC in der Bank 1A verbunden
wird und der Einstell-Ladekondensator Crm mit der Bezugs-Bitleitung
BBr zum Zugreifen auf eine Speicherzelle MC in der Bank mA verbunden
wird. Die Schalttransistoren Lt0 bis Ltm werden durch das Bankauswählsignal
BSS gesteuert.
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Der
Halbleiterspeicher 1 arbeitet wie folgt.
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In
den Zeilendecodierer 120 wird ein Adressensignal AS eingegeben.
Entsprechend der Adresseninformation des eingegebenen Adressensignals AS
liefert der Zeilendecodierer 120 ein Wortleitungs-Auswählsignal
an eine ausgewählte
Wortleitung W (sh. die 6)
(genauer gesagt, an die Steuergates G der Speicherzellen MC der
ausgewählten Zeile).
Das Adressensignal AS wird auch in den Spalten vor den Codierer 131 (sh.
die 6) eingegeben. Entsprechend
der Adresseninformation des eingegebenen Adressensignals AS liefert
der Spaltenvordecodierer 131 ein Spaltenauswählsignal
an eine ausgewählte
Spaltenauswählsignal-Leitung
Ba, die dann mit einer aktiven Spannung versorgt wird. So wird eine
Speicherzelle MC, auf die zuzugreifen ist, ausgewählt. Eine
der Bankauswählsignal-Leitungen Bsa0
bis Bsam, die der Bank entspricht, die die ausgewählte Speicherzelle
MC enthält,
wird mit einer aktiven Spannung versorgt. Die Speicher-Bitleitung BB0
erhält
eine Spannung auf Grundlage einer Schwellenspannung der ausgewählten Speicherzellen
MC, wie es unten beschrieben wird.
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Wenn
die Schwellenspannung der ausgewählten
Speicherzelle MC höher
als die gewünschte, an
die Wortleitung W angelegte aktive Spannung eingestellt ist, wird
die ausgewählte
Speicherzelle MC (z.B. MC000) nicht in einen leitenden Zustand versetzt.
Daher wird ein Ladestrom von der Vorabladeschaltung 162 durch
die Speicherzelle MC000 abgeschirmt, die über den Schalttransistor ST00
und den Schalttransistor STb0 mit der Vorabladeschaltung 162 verbunden
ist, und so wird die Spannung der Speicher-Bitleitung BB0 auf einem
hohen Wert gehalten. Im Ergebnis wird der Transistor t (7) in der Rückführschaltung 165 in
einen leitenden Zustand versetzt, um die Spannung am Verbindungspunkt
a' niedrig zu machen,
um so den Transistor T1 (n-Kanal-Transistor für ein Übertragungsgate) in einen Zustand
mit hohem Widerstand (d.h. einen AUS-Zustand) zu versetzen. Demgemäß wird,
wenn die Schwellenspannung der ausgewählten Speicherzelle MC höher als
die gewünschte,
an die Wortleitung w angelegte Spannung eingestellt ist, der Eingang
B0 des Leseverstärkers
SA mit einer Spannung von hohem Pegel versorgt.
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Wenn
die Schwellenspannung der ausgewählten
Speicherzelle MC niedriger als die gewünschte, an die Wortleitung
W angelegte Spannung eingestellt ist, wird die ausgewählte Speicherzelle MC
(z.B. MC000) in einen leitenden Zustand versetzt. Daher fließt ein Ladestrom
von der Vorabladeschaltung 162 durch die Speicherzelle
MC000 durch den Schalttransistor ST00 und den Schalttransistor STb0,
und so wird die Spannung der Speicher-Bitleitung BB0 auf einem niedrigen
Wert gehalten. Im Ergebnis wird der Transistor t ( 7) in der Rückführschaltung 165 nicht
in einen leitenden Zustand versetzt, und so wird die Spannung am
Verbindungspunkt a' hoch.
Der Transistor T1 wird in einen Zustand mit niedrigem Widerstand
(d.h. EIN-Zustand) versetzt. Demgemäß wird, wenn die Schwellenspannung
der ausgewählten
Speicherzelle MC niedriger als die gewünschte, an die Wortleitung
W angelegte aktive Spannung eingestellt ist, der Eingang B0 des Leseverstärkers SA
mit einem niedrigen Spannungspegel versorgt.
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Die
Bezugs-Wortleitung Wref (die dieselbe Funktion wie die in der 6 dargestellte Bezugs-Wortleitung
Wref hat), die mit dem Gate der Bezugszelle Tref verbunden ist,
wird mit einer Spannung versorgt, die den gleichen Wert wie die
an die ausgewählte
Wortleitung W im Speicherzellenarray 110 angelegte Spannung
hat. Auf diese Weise wird die Bezugszelle Tref so eingestellt, dass
sie eine geeignete Schwellenspannung aufweist, so dass die am Eingang
Br des Leseverstärkers
SA eingegebene Bezugsspannung im Wesentlichen in der Mitte zwischen
dem hohen und dem niedrigen Pegel liegt, wie sie an den Eingang
B0 des Leseverstärkers
SA angelegt werden können,
was durch die Funktion der Vorabladeschaltung 164 und der
Vorspannungsschaltung Biasr erfolgt.
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Nachfolgend
wird eine im Halbleiterspeicher 1 vorhandene Floatkapazität beschrieben.
Im Allgemeinen ist die Speicher-Bitleitung BB0 0 über die Schalttransistoren
ST00 bis ST0n mit mehreren zueinander parallelen Speicherzellen
MC verbunden. Daher müssen
die Bitleitungen B00 bis B0n ausreichend lang sein, um mit den mehreren
Speicherzellen MC verbunden zu werden. Bei einer derartigen Struktur
existiert eine relativ große
Floatkapazität. Die
Vorabladeschaltung 162 führt einen Vorabladevorgang
aus, um eine Floatkapazität
der durch die Schalttransistoren ST00 bis ST0n ausgewählten Bitleitung
B mit hoher Geschwindigkeit zu laden bevor der Leseverstärker SA
seinen Betrieb beginnt. Während
des Betriebs des Leseverstärkers
SA ist die Vorabladeschaltung 162 durch die Schaltstufe 161 von der
Speicher-Bitleitung BB0 getrennt und führt demgemäß keinen Vorabladevorgang aus.
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Wenn
die Floatkapazität
der Speicher-Bitleitung BB0 und diejenige der Bezugs-Bitleitung
BBr verschieden sind, sind die Vorablade-Zeitperiode der Speicher-Bitleitung
BB0 und diejenige der Bezugs-Bitleitung BBr verschieden. Um die
zwei Vorablade-Zeitperioden gleichzumachen, müssen die Ladekapazitäten unter
Verwendung der Einstell-Ladekondensatoren Cr0 bis Crm so eingestellt
werden, dass sie einander gleich sind.
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Z.B.
wird zum Zugreifen auf eine Speicherzelle in der Bank 0A die Bankauswählsignal-Leitung Bsa0
aktiv gemacht, und so wird der der Bank 0A entsprechende Transistor
Lt0 aktiv. Der Einstell-Ladekondensator Cr0 mit einer Ladekapazität, die im
Wesentlichen derjenigen der Bank 0A entspricht, wird über den
Transistor Lt0 mit der Bezugs-Bitleitung BBr verbunden. Im Ergebnis
wird die Floatkapazität
der Bezugs-Bitleitung BBr derjenigen der mit der Bank 0A verbundenen
Speicher-Bitleitung BB0 gleich.
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Um
auf eine Speicherzelle in der Bank 1A zuzugreifen, wird die Bankauswählsignal-Leitung
Bsa1 aktiv, und so wird der der Bank 1A entsprechende Transistor
Lt1 aktiv. Der Einstell-Ladekondensator Cr1 mit einer Ladekapazität, die im
Wesentlichen derjenigen der Bank 1A entspricht, wird über den Transistor
Lt1 mit der Bezugs-Bitleitung BBr verbunden. Im Ergebnis wird die
Floatkapazität
der Bezugs-Bitleitung BBr derjenigen der mit der Bank 1A verbundenen
Speicher-Bitleitung BB0 gleich.
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Um
auf eine Speicherzelle in der Bank mA zuzugreifen, wird die Bankauswählsignal-Leitung Bsam
aktiv, und so wird der der Bank mA entsprechende Transistor Ltm
aktiv. Der Einstell-Ladekondensator Crm mit einer Ladekapazität, die im
Wesentlichen derjenigen der Bank mA entspricht, wird über den
Transistor Ltm mit der Bezugs-Bitleitung BBr verbunden. Im Ergebnis
wird die Floatkapazität der
Bezugs-Bitleitung BBr derjenigen der mit der Bank mA verbundenen
Speicher-Bitleitung BB0 gleich.
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Wie
oben beschrieben, verwendet der Halbleiterspeicher 1 beim ersten
Beispiel der Erfindung die Bezugszelle Tref zum Erzeugen eines Bezugsspannungspegels.
Der Bezugsspannungspegel wird mit einem Spannungspegel der ausgewählten Speicherzelle
MC verglichen, und die Differenz zwischen den Spannungspegeln wird
verstärkt
und ausgegeben. Beim auf diese Weise arbeitenden Halbleiterspeicher 1 sind
die Einstell-Ladekondensatoren Cr0 bis Crm so vorhanden, dass sie
jeweils den Bänken 0A
bis mA entsprechen. Einer der Einstell-Ladekondensatoren Cr0 bis
Crm, der der durch das Adressensignal AS ausgewählten Bank entspricht, ist über den "entsprechenden Transistor
Lt mit der Bezugs-Bitleitung BBr verbunden. Entsprechend einem derartigen
Aufbau kann, wenn die Anzahl der Bänke zunimmt oder abnimmt, die
Anzahl der Lade kondensatoren erhöht
oder verringert werden. Daher kann die Ladekapazität von der
ausgewählten
Speicherzelle MC zum Leseverstärker
SA immer so eingestellt werden, dass sie mit der Ladekapazität der Bezugs-Bitleitung
BBr übereinstimmt.
So ist die Lesetoleranz verbessert und die Zugriffszeit (d.h. die
Lesegeschwindigkeit) ist verkürzt.
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(Beispiel 2)
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Beim
oben unter Bezugnahme auf die 1 beschriebenen
Beispiel sind Einstell-Ladekondensatoren mit einer Anzahl vorhanden,
die der Anzahl der Bänke
entspricht. Bei einem zweiten Beispiel gemäß der Erfindung sind Einstell-Ladekondensatoren
mit kleinerer Anzahl als derjenigen der Bänke vorhanden. Bei diesem Beispiel
sind vier Bänke
vorhanden, jedoch ist die Erfindung bei einer Struktur mit einer beliebigen
Anzahl von Bänken
anwendbar.
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Die 2 ist eine Schaltungskonfiguration einer
Ladekapazität-Einstellschaltung 191 beim zweiten
Beispiel gemäß der Erfindung,
die im in der 1 dargestellten
Halbleiterspeicher 1 anstelle der Ladekapazität-Einstellschaltung 190 vorhanden
sein kann.
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Wie
es in der 2 dargestellt
ist, verfügt
die Ladekapazität-Einstellschaltung 191 über eine
Logikschaltung 193 als Schalttransistor zum Empfangen eines
Bankauswählsignals
zum Auswählen
einer der Bänke
0A bis mA ( 1) entsprechend
einem eingegebenen Adressensignal AS. Die Logikschaltung 193 verfügt über ODER-Gatter 194 und 195.
Ein Eingang des ODER-Gatters 194 ist mit Bankauswählsignal-Leitungen
BsaA, BsaB und BsaC verbunden, und ein Eingang des ODER-Gatters 195 ist
mit den Bankauswählsignal-Leitungen
BsaC und BsaD verbunden. (Die Bankauswählsignal-Leitungen BsA, BsaB,
BsaC und BsaD haben dieselbe Funktion wie die in der 1 dargestellten Bankauswählsignal-Leitungen
Bsa0 bis Bsam.)
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Eine
Reihenschaltung aus dem Transistor Lt0 (als erste Schaltvorrichtung)
und einem Einstell-Ladekondensator Cra sowie eine Reihenschaltung
aus dem Transistor Lt4 (als andere erste Schaltvorrichtung) und
einem Einstell-Ladekondensator Crd, die parallel zueinander sind,
sind mit der Bezugs-Bitleitung BBr verbunden. Die Gates (d.h. die Steueranschlüsse) der
Transistoren Lt0 und Lt4 sind mit den Ausgängen der ODER-Gatter 194 bzw. 195 verbunden.
Auf diese Weise ist die Bezugs-Bitleitung BBr mit mindestens einem
der Einstell-Ladekondensatoren Cra und Crd verbunden, die eine jeweilige Lade kapazität aufweisen,
die mit der Ladekapazität der
Speicher-Bitleitung BB0 gleich ist, die mit der ausgewählten Bank
(einer der Bänke
0A bis mA) verbunden ist.
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Dies
wird unter Bezugnahme auf die 3 spezieller
beschrieben. In der 3 wird
der Einstell-Ladekondensator Cra für den Zugriff auf eine Bank
A (nicht dargestellt) verwendet, die mit der Bankauswählsignal-Leitung
BsaA verbunden ist (d.h., die Bankauswählsignal-Leitung BsaA wird
beim Zugriff auf die Bank A aktiv). Der Einstell-Ladekondensator
Crb wird für
den Zugriff auf eine Bank B (nicht dargestellt) verwendet, die mit
der Bankauswählsignal-Leitung
BsaB verbunden ist (d.h., die Bankauswählsignal-Leitung BsaB wird
beim Zugriff auf die Bank B aktiv). Der Einstell-Ladekondensator Crc
wird für
den Zugriff auf eine Bank C (nicht dargestellt) verwendet, die mit
der Bankauswählsignal-Leitung
BsaC verbunden ist (d.h., die Bankauswählsignal-Leitung BsaC wird
beim Zugriff auf die Bank C aktiv). Der Einstell-Ladekondensator
Crd wird für
den Zugriff auf eine Bank D (nicht dargestellt) verwendet, die mit
der Bankauswählsignal-Leitung
BsaD verbunden ist (d.h., die Bankauswählsignal-Leitung BsaD wird
beim Zugriff auf die Bank D aktiv). (Die Einstell-Ladekondensatoren
Cra, Crb, Crc und Crd haben dieselbe Funktion wie die in der 1 dargestellten Einstell-Ladekondensatoren
Cr0 bis Crm. Die Bänke
A, B, C und D haben dieselbe Funktion wie die in der 1 dargestellten Bänke 0A bis
mA.)
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Wenn
z.B. die Ladekapazität
des Einstell-Ladekondensators Cra derjenigen des Einstell-Ladekondensators
Crb entspricht und die Ladekapazität des Einstell-Ladekondensators
Crc der Summe der Ladekapazitäten
der Einstell-Ladekondensatoren Cra und Crd entspricht, ist es nicht
erforderlich, vier Einstell-Ladekondensatoren anzubringen. Es reichen die
zwei Einstell-Ladekondensatoren Cra und Crb aus, wie es in der 2 dargestellt ist, solange
das Bankauswählsignal
zum Aktivieren der Bankauswählsignal-Leitung
BsaA, BsaB, BsaC oder BsaD durch die Logikschaltung 193 wie
folgt geeignet decodiert wird.
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Um
auf eine Speicherzelle MC in der Bank A oder Bank B zuzugreifen,
wird ein Bankauswählsignal
an die Bankauswählsignal-Leitung
BsaA oder BsaB ausgegeben, und dann wird vom ODER-Gatter 194 ein
Signal ausgegeben. Das Signal vom ODER-Gatter 194 schaltet
den Transistor Lt0 ein, der den Einstell-Ladekondensator Cra mit der Bezugs-Bitleitung
BBr verbindet.
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Um
auf eine Speicherzelle MC in der Bank C zuzugreifen, wird ein Bankaus wählsignal
an die Bankauswählsignal-Leitung
BsaC ausgegeben, und dann wird vom jeder der ODER-Gatter 194 und 195 ein
Signal ausgegeben. Die Signale von den ODER-Gattern 194 und 195 schalten
die Transistoren Lt0 und Lt4 ein, die die Einstell-Ladekondensatoren
Cra und Crd mit der Bezugs-Bitleitung BBr verbinden.
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Um
auf eine Speicherzelle MC in der Bank D zuzugreifen, wird ein Bankauswählsignal
an die Bankauswählsignal-Leitung
BsaD ausgegeben, und dann wird vom ODER-Gatter 195 ein
Signal ausgegeben. Das Signal vom ODER-Gatter 195 schaltet den
Transistor Lt4 ein, der den Einstell-Ladekondensator Crd mit der
Bezugs-Bitleitung BBr verbindet.
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Wie
oben beschrieben, wird beim zweiten Beispiel gemäß der Erfindung ein Bankauswählsignal,
das ursprünglich
zum Auswählen
einer Bank dient, auch zum Einstellen einer Ladekapazität verwendet.
Dies wird durch geeignetes Decodieren des Bankauswählsignals
durch die Logikschaltung 193 realisiert. Obwohl die Logikschaltung 193 zusätzlich benötigt wird,
kann ie Ladekapazität
durch eine viel kleinere Anzahl von Einstell-Ladekondensatoren eingestellt
werden, als sie der Anzahl der Bänke
entspricht. Dies wird durch Schalten des Einstell-Ladekondensators
oder der Einstell-Ladekondensatoren, die mit der Bezugs-Bitleitung
zu verbinden sind, auf verschiedene Arten realisiert. So ist die
Anzahl der benötigten
Einstell-Ladekondensatoren verringert, und es ist auch die Anzahl
der die Schalttransistoren enthaltenden Reihenschaltungen verringert.
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(Beispiel 3)
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Es
kann erforderlich sein, dass das Speicherzellenarray 110 in
jeder Bank abhängig
von der Verwendung des Halbleiterspeichers 1 oder der Systemkonfiguration
eine variable Größe aufweist.
Daher ist es wünschenswert,
dass die Größe des Speicherzellenarrays 110 in
jeder Bank variabel ist obwohl die Gesamtanzahl aller Speicherzellenarrays 110
im Halbleiterspeicher 1 gleich bleibt. Bei einem dritten
Beispiel gemäß der Erfindung
ist die Größe des Speicherzellenarrays 110 in
jeder Bank variabel, und die Ladekapazität oder der Einstell-Ladekondensator
oder die Einstell-Ladekondensatoren, wie sie mit der Bezugs-Bitleitung
BBr zu verbinden sind, ist entsprechend der Größe des Speicherzellenarrays 110 variabel.
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Die 4 ist eine Schaltungskonfiguration einer
Ladekapazität-Einstellschaltung 196 beim
dritten Beispiel gemäß der Erfindung,
die im in der 1 dargestellten
Halbleiterspeicher 1 anstelle der Ladekapazität-Einstellschaltung 190 enthalten
sein kann.
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Wie
es in der 4 dargestellt
ist, verfügt
die Ladekapazität-Einstellschaltung 196 über auf
ringförmige
Weise verbundene Einstell-Ladekondensatoren C0, C1, C2,..., C6 und
C7 sowie Schalter a bis g (als zweite Schaltvorrichtungen) zwischen
jeweiligen benachbarten Ladekondensatoren der Einstell-Ladekondensatoren
C0, C1, C2,..., C6 und C7 außer
zwischen den Einstell-Ladekondensatoren C0 und C7. Die Schalter
a bis g können
die zwei benachbarten Einstell-Ladekondensatoren mit Ausnahme der
Einstell-Ladekondensatoren C0 und C7 trennen. Wenn sich die Größe des Speicherzellenarrays 110 (1) in jeder Bank ändert, können die
Einstell-Ladekondensatoren leicht so umgeschaltet werden, dass die Ladekapazität der Speicher-Bitleitung
BB0 und diejenige der Bezugs-Bitleitung BBr einander gleich sind. Eines
der zwei Enden jedes der Einstell-Ladekondensatoren C0 bis C7 ist
geerdet.
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Transistoren
T3 und T4 (als dritte und vierte Schaltvorrichtung) sind in Reihe
zwischen den Einstell-Ladekondensatoren C0 und C7 vorhanden. Ein Verbindungspunkt
zwischen den Transistoren T3 und T4 ist mit der Bezugs-Bitleitung
BBr verbunden. Die Gates (d.h. die Steueranschlüsse) der Transistoren T3 und
T4 sind mit einer Bankauswählsignal-Leitung Bsa1
bzw. Bsa2 verbunden, in die ein Bankauswählsignal eingegeben werden
kann.
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Die
Größe jeder
der Bänke
0A bis mA (1) ist im
Halbleiterspeicher 1 im Allgemeinen konstant. Die Einstell-Ladekapazitäten können durch elektrische
Auftrennung unter Verwendung von Transistoren, durch Abschalten
des Verbindungspunkts zwischen den Leitungen oder durch direktes
Durchtrennen der Leitungen voneinander getrennt werden.
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Das
Verbinden und Trennen der Ladekondensatoren C0 bis C7 werden durch
die Schalter a bis g so eingestellt, dass die sich ergebende Ladekapazität derjenigen
in einem Speicherzellenarray-Bereich nach einer Größenänderung
der Speicherzellenarrays in den Bänken entspricht. Dies wird
unter Bezugnahme auf die 5A und 5B detailliert beschrieben.
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Die 5A und 5B sind schematische Ansichten des Aufbaus
eines Speicherzellenarray-Bereichs, der die Gesamtheit der Speicherzellenarrays 110 im
Halbleiterspeicher 1 bilden kann. Die Ladekapazität des Einstell-Ladekondensators
C0 in der 4 entspricht
derjenigen eines Gebiets 0 des Speicherzellenarray-Bereichs. Die
Ladekapazität des
Einstell-Ladekondensators C1 entspricht derjenigen eines Gebiets
1 des Speicherzellenarray-Bereichs. Die Ladekapazität der Einstell-Ladekondensatoren
C2 bis C7 entspricht jeweils derjenigen von Gebieten 2 bis 7 des
Speicherzellenarray-Bereichs.
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Wenn
die Gebiete 0 und 1 in der Bank 1 und die Gebiete 2 bis 7 in der
Bank 2 enthalten sind, wie es in der 5A dargestellt ist, ist die Grenze zwischen
den Bänken
1 und 2 die Grenze zwischen den Gebieten 1 und 2. Demgemäß wird der
Schalter b zwischen Einstell-Ladekondensatoren C1 und C2 ausgeschaltet,
um die Einstell-Ladekondensatoren C0 und C1 von den Kondensatoren
C2 bis C7 zu trennen, wie es in der 4 dargestellt
ist. (Die Bänke
1 und 2 haben dieselbe Funktion wie die in der 1 dargestellten Bänke 0A bis mA.)
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Wenn
die Gebiete 0 bis 5 in der Bank 1 und die Gebiete 6 und 7 in der
Bank 2 enthalten sind, ist die Grenze zwischen den Bänken 1 und
2 die Grenze zwischen den Gebieten 5 und 6. Demgemäß wird der Schalter
b zwischen den Einstell-Ladekondensatoren C1 und C2 zurück eingeschaltet,
und der Schalter f wird ausgeschaltet, um die Ladekondensatoren
C0 bis C5 von den Ladekondensatoren C6 und C7 zu trennen. Die Schalter
a bis g werden durch eine Schaltsteuervorrichtung (nicht dargestellt)
ein- oder ausgeschaltet. Die Schaltsteuervorrichtung kann die Schalter
a bis g unter Verwendung eines Logiksignals ein- oder ausschalten,
das durch Decodieren eines Gebietsänderungssignals für die Bänke durch
eine Logikschaltung erhalten wird.
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Um
auf die in der 5A dargestellten
Gebiete 0 und 1 zuzugreifen, wird die Bankauswählsignal-Leitung Bsa1 (4) aktiv, um den Transistor
T3 zu aktivieren (EIN-Zustand), und der Schalter b wird ausgeschaltet.
So werden die den Gebieten 0 und 1 entsprechenden Einstell-Ladekondensatoren
C0 und C1 über
den Transistor T3 mit der Bezugs-Bitleitung BBr verbunden.
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Um
auf die in der 5A dargestellten
Gebiete 2 bis 7 zuzugreifen, wird die Bankauswählsignal-Leitung Bsa2 (4) aktiv, um den Transistor
T4 zu aktivieren (EIN-Zustand), und der Schalter b wird ausgeschaltet.
So werden die den Gebieten 2 bis 7 entsprechenden Einstell-Ladekondensatoren
C2 bis C7 über
den Transistor T4 mit der Bezugs-Bitleitung BBr verbunden.
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Um
auf die in der 5B dargestellten
Gebiete 0 bis 5 zuzugreifen, nachdem die Größe der Bank 1 von den Gebieten
0 und 1 auf die Gebiete 0 bis 5 geändert wurde, wird die Bankauswählsignal-Leitung
Bsa1 (4) aktiv, um den
Transistor T3 zu aktivieren, und der Schalter f wird ausgeschaltet. So
werden die den Gebieten 0 bis 5 entsprechenden Einstell-Ladekondensatoren
C0 bis C5 über
den Transistor T3 mit der Bezugs-Bitleitung BBr verbunden.
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Wie
oben beschrieben, ist beim dritten Beispiel der mit der Bezugs-Bitleitung
BBr verbundene Ladekondensator entsprechend der Größe des variierten
Speicherzellenarrays 110 variabel. Daher kann, wenn die
Größe des Speicherzellenarrays 110 in
jeder Bank entsprechend der Verwendung des Halbleiterspeichers 1 oder
der Systemkonfiguration variiert werden kann, während die Gesamtgröße der Speicherzellenarrays 110 konstant
bleibt, die Ladekapazität
der Bitleitung von der Speicherzelle MC zum Leseverstärker SA
so eingestellt werden, dass sie derjenigen der Bezugs-Bitleitung
BBr von der Bezugszelle Tref zum Leseverstärker SA entspricht. So ist
die Lesetoleranz verbessert und die Zugriffszeit (d.h. die Zugriffsgeschwindigkeit)
ist verkürzt.
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Bei
den Beispielen 1 bis 3 sind mehrere Einstell-Ladekondensatoren vorhanden,
so dass einer oder mehrere derselben auf variable Arten ausgewählt werden.
Die Erfindung ist nicht hierauf beschränkt. Z.B. können ein hinsichtlich der Kapazität variabler
Einstell-Ladekondensator oder mehrere hinsichtlich der Kapazität variable
Einstell-Ladekondensatoren vorhanden sein. Es können ein hinsichtlich der Kapazität variabler
Ladekondensator und ein hinsichtlich der Kapazität fester Ladekondensator kombiniert
werden.
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Bei
den Beispielen 1 bis 3 sind Kondensatoren als Einstell-Ladekondensatoren
verwendet. Alternativ kann jedes Bauteil verwendet werden, mit dem eine
Kapazität
eingestellt werden kann, wie z.B. Diffusionskapazitäten und
Gatekapazitäten
von Transistoren.
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Die
Ladekapazität
betrifft eine Floatkapazität oder
eine parasitäre
Kapazität.
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Mit
der Bezugs-Bitleitung ist ein Einstell-Ladekondensator verbunden,
der eine Ladekapazität aufweist,
die im Wesentlichen derjenigen der durch das Adressensignal ausgewählten Speicherbank entspricht.
Selbst wenn die Anzahl der Bänke
erhöht oder
verkleinert wird kann die Ladekapazität von der Speicherzelle zum
Leseverstärker
derjenigen von der Bezugszelle zum Leseverstärker entsprechen. Die Lesetoleranz
ist verbessert und die Zugriffszeit (d.h. die Lesegeschwindigkeit
ist verkürzt).
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Es
sind mehrere erste Schaltvorrichtungen vorhanden, die jeweils mit
mehreren Ladekondensatoren verbunden sind. Die Ladekondensatoren
werden so umgeschaltet, dass die Ladekapazität der Speicher-Bitleitung und
diejenige der Bezugs-Bitleitung einander gleich sein können. Daher
kann die Struktur er Ladekapazität-Einstellschaltung
vereinfacht werden.
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Es
wird auch ein Signal zum Auswählen
einer Bank zum Schalten der ersten Schaltvorrichtung verwendet.
Daher kann die Struktur der Ladekapazität-Einstellschaltung vereinfacht
werden.
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Die
Ladekondensatoren werden durch eine ein Bankauswählsignal empfangende Logikschaltung
geeignet so kombiniert, dass die Ladekapazität der Speicher-Bitleitung und diejenige
der Bezugs-Bitleitung einander gleich sein können. Daher ist es nicht erforderlich,
einen Ladekondensator für
jede Bank anzubringen. Es kann die Anzahl der Ladekondensatoren
gesenkt werden.
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Wenn
die Größe der Speicherzellenarrays
in jeder Bank entsprechend der Verwendung des Halbleiterspeichers
oder der Systemkonfiguration variiert wird, während die Gesamtgröße der Speicherzellenarrays
gleich gehalten wird, kann die Ladekapazität der Bitleitung so eingestellt
werden, dass sie derjenigen der Bezugs-Bitleitung entspricht. So
ist die Lesetoleranz verbessert und die Zugriffszeit (d.h. die Lesegeschwindigkeit)
ist verkürzt.