DE69031276T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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DE69031276T2
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Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, wie sie beispielsweise in der WO-A-02276 beschrieben ist. Diese Veröffentlichung beschreibt ein ROM, welches ein Feld aus zahlreichen Speicherzellen aufweist, die in Zeilen und Spalte angeordnet sind, und an Bitleitungen und Spaltenleitungen angeschlossen sind. Die Zeilen werden durch mehrere Wortleitungen adressiert oder freigeschaltet, die sämtliche Speicherzellen in einer Zeile freischalten. An eine Wortleitung sind Speichertransistoren angeschlossen, die jeweils einen Gate-, Drain- und Source- Anschluß aufweisen, und Speicherzellen bilden. Die Gateanschlüsse der Speichertransistoren sind jeweils mit einer Wortleitung verbunden, die jeweiligen Sourceanschlüsse sind an Bitleitungen angeschlossen, und die jeweiligen Drainanschlüsse sind mit Spaltenleitungen verbunden. Jeder der Speichertransistoren ist dazu fähig, verschiedene lonenimplantierungen aufzuweisen, um unterschiedliche Schwellenwertpegel festzulegen, so daß daher jede Speicherzelle des ROM die Fähigkeit aufweist, Daten auf mehreren Pegeln oder mit mehreren Bit innerhalb einer einzigen Speicherzelle zu speichern.
  • Eine Meßschaltung zur Festlegung des Spannungspegels, der in den Zellen gespeichert wird, die durch die Speichertransistoren gebildet werden, umfaßt Bezugstransistoren, die für jede Wortleitung vorgesehen sind. Entsprechend ist eine Gruppe an Bezugszellen für jede Wortleitung des ROM vorgesehen, der die Meßschaltung verwendet. Die Schwellenwertpegel der Bezugstransistoren können beispielsweise auf drei unterschiedliche Spannungspegel festgelegt sein.
  • Die Meßschaltung sorgt für die Messung einer ROM- Speicherzelle, die zwischen ein und vier implantierte Schwellenwertpegel aufweist, und die in einer Seitenbetriebsart arbeitet, in welcher zwei Bit pro Zelle gespeichert werden können. Zwei Differenzverstärker werden für jede Nur-Lese-Speicherzelle verwendet. Zuerst wird ein Vergleich zwischen dem Wert, der in einer Speicherzelle gespeichert ist, mit einer ersten Gruppe von Bezugswerten vorgenommen, um festzustellen, ob der in der ROM-Zelle gespeicherte Wert einem von zwei Spannungszuständen der Speicherzelle entspricht. Dann wird ein Vergleich mit einem zweiten Bezugswert vorgenommen, um festzustellen, ob ein in der ROM-Zelle gespeicherter Wert einen der beiden anderen zwei Zustände oder Bitpegel darstellt. Der Ausgang der Differenzverstärker stellt zwei Bits für jeden der zwei durchgeführten Vergleiche zur Verfügung, die daraufhin dekodiert werden, um den Datenwert zu identifizieren, der in einer Speicherzelle des Nur-Lese-Speichers gespeichert ist. Eine Seitenbetriebsartauswahl wird dadurch erreicht, daß das Mehrfachpegel-Adressierschema bei der Wortleitung des ROM verwendet wird.
  • Die EP-A-O 122 564 beschreibt ein ROM, welche dauernd die Datenauslesetoleranz konstant halten kann, ohne vom Potential der Stromversorgung abhängig zu sein.
  • Zu diesem Zweck wird ein Nur-Lese-Speicher zur Verfügung gestellt, welcher aufweist: Speicherzellen, die aus Speichervorrichtungen zum Speichern von Daten bestehen; eine Vergleichspotentialerzeugungsvorrichtung zur Erzeugung eines Vergleichspotentials, dessen Wert sich in Reaktion auf ein Stromversorgungspotential ändert, und deren Gradienten der Wertänderung sich vor und nach dem Umkehrpunkt eines vorbestimmten Stromversorgungspotentials ändern; und eine Datenmeßvorrichtung zur Messung der voranstehend genannten Daten, durch Vergleich des Signalpotentials, welches beim Auslesen von Daten aus der Speicherzelle erhalten wird, mit dem voranstehend genannten Vergleichspotential.
  • Daten werden aus Speicherzellen ausgelesen, in denen Binärdaten des Pegels "0" und des Pegels "1" gespeichert wurden, und ein Signalpotential in Reaktion auf die ausgelesenen Daten wird mit einem Vergleichspotential durch einen Meßverstärker verglichen, wodurch die Daten gemessen werden. In einem Vergleichspotentialgenerator wird das voranstehend angegebene Vergleichspotential so eingestellt, daß es ein mittleres Potential zwischen einem Potential aufweist, welches von einer Dummy-Zelle erhalten wird, in welcher Daten auf dem Pegel "1" gespeichert wurden, und einem Potential, welches von einer Dummy-Zelle erhalten wird, in welchem Daten auf dem Pegel "0" gespeichert wurden.
  • Zur Erleichterung des Verständnisses des Gegenstands der vorliegenden Erfindung wird deren technisches Gebiet nachstehend kurz erläutert.
  • Eine konventionelle Halbleiterspeichervorrichtung, die so aufgebaut ist, daß sich eine schnellere Datenauslesegeschwindigkeit ergibt, wird unter Bezugnahme auf Figur 54 beschrieben. Diese Halbleiterspeichervorrichtung weist zwei Speicherzellenfelder mit demselben Aufbau auf, damit ein Zellenpaar gleichzeitig im Betrieb sein kann, um aus diesem Daten auszulesen. Genauer gesagt weist diese Speichervorrichtung einen EPROM-Aufbau auf, bei welchem MOSFETs mit einem Gate auf unbestimmtem Potential matrixartig als jeweilige Speicherzellen angeordnet sind. Speicherzellen T11, T12, ..., Tmn sowie Speicherzellen TT11, TT12, ..., TTmn, die aus MOSFETs des Typs mit einem Gate mit unbestimmtem Potential bestehen, dienen zum Speichern des einen oder anderen Typs von Binärdaten. Zum Speichern von Daten mit einem Bit werden zwei Speicherzellen, beispielsweise Speicherzellen T11 und TT11, oder T12 und TT12, usw., als ein Paar oder eine Gruppe verwendet.
  • Gates von Speicherzellen, die zu jeweils denselben Zeilen gehören, sind an Wortleitungen WL1, WL2, ..., WLm angeschlossen. Weiterhin sind Drains von Speicherzellen, die zu jeweiligen Spalten gehören, an Bitleitungen BL1, BL2, ..., BLn, oder Bitleitungen BBL1, BBL2, ..., BBLn angeschlossen. Eine Speicherzelle wird durch einen Spaltendekodierer 4 und einen Zeilendekodierer 5 ausgewählt Der Spaltendekodierer 4 wählt freiwählbar Bitleitungen dadurch aus, daß er selektiv Spaltengatetransistoren CG1, CG2, ..., CGn und Spaltengatetransistoren CCG1, CCG2, ..., CCGn treibt.
  • Transistoren Q2 und Q4 dienen dazu, diese Bitleitung BL bzw. BBL aufzuladen. Weiterhin dienen Transistoren Q3 und Q6 dazu, einen Vergleich von Bitleitungen BL und BBL vorzunehmen, um sie in einen Zustand mit gleichem Potential zu versetzen (nachstehend als "Angleichung" bezeichnet). Die Transistoren Q2 bis Q4 und Q6 werden betriebsfähig, wenn ein Impulssignal φ den logischen Wert "1" aufweist. Die Transistoren Q1 und Q5 dienen dazu, es zu ermöglichen, daß ein vorbestimmter Strom zur Bitleitung BL bzw. zur Bitleitung BBL fließt, um eine derartige Kompensation durchzuführen, daß Potentiale auf der Bitleitung BL und der Bitleitung BBL, die durch den Transistor Q2 bzw. Q4 geladen werden, nicht durch einen Kriechstrom und dergleichen verringert werden, um so Bitleitungen aufzuladen.
  • Weiterhin dienen Transistoren Q7, Q8, Q9 und Q10 dazu, Erhöhungen der Drainspannungen jeweiliger Speicherzellen zu unterdrücken, so daß jede Drainspannung nicht höher ist als ein vorbestimmter Pegel, um so die Verläßlichkeit der Speicherzellen zu erhöhen.
  • Ein Meßverstärker 10 dient dazu, miteinander Änderungen der Potentiale auf der Bitleitung BL und der Bitleitung BBL zu vergleichen, die jeweils als Spannungen VIN1 und VIN2 vorliegen, um hierdurch Daten zu messen, die in den Speicherzellen gespeichert sind, und das Ergebnis an ein externes Gerät (nicht gezeigt) als ein Signal D auszugeben.
  • Nunmehr wird beschrieben, wie in der wie voranstehend geschilderten aufgebauten Speichervorrichtung der Meßverstärker 10 in den Speicherzellen gespeicherte Daten ausliest.
  • Das Speichern von Daten in der Speicherzelle wird in Abhängigkeit davon durchgeführt, ob Elektronen in das Gate mit unbestimmtem Potential geschickt werden oder nicht. Die Speicherzellen, in welchen Elektronen in das Gate mit unbestimmtem Potential geschickt werden, werden in einem Zustand AUS gehalten, selbst wenn ein Signal mit dem Logikpegel "1" an deren Gates angelegt wird. Im Gegensatz hierzu werden die Speicherzellen, in welchen kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird, eingeschaltet gehalten, wenn dieses Signal angelegt wird. Genauer gesagt weist ein Paar von Speicherzellen eine derartige Beziehung auf, daß sie sich in einander entgegengesetzten Zuständen befinden, so daß dann, wenn Elektronen in das Gate mit unbestimmtem Potential beispielsweise einer Speicherzelle T11 geschickt werden, kein Elektron in die andere Speicherzelle TT11 geschickt wird.
  • Es wird beispielsweise eine Wortleitung WL1 durch den Zeilendekodierer 5 auf ein vorbestimmtes Potential gesetzt. Weiterhin werden der Spaltengatetransistor CG1 und der Spaltengatetransistor CCG1 durch den Spaltendekodierer 5 leitend. Auf diese Weise wird ein Paar von Speicherzellen ausgewählt, beispielsweise Speicherzellen T11 und TT11.
  • Daten, die in den so ausgewählten Speicherzellen T11 und TT11 gespeichert sind, werden von dem Meßverstärker 10 gelesen. Diese Leseoperation wird dadurch schnell ausgebildet, daß sie auf die nachstehend geschilderte Weise durchgeführt wird. Eine entsprechende Erläuterung erfolgt nachstehend unter Bezugnahme auf Figur 55.
  • Wenn ein Ausgleichssignal φ des Wertes "1" an jedes Gate von Vorladungstransistoren Q2 und Q4 und Ausgleichtransistoren Q3 und Q6 angelegt wird, werden diese Transistoren leitend. Dies führt dazu, daß die Bitleitung BL und BBL vorgeladen und ausgeglichen werden. Daher erfolgt über einen Zeitraum, in welchem das Ausgleichssignal φ den Pegel "1" aufweist (den Zeitraum t11, eine Aufladung des Potentials VIN1 auf der Bitleitung BL und des Potentials VIN2 auf der Bitleitung BBL, so daß diese Bitleitungen beide ein gleiches Potential aufweisen.
  • Wenn sich dann das Ausgleichssignal φ auf dem Pegel "0" ändert (Zeitraum t12), werden die Vorladungstransistoren Q2 und Q4 und die Ausgleichtransistoren Q3 und Q6 nicht leitend. Die Potentiale auf dem Bitleitungen BL und BBL werden daher Potentiale VIN1 und VIN2, welche Daten entsprechen, die in der Speicherzelle T11 bzw. TT11 gespeichert sind. Da ein Transistor T11, in welchen Elektronen geschickt werden, sich in einem nicht leitenden Zustand befindet, wird die Bitleitung BL in einen aufgeladenen Zustand versetzt, was zu einem hohen Potential VIN1 führt. Da kein Elektron in den anderen Transistor TT11 geschickt wird, wird im Gegensatz hierzu die Bitleitung BBL in den entladenen Zustand versetzt, was zu einem niedrigen Potential VIN2 führt.
  • Die Differenz zwischen Potentialen auf diesen Bitleitungen BL und BBL wird durch den Meßverstärker 10 gemessen, um hier einen Vergleich durchzuführen. Wenn wie in Figur 55 gezeigt das Potential VIN1 höher als das Potential VIN2 ist, gibt der Meßverstärker 10 ein Signal D des Pegels "1" aus, wogegen dann, wenn das Potential VIN1 niedriger als das Potential VIN2 ist, der Meßverstärker 10 ein Signal D auf dem Pegel "0" ausgibt. Wie voranstehend geschildert kann infolge der Tatsache, daß eine Potentialdifferenz gemessen wird, die in dem Moment erzeugt wird, an welchem sich das Ausgleichssignal φ von "1" auf "0" ändert, der Lesevorgang schneller durchgeführt werden als in einem Fall, in welchem die Leseoperation begonnen wird, nachdem auf natürliche Weise eine Potentialdifferenz auftritt, abhängig von dem Speicherzustand, ohne Vorlade- und Ausgleichsoperationen durchzuführen.
  • Wie durch das Bezugszeichen B in Figur 55 angedeutet ist, wird ein Ausgangssignal D von dem Meßverstärker ebenfalls durch das Ausgleichssignal φ gesteuert. Wenn das Ausgleichssignal φ den Logikpegel "1" aufweist, wird das Signal D auf einem mittleren Pegel zwischen den Pegeln "1" und "0" eingestellt, wodurch ein Übergang auf den Pegel "1" oder "0" des Signals D nach der Änderung des Ausgleichssignals φ auf "Q" schneller durchgeführt werden kann.
  • Bei einer Halbleiterspeichervorrichtung, die so ausgebildet ist, daß sie eine derartige Hochgeschwindigkeitsoperation durchführen kann, wird die Stromlieferungskapazität eines Transistors der Ausgangsstufe zur Ausgabe von Daten nach außen auf einen extrem hohen Wert eingestellt, um die Daten mit hoher Geschwindigkeit an eine Verbindungsleitung zu externen Geräten auszugeben. Dies führt dazu, daß das Ausmaß von Änderungen des Stroms groß wird, der in den Transistor der Ausgangsstufe fließt, was zu Änderungen der Stromversorgungsspannung führt. Daher wird die Maßnahme getroffen, zwei Speicherzellen zu kombinieren, um selektives Treiben durch dieselbe Wortleitung zu ermöglichen, um Potentiale auf Bitleitungen zu vergleichen, die infolge eines Unterschieds zwischen Daten in jeweiligen Speicherzellen erzeugt werden, um hierdurch die Einflüsse der Änderungen der Stromversorgungsspannung auf Potentiale jeweiliger Bitleitungen auszugleichen, und so das Auftreten eines fehlerhaften Betriebs zu verhindern.
  • Dies führt dazu, daß für den Hochgeschwindigkeitsbetrieb zwei Speicherzellen zum Speichern von Daten von einem Bit kombiniert werden. Die Chipfläche wird in diesem Fall daher größer als bei Halbleiterspeichervorrichtungen für niedrige oder mittlere Geschwindigkeit, was zu dem Problem erhöhter Chipkosten führt.
  • Angesichts der voranstehend geschilderten Umstände besteht ein Ziel der vorliegenden Erfindung in der Bereitstellung einer Halbleiterspeichervorrichtung, welche mit hoher Geschwindigkeit arbeitet, keinen fehlerhaften Betrieb infolge von Änderungen der Stromversorgungsspannung zeigt, eine verkleinerte Chipfläche aufweist, und verringerte Chipkosten.
  • Die Erfindung stellt eine Halbleiterspeichervorrichtung mit den im Patentanspruch 1 angegebenen Merkmalen zur Verfügung. Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen aufgeführt.
  • Gemäß der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: eine Speicherzelle zum Speichern von Binärdaten; eine erste Bezugszelle, die in einen Speicherzustand entsprechend jenem eines logischen Zustands der Binärdaten versetzt wird; eine zweite Bezugszelle, die einen Speicherzustand entsprechend dem anderen logischen Zustand der Binärdaten versetzt wird; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der ersten Bezugszelle geändert haben, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; und einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen.
  • Vorzugsweise weist die Halbleiterspeichervorrichtung eine Bitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der Speicherzelle auf, eine erste Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Bezugszelle, und eine zweite Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle.
  • Es ist wünschenswert, daß die Speicherzelle ein Gate mit unbestimmtem Potential aufweist, und zum Speichern von Binärdaten in Reaktion dazu dient, ob Elektronen dem Gate mit unbestimmtem Potential zugeführt werden oder nicht.
  • Vorzugsweise sind die ersten und zweiten Bezugszellen und die Speicherzelle elektrisch äquivalent angeschlossen, wobei die erste Bezugszelle einen hohen Schwellenwert aufweist, der im wesentlichen gleich dem Schwellenwert der Speicherzelle ist, in welchen Elektronen geschickt werden. Es ist wünschenswert, daß die Halbleiterspeichervorrichtung eine Bezugsbitleitung- Kriechstromvorrichtung aufweist, damit ein sehr kleiner Strom in der ersten Bezugsbitleitung vorhanden sein kann, um zu verhindern, daß sich die erste Bezugsbitleitung in einem Zustand mit unbestimmtem Potential befindet.
  • Es ist wünschenswert, eine Kriechstromvorrichtung zur Verfügung zu stellen, um einen Kriechstrompfad in der Bitleitung und den Bezugsbitleitungen auszubilden, so daß das Potential auf der Bitleitung niedriger ist als das Potential auf jeder Bezugsbitleitung, wenn kein Elektron in das Gate mit unbestimmtem Potential der Speicherzelle geschickt wird, und das Potential auf der Bitleitung höher ist als das Potential auf jeder Bezugsbitleitung, wenn Elektronen in das Gate mit unbestimmtem Potential der Speicherzelle geschickt werden.
  • Es ist wünschenswert, eine Vorladungsvorrichtung zur Verfügung zu stellen, bei welcher dann, wenn sich eine Adresse zur Auswahl der Speicherzelle ändert, die Vorladungsvorrichtung für einen vorbestimmten Zeitraum in einen leitenden Zustand versetzt wird, um die Bitleitung und die erste und zweite Bezugsbitleitung aufzuladen.
  • Es ist wünschenswert, daß die Halbleiterspeichervorrichtung eine Ausgleichsvorrichtung aufweist, bei welcher dann, wenn sich ein Adressensignal zur Auswahl der Speicherzelle ändert, die Ausgleichsvorrichtung für einen vorbestimmten Zeitraum in einen leitfähigen Zustand versetzt wird, um Potentiale auf der Bitleitung und der ersten und zweiten Bezugsbitleitung aneinander anzugleichen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: erste und zweite Speicherzellen, die jeweils ein Gate mit unbestimmtem Potential aufweisen, und dazu dienen, Binärdaten in Reaktion darauf zu speichern, ob Elektronen dem Gate mit unbestimmtem Potential zugeführt werden oder nicht; eine erste Bezugszellenleitung, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher Elektronen in das Gate mit unbestimmtem Potential geschickt werden, und eine zweite Bezugszellenleitung, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird; eine erste Bitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Speicherzelle, wenn in der ersten Speicherzelle gespeicherte Daten ausgelesen werden; eine zweite Bitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Speicherzelle, wenn in der zweiten Speicherzelle gespeicherte Daten ausgelesen werden; eine erste Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Bezugszellenleitung; eine zweite Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszellenleitung; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der erste Bitleitung und der ersten Bezugsbitleitung, um hierdurch ein erstes Ausgangssignal entsprechend dem Speicherzustand der ersten Speicherzelle zu erzeugen; einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der ersten Bitleitung und der zweiten Bezugsbitleitung, um hierdurch ein zweites Ausgangssignal entsprechend dem Speicherzustand der ersten Speicherzelle zu erzeugen; einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der ersten Speicherzelle zu messen; einen vierten Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der zweiten Bitleitung und der ersten Bezugsbitleitung, um hierdurch ein viertes Ausgangssignal entsprechend dem Speicherzustand der zweiten Speicherzelle zu erzeugen; einen fünften Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der zweiten Bitleitung und der zweiten Bezugsbitleitung, um hierdurch ein fünftes Ausgangssignal entsprechend dem Speicherzustand der zweiten Speicherzelle zu erzeugen; und einen sechsten Meßverstärkerabschnitt zum Vergleichen des vierten und fünften Ausgangssignals, um den Speicherzustand der zweiten Speicherzelle zu messen.
  • Weiterhin wird gemäß einer Ausführungsform der Erfindung eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: eine Speicherzelle, die ein Gate mit unbestimmtem Potential aufweist, und zum Speichern von Binärdaten in Reaktion darauf dient, ob Elektronen zum Gate mit unbestimmtem Potential geschickt werden oder nicht; eine erste Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden; eine zweite Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird; eine Bitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Speicherzelle, wenn in der Speicherzelle gespeicherte Daten ausgelesen werden; eine Vorrichtung zur Einstellung einer Spannung, die von der zweiten Bezugsbitleitung zum Zeitpunkt einer Programmüberprüfungsdatenleseoperation ausgegeben wird, die durchgeführt wird, nachdem Daten in die Speicherzelle eingeschrieben wurden, und zwar auf einen Wert, der höher ist als eine Spannung, die von der zweiten Bezugsbitleitung zum Zeitpunkt einer normalen Ausleseoperation von Daten in der Speicherzelle ausgegeben wird; einen vierten Meßverstärkerabschnitt zum Vergleichen einer Spannung, die von der zweiten Bezugsbitleitung ausgegeben wird, mit einer Spannung, die von der Bitleitung zum Zeitpunkt der Programmüberprüfungsdatenleseoperation ausgegeben wird, um hierdurch den Speicherzustand der Speicherzelle zu messen, und eine Ausgangsschaltvorrichtung zur Ausgabe eines Meßergebnisses von dem dritten Meßverstärkerabschnitt zum Zeitpunkt des Auslesens der Daten, und zur Ausgabe eines Meßergebnisses von dem vierten Meßverstärkerabschnitt zum Zeitpunkt der Programmüberprüfungsdatenleseoperation.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: eine Speicherzelle mit eine Gate mit unbestimmtem Potential, zum Speichern von Binärdaten in Reaktion darauf, ob Elektronen dem Gate mit unbestimmtem Potential zugeführt werden oder nicht; eine erste Bezugszelle, die einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden; eine zweite Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der ersten Bezugszelle geändert haben, um ein erstes Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilge Speicherzustände der Speicherzelle und der zweiten Bezugszelle geändert haben, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; und einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen, wobei ein Strom, der in der Speicherzelle fließt, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird, kleiner ist als ein Strom, der in der zweiten Bezugsbitleitung fließt.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein nicht-flüchtiger Halbleiterspeicher zur Verfügung gestellt, welcher aufweist: eine Speicherzelle mit einem Gate mit unbestimmtem Potential, zum Speichern von Binärdaten in Reaktion darauf, ob Elektronen in das Gate mit unbestimmtem Potential eingegeben werden oder nicht; eine erste Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden; eine zweite Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der ersten Bezugszelle geändert haben, um ein erstes Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der zweiten Bezugszelle geändert haben, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen; eine Spannungsabfallschaltung zur Ausgabe einer Spannung entsprechend einer Stromversorgungsspannung, die um einen vorbestimmten Wert niedriger als die Stromversorgungsspannung ist; und eine dritte Bezugszelle, die einen Drain aufweist, der an den Drain der ersten Bezugszelle angeschlossen ist, sowie ein Gate, welches an den Ausgangsanschluß der Spannungsabfallschaltung angeschlossen ist, wobei die dritte Bezugszelle in einen Zustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: eine Speicherzelle zum Speichern von Binärdaten in einer Herstellungsstufe durch Bildung eines Musters von "0" oder "1" aus Binärdaten auf einer Glasmaske; eine erste Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher der Wert "0" der Binärdaten gespeichert wird; eine zweite Bezugszelle, die in einen Speicherzustand entsprechend jenem der Speicherzelle versetzt wird, in welcher der Wert "1" der Binärdaten gespeichert wird; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungsänderungen in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der ersten Bezugszelle, um ein erstes Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der zweiten Bezugszelle geändert haben, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; und einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine nicht-flüchtige Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: eine nicht-flüchtige Speicherzelle zum Speichern von Binärdaten "0" oder "1" in Reaktion darauf, ob ein MOS- Transistor vom Verarmungstyp oder vom Anreicherungstyp ist; eine NAND-Bündeltransistorkette, die eine Anzahl n an Speicherzellen und Auswahltransistoren aufweist, die in Reihe geschaltet sind; eine Bitleitung, an welche mehrere Gruppen der NAND-Bündeltransistorketten angeschlossen sind, wobei die Bitleitung dazu ausgebildet ist, eine Spannung entsprechend dem Speicherzustand der Speicherzelle auszugeben, wenn in der Speicherzelle gespeicherte Daten ausgelesen werden; eine erste Bezugs-NAND-Bündeltransistorkette, welche denselben Aufbau aufweist wie die NAND-Bündeltransistorkette, und eine Reihenschaltung aufweist, die eine erste Bezugszelle entsprechend der Speicherzelle des Verarrnungstyps aufweist; (n-1) erste Bezugszellen entsprechend der Speicherzelle des Anreicherungstyps, und NAND-Auswahltransistoren; eine erste Bezugsbitleitung, an welche mehrere der ersten Bezugszellen- NAND-Bündeltransistorketten angeschlossen sind, wobei die erste Bezugsbitleitung dazu ausgebildet ist, eine Spannung entsprechend dem Speicherzustand der ersten Bezugszelle des Verarmungstyps auszugeben, eine zweite Bezugs-NAND- Bündeltransistorkette, die denselben Aufbau aufweist wie die NAND-Bündeltransistorkette, und eine Reihenschaltung aufweist, die eine Anzahl n zweiter Bezugszellen entsprechend der Speicherzelle des Anreicherungstyps und NAND- Auswahltransistoren aufweist, eine zweite Bezugsbitleitung, an welche mehrere Gruppen der Bezugs-NAND-Bündeltransistorbündel angeschlossen sind, wobei die zweite Bezugsbitleitung dazu ausgebildet ist, eine Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle des Anreicherungstyps auszugeben, einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der Bitleitung und der ersten Bezugsbitleitung, um hierdurch ein erstes Ausgangssignal entsprechend dem Speicherzustand der Speicherzelle zu erzeugen; einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen auf der Bitleitung und der zweiten Bezugsbitleitung, um hierdurch ein zweites Ausgangssignal entsprechend dem Speicherzustand der Speicherzelle zu erzeugen, sowie einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: Bitleitungen; Wortleitungen; ein Speicherzellenfeld mit Speicherzellen, die auf den Schnittpunkten der Bitleitungen und der Wortleitungen angeordnet sind; ein Hilfsspeicherzellenfeld, welches dem Speicherzellenfeld zugeordnet vorgesehen ist; eine Programmiervorrichtung zum Speichern, daß defekte Zellen in dem Speicherzellenfeld vorhanden sind, eine Auswahlvorrichtung, bei welcher dann, wenn in dem Speicherzellenfeld irgendeine defekte Zelle vorhanden ist, die Auswahlvorrichtung auf ein Ausgangssignal von der Programmiervorrichtung reagiert, um das Hilfsspeicherzellenfeld statt der defekten Zelle auszuwählen, wobei eine erste Bezugszelle in einen Speicherzustand entsprechend der Speicherzelle versetzt wird, in welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden; eine erste Bezugsbitleitung zur Erzeugung einer Spannung entsprechend dem Speicherzustand der ersten Bezugszelle; eine zweite Bezugszelle, die in einen Speicherzustand entsprechend der Speicherzelle versetzt wird, in welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird; eine zweite Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle; einen ersten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der ersten Bezugszelle geändert haben, um ein erstes Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen, einen zweiten Meßverstärkerabschnitt zum Vergleichen von Spannungen, die sich in Reaktion auf jeweilige Speicherzustände der Speicherzelle und der zweiten Bezugszelle geändert haben, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; einen dritten Meßverstärkerabschnitt zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen; eine Ausgleichsvorrichtung zum Ausgleichen der Bitleitung und der ersten und zweiten Bezugsbitleitung für einen vorbestimmten Zeitraum zum Zeitpunkt einer Datenleseoperation, wodurch dann, wenn irgendeine defekte Zelle in der Speicherzelle vorhanden ist, eine Ausgleichszeit durch die Ausgleichsvorrichtung auf einen Wert eingestellt wird, der größer ist als der vorbestimmte Zeitraum, in Reaktion auf ein Ausgangssignal von der Programmiervorrichtung.
  • Gemäß der vorliegenden Erfindung werden der Speicherzustand der Speicherzelle und der Zustand der ersten und zweiten Bezugszelle verglichen. Auf diese Weise werden in der Speicherzelle gespeicherte Daten festgestellt. Daher kann die Anzahl erforderlicher Speicherzellen auf die Hälfte des Wertes verringert werden, der im Falle des Speicherns von Daten von einem Bit in zwei Speicherzellen erforderlich ist, um Speicherzustände miteinander zu vergleichen, und hierdurch Daten auszulesen.
  • Läßt man einen sehr geringen Strom in der ersten Bezugsbitleitung fließen, so wird verhindert, daß diese Bitleitung in einen Zustand mit unbestimmtem Potential versetzt wird. Daher kann eine fehlerhafte Operation verhindert werden.
  • In dem Fall, in welchem eine Kriechstromvorrichtung vorgesehen ist, wird die Beziehung zwischen Potentialen auf der Bitleitung und der Bezugsbitleitung vernünftig. Daher wird der Meßvorgang mit hoher Geschwindigkeit durchgeführt, und wird der Toleranzbereich vergrößert.
  • In jenem Fall, in welchem die Ausgleichsvorrichtung vorhanden ist, ist es möglich, die Potentiale auf der Bitleitung und der Bezugsbitleitung anzugleichen, um den Betrieb zu stabilisieren.
  • In jenem Fall, in welchem eine Vorladungsvorrichtung vorgesehen ist, ist es möglich, Änderungen des Potentials auf der Bitleitung und der Bezugsbitleitung durch Änderungen des Ausgleichssignals zu verhindern, wenn der Ausgleich fertig ist. Daher kann das Auftreten eines fehlerhaften Betriebs verhindert werden.
  • Bei der Vorrichtung auf der Grundlage einer Ausführungsform kann ein Datenmeßvorgang mit hoher Geschwindigkeit durchgeführt werden, da Daten mit einem Bit von zwei Speicherzellen gespeichert werden, um Daten durch die Bezugszelle in zwei Zuständen in Bezug auf jeweilige Daten herauszunehmen. Durch eine geeignete Ausführung der Angleichung kann daher ein Betrieb mit höherer Geschwindigkeit durchgeführt werden.
  • Bei der Vorrichtung auf der Grundlage einer anderen Ausführungsform wird eine Vorgehensweise verwendet, zum Zeitpunkt einer Programmüberprüfungsoperation eine Ausgangsspannung auf der zweiten Bitleitung auf einen Wert einzustellen, der höher als jener zum Zeitpunkt einer üblichen Leseoperation, und einen hierfür ausgebildeten Meßverstärker zu verwenden. Daher ist es möglich, die Menge an Elektronen zu erhöhen, welche der Speicherzelle zum Zeitpunkt einer Schreiboperation zugeführt werden, um die Spannungstoleranz zu erhöhen.
  • Bei der Vorrichtung gemäß einer weiteren Ausführungsform wird der Strom, der in der zweiten Bezugsbitleitung fließt, auf einen Wert eingestellt, der kleiner ist als jener Strom, der in der Speicherzelle fließt, in welcher kein Elektron dem Gate mit unbestimmtem Potential der Speicherzelle zugeführt wird. Daher erreicht ein Ausgangssignal des zweiten Meßverstärkers ein mittleres Potential zwischen "0" und "1" mit höherer Geschwindigkeit. Daher wird die Datenmeßgeschwindigkeit verbessert.
  • Bei der Vorrichtung gemäß einer weiteren Ausführungsform wird der Betrieb mit höherer Geschwindigkeit durchgeführt, da die Spannungsabfallschaltung zur Ausgabe einer Spannung vorgesehen ist, die um einen vorbestimmten Wert niedriger als die Stromversorgungsspannung ist, und die dritte Bezugszelle vorgesehen ist, in einem Zustand entsprechend der Speicherzelle, bei welcher dem Gate mit unbestimmtem Potential kein Elektron zugeführt wird, wobei deren Drain an den Drain der ersten Bezugszelle angeschlossen ist, und das Gate an den Ausgang der Spannungsabfallschaltung angeschlossen ist.
  • Bei der Vorrichtung gemäß einer weiteren Ausführungsform kann durch Bereitstellung von Binärdaten "0" oder "1" auf einer Glasmaske ein Maskierungs-ROM ähnlich der Vorrichtung auf der Grundlage der ersten Zielrichtung zur Verfügung gestellt werden.
  • Bei einer Vorrichtung gemäß einer weiteren Ausführungsform kann eine nicht-flüchtige Halbleiterspeichervorrichtung dadurch zur Verfügung gestellt werden, daß die Speicherzelle als nicht-flüchtige Speicherzelle zum Speichern von Daten in Reaktion darauf ausgebildet wird, ob der MOS-Transistor vom Verarmungstyp oder vom Anreicherungstyp ist, und die Bezugszelle mit einer NAND-Bündeltransistorkette versehen wird.
  • Schließlich kann bei einer Vorrichtung gemäß einer weiteren Ausführungsform der Erfindung eine Verlängerung der Ausgleichszeit auf der Grundlage der achten Zielrichtung bei der Speichervorrichtung auf der Grundlage der ersten Zielrichtung durchgeführt werden. Auf entsprechende Weise wird die Möglichkeit für das Auftreten eines fehlerhaften Betriebs verringert.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den beigefügten Zeichnungen ist:
  • Fig. 1 ein Schaltbild des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ein Schaltbild des Aufbaus eines ersten, zweiten und dritten Meßverstärkers bei der in Figur 1 dargestellten Vorrichtung;
  • Fig. 3 ein Zeitablaufdiagramm, welches die Beziehungen eines Ausgleichssignals φ, von Spannungen VIN, VR1 und VR2, und Signalen A, B und D bei der in Figur 1 gezeigten Vorrichtung zeigt;
  • Fig. 4 ein Schaltbild des Aufbaus eines dritten Meßverstärkers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 5 ein Schaltbild des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 6 ein Zeitablaufdiagramm, welches die Beziehungen eines Ausgleichssignals φ, von Spannungen VIN, VR1 und VR2, und Signalen A, B und D bei der Vorrichtung gemäß Figur 5 zeigt;
  • Fig. 7 ein Schaltbild des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 8 ein Schaltbild des Aufbaus zur Erhöhung der Menge zugeführter Elektronen zum Zeitpunkt einer Programmüberprüfungsoperation der in Figur 7 dargestellten Vorrichtung;
  • Fig. 9 ein Zeitablaufdiagramm, welches die Beziehungen eines Adressensignals, eines ATD-Impulssignals, eines Ausgleichssignals φ, eines Zwischenspeicherimpulses, und von Ausgangssignalen D und F bei der in Figur 7 dargestellten Vorrichtung zeigt;
  • Fig. 10 ein Schaltbild des Aufbaus einer Halbleiterspeichervorrichtung gemäß einer fünften Ausführungsform;
  • Fig. 11 ein Schaltbild des Aufbaus einer Kriechstromvorrichtung bei einer Halbleiterspeichervorrichtung gemäß einer sechsten Ausführungsform;
  • Fig. 12 eine Darstellung der Beziehung von Änderungen einer Stromversorgungsspannung und eines Potentials auf dem Knoten Vout bei der in Figur 11 gezeigten Vorrichtung;
  • Fig. 13 ein Schaltbild der Schaltungsanordnung bei der Verwirklichtung der ersten Ausführungsform auf einem Siliziumsubstrat;
  • Fig. 14 ein Schaltbild, welches eine Ausführungsform zeigt, bei welcher Ausgleichstransistoren weggelassen sind;
  • Fig. 15 eine Aufsicht auf die Vorrichtung, welche die Beziehungen zwischen den Gatelängen der Speicherzelle und der Bezugszelle zeigt;
  • Fig. 16 ein Schaltbild, welches eine Ausführungsform zeigt, die eine rückgekoppelte Vorspannung verwendet;
  • Fig. 17 eine Ansicht eines Inverters, der zur Rückkopplung eingesetzt wird;
  • Fig. 18 bis 24 Schaltbilder verschiedener Ausführungsformen von jeweils in Figur 17 dargestellten Invertern;
  • Fig. 25 ein Schaltbild einer weiteren Ausführungsform einer rückgekoppelten Leitungsvorspannungsschaltung;
  • Fig. 26 ein Schaltbild mit einer Darstellung der Art und Weise der Verbindungen in einer Halbleiterspeichervorrichtung einer Bitleitungs- Vorspannungsschaltung;
  • Fig. 27 und 28 Schaltbilder, die weitere Ausführungsformen der Bitleitungs-Vorspannungsschaltung zeigen;
  • Fig. 29 ein Schaltbild eines verbesserten Beispiels für die in Figur 27 dargestellte Ausführungsform;
  • Fig. 30 ein Diagramm der Beziehung zwischen einem Bitleitungspotential und einem Rückkopplungspotential einer Vorspannungsschaltung;
  • Fig. 31 ein Schaltbild einer weiteren Ausführungsform, welche denselben Effekt zur Verfügung stellen kann wie die in Figur 29 gezeigte Ausführungsform;
  • Fig. 32 ein Schaltbild einer Ausführungsform der vorliegenden Erfindung, bei welcher die Schaltungskondensatoren durch die Bezugsbitleitungen ersetzt sind;
  • Fig. 33 ein Schaltbild, welches eine Ausführungsform zeigt, bei welcher das Ausgleichsystem verbessert ist;
  • Fig. 34(A) bis 34(D) erläuternde Ansichten der Beziehung zwischen zueinander ausgeglichenen Bitleitungen und Bezugsbitleitungen;
  • Fig. 35 ein Blockschaltbild des Aufbaus einer Halbleiterspeichervorrichtung mit einem Aufbau mit zwei Bit, zur Erläuterung der Beziehung zwischen Bitleitungen und Bezugsbitleitungen, die ausgeglichen sind;
  • Fig. 36 ein Schaltbild, teilweise mit Detaildarstellung, des Aufbaus der in Figur 35 gezeigten Vorrichtung;
  • Fig. 37(1) bis 37(23), 37(1-0) und 37(1-1) Ansichten zur Erläuterung der Beziehung von Bitleitungen und Bezugsbitleitungen, die ausgeglichen sind;
  • Fig. 38 eine Ansicht eines Musters eines konventionellen ROM-Speicherzellenfeldes vom NAND-Typ;
  • Fig. 39 ein Schaltbild des in Figur 38 dargestellten Speicherzellenfeldes;
  • Fig. 40 ein Schaltbild mit einer Darstellung, wie die in Figur 1 gezeigte Speichervorrichtung durch ein ROM des NAND-Typs verwirklicht wird;
  • Fig. 41 ein Schaltbild eines Beispiels für den Aufbau von Bezugszellen-NAND-Bündeln 1 bis n;
  • Fig. 42 ein Beispiel für ein Speicherzellen-NAND-Bündel, welches mit acht Wortleitungen versehen ist;
  • Fig. 43 ein Schaltbild eines Beispiels für einen Dekodierer zur Auswahl von Wortleitungen des in Figur 42 gezeigten ROM des NAND-Typs;
  • Fig. 44 eine Tabelle, welche Adresseneingänge und die Auswahl einer Wortleitung zeigt;
  • Fig. 45 ein Schaltbild eines Beispiels für einen Bezugsdekodierer;
  • Fig. 46 eine Tabelle, welche Adresseneingänge und die Auswahl von Bezugs-Spaltengates zeigt;
  • Fig. 47 ein Schaltbild des Aufbaus von Dummyzellen-NAND- Bündeln n+1 bis n+n;
  • Fig. 48 ein Blockschaltbild einer typischen Ausbildung eines EPROM;
  • Fig. 49(a) ein Schaltbild eines Beispiels für eine Adressenpufferschaltung und einen Adressenübergangsfeststellungsschaltung;
  • Fig. 49(b) ein Schaltbild einer Schaltung, welche ein Impulssignal ATD erzeugt;
  • Fig. 50 ein Schaltbild eines Beispiels für eine redundante Schaltung;
  • Fig. 51 ein Schaltbild einer Ausführungsform der vorliegenden Erfindung mit einer redundanten Schaltung;
  • Fig. 52 ein Schaltbild einer redundanten Schaltung zur Ausgabe von Signalen, die bei der Ausführungsform gemäß Figur 51 verwendet werden;
  • Fig. 53 ein Schaltbild einer weiteren Ausführungsform der vorliegenden Erfindung;
  • Fig. 54 ein Schaltbild des Aufbaus einer konventionellen Halbleiterspeichervorrichtung; und
  • Fig. 55 ein Zeitablaufdiagramm, welches die Beziehungen eines Ausgleichssignals φ, von Spannungen VIN, VR1 und VR2, und von Signalen A, B und D bei der in Figur 54 dargestellten Vorrichtung zeigt.
    • DIE BESTE ART UND WEISE ZUR AUSFÜHRUNG DER VORLIEGENDEN ERFINDUNG
  • Nachstehend werden unter Bezugnahme auf die beigefügten Zeichnungen bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.
  • Figur 1 zeigt den Schaltungsaufbau einer ersten Ausführungsform. Diese Ausführungsform unterscheidet sich vom Stand der Technik in der Hinsicht, daß das Speichern von Daten entsprechend einem Bit durch eine einzige Speicherzelle vorgenommen wird, daß zwei Spalten erster und zweiter Bezugsoder Dummy-Zellen DM11, ..., DMm1 bzw. DM12, ..., DMm2 zum Speichern von Daten zur Einstellung von Spannungen vorgesehen sind, die als Bezugsgrößen beim Auslesen von in der einzigen Speicherzelle gespeicherten Daten dienen, und daß drei Meßverstärker dazu vorgesehen sind, in der Speicherzelle gespeicherte Daten entsprechend den voranstehend geschilderten Modifikationen zu messen. Bei der vorliegenden Ausführungsform werden die gleichen Bezugszeichen zur Bezeichnung derselben Bauteile wie beim Stand der Technik verwendet, und wird deren Beschreibung weggelassen.
  • Die Sources der ersten Bezugszellen DM11, DM21, ..., DMm1 befinden sich jeweils auf unbestimmtem Potential. Selbst wenn ein Signal mit logisch "1" an deren Gates angelegt wird, wird kein Strompfad ausgebildet. Diese ersten Bezugszellen entsprechen daher der Speicherzelle, bei welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden. Andererseits weisen die zweiten Bezugszellen DM12, DM22, DMm2 Gates mit unbestimmten Potential auf, welchen kein Elektron zugeführt wird. Diese zweiten Bezugszellen entsprechen daher jener Speicherzelle, welcher kein Elektron zugeführt wird.
  • Drains der ersten Bezugszellen DM11, DM21, ..., DMm1 sind an die erste Bezugsbitleitung DBL1 angeschlossen, und Drains der zweiten Bezugszellen DM12, DM22, ..., DMm2 sind an die zweite Bezugsbitleitung DBL2 angeschlossen. Weiterhin sind ein MOSFET DCG1 und DCG2 entsprechend dem Spaltengate CG an die Bezugsbitleitung DBL1 bzw. DBL2 angeschlossen. Die Kapazitäten C1 und C2 sind zu dem Zweck angeschlossen, um die Differenz zwischen Kapazitätswerten auf den Bitleitungen und den Bezugsbitleitungen zu Nüll zu machen, die von der Differenz zwischen der Anzahl an Spaltengatetransistoren CG1, CG2, ..., auf der Seite der Speicherzelle und der Anzahl an Bezugsspaltengatetransistoren DCG1 und DCG2 auf der Seite der Bezugszelle herrühren, um so die Kapazitätswerte der Bitleitungen und der Bezugsleitungen auszugleichen.
  • Ein Kriechstrompfad L1, der an die Bezugsbitleitung DBL1 angeschlossen ist, dient zur Ausbildung eines Strompfades, um zu verhindern, daß sich die Bezugsbitleitung DBL1 elektrisch in einem Zustand mit unbestimmtem Potential befindet, da kein Strompfad in der ersten Bezugszelle ausgebildet wird. Damit die Eigenschaften jeweiliger Bitleitungen sämtlich einander gleich sein können, kann ein Kriechstrompfad, der einen sehr geringen Stromfluß zuläßt, entsprechend an die Bitleitung BL und/oder die Bezugsbitleitung DBL2 angeschlossen sein.
  • Eine Adressenübergangsfeststellungsschaltung (nicht gezeigt) stellt fest, daß sich ein von außen eingegebenes Adressensignal geändert hat, um ein Ausgleichssignal φ zu erzeugen. Weist dieses Ausgleichssignal φ den Logikwert "1" auf, führen die Transistoren Q11, Q13 und Q15 eine Vorladung der Bitleitung BL und der Bezugsbitleitungen DBL1 und DBL2 durch, und lassen es die Transistoren Q12, Q14, Q16 und Q17 zu, daß die Potentiale auf der Bitleitung und den Bezugsbitleitungen einander gleich sind. Weiterhin entsprechen Transistoren Q100, Q101 und Q102 einer ersten, zweiten bzw. dritten Lastschaltung. Diese Transistoren gestatten den Fluß vorbestimmter Ströme, so daß Potentiale auf der Bitleitung B11 und den Bezugsbitleitungen DBL1 und DBL2, die durch die Transistoren Q11, Q13 und Q15 vorgeladen wurden, nicht durch einen Kriechstrom und dergleichen verringert werden, um diese Bitleitungen zu laden. Aus diesem Grund werden diese Leitungswiderstandswerte auf extrem hohe Werte eingestellt. Weiterhin dienen Transistoren Q21, Q22, Q23, Q24 und Q25 dazu, den Anstieg von Drainspannungen von Speicherzellen oder Bezugszellen zu unterdrücken, so daß diese Spannungen nicht vorbestimmte Pegel überschreiten, um so jeweils die Verläßlichkeit der Speicherzellen zu verbessern. Die Transistoren Q21, Q22 und Q23 entsprechen einem ersten, zweiten bzw. dritten Vorspannungstransistor.
  • Der erste Meßverstärker 1 vergleicht ein Potential VIN auf der Bitleitung BL und ein Potential VR1 auf der Bezugsbitleitung DBL1, um ein Signal A entsprechend dem ersten Ausgangssignal als Vergleichsergebnis auszugeben.
  • Dem zweiten Meßverstärker 2 wird das Potential VIN und ein p- Typ VR2 auf der Bezugsbitleitung DBL2 zugeführt, um zwischen diesen einen Vergleich durchzuführen, und ein Signal B entsprechend dem zweiten Ausgangssignal auszugeben. Weiterhin wird dem dritten Meßverstärker 3 ein erstes und ein zweites Signal zugeführt, um zwischen diesen einen Vergleich durchzuführen, und ein Signal D als das dritte Ausgangssignal auszugeben, welches Daten einer ausgewählten Speicherzelle entspricht.
  • Figur 2 zeigt ein Beispiel für den Schaltungsaufbau des ersten, zweiten und dritten Meßverstärkers. Diese Meßverstärker bilden jeweils Stromspiegelschaltungen. Potentiale VIN und VR1 werden an die Gates von Transistoren S1 und S2 des P-Kanal-Anreichungstyps des ersten Meßverstärkers 1 angelegt. Daher wird von dort ein erstes Signal A ausgegeben. Weiterhin werden Potentiale VR2 und VIN an die Gates von Transistoren S3 und S4 des P-Kanal-Anreichungstyps des zweiten Meßverstärkers 2 angelegt. Daher wird von dort ein zweites Signal B ausgegeben. Weiterhin werden das erste und zweite Signal A bzw. B an die Gates von Transistoren S5 und S6 des P- Kanal-Anreichungstyps des dritten Meßverstärkers 3 angelegt. Daher wird von dort ein drittes Signal B ausgegeben.
  • Nachstehend wird der Betrieb zum Auslesen von Daten beschrieben, die in der Speicherzelle gemäß der vorliegenden Ausführungsform mit dem voranstehend geschilderten Aufbau gespeichert sind.
  • Eine der Wortleitungen WL wird von dem Zeilendekodierer 5 ausgewählt. Weiterhin wird einer der Spaltengatetransistoren CG von dem Spaltendekodierer 4 ausgewählt. Auf diese Weise wird eine Speicherzelle ausgewählt, die sich auf einem Schnittpunkt einer Bitleitung entsprechend dem ausgewählten Spaltengatetransistor und der ausgewählten Wortleitung befindet.
  • Weiterhin werden zwei Bezugszellen, die an dieselbe Wortleitung WL angeschlossen sind wie jene der von dem Zeilendekodierer 5 ausgewählten Speicherzelle, ebenfalls ausgewählt.
  • Die Beziehung zwischen dem Ausgleichssignal φ, den Potentialen VIN, VR1 und VR2 und den Signalen A, B und D ist in Figur 3 gezeigt. Wenn das Ausgleichssignal φ seinen Pegel von "0" auf "1" ändert (Zeitraum t1), werden die Transistoren Q11, Q13 und Q15 eingeschaltet. Dies führt dazu, daß die Bitleitung BL und die Bezugsbitleitungen DBL1 und DBL2 vorgeladen werden, und durch die Transistoren Q12, Q14, Q16 und Q17 so eingestellt werden, daß sie im wesentlichen dasselbe Potential aufweisen. Über diesen Zeitraum tl werden daher VIN, VR1 und VR2 auf dasselbe Potential vorgeladen.
  • Zu diesem Zeitpunkt sind jeweilige Transistoren S21, S22 und S23 des N-Kanal-Anreicherungstyps in dem ersten, zweiten und dritten Meßverstärker leitend, da sich das Ausgleichssignal φ auf dem Logikpegel "1" befindet. Andererseits werden jeweilige Transistoren S31, S32 und S33 des P-Kanal-Anreichungstyps durch das Ausgleichssignal φ ausgeschaltet. Dies führt dazu, daß Signale A, B und D, die von den Knoten N1, N3 und N5 ausgegeben werden, sämtlich gleich einer logischen "0" werden.
  • Ändert sich das Ausgleichssignal φ von "1" auf "0" (Zeitraum t2), werden die Transistoren Q11, Q13 und Q15, und die Transistoren Q12, Q14, Q16 und Q17 sämtlich nicht leitend. Dies führt dazu, daß sich die Potentiale auf der Bitleitung BL und den Bezugsbitleitungen DBL1 und DBL2 in Reaktion auf die Speicherzustände einer ausgewählten Speicherzelle bzw. Bezugszellen ändern. Entsprechend werden die Transistoren S21, S22 und S23 in Figur 2 nicht leitend, und werden die Transistore S31, S32 und S33 leitend. Dies führt dazu, daß der erste, zweite und dritte Verstärker mit dem Meßverstärker beginnt.
  • Dieser Zeitraum t2 zeigt einen Fall, in welchem eine Speicherzelle ausgewählt ist, bei welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird. Da die Speicherzelle leitend ist, wird die Bitleitung BL entladen, so daß das Potential VIN absinkt. Da sich die Bezugszellen DM11 bis DMm1 sämtlich im nicht leitenden Zustand befinden, entsprechend jenem Zustand, in welchem Elektronen zugeführt werden, wird im Gegensatz hierzu die Bezugsbitleitung DBL1 in einen geladenen Zustand versetzt. Dies führt dazu, daß das Potential VR1 im geladenen Zustand gehalten wird. In diesem Fall wird das Potential VF1 geringfügig verringert, infolge eines Potentials entsprechend einem Kriechstrom über den Kriechstromspfad L1. Da kein Elektron sämtlichen Bezugszellen DM12 bis DMm2 zugeführt wird, und daher diese Bezugszellen leitend sind, wird darüber hinaus die Bitleitung DBL2 entladen. Daher wird das Potential VR2 auf denselben Pegel gesenkt wie den Pegel des Potentials VIN.
  • Daher wird das Potential VIN im entladenen Zustand an das Gate des Transistors S1 des ersten Meßverstärkers 1 angelegt, und daher wird der Transistor S1 leitend. Andererseits wird das Potential VR1 im aufgeladenen Zustand an das Gate des Transistors S2 angelegt, so daß dieser Transistor S2 im nicht leitenden Zustand gehalten wird. Daher wird ein Signal A auf dem Pegel "1" von dem ersten Meßverstärker ausgegeben.
  • Weiterhin werden Potentiale VR2 und VIN im entladenen Zustand an die beiden Gates der Transistoren S3 und S4 des zweiten Meßverstärkers 2 angelegt. Dies führt dazu, daß beide Transistoren leitend werden. Wenn wie voranstehend erwähnt P- Kanal-Transistoren S3 und S4 beide leitend sind, nimmt das Signal B einen mittleren Wert zwischen logisch "1" und logisch "0" an.
  • Das Signal A auf dem Logikpegel "1" und das Signal B mit einem Potential zwischen dem Pegel "1" und "0" werden an die Gates der Transistoren S5 und S6 des dritten Meßverstärkers angelegt.
  • Der dritte Meßverstärker mißt, daß das Potential des Signals A höher ist als das Potential des Signals B, und gibt daher an seine Ausgangsklemme ein Signal auf dem Logikpegel "0" aus.
  • Um in einer neu ausgewählten Speicherzelle gespeicherte Daten zu lesen, ändert das Ausgleichssignal φ seinen Pegel von "0" auf "1" (Zeitraum t3). Dies führt dazu, daß die Bitleitung BL und die Bezugsbitleitungen DBL1 und DBL2 vorgeladen werden, und dann in einen Zustand mit gleichem Potential versetzt werden. In diesem Fall sind die Potentiale VIN, VR1 und VR2, und die Signale A, B und D ebenso wie jene im Zeitraum t1.
  • Andert das Ausgleichssignal φ seinen Pegel von "1" auf "0" (Zeitraum t4), ändern sich die Potentiale auf der Bitleitung BL und den Bezugsbitleitungen DBL1 und DBL2 in Reaktion auf jeden Speicherzustand einer neu ausgewählten Speicherzelle bzw. von Bezugszellen. Dieser Zeitraum t4 zeigt jenen Fall, in welchem eine Speicherzelle ausgewählt wird, bei welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden. Da diese Speicherzelle nicht leitend ist, wird die Bitleitung BL im aufgeladenen Zustand gehalten. Da die Potentiale auf der Bezugsbitleitung DBL1 und der Bezugsbitleitung DBL2 exakt gleich jenen im Falle des voranstehend geschilderten Zeitraums t2 sind, wird das Potential VR1 in einem aufgeladenen Zustand gehalten, und wird das Potential VR2 abgesenkt. Potentiale VIN und VR1, die sich beide im aufgeladenen Zustand befinden, werden daher an die Gates der Transistoren S1 und S2 des ersten Meßverstärkers 1 angelegt. Dies führt dazu, daß der Transistor S1 nicht leitend wird, und daß das Signal A in dem Zustand gehalten wird, in welchem es durch den Transistor S21 entladen wird, also das Signal A den Logikpegel "0" annimmt.
  • Ein Potential VR2 im entladenen Zustand wird an das Gate des Transistors S3 des zweiten Meßverstärkers 2 angelegt. Dies führt dazu, daß der Transistor S3 leitend wird, und daß ein Potential VIN im aufgeladenen Zustand an den Transistor S4 angelegt wird. Der zweite Meßverstärker 2 mißt, daß das Potential VIN höher als das Potential VR2 ist, damit das Ausgangssignal B den Logikpegel "1" aufweisen kann.
  • Der dritte Meßverstärker mißt, daß das Potential des Signals A niedriger ist als das Potential des Signals B, damit das Ausgangssignal D den Logikpegel "1" aufweisen kann.
  • Wie voranstehend geschildert wird, wenn kein Elektron dem Gate mit unbestimmtem Potential der Speicherzelle zugeführt wird, ein Signal D mit dem Pegel "0" ausgegeben. Im Gegensatz hierzu wird, wenn Elektronen diesem Gate zugeführt werden, ein Signal D auf dem Pegel "1" ausgegeben. Auf diese Weise werden die Speicherzustände der Speicherzelle ausgelesen.
  • Wie voranstehend geschildert werden bei der vorliegenden Ausführungsform folgende Vorteile zur Verfügung gestellt. Verglichen mit der konventionellen Vorrichtung kann die Speicherung von Daten entsprechend einem Bit von einer einzigen Speicherzelle ausgeführt werden. Daher wird die Chipfläche verringert, was zu verringerten Chipkosten führt.
  • Der Lesevorgang in diesem Fall kann dadurch ausgeführt werden, daß eine Bitleitung vorgeladen und ausgeglichen wird, die an eine ausgewählte Speicherzelle angeschlossen ist, sowie Bezugsbitleitungen, die an zwei Arten von Bezugszellen angeschlossen sind, um sie hierdurch in gleicher Weise auf eine hohe Spannung zu setzen, um den Moment festzustellen, an welchem sie aus diesem Zustand den Zustand auf Spannungen ändern, welche jeweiligen Speicherzuständen entsprechen, um geänderte Spannungen zu lesen. Dieses Verfahren entspricht einem konventionellen Leseverfahren, bei welchem entgegengesetzte Daten in zwei Speicherzellen als Daten entsprechend einem Bit gespeichert werden. Daher wird ein Hochgeschwindigkeits-Lesevorgang auf dieselbe Weise erzielt wie beim Stand der Technik.
  • Das Auftreten einer fehlerhaften Operation in einem Fall, in welchem sich eine Stromversorgungsspannung ändert, wird folgendermaßen verhindert. Falls eine Speicherzelle ausgewählt wird (Zeitraum t2), welcher kein Elektron zugeführt wird, führt der erste Meßverstärker 1 einen Vergleich zwischen Daten von der Speicherzelle, in welcher kein Elektron zugeführt wird, und Daten von Bezugszellen DM11 bis DMm1 durch, die der Speicherzelle entsprechen, in welcher Elektronen zugeführt werden, und die keinen Strompfad aufweisen, also einen Vergleich zwischen Daten von der eingeschalteten Speicherzelle und Daten von ausgeschalteten Bezugszellen. Selbst in einem Fall, in welchem sich eine Stromversorgungsspannung ändert, wird daher das Potential auf der Bitleitung nicht auf dieselbe Art und Weise umgekehrt wie beim konventionellen Verfahren, bei welchem Daten entsprechend einem Bit in zwei Speicherzellen als einander entgegengesetzte Daten gespeichert werden, und daher ergibt sich keine fehlerhafte Operation.
  • Weiterhin führt der zweite Meßverstärker 2 einen Vergleich zwischen Daten von Speicherzellen, in welchen kein Elektron zugeführt wird, und Daten von Bezugszellen DM12 bis DMm2 entsprechend derartigen Speicherzellen durch, um Daten auszulesen, die durch den Vergleich erhalten wurden. Selbst wenn sich eine Stromversorgungsspannung ändert, ist aus diesem Grund der Einfluß oder die Auswirkung auf der Bitleitung BL und auf der Bezugsbitleitung DBL2 gleich. Während eingegebene Spannungen VIN und VR2 beide auf niedrigem Pegel hegten, erfahren sie daher dieselben Auswirkungen.
  • Daher wird die Beziehung aufrechterhalten, daß das von dem zweiten Meßverstärker 2 ausgegebene Signal B niedriger ist als das Signal A von dem ersten Meßverstärker 1. Das Signal D von dem dritten Verstärker 3 hält stabil den Pegel "1". Das Auftreten einer fehlerhaften Operation wird verhindert.
  • Im Falle einer Speicherzelle, in welcher Elektronen zugeführt werden (Zeitraum t4), führt der zweite Meßverstärker 2 einen Vergleich zwischen Daten von der Speicherzelle, in welcher Elektronen zugeführt werden, und Daten von Bezugszellen DM12 bis DMm2 durch, welche der Speicherzelle entsprechen, in welcher kein Elektron zugeführt wird, also zwischen Daten von der ausgeschalteten Speicherzelle und Daten von eingeschalteten Bezugszellen. Selbst wenn sich eine Stromversorgungsspannung ändert, werden daher ein Potential auf der Bitleitung und ein Potential auf der Bezugsbitleitung nicht auf dieselbe Weise umgekehrt wie bei dem konventionellen Verfahren, bei welchem Daten entsprechend einem Bit in zwei Speicherzellen als einander entgegengesetzte Daten gespeichert werden, was dazu führt, daß sich keine fehlerhafte Operation ergibt. Darüber hinaus führt der erste Meßverstärker 1 einen Vergleich zwischen Daten von einer Speicherzelle, in welcher Elektronen zugeführt werden, und Daten von Bezugszellen DM11 bis DMm1 entsprechend dieser Speicherzelle durch, um durch den Vergleich erhaltene Daten zu lesen. Der Einfluß oder Effekt auf die Bitleitung BL und auf die Bezugsbitleitung DBL1, die bei dem ersten Meßverstärker 1 verglichen werden, ist daher gleich, so daß bei beiden dieselben Änderungen auftreten. Daher wird die Beziehung beibehalten, daß das von dem ersten Meßverstärker 1 ausgegebene Signal A niedriger ist als das von dem zweiten Meßverstärker 2 ausgebebene Signal B. Daher wird ein Signal D auf dem Logikpegel "1" stabil von dem dritten Meßverstärker 3 ausgegeben, unabängig von Änderungen der Stromversorgungsspannung.
  • Wie voranstehend geschildert kann die Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform mit hoher Geschwindigkeit arbeiten, und das Auftreten einer fehlerhaften Operation infolge von Änderungen der Stromversorgungsspannung verhindern. Darüber hinaus kann die Speicherung von Daten von einem Bit in ausreichender Weise von einem einzigen Speicherzellentransistor durchgeführt werden. Daher kann die Chipfläche im selben Ausmaß wie bei einem konventionellen Medium oder bei Speichervorrichtungen für niedrige Geschwindigkeit verringert werden, was zu verringerten Kosten führt.
  • Nachstehend wird eine weitere Ausführungsform der vorliegenden Erfindung erläutert. Als zweite Ausführungsform kann der dritte Meßverstärker 3 so aufgebaut sein, wie dies in Figur 4 gezeigt ist. Darüber hinaus kann die in Figur 4 dargestellte Anordnung für sowohl den ersten, zweiten als auch dritten Meßverstärker eingesetzt werden. Der in Figur 2 gezeigte dritte Meßverstärker 3 ist dazu ausgebildet, Signale A und B den Gates von P-Kanal-Transistoren S5 und S6 zuzuführen, wogegen der in Figur 4 gezeigte, dritte Meßverstärker 3 dazu ausgebildet ist, diese Signale an die Gates von N-Kanal- Transistoren S15 und S16 anzulegen, die jeweils eine Schwellenspannung von im wesentlichen 0 Volt aufweisen. Der Drain des Transistors S15 ist an eine Stromversorgung Vcc angeschlossen, und dessen Source ist mit dem Drain eines N- Kanal-Anreichungstransistors SS15 verbunden, und mit dem Gate eines N-Kanal-Anreichtungstransistors SS16. Weiterhin ist der Drain des Transistors S16 an die Stromversorgung Vcc angeschlossen, und ist seine Source mit dem Drain des Transistors SS16 und mit dem Gate des Transistors SS15 verbunden. Weiterhin sind die Sources der Transistoren SS15 und SS16 an Masse gelegt. Auch in diesem Fall ändern sich die Signale A, B und D entsprechend, wie in Figur 3 gezeigt.
  • Wenn sich die Signale A und B beide auf dem Logikpegel "0" befinden (Zeitraum t1), sind die Transistoren S15 und S16 beide nicht leitend, so daß das Signal D den Pegel "0" aufweist. Befindet sich andererseits das Signal A auf dem Pegel "1", und weist das Signal B ein Potential zwischen dem Pegel "1" und dem Pegel "0" auf (Zeitraum t2), so wird das Potential des Signals A höher als das Potential des Signals B, so daß der Knoten N16 seinen Pegel auf "0" ändert. Daher wird ein Signal D des Logikpegels "0" ausgegeben. Befindet sich das Signal A auf dem Pegel "0", und das Signal B auf dem Pegel "1" (Zeitraum t4), so ist das Potential des Signals B höher als das Potential des Signals A, so daß das Potential des Knotens N16 ansteibt. Daher wird ein Signal auf dem Pegel "1" ausgegeben.
  • Wenn sich das Impulssignal φ von logisch "1" auflogisch "0" ändert, ändert jedes der Signale A und B, die auf den Pegel "0" gesetzt werden, seinen Pegel auf "1". Diese Änderung wird sofort gelesen, um das Signal D auszugeben.
  • Falls die in Figur 4 gezeigte Schaltung für den ersten und zweiten Meßverstärker als zweite Ausführungsform verwendet wird, und eine Differenz zwischen einem Potential auf der Bitleitung und dem Potential auf den Bezugsbitleitungen auftritt, kann diese Potentialdifferenz sofort gemessen werden, unabhängig von Vorladungspotentialen auf der Bitleitung und den Bezugsbitleitungen.
  • Als nächstes wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. Der Schaltungsaufbau in diesem Fall und die Zeitpunkte jeweiliger Signale zum Zeitpunkt einer Ausleseoperation sind in Figur 5 bzw. 6 dargestellt. Diese Ausführungsform unterscheidet sich in folgender Weise von den voranstehend geschilderten ersten und zweiten Ausführungsformen.
  • Die Bitleitungsvorladungsschaltung wird durch eine Reihenschaltung eines N-Kanal-Verarmungstransistors Q11 und eines P-Kanal-Anreicherungstransistors Q31 gebildet. Die Vorladungsschaltung für die Bezugsbitleitung DBL1 weist einen N-Kanal-Verarmungstransistor Q13 und einen P-Kanal- Anreicherungstransistor Q33 auf, die in Reihe geschaltet sind. Weiterhin weist die Vorladungsschaltung für die Bezugsbitleitung DBL2 eine Reihenschaltung aus einem N-Kanal- Verarmungstransistor Q15 und einen P-Kanal- Anreicherungstransistor Q35 auf.
  • Die Gates der P-Kanal-Transistoren Q31, Q33 und Q35 sind an die Bitleitung BL, die Bezugsbitleitung DBL1 bzw. die Bezugsbitleitung DBL2 angeschlossen.
  • Darüber hinaus werden als Lasttransistor P-Kanal-Transistoren Q100, Q101 und Q102 verwendet, deren Drains und Gates gemeinsam mit der Bitleitung oder der Bezugsbitleitung verbunden sind.
  • Wenn das Ausgleichssignal φ sich so ändert, daß es danach den Pegel "1" aufweist, wie durch den Zeitraum t1 oder t3 in Figur 6 angedeutet, werden die N-Kanal-Verarmungstransistoren Q11, Q13 und Q15 sämtlich leitend. Dies führt dazu, daß die Bitleitung BL und die Bezugsbitleitungen DBL1 und DBL2 geladen werden, so daß ihre Potentiale bis zu einem Potential (Vcc - Vthp ) ansteigen, das durch Subtrahieren der Schwellenwertspannung Vthp des P-Kanal-Transistors von der Stromversorgungsspannung Vcc erhalten wird. Wenn die Eingangstransistoren des ersten und zweiten Meßverstärkers vom P-Kanal-Anreicherungstyp sind, wie bei der Schaltung der Figur 2 gezeigten Ausführungsform, ändern sich die Potential auf der Bitleitung und den Bezugsbitleitungen von dem Grenzpunkt zwischen dem Einschaltzustand und dem Ausschaltzustand der Eingangstransistoren S1 bis S4, nachdem die Vorladung der Bitleitung und der Bezugsbitleitungen beendet ist. Da sich die Potentiale der Bitleitung und der Bezugsbitleitungen am Grenzpunkt zwischen den Transistoren S1 bis S4 ändern, wird die Reaktion der ersten und zweiten Meßverstärker schnell. Aus diesem Grund werden P-Kanal-Transistoren Q31, Q33 und Q35 dazu verwendet, eine derartige Einstellung vorzunehmen, daß die Potentiale auf der Bitleitung und den Bezugsbitleitungen nach der Vorladung gleich (Vcc - Vthp ) werden, wenn die Vorladung beendet ist. Während dieses Vorladungszeitraums werden die N-Kanal-Transistoren Q12, Q14, Q16 und Q17 leitend, so daß die Potentiale auf der Bitleitung BL und den Bezugsbitleitungen DBL1 und DBL2 einander gleich werden können.
  • Nachdem die Ausgleichsoperation beendet ist, und sich der Pegel des Ausgleichsignals φ auf den Pegel "0" verschiebt, etwa im Zeitraum t2 oder t4, werden die Vorladungstransistoren Q11, Q13 und Q15 sämtlich nicht leitend, bei denen das Ausgleichsignal φ jeweils dem Gate zugeführt wird. Zu diesem Zeitpunkt werden gleichzeitig die Ausgleichstransistoren Q12, Q14, Q16 und Q17 nicht leitend. Daher ändern sich die Potentiale VIN, VR1 und VR2 auf einen Pegel entsprechend den Speicherzuständen der Speicherzelle bzw. der Bezugszellen. Wenn die Ausgleichs- oder Vorladungsoperation beendet ist, ändert sich die an jedes Gate der Transistoren Q11, Q13 und Q15 angelegte Spannung vom Pegel "1" auf den Pegel "0" Aus diesem Grund werden die Sourcespannungen der P-Kanal- Anreicherungstransistoren Q31, Q33 und Q35 durch die kapazitive Kopplung zwischen dem jeweiligen Gate und der Source der Transistoren Q11, Q13 und QlS abgesenkt. Da jedoch die Potentiale VIN, VR1 und VR2 auf der Bitleitung und den Bezugsbitleitungen gleich dem voranstehend geschilderten Potential (Vcc - Vthpl) sind, befinden sich die P-Kanal- Transistoren Q31, Q33 und Q35 sämtlich noch in dem nicht leitenden Zustand. Selbst wenn sich der Pegel des Ausgleichsignals φ von "1" auf "0" ändert, können sich die Potentiale VIN, VR1 und VR2 stabil auf Potentiale entsprechend Speicherdaten der Speicherzelle und der Bezugszelle ändern, ohne den Einfluß einer derartigen Pegeländerung zu erfahren.
  • Wenn nicht nur Verarmungs-N-Kanal-Transistoren Q11, Q13 und Q15, sondern auch P-Kanal-Transistoren Q31, Q33 und Q35 in Kombination als Vorladungsschaltung eingesetzt werden, kann wie voranstehend geschildert der Betriebsablauf stabilisiert werden, was zu einem Auslesevorgang mit hoher Geschwindigkeit führt.
  • Die P-Kanal-Transistoren Q31, Q33 und Q35 haben darüber hinaus die Funktion, Potentiale auf der Bitleitung und den Bezugsbitleitungen festzulegen, wenn der Vorladungsvorgang beendet ist, und Ladungsströme zu steuern, die in der Bitleitung und der Bezugsbitleitung zum Zeitpunkt der Vorladungsoperation fließen. Da Potentiale auf nicht ausgewählten Bitleitungen auf den Massepegel abgeleitet werden, im Falle der Änderung einer Spaltenadresse, wodurch eine neue Bitleitung ausgewählt wird, wird diese Bitleitung von 0 Volt aus geladen. Daher ist die zum Vorladen dieser Bitleitung erforderliche Zeit am längsten. Für eine Hochgeschwindigkeits-Ausleseoperation ist es erforderlich, die Bitleitung (BL) und die erste und die zweite Bezugsbitleitung (DBL1, DBL2) bis zum jeweiligen vorbestimmten Potential über einen kurven Vorladungszeitraum aufzuladen. Die Bitleitung und die erste Bezugsbitleitung, und die erste und die zweite Bezugsbitleitung werden durch den Ausgleichstransistor ausgeglichen. Infolge eines Widerstands des Transistors im leitenden Zustand tritt allerdings eine geringfügige Potentialdifferenz zwischen der Bitleitung und den Bezugsbitleitungen auf. Berücksichtigt man die Tatsache, daß die Vorladungszeit für die Bitleitung nach Änderung der Spaltenadresse länger ist als die Vorladungszeit für die Bezugsbitleitung, kann der Leitungswiderstand des Transistors Q31 auf einen Wert eingestellt werden, der kleiner ist als der Leitungswiderstand des Transistors Q33 oder Q35.
  • Weiterhin ist ein Anreicherungs-N-Kanal-Transistor Q42 an die Bitleitung BL angeschlossen, ist ein Anreicherungs-N-Kanal- Transistor Q40 an die Bezugsbitleitung DBL1 angeschlossen, und ist entsprechend ein Anreicherungs-N-Kanal-Transistor Q41 an die Bezugsbitleitung DBL2 angeschlossen. Der Grund dafür, daß die Abmessungen (Kanalbreite/Kanallänge) jeweiliger Transistoren eine Beziehung aufweisen, die durch Q40 > Q42 > Q41 ausgedrückt wird, liegt an folgendem.
  • Wie aus dem Zeitraum t4 in Figur 6 hervorgeht, wird beim Auslesen von Daten aus einer Speicherzelle, welcher Elektronen zugeführt werden, das Potential VIN gleich (Vcc - Vthp ), auf dieselbe Weise wie das Potential VR1. Allerdings wird im allgemeinen eine Stromversorgungsspannung Vcc, die an das Gate der Speicherzelle angelegt wird, nicht unbedingt jederzeit auf einem konstanten Pegel gehalten. Wenn Daten von der Ausgangspufferschaltung ausgegeben werden, fließt ein hoher Strom, um eine große Lastkapazität zu treiben, die an der Ausgangsklemme vorhanden ist. Infolge einer parasitären Induktivität einer Stromversorgungsleitung zum Anlegen der Stromversorgungsspannung Vcc kann sich die Stromversorgungsspannung Vcc in dem Chip um etwa 1 bis 2 Volt ändern, wenn die Daten ausgegeben werden. Nimmt man beispielsweise an, daß im Normalzustand die Stromversorgungsspannung Vcc 5 Volt beträgt, so kann diese zeitweilig auf etwa 6 bis 7 Volt ansteigen. Selbst in einem Fall, in welchem eine Speicherzelle ausgewählt wird, bei welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden, kann infolge der Tatsache, daß die Gatespannuang (VG) der Speicherzelle ansteigt, diese Speicherzelle zeitweilig leitend werden, was zu einem Potential VIN führt, welches etwas niedriger ist als (Vcc - Vthp ). Da das Ausgangssignal A vom ersten Meßverstärker sich vom Pegel "0" auf den Pegel "1" ändert, und sich das Ausgangssignal D vom dritten Meßverstärker vom Pegel "1" auf den Pegel "0" ändert, infolge des Einflusses der Änderung der Stromversorgungsspannung Vcc, kann daher ein Signal entsprechend Daten "1" von der Meßschaltung ausgegeben werden, obwohl die Speicherzelle ausgewählt wird, bei welcher Elektronen zugeführt werden. Um dieses Problem zu lösen wird eine Vorgehensweise eingesetzt, bei welcher Kriechströme von Kriechstromtransistoren Q42 und Q40, welche der Bitleitung und der Bezugsbitleitung DBL1 zugeordnet sind, eine Differenz untereinander aufweisen können, um so eine derartige Einstellung vorzunehmen, daß ein Bitleitungspotential VIN, wenn eine Speicherzelle ausgewählt wird, bei welcher Elektronen zugeführt werden, höher als ein Bezugsbitleitungspotential VR1 ist. Selbst wenn ein Strom in der Größenordnung von einigen Mikroampere in der Speicherzelle fließt, so daß diese geringfügig leitend wird, infolge des Einflusses der Änderung der Stromversorgungsspannung Vcc, besteht daher nicht die Möglichkeit, daß das Ausgangssignal D von dem dritten Meßverstärker nicht umgekehrt wird. Daher können Daten "1" der Speicherzelle stabil ausgegeben werden. Da eine derartige Einstellung getroffen wird, daß die Größe von Kriechströmen der Bitleitung kleiner als die Größe der Kriechströme der ersten Bezugsbitleitung ist, werden die Transistorabmessungen W/L, was das Verhältnis der Kanalbreite eines Transistors zur entsprechenden Länge bezeichnet, der Kriechstromtransistoren Q40 und Q42 so ausgewählt, daß die Ungleichung Q40 > Q42 gilt. Bei diesem Beispiel wird ein Potential L1 zur Einstellung der Größe des Kriechstroms auf einen vorbestimmten Wert gemeinsam an die Gates der Transistoren Q42 und Q40 angelegt.
  • Darüber hinaus sind die in jeder Speicherzelle in einem Chip fließenden Ströme nicht exakt gleich, und es besteht ein Unterschied von einigen Prozent infolge einer Unregelmäßigkeit von W/L. Falls ein Strom, der in einer ausgewählten Speicherzelle fließt, bei welcher kein Elektron zugeführt wird, kleiner als ein Strom ist, der in einer ausgewählten zweiten Bezugszelle fließt, nimmt aus diesem Grund das Potential VIN einen höheren Pegel an als das Potential VR2. Infolge dieser Potentialdifferenz zwischen VIN und VR2 wird ein mittleres Potential zwischen dem Pegel "1" und dem Pegel"0" als Ausgangssignal B von dem zweiten Meßverstärker hoch, und ist auch die Anstiegsgeschwindigkeit hoch. Da der dritte Meßverstärker die Differenz zwischen Anstiegsgeschwindigkeiten mißt, wenn sich die Signale A und B vom Pegel "0" auf den Pegel "1" ändern, um eine Datenmeßoperation durchzuführen, wird die Potentialdifferenz bei der Änderung der Signale A und B von "0" auf "1" infolge von Irregularitäten von in der Speicherzelle fließenden Ströme klein, was zu der Schwierigkeit führt, daß die Auslesegeschwindigkeit niedrig wird. Um dieses Problem zu lösen wird eine Vorgehensweise eingesetzt, bei welcher eine derartige Einstellung vorgenommen wird, daß die Größe der Kriechströme, die in der Bitleitung BL fließen, größer ist als die Größe der Kriechströme, die in der zweiten Bezugsbitleitung DBL2 fließen, um so ein Potential VIN einzustellen, wenn eine Speicherzelle ausgewählt wird, bei welcher kein Elektron dem Gate mit unbestimmtem Potential zugführt wird, welches einen niedrigeren Wert aufweist als das Potential VR2. Da die Stärke der Kriechströme in der Bitleitung BL auf einen Wert eingestellt ist, der größer als die Stärke der Kriechströme in der zweiten Bezugsbitleitung DBL2 ist, werden die Transistorabmessungen W/L der Kriechstromtransistoren Q42 und Q41 so eingestellt, daß die Ungleichung Q42 > Q41 erfüllt ist.
  • Um wie voranstehend geschildert eine stabile Datenausgabe und eine Ausleseoperation mit hoher Geschwindigkeit zu erzielen, wird vorzugsweise die Stärke der Kriechströme von Kriechstromschaltungen, welche der Bitleitung und den Bezugsbitleitungen zugeordnet sind, in eine solche Beziehung gesetzt, daß folgende Ungleichung gilt: (erste Bezugsbitleitung DBL1) > (Bitleitung BL) > (zweite Bezugsbitleitung DBL2).
  • Wenn die Vorgehensweise eingesetzt wird, die Transistorabmessungen jeweiliger Kriechstromschaltungen zu ändern, um hierdurch die Stärke der Kriechströme bei der in Figur 5 dargestellten Ausführungsform einzustellen, kann alternativ eine derartige Vorgehensweise eingesetzt werden, daß die jeweiligen Transistorabmessungen auf denselben Wert eingestellt werden, um deren Gatespannungen zu steuern, und hierdurch eine Beziehung der Stärke der Kriechströme zur Verfügung zu stellen, welche dem voranstehend Gesagten entspricht.
  • Wenn eine Vorgehensweise eingesetzt wird, bei welcher eine Kapazität der zweiten Bezugsbitleitung hinzugefügt wird, so daß sich das Potential VR2 auf der zweiten Bezugsbitleitung weniger stark ändert als das Potential VIN auf der Bitleitung, so kann im Fall des Auslesens der voranstehend geschilderten Speicherzelle, bei welcher kein Elektron zugeführt wird, eine Verzögerung der Auslesegeschwindigkeit infolge irregulärer Ströme verhindert werden, die in der Speicherzelle fließen. Bei der in Figur 5 dargestellten Ausführungsform wird diese Kapazität durch die Gatekapazitäten eines P-Kanal-Transistors C6 und eines N-Kanal-Transistors C5 zur Verfügung gestellt.
  • Unter Bezugnahme auf die Figuren 2, 7 und 8 wird eine fünfte Ausführungsform beschrieben. Jede Schaltung der in den Figuren 1 und 2 dargestellten Ausführungsformen weist folgendes Problem auf. Beim Auslesen von Daten in einer Speicherzelle, bei welcher Elektronen dem Gate mit unbestimmtem Potential zugeführt werden, werden dann, wenn diese Speicherzelle geringfügig leitend ist, Daten "0" in der Speicherzelle korrekt für einen bestimmten Zeitraum nach der Vorladungsoperation ausgelesen, jedoch werden daraufhin die Daten invertiert, so daß fehlerhaft Daten "1" ausgegeben werden. Wie voranstehend erwähnt wird dann, wenn die Speicherzelle geringfügig leitend ist, das Potential VIN etwas niedriger als das Potential VR1. Nach der Vorladungsoperation der Bitleitung ändert sich ein Potential auf der zweiten Bezugsbitleitung sofort auf einen vorbestimmten niedrigen Pegel. Daher mißt der zweite Meßverstärker diese Änderung, so daß ein Ausgangssignal B sich sofort in Richtung auf Vcc ändert. Im Gegensatz hierzu, da das Potential NIN auf der Bitleitung und das Potential VR1 auf der ersten Bezugsbitleitung, an welcher eine Bezugszelle ohne Strompfad angeschlossen ist, beide auf einem hohen Pegel in der Nähe des Pegels (Vcc - Vthp ) liegen, und das Potential VIN auf einem Pegel liegt, der etwas höher ist als das Potential VR1, steigt das Potential des Ausgangssignals A des ersten Meßverstärkers allmählich in Richtung auf das Potential Vcc an. Wenn einige 100 ns verstrichen sind, wird aus diesem Grund der Transistor S5 des in Figur 2 gezeigten dritten Meßverstärkers nicht leitend, auf dieselbe Weise wie im Falle des Transistors S6. Dies führt dazu, daß ein Ausgangssignal D allmählich auf den Massepegel absinkt.
  • Die Zeit, bis das Ausgangssignal D seinen Wert auf den Pegel "0" ändert, ist nicht fest. Dies liegt daran, daß bei einer kleinen Potentialdifferenz zwischen den Potentialen VIN und VR1 das Ausgangssignal D von logisch "1" auflogisch "0" in einer längeren Zeit umgekehrt wird. Um zu überprüfen, ob die Menge an dem Gate mit unbestimmtem Potential zugeführten Elektronen ausreichend ist, wird normalerweise die Vorgehensweise eingesetzt, die Stromversorgungsspannung Vcc auf ein vorbestimmtes Potential zu erhöhen, nachdem Daten eingeschrieben wurden, um zu bestätigen, daß Daten "0" stabil ausgegeben werden. Wenn sich Auslesedaten in Abhängigkeit von der Auslesezeit wie voranstehend beschrieben ändern, ist es aus diesem Grund schwierig, entsprechend der Auslesezeit zu beurteilen, ob die Menge an Elektronen, welchen dem Gate mit unbestimmtem Potential zugeführt werden, ausreichend ist oder nicht.
  • Unter Berücksichtigung dieses Problems ist die in Figur 8 dargestellte Ausführungsform so aufgebaut, daß sie einen pull-up-N-Kanal-Verarmungstransistor Q43 zur Verfügung stellt, der einen hohen Leitungswiderstand aufweist, zwischen der Ausgangsklemme des dritten Meßverstärkers 3 und der Stromversorgung Vcc, wodurch die Bereitstellung einer stabilen Datenausgabe ermöglicht wird. Durch Heraufziehen eines Ausgangssignals von dem dritten Meßverstärker wird das Potential des Ausgangs D auf dem Vcc-Potential gehalten, selbst in einem Fall, in welchem ein bestimmter Zeitraum verstrichen ist, nachdem die Daten "0" aus dem Transistor S5 ausgelesen wurden, und der Transistor S6 des dritten Meßverstärkers 3 wie voranstehend geschildert nicht leitend wird. Selbst in einem Fall, in welchem eine Speicherzelle ausgewählt wird, in welcher Elektronen zugeführt werden, und die sich in einem geringfügig leitenden Zustand befindet, kann aus diesem Grund eine fehlerhafte Operation vermieden werden, nämlich daß die Ausgangsdaten von dem dritten Meßverstärker auf den Pegel "0" über einen langen Zeitraum umgekehrt werden. Da dann, wenn die Stromversorgungsspannung angehoben wird, ein in der Speicherzelle fließender Strom einen vorbestimmten Wert annimmt, ändert sich bei der vorliegenden Ausführungsform das Ausgangssignal B von dem zweiten Meßverstärker auf ein Potential, welches niedriger ist als (Vcc - Vthp ), so daß das Ausgangssignal D von dem dritten Meßverstärker sich vom Pegel "1" auf den Pegel "0" ändert. Aus diesem Grund kann die Menge an Elektronen, die dem Gate mit unbestimmtem Potential zugeführt wird, korrekt überprüft werden, unabhängig von der Auslesezeit. Vorzugsweise wird der Leitungswiderstand des Transistors Q43 auf einen kleinen Wert in derartigem Ausmaß eingestellt, daß die Auslesegeschwindigkeit nicht gering ist, wenn Daten "1" ausgelesen werden.
  • Weiterhin wird, wie voranstehend geschildert, die an das Gate der Speicherzelle angelegte Stromversorgungsspannung Vcc nicht notwendigerweise jederzeit auf konstantem Pegel gehalten. Nimmt man an, daß im Normalzustand die Stromversorgungsspannung Vcc 5 Volt beträgt, so kann diese zeitweilig infolge des Einflusses des Ausgangspufferrauschens auf 6 bis 7 Volt ansteigen. Zwar ist das Gate mit unbestimmtem Potential mit einem Siliziumoxidfilm bedeckt, jedoch gibt es deswegen, da im allgemeinen in einem derartigen Siliziumoxidfilm Defektstellen vorhanden sind, Fälle, in welchen dem Gerät mit unbestimmtem Potential zugeführte Elektronen dort durchgehen. Selbst in solchen Fällen werden zufriedenstellendere Effekt zur Verfügung gestellt, um eine langzeitstabile Ausleseoperation zur Verfügung zu stellen, weil die Schwellenspannung einer Speicherzelle hoch wird, welcher Elektronen zugeführt werden. Aus diesem Grund wird bei der vierten Ausführungsform eine exklusive Ausleseschaltung zum Zeitpunkt einer Programmüberprüfungsoperation zur Verfügung gestellt, um eine stabile Ausleseoperation in Bezug auf den Anstieg der Stromversorgungsspannung zu garantieren, um den Stromversorgungsspannungs-Toleranzbereich zu erweitern.
  • Im allgemeinen verwendet ein Programm für eine EPROM eine Programmsequenz, um erneut einen zusätzlichen Einschreibvorgang für eine vorbestimmte Zeit an eine Speicherzelle anzulegen, von welcher in der Programmüberprüfungsbetriebsart festgestellt wurde, daß das Einschreiben unzureichend erfolgt, um hierdurch die Menge an Elektronen zu erhöhen, welche dem Gate mit unbestimmtem Potential zugeführt werden. Aus diesem Grund ist eine Meßschaltung vorgesehen, die dazu ausgebildet ist, Daten "1" in einer Programmüberprüfungsbetriebsart auszugeben, wenn die Schwellenspannung einer Speicherzelle, welcher Elektronen zugeführt werden, auf einem Wert unterhalb einer vorbestimmten Spannung (beispielsweise 7 Volt) liegt, um hierdurch einen zusätzlichen Schreibvorgang bei einer Speicherzelle durchzuführen, deren Schwellenspannung 7 Volt oder weniger beträgt. Die Schwellenspannungen sämtlicher Speicherzellen, welchen Elektronen zugeführt werden, kann daher auf 7 Volt oder mehr eingestellt werden, mit einem Toleranzbereich in Bezug auf Änderungen der Stromversorgungsspannung. Um dies zu realisieren ist bei der vierten Ausführungsform neu eine in Figur 8 dargestellte Programmüberprüfungsmeßschaltung 36 getrennt von den Meßverstärkern 1, 2 und 3 für das in Figur 1 dargestellte Datenauslesen vorgesehen. Die Schalterschaltung 32 führt eine Schaltoperation auf solche Weise aus, daß zum Zeitpunkt einer normalen Ausleseoperation ein Ausgangssignal von dem dritten Meßverstärker an eine Ausgangspufferschaltung 38 über die Zwischenspeicherschaltung 37 übertragen wird, und zum Zeitpunkt einer Programmüberprüfungsoperation ein Ausgangssignal von der Programmüberprüfungsmeßschaltung an die Ausgangspufferschaltung 38 über die Zwischenspeicherschaltung 37 übertragen wird. Ein Signal WR zum Steuern einer Schaltoperation weist den Logikwert "0" zum Zeitpunkt der Programmüberprüfungsoperation auf, und den Logikwert "1" zum Zeitpunkt einer normalen Ausleseoperation.
  • Ein Signal stellt ein invertiertes Signal des Signals WR dar. Diese Programmüberprüfungsmeßschaltung 36 weist eine Differenzverstärkerschaltung 33 auf, die P-Kanal-Transistoren als jeweilige Eingangstransistoren für einen Spannungsvergleich verwendet, sowie Inverter 34 und 35. Ein Potential VIN auf der Bitleitung und ein Potential VR2 auf der zweiten Bezugsbitleitung DBL2 werden an die Eingangsgates der jeweiligen Transistoren für den Spannungsvergleich angelegt. Weiterhin wird das Signal WR in ein Gate eines P-Kanal- Transistors eingegeben, der zwischen die Stromversorgungsklemme Vcc und die Eingangstransistoren geschaltet ist, so daß die Stromverluste in der Differenzverstärkerschaltung 33 klein werden, und die Stromverluste in dem Chip zum Zeitpunkt einer üblichen Ausleseoperation nicht zunehmen. Ein Potential VR2 auf der zweiten Bezugsbitleitung DBL2 zum Zeitpunkt einer Programmüberprüfungsoperation wird auf einen Pegel eingestellt, der höher ist als der Pegel eines Potentials VR2 zum Zeitpunkt einer üblichen Ausleseoperation, da eine Lastschaltung 11 für die Programmüberprüfungsoperation, welche P-Kanal-Transistoren Q37 und Q38 in Figur 7 aufweist, leitend wird. Die Datenausleseoperation zum Zeitpunkt der Programmüberprüfungsoperation wird unter Verwendung des Potentials VR2 als Bezugspotential durchgeführt, auf dieselbe Weise wie bei dem Meßsystem mit der Differenzverstärkerschaltung, die in dem konventionellen CMOS- EPROM verwendet wird. Wenn das Potential VIN auf der Bitleitung höher als das Potential VR2 ist, wird beurteilt, daß Daten in der Speicherzelle Daten "0" sind, wo Elektronen dem Gate mit unbestimmtem Potential zugeführt werden. Wenn im Gegensatz hierzu das Potential VIN auf der Bitleitung niedriger ist als das Bezugspotential VR2, so werden Daten in der Speicherzelle als Daten "1" beurteilt, wobei kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird. Wenn die Schwellenspannung einer Speicherzelle 7 Volt oder weniger beträgt, wird der Leitungswiderstand des Transistors Q37 der voranstehend geschilderten Lastschaltung für die Programmüberprüfungsoperation so eingestellt, daß Daten "1" von der Programmüberprüfungsmeßschaltung 36 zum Zeitpunkt der Programmüberprüfungsbetriebsart ausgegeben werden. Die Auslesegeschwindigkeit bei Verwendung der Programmüberprüfungsmeßschaltung beträgt etwa 100 ns, infolge eines Meßsystems, welches ein einziges Bezugspotential verwendet. Da die Beurteilung zum Zeitpunkt der Programmüberprüfungsoperation in dem EPROM im allgemeinen so erfolgt, daß die Auslesezeit auf einen sehr langen Zeitraum in der Größenordnung von 1 µ. eingestellt wird, kann allerdings eine Auslesegeschwindigkeit von etwa 100 ns. eingesetzt werden.
  • Die Differenzverstärkerschaltung 33 der in Figur 8 gezeigten Programmüberprüfungsmeßschaltung kann durch eine der Stromspiegelschaltungen des ersten bis dritten Meßverstärkers zum Zeitpunkt der Programmüberprüfungsoperation gebildet werden. Es kann beispielsweise eine derartige Anordnung getroffen werden, daß ein Gateeingangssignal des P-Kanal- Transistors S2 des ersten Meßverstärkers durch die erste Bezugsbitleitung zum Zeitpunkt einer üblichen Ausleseoperation hindurchgeleitet wird, und so umgeschaltet wird, daß es durch die zweite Bezugsbitleitung zum Zeitpunkt der Programmüberprüfungsoperation hindurchgeleitet wird, und daß ein Ausgangssignal A von dem ersten Meßverstärker in die Ausgangspufferschaltung über zwei Inverterstufen und die Schalterschaltung 32 eingegeben wird. Unter Verwendung einer derartigen Anordnung läßt sich die in Figur 8 dargestellte Programmüberprüfungsmeßschaltung realisieren, was zu einer verringerten Chipfläche führt.
  • In Figur 8 ist eine Zwischenspeicherschaltung 37 zwischen die Datenübertragungsschaltung 32 und die Ausgangspufferschaltung 38 geschaltet. Im allgemeinen gibt es Fälle, in welchen während der Durchführung von Ausgleichs- und Vorladungsoperationen irgendwelche Daten, die nicht Daten in einer Speicherzelle entsprechen, von der Ausgangspufferschaltung 38 ausgegeben werden, so daß sich eine Stromversorgungsspannung durch diese Datenausgabe ändert. Die voranstehend geschilderte Zwischenspeicherschaltung 37 ist zu dem Zweck vorgesehen, ein derartiges unerwünschtes Phänomen zu verhindern.
  • Figur 9 zeigt Zeitablaufdiagramme jeweiliger Signale zum Zeitpunkt der Datenausleseoperation. Nachstehend wird diese Ausleseoperation unter Verwendung der Zwischenspeicherschaltung beschrieben. Wenn sich ein Adressensignal in Figur 9 ändert (Zeitpunkt t11), wird eine Änderung dieses Adressensignals durch eine Adressenübergangs feststellungsschaltung (ATD-Schaltung) gemessen, die nicht dargestellt ist. Von dieser ATD-Schaltung wird ein ATD-Impuls auf dem Pegel "1" über einen vorbestimmten Zeitraum ausgegeben (Zeitpunkt t12). In Reaktion auf die Pegeländerung des ATD-Impulses ändert sich ein Zwischenspeicherimpuls zum Steuern der Zwischenspeicherschaltung 37 auf den Pegel "1" (Zeitpunkt t13). Weiterhin ändert sich in Reaktion auf diese Änderung des Zwischenspeicherimpulses auch das voranstehend erwähnte Ausgleichssignal φ zum Steuern der Angleichung und der Vorladung auf dem Pegel "1" (Zeitpunkt t14). Wie in Figur 9 gezeigt ändert sich der Zwischenspeicherimpuls auf den Pegel "1" vor dem Anstieg des Ausgleichssignals φ.
  • Aus diesem Grund wird das Ausgangssignal D in der Zwischenspeicherschaltung 37 zum Zeitpunkt t13 zwischengespeichert, bevor die Ausgleichs- und Vorladungsoperationen begonnen werden. Selbst wenn das Ausgangssignal D von dem dritten Meßverstärker 3 sich vom Pegel "1" auf den Pegel "0" ändert, in Reaktion auf eine Änderung des Ausgleichssignals φ, wird daher ein zwischengespeichertes Ausgangssignal F nicht geändert, welches von der Ausgangspufferschaltung 38 ausgegeben wird.
  • Wenn sich der ATD-Impuls auf den Pegel "0" ändert, nachdem eine vorbestimmte Zeit abgelaufen ist (Zeitpunkt t16), ändert sich auch das Ausgleichssignal φ auf den Pegel "0" in Reaktion auf die Änderung des ATD-Impulssignals (Zeitpunkt t17). Nachdem eine vorbestimmte Zeit seit dem Zeitpunkt vergangen ist, an welchem sich das Ausgleichssignal φ auf den Pegel "0" geändert hat, ändert sich auch der Zwischenspeicherimpuis auf den Pegel "0" (Zeitpunkt t18). Daher wird das Ausgangssignal D von dem dritten Meßverstärker 3 an die Ausgangspufferschaltung 38 über die Zwischenspeicherschaltung übertragen, und wird dann nach außen ausgegeben. Da wie voranstehend geschildert bei der vorliegenden Ausführungsform die zwischengespeicherten Daten, die in einer Speicherzelle gespeichert werden, die durch ein eingegebenes Adressensignal vor der Änderung des Adressensignais (Zeitpunkt t11) festgelegt wird, von dem Ausgangspuffer ausgegeben werden, während die Meßoperation durchgeführt wird, ist die Stromversorgungsspannung stabil, so daß eine Ausleseoperation mit hoher Geschwindigkeit durchgeführt werden kann.
  • Als nächstes wird eine fünfte Ausführungsform beschrieben. Bei der ersten bis vierten Ausführungsform wurde geschildert, daß keinen Strompfad bildende Bezugszellen als die ersten Bezugszellen DM11 bis DMm1 entsprechend Speicherzellen M11 bis Mmn verwendet werden, welchen Elektronen zugeführt werden. Selbst wenn eine Spannung an jedes der Gates der ersten Bezugszellen DM11 bis DMm1 angelegt wird, wird daher kein Strompfad ausgebildet. Allerdings unterscheiden sich Speicherzellen, bei welchen Elektronen dem Gate mit unbestimmtem Potential zugeführt werden, unter den Speicherzellen M11 bis Mmn von Speicherzellen, bei welchen kein Elektron zugeführt wird, nur in der Hinsicht, daß ihre Schwellenspannungen einen höheren Wert annehmen. Wenn eine Stromversorgungsspannung Vcc, die höher als die Schwellenspannung ist, an jedes Gate angelegt wird, wird aus diesem Grund ein Strompfad in der Speicherzelle ausgebildet, in welche Elektronen zugeführt werden. Daher werden derartige Speicherzellen leitend. Dies führt dazu, daß fehlerhaft Daten "1" von dem dritten Meßverstärker 3 gemessen werden.
  • Wie voranstehend erwähnt ist die an das Gate der Speicherzelle angelegte Stromversorgungsspannung Vcc nicht unbedingt jederzeit auf einem festen Pegel festgehalten. Wenn beispielsweise Daten von der Ausgangspufferschaltung 38 ausgegeben werden, so ist es erforderlich, einen hohen Stromfluß zuzulassen, um die hohe Lastkapazität zu treiben. Aus diesem Grund kann sich die Stromversorgungsspannung Vcc um etwa 1 bis 2 Volt infolge der Induktivität ändern, die in der Stromversorgungsverdrahtung vorhanden ist. Nimmt man beispielsweise an, daß die Stromversorgungsspannung Vcc im Normalzustand 5 Volt beträgt, so kann sie zeitweilig auf bis zu 6 bis 7 Volt ansteigen. Auch in einem derartigen Fall ist es, um irgendwelche fehlerhaften Operationen zu verhindern, erforderlich, daß die Schwellenspannung der Speicherzelle, bei welcher Elektronen zugeführt werden, oberhalb von 7 Volt oder mehr liegt.
  • Allerdings ist die Zufuhr einer großen Anzahl an Elektronen durch zusätzliches Einschreiben erforderlich, um die Schwellenspannung zu erhöhen, was zu einer verlängerten Programmierzeit führt. Wenn es viel Zeit erfordert, Elektronen einer Speicherzelle zuzuführen, so ist viel Zeit zum Programmieren der gesamten Speichervorrichtung erforderlich. Wird daher die Speicherkapazität groß, so muß entsprechend mehr Zeit aufgewendet werden.
  • Die fünfte Ausführungsform wurde unter Berücksichtigung der voranstehend geschilderten Umständen entwickelt. Bei dieser Ausführungsform werden Speicherzellen, die elektrisch Speicherzellen entsprechen, in welchen Elektronen zugeführt werden, als erste Bezugszellen DM11 bis DMm1 verwendet, wie in Figur 10 gezeigt ist.
  • Die Schwellenspannungen der ersten Bezugszellen sind höher als Schwellenspannungen von Speicherzellen, bei welchen kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird, und weisen denselben Wert auf wie jene von Speicherzellen, bei welchen Elektronen zugeführt werden. Wenn eine Stromversorgungsspannung Vcc oberhalb der Schwellenspannung an die Gate der ersten Bezugszellen angelegt wird, wird ein Strompfad auf dieselbe Weise wie im Falle von Speicherzellen ausgebildet. Dies führt dazu, daß die ersten Bezugszellen leitend werden. Nunmehr wird beispielsweise angenommen, daß die Schwellenspannungen von Speicherzellen, bei welchen Elektronen zugeführt werden, 6 Volt betragen, und daß die Schwellenspannungen der ersten Bezugszelle entsprechend 6 Volt betragen. Wenn irgendeine Änderung der Stromversorgung auftritt, so daß die Stromversorgungsspannung auf 6 Volt oder mehr ansteigt, werden nicht nur Speicherzellen, sondern auch erste Bezugszellen entsprechend leitend. Daher wird ein fehlerhafte Operation verhindert.
  • Bei der vorliegenden Ausführungsform ist es nicht unbedingt erforderlich, die Schwellenspannungen von Speicherzellen, bei welchen Elektronen zugeführt werden, auf einen höheren Wert einzustellen. Diese Schwellenspannungen können etwa 4 bis 5 Volt betragen. In diesem Fall ist es ausreichend, daß die ersten Bezugszellen entsprechend eine Schwellenspannung von 4 bis 5 Volt aufweisen.
  • Als Verfahren zur Erhöhung der Schwellenspannungen der ersten Bezugszellen auf Pegel, die vergleichbar mit jenen von Speicherzellen sind, bei welchen Elektronen zugeführt werden, lassen sich verschiedene Verfahren überlegen. Es kann beispielsweise ein Verfahren verwendet werden, bei welchem die Dosis von Verunreinigungsionen erhöht wird, die in den Kanal des Transistors eingegeben werden. Alternativ hierzu kann ein Verfahren verwendet werden, bei welchem Elektronen dem Gate mit unbestimmtem Potential zugeführt werden, ebenso wie im Falle von Speicherzellen. In diesem Falle werden vorzugsweise die Schwellenspannungen der ersten Bezugszellen auf einen Wert eingestellt, der niedriger ist als die Schwellenspannungen von Speicherzellen, bei welchen Elektronen zugeführt werden. Um dies zu erzielen ist es ausreichend, wenn Elektronen den Speicherzellen und den ersten Bezugszellen zugeführt werden, daß die zum Anlegen einer Programmierspannung an die ersten Bezugszellen erforderliche Zeit kürzer ist als jene, die zum Anlegen einer Programmierspannung an die Speicherzelle erforderlich ist.
  • Als nächstes wird eine sechste Ausführungsform beschrieben, die in einer Beziehung zur voranstehend geschilderten fünften Ausführungsform steht. Bei dieser Ausführungsform werden auf dieselbe Weise wie bei der ersten bis vierten Ausführungsform Speicherzellen, bei denen kein Strompfad ausgebildet ist, als die ersten Bezugszellen verwendet. Die vorliegende Ausführungsform unterscheidet sich von der ersten bis vierten Ausführungsform in der Hinsicht, daß eine Kriechstromvorrichtung vorgesehen ist, wobei dann, wenn die Stromversorgungsspannung Vcc oberhalb eines vorbestimmten Wertes liegt, die Kriechstromvorrichtung dazu dient, einen Kriechstrompfad in der Bezugsspaltenleitung DPL1 auszubilden, um das Potential VR1 um einen vorbestimmten Pegel abzusenken, und so eine fehlerhafte Operation zu verhindern.
  • Diese Kriechstromvorrichtung ist in Figur 11 gezeigt. Ein Knoten N100 ist an einen Knoten N100 der Bezugsspaltenleitung DBL1 angeschlossen, die in Figur 1 gezeigt ist. Ein Chipfreischaltsignal wird an das Gate eines P-Kanal- Anreicherungstransistors Tr4 angelegt. Wenn sich der Chip im freigeschalteten Zustand befindet, wird die Stromversorgungsspannung Vcc an einen P-Kanal- Anreicherungstransistor Tr2 angelegt. Von der Drainelektrode des Transistors Tr2 wird eine Spannung Vout ausgegeben, die um eine vorbestimmte Spannung niedriger ist als die Stromversorgungsspannung Vcc. Als nächstes wird unter Bezugnahme auf Figur 12 der Betriebsablauf dieser Kriechstromschaltung geschildert. In Figur 12 stellt die durchgezogene Linie die Beziehung zwischen der Drainspannung (Vout) des N-Kanal-Verarmungstransistors Tr1 von Figur 11 und dem darin fließenden Strom (I1) dar, und stellen gestrichelte Linien die Beziehung zwischen der Drainspannung (Vout) des P- Kanal-Anreicherungstransistors Tr2 und dem dort fließenden Strom (12) dar. Die gestrichelten Linien geben die Eigenschaften eines Stroms 12 wieder, der in dem Transistor Tr2 fließt, in einem Fall, in welchem die Stromversorgungsspannung Vcc gleich Vc1 ist, und die gestrichelten Linien geben die Eigenschaften eines in dem Transistor Tr2 fließenden Stroms 12 in einem Fall wieder, in welchem die Stromversorgungsspannung Vcc gleich Vc2 ist, höher als Vc1.
  • Wenn wie in Figur 12 gezeigt die Stromversorgungsspannung Vcc von Vc1 auf Vc2 ansteigt, ändert sich eine Ausgangsspannung Vout von Voutl auf Vout2. Die Ausgangsspannung Vout ändert sich in Reaktion auf Änderungen der Stromversorgungsspannung Vcc und erreicht schließlich einen Wert, der um eine gewünschte Spannung niedriger als die Stromversorgungsspannung Vcc ist. Wenn beispielsweise in Figur 12 die normale Stromversorgungsspannung Vc1 5 Volt beträgt, so wird angenommen, daß die Ausgangsspannung Voutl etwa 1 Volt beträgt. Entsprechend wird, wenn die Stromversorgungsspannung Vc2 6 Volt beträgt, die Ausgangsspannung Vout2 gleich etwa 2 Volt. Die Ausgangsspannung Vout, die auf diese Weise gegenüber der Stromversorgungsspannung Vcc abgesunken ist, wird an das Gate eines N-Kanal-Anreicherungstransistors D1 entsprechend einer dritten Bezugszelle angelegt. Der Drain dieses Transistors D1 ist an den Knoten N100 über einen N-Kanal- Anreicherungstransistor Tr3 angeschlossen, der durch ein Lesesignal R zum Zeitpunkt der Datenausleseoperation leitend wird.
  • Die an das Gate des Transistors D1 angelegte Ausgangsspannung Vout kann frei wählbar dadurch eingestellt werden, daß das Verhältnis zwischen Leitungswiderstandswerten der Transistoren Tr1 und Tr2 geändert wird. Weiterhin erreicht der in dem Transistor Tr1 fließende Strom 11 den Sättigungsbereich bei einer Ausgangsspannung Vout, die entsprechend kleiner wird, wenn der Absolutwert der Schwellenspannung niedriger wird. Zur Einstellung einer gewünschten Ausgangsspannung Vout über einen weiten Bereich der Stromversorgungsspannung Vcc ist es daher wünschenswert, den Absolutwert der Schwellenspannung des Transistors Tr1 auf einen niedrigeren Wert einzustellen.
  • Die auf diese Weise aufgebaute Kriechstromvorrichtung arbeitet folgendermaßen. Wenn die Stromversorgungsspannung Vcc ansteigt, und einen vorbestimmten Wert (beispielsweise 6 Volt) erreicht, wird eine Ausgangsspannung (beispielsweise 2 Volt), die gegenüber dieser Spannung abgesunken ist, an das Gate des Transistors D1 angelegt. Dies führt dazu, daß dieser Transistor D1 leitend wird, so daß ein Kriechstrompfad an dem Knoten N100 ausgebildet wird. Liegt daher die Stromversorgungsspannung oberhalb einer vorbestimmten Spannung (5 Volt), so wird das Potential VR1 auf der ersten Bezugsbitleitung DBL1 abgesenkt.
  • Wenn die Schwellenspannung des Transistors D1 so eingestellt wird, daß der Transistor D1 bei einer niedrigeren Stromversorgungsspannung Vcc leitend wird, die schließlich erhalten wird, verglichen mit den Speicherzellen, bei welchen Elektronen zugeführt werden, kann eine fehlerhafte Operation selbst in einem Fall verhindert werden, in welchem die Stromversorgungs spannung ansteigt.
  • Eine Ausführungsform der Schaltungsausbildung auf einem Chip der in Figur 1 gezeigten Schaltung der Ausführungsform ist in Figur 13 dargestellt. Üblicherweise werden in dem EPROM mehrere Daten in Bezug auf eine Adresse gespeichert. Bei der Ausführungsform von Figur 13 ist die Ausbildung auf einem Speicherchip gezeigt, bei welcher vier Speicherzellen durch zehn Zeilenadressensignale und fünf Spaltenadressensignale ausgewählt werden, und in den vier Speicherzellen gespeicherte Daten gleichzeitig ausgegeben werden. Das Speicherzellenfeld ist in vier Abschnitte des Speicherzellenfeldes 0 bis zum Speicherzellenfeld 3 entsprechend jeweiligen Bits unterteilt. Potentiale VIN entsprechend Daten in Speicherzellen, die jeweils durch den Zeilendekodierer ausgewählt werden, werden an vier Bitleitungen entsprechend jeweiligen Bits ausgegeben, die von dem Spaltendekodierer ausgewählt werden. Weiterhin sind erste und zweite Bezugsbitleitungen zwischen Speicherzellenfeldern 0 und 1 sowie zwischen Speicherzellenfeldern 2 und 3 angeordnet. Potentiale (VR1 und VR2) entsprechend Speicherzuständen der ersten und zweiten Bezugszellen, die an jeweilige Bezugsbitleitungen angeschlossen sind, tauchen daher auf den jeweiligen Bezugsbitleitungen DBL1 und DBL2 auf. Bei der vorliegenden Ausführungsform wird das Potential (VR1) auf der ersten Bezugsbitleitung, die zwischen den Speicherzellenfeldern 0 und 1 angeordnet ist, von zwei ersten Bezugsbitleitungen, mit Potentialen (VIN) auf Bitleitungen verglichen, die jeweils bei einer Meßschaltung S/A0 zum Messen von Speicherdaten des Bits 0 und einer Meßschaltung SIAL zum Messen von Speicherdaten des Bits 1 ausgewählt werden. Weiterhin wird das Potential (VR1) auf der ersten Bezugsbitleitung, die zwischen Speicherzellenfeldern 2 und 3 angeordnet ist, mit Potentialen (VIN) auf Bitleitungen verglichen, die jeweils bei Meßschaltungen S/A2 und S/A3 ausgewählt werden, um Speicherzellendaten des Bits 2 bzw. 3 zu messen. Entsprechend wird das Potential (VR2) auf der zweiten Bezugsbitleitung, die zwischen Speicherzellenfeldern 0 und 1 von zwei zweiten Bezugsbitleitungen angeordnet ist, mit Potentialen auf Bitleitungen verglichen, die jeweils bei Meßschaltungen S/A0 und S/A1 ausgewählt werden, und wird das Potential (VR2) auf der zweiten Bezugsbitleitung, die zwischen Speicherzellenfeldern 2 und 3 angeordnet ist, mit Potentialen auf Bitleitungen verglichen, die jeweils bei Meßschaltungen S/A2 und S/A3 ausgewählt werden. Auf der Grundlage der Vergleichsergebnisse werden Daten entsprechend Speicherzuständen von Speicherzellen durch vier Bits von jeweiligen Meßschaltungen ausgegeben. Diese Daten werden als Bits 0, 1, 2 und 3 nach außen über einen Ausgangspuffer 0, 1, 2 bzw. 3 ausgegeben. In jedem der Bereiche S/A0 bis 3 ist ein Vorspannungstransistor Q21 vorgesehen, der das Potential auf der Bitleitung auf einen vorbestimmten niedrigen Pegel in der ersten Ausführungsform einstellt, sowie ein Vorladungstransistor Q11, ein Bitleitungslasttransistor Q100, und eine erste, zweite und dritte Meßverstärkerschaltung. Weiterhin ist in jedem der Bereiche von zwei Bezugsschaltungen R0 ein Vorspannungstransistor Q22 vorgesehen, der das Potential auf der ersten Bezugsbitleitung auf einen vorbestimmten niedrigen Pegel einstellt, sowie ein Vorladungstransistor Q13, und ein erster Bezugsbitleitungslasttransistor Q101. Weiterhin ist in jedem der Bereiche von zwei Schaltungen R1 ein Vorspannungstransistor Q23 vorgesehen, der das Potential auf der zweiten Bezugsbitleitung auf einen vorbestimmten niedrigen Pegel einstellt, sowie ein Vorladungstransistor Q15 und ein zweiter Bezugsbitleitungslasttransistor Q102. Da Daten der Speicherzelle bei dem dritten Meßverstärker dadurch gemessen werden, daß Potentiale der Ausgangssignale von dem ersten und zweiten Meßverstärker verglichen werden, würde dann eine fehlerhafte Operation auftreten, wenn der Betrieb entweder des ersten oder des zweiten Meßverstärkers langsam erfolgt. Aus diesem Grund werden vorzugsweise die Meßgeschwindigkeiten des ersten und zweiten Meßverstärkers so eingestellt, daß sie einander gleich sind. Angesichts dieses Gesichtspunktes ist die in Figur 2 gezeigte Meßverstärkerschaltung so ausgelegt, daß Transistorabmessungen W/L entsprechender Transistoren des ersten und zweiten Meßverstärkers 1 und 2 einander gleich sind. Bei der Schaltung gemäß der Ausführungsform von Figur 2 beträgt jedoch die den Bitleitungen hinzugefügte Kapazität die Summe der Kapazitäten der Gates der Transistoren S1 und S4, die gleich einem Wert wird, der doppelt so groß ist wie die Kapazitäten des Gates, die der ersten oder zweiten Bezugsbitleitung hinzugefügt werden. Aus diesem Grund ist die Änderungsrate des Bitleitungspotentials VIN langsamer als die Änderungsrate des Bezugsbitleitungspotentials VR2. Wenn die Bitleitung entladen wird, wird infolge der Tatsache, daß die Änderung des Potentials VIN langsamer erfolgt als die Änderung des Potentials VR2, das Potential VIN höher als das Potential VR2. Aus diesem Grund ändert sich das Ausgangssignal B von dem zweiten Meßverstärker sofort auf den Pegel "1", was zu einer fehlerhaften Operation führt. Unter Berücksichtigung dieses Problems ist die Ausführungsform von Figur 13 folgendermaßen aufgebaut. Wie voranstehend geschildert werden Potentiale VR1 auf den ersten Bezugsbitleitungen an die Gates von Spannungsvergleichstransistoren von zwei ersten Meßverstärkern angelegt, die in den Bereichen S/AO und SIAL vorgesehen sind, wodurch eine derartige Einstellung erfolgt, daß die jeder Bitleitung hinzugefügte Kapazität des Gates und die jeder ersten Bezugsbitleitung hinzugefügte Kapazität des Gates einander gleich sind. Entsprechend werden Potentiale VR2 auf zweiten Bezugsbitleitungen an die Gates von Spannungsvergleichstransistoren von zwei zweiten Meßverstärkern angelegt, die in den Bereichen S/A0 und S/A1 vorgesehen sind, wodurch eine derartige Einstellung erfolgt, daß die jeder Bitleitung hinzugefügte Kapazität des Gates und die jeder zweiten Bezugsbitleitung hinzugefügte Kapazität des Gates einander gleich sind. Dies führt dazu, daß Kapazitätswerte, die jeweiligen Bitleitungen und Bezugsbitleitungen hinzugefügt werden, einander gleich werden. Auf diese Weise kann eine fehlerhafte Operation verhindert werden. Die voranstehend beschriebene Ausführungsform gemäß Figur 13 kann auf verschiedene andere Arten und Weisen eingesetzt werden.
  • Wie voranstehend geschildert wird vorzugsweise zum Auslesen von Speicherzellendaten "1" mit hoher Geschwindigkeit das Potential VIN auf der Bitleitung auf einen niedrigeren Pegel früher geändert als das Potential VR2 auf der zweiten Bezugsbitleitung. Wenn eine Speicherzelle von "1" als Ergebnis des Schaltens von Zeilenleitungen ausgewählt wird, kann aus diesem Grunde eine Ausleseoperation mit höherer Geschwindigkeit durchgeführt werden, entsprechend der Tatsache, daß der Gatepotential der ausgewählten Speicherzelle höher wird als das Gatepotential einer ausgewählten zweiten Bezugszelle. Da im allgemeinen als Material für Zeilenleitungen Polysilizium verwendet wird, welches einen Widerstandswert aufweist, der um das hundertfache oder mehr größer ist als jener von Aluminium, und da darüber hinaus die Leitungsbreite der Zeilenleitung so gering ist, daß sie gleich ein um oder kleiner ist, tritt eine Differenz einer Größenordnung von 10 ns zwischen der Anstiegsgeschwindigkeit der Zeilenleitungen in Speicherzellen, die näher an dem Zeilendekodierer in dem Speicherzellenfeld liegen, und jenen in Speicherzellen auf, die entfernt davon angeordnet sind. Durch Anordnung zweiter Bezugszellen in der Position, die am weitesten von dem Zeilendekodierer entfernt ist, um eine derartige Einstellung vorzunehmen, daß das Gatepotential der zweiten Bezugszelle niedriger ist als das Gatepotential einer Speicherzelle, die ausgewählt wird, wenn das Schalten von Zeilenleitungen erfolgt, kann daher eine Ausleseoperation mit hoher Geschwindigkeit realisiert werden. Eine derartige Ausleseoperation mit hoher Geschwindigkeit kann beispielsweise dadurch erzielt werden, daß die zweite Bezugsbitleitung zwischen Speicherzellenfeldern 1 und 2 angeordnet wird, und der Bereich R1, an welchen die zweite Bezugsbitleitung angeschlossen ist, und die Bereiche S/A1 der Meßschaltung vertauscht werden. Entsprechend kann derselbe Effekt wie voranstehend geschildert auch im Zusammenhang mit dem Bit 2 oder 3 zur Verfügung gestellt werden, durch Anordnung, auf der rechten Seite der Speicherzellenfeldes 3, der zweiten Bezugsbitleitung, die zwischen Speicherzellenfeldern 2 und 3 angeordnet ist, um den Bereich Rl, an welchen die zweite Bezugsbitleitung angeschlossen ist, und den Bereich S/A3 zu vertauschen.
  • Wie bei den voranstehend geschilderten ersten bis sechsten Ausführungsformen läßt sich die vorliegende Erfindung auf verschiedene Arten und Weisen als Halbleiterspeichervorrichtung ausbilden.
  • In Figur 14 ist eine siebte Ausführungsform dargestellt.
  • Diese Ausführungsform unterscheidet sich von der Ausführungsform gemäß Figur 1 in der Hinsicht, daß Vorladungstransistoren Q11, Q13 und Q15 weggelassen sind. Der Grund für diese Auslassung liegt an folgendem. Infolge der Tatsache, daß die Erfinder den in Figur 14 gezeigten Haibleiterspeicher versuchsweise herstellten, und diesen Speicher bewerteten, ergab sich folgende Tatsache. Da die Ausgleichstransistoren Q12, Q14, Q16 und Q17 die Potentiale VIN, VR1 und VR2 auf dasselbe Potential einstellen, ändern sich Ausgangssignale A und B von dem ersten bzw. zweiten Meßverstärker entsprechend Daten, die in den Speicherzellen gespeichert sind, so daß korrekte Daten gemessen werden. Daher sind die Vorladungstransistoren Q11, Q13 und Q15 nicht unbedingt erforderlich.
  • Daher ist die Anzahl an Bauteilen beim Aufbau gemäß der vorliegenden Ausführungsform verringert. Daher wird ein Haibleiterspeicher zur Verfügung gestellt, der einen guten Flächenwirkungsgrad aufweist.
  • Infolge der Tatsache, daß die Erfinder weiterhin den in Figur 1 gezeigten Halbleiterspeicher versuchsweise herstellten, und diesen Speicher bewerteten, ergab sich, daß sich die minimalen, in Betrieb zulässigen Stromversorgungsspannungen bei jeder Speicherzelle unterscheiden. Wie voranstehend geschildert wurde herausgefunden, daß selbst im Falle einer integrierten Schaltung, bei welcher jeweilige Zellen denselben Aufbau aufweisen und sich im selben Zustand befinden sollen, dort fließende Ströme sich geringfügig an jeder Speicherzelle unterscheiden, so daß die minimale Betriebsstromversorgungsspannung in Speicherzellen hoch ist, in welchen ein Strom fließt, der niedriger ist als in eingeschalteten Bezugszellen.
  • Im allgemeinen ist es wünschenswert, daß eine integrierte Haibleiterschaltung selbst bei einer niedrigen Stromversorgungsspannung betriebsfähig ist. Wenn jedoch die Stromversorgungsspannung Vcc abgesenkt wird, wird die Differenz zwischen einem Potential des Signals A und dem Potential des Signals B klein, und wird auch die Differenz zwischen Potentialen der Signale A und B und der Stromversorgungsspannung Vcc klein. Ist die letztgenannte Differenz kleiner als die Schwellenspannungen der Transistoren S5 und S6, werden diese Transistoren S5 und S6 ausgeschaltet, und sind daher nicht betriebsfähig. In diesem Fall hat sich herausgestellt, daß eine Rate höher wird, die anzeigt, daß eine Differenz zwischen dem Potential des Signals W und der Stromversorgungsspannung Vcc bei Absenkung der Stromversorgungsspannung klein wird. Es wurde nämlich herausgefunden, daß eine Rate, die angibt, daß die Differenz zwischen dem Potential des Signals B und der Stromversorgungsspannung klein wird, höher ist als jene anderer Speicherzellen, da das Potential von VR2 niedriger ist als jenes von VIN für Speicherzellen, und das Minimaiwert der betriebsfähigen Stromversorgungsspannung höher ist als jener anderer Speicherzellen. Wenn daher das Potential von VIN niedriger ist als jenes von VR2, so ist wie voranstehend geschildert die Auslesegeschwindigkeit hoch, und kann die Speichervorrichtung bei einer niedrigeren Stromversorgungsspannung betrieben werden. Ist im Gegensatz hierzu das erste höher als das zweite, so ergibt sich das Problem, daß der Stromversorgungstoleranzbereich verengt wird.
  • Eine achte Ausführungsform der vorliegenden Erfindung, die in Figur 15 gezeigt ist, wurde angesichts der voranstehend geschilderten Umstände entwickelt. Das Ziel der vorliegenden Ausführungsform besteht in der Bereitstellung eines Halbleiterspeichers, der bei einer niedrigeren Stromversorgungsspannung betreibbar ist, selbst wenn der in der Speicherzelle fließende Strom klein ist.
  • Bei dieser Ausführungsform wird eine derartige Einstellung vorgenommen, daß die Kanallänge (L&sub2;) von Transistoren, welche die Bezugszelle bilden, größer ist als die Kanallänge (L&sub1;) von Transistoren, welche die Speicherzelle bilden. Durch Verwendung einer derartigen Einstellung kann der Stromwert der Bezugszelle jederzeit kleiner sein als die Stromwerte der Speicherzelle. Dies führt dazu, daß eine solche Einstellung vorgenommen werden kann, daß das Potential von VR2 höher ist als jenes von VIN. Aus diesem Grund ist die Rate, die anzeigt, daß die Differenz zwischen dem Potential des Signals B und dem Potential von Vcc klein wird, niedriger als die Rate beim Stand der Technik. Daher ist es möglich, die Speichervorrichtung bei einer niedrigeren Stromversorgungsspannung zu betreiben.
  • Bei einer derartitgen Ausführungsform ist es ausreichend, daß der in der Bezugszelle fließende Strom kleiner als der kleinste Speicherzellenstrom unter den Speicherzellenströmen ist. Daher ist es unnötig, die Kanallänge der Bezugszelle auf einen Wert einzustellen, der erheblich größer ist als die Kanallänge der Speicherzelle. Es ist ausreichend, daß die Kanallänge der Bezugszelle um etwa 10 % größer ist als die Kanallänge der Speicherzelle. Beträgt beispielsweise die Kanallänge der Speicherzelle 1 µm, so reicht es aus, daß die Kanallänge der Bezugszelle etwa 1,1 µm beträgt. Wenn in diesem Fall die Differenz zwischen den Kanallängen der Speicherzelle und der Bezugszelle zu groß ist, tritt ein Unterschied bezüglich der Reaktion auf Stromversorgungsrauschen zwischen VIN und VR2 auf. Dies führt zum Auftreten einer fehlerhaften Operation. Daher ist die Bereitstellung einer derartig großen Differenz nicht wünschenswert.
  • Gemäß der vorliegenden Ausführungsform kann ein Haibleiterspeicher zur Verfügung gestellt werden, der einen großen Spannungstoleranzbereic haufweist.
  • In Figur 16 ist eine neunte Ausführungsform der vorliegenden Erfindung dargestellt. Statt des festen Vorspannungssystems, das durch die in Figur 1 gezeigten Transistoren Q24 und Q25 gebildet wird, werden wohlbekannte Rückkopplungs Vorspannungsschaltungen verwendet, die Inverter 11, 12 und 13 aufweisen.
  • Als Ergebnis der Tatsache, daß diese Schaltung versuchsweise hergestellt wurde, und die hergestellte Schaltung bewertet wurde, konnte die Zeit, die zum Vorladen der Bitleitung oder der Bezugsbitleitung in einem Fall erforderlich ist, in welchem die Rückkopplungs-Vorspannungsschaltung von Figur 16 verwendet wird, kürzer sein als in einem Fall, in welchem die in Figur 1 gezeigte Schaltung mit fester Vorspannung eingesetzt wird. Aus diesem Grund kann die Zeit, die dazu erforderlich ist, bis Daten ausgegeben werden, nachdem die Adresse eingegeben wurde, im Falle des in Figur 16 gezeigten Rückkopplungsvorspannungssystems kürzer sein als im Falle des Systems mit fester Vorspannung. Es stellte sich daher heraus, daß ein Betrieb mit höherer Geschwindigkeit durchgeführt werden konnte.
  • Um einen Betrieb mit höherer Geschwindigkeit durchzuführen setzten die Erfinder eine Vorgehensweise zum Optimieren der Angleichungs- und Vorladungszeiten bei der in Figur 16 dargestellten Schaltung ein, und zur Einstellung der Transistorabmessungen der Ausgangsstufe der Ausgangspufferschaltung auf einen größeren Wert, um eine kürzere Ladungs/Entladungszeit an der externen Klemme zu erzielen. Daher wird ein Haibleiterspeicher zur Verfügung gestellt, der einen Betrieb mit höherer Geschwindigkeit durchführt. Da jedoch die stromtreiberfähigkeit des Ausgangsstufentransistors hoch ist, trat in der Hinsicht ein neues Problem auf, daß die Stromversorgungsspannung sich in erheblich größerem Ausmaß zum Zeitpunkt der Datenausgabe ändert, infolge der induktiven Komponente des Gehäuses oder der Stromversorgungsverdrahtung, was zu einem fehlerhaften Betrieb infolge von Stromversorgungsrauschen in einem Fall führte, in welchem eine Speicherzelle ausgewählt wurde, in welcher Daten "0" gespeichert waren. In diesem Fall hat es sich auf der Grundlage der Untersuchungen der Erfinder herausgestellt, daß der Grund dafür, daß infolge von Stromversorgungsrauschen ein fehlerhafter Betrieb auftritt, darin besteht, daß die Breite des Vorladungsimpulses gering ist. Dies läßt sich folgendermaßen überlegen.
  • Bezüglich der zum Vorladen der Bitleitung erforderlichen Zeit wird die maximale Zeit für den Fall der Vorladung der Bitleitung im entladenen Zustand benötigt. Im Gegensatz hierzu ist es, da sich die Bezugsbitleitung DBL1 bereits im geladenen Zustand berfindet, ausreichend, daß die zum Vorladen erforderliche Zeit kurz ist. Wenn nach Beendigung der Vorladung Daten "0" ausgegeben werden, und sich Stromversorgungsspannung ändert, unterliegen auch die Ausgangssignale der Inverter 11, 12 und 13 dem Einfluß der Änderungen der Stromversorgungsspannung, und ändern sich entsprechend. Wenn die Stromversorgungsspannung Vcc verringert wird, ändert sich zu diesem Zeitpunkt das Ausgangssignal von dem Inverter 12 in Richtung auf den Pegel "0" so daß die Leitungswiderstandswerte der Transistoren Q21 und Q22 groß werden. Die zum Vorladen der Bitleitung BL benötigte Zeit ist lang. Da der Widerstandswert des Transistors Q21 groß wird, wird daher die Bitleitung BL nich tin einen vollständig vorgeladenen Zustand versetzt. Allerdings werden die Bezugsbitleitungen ausreichend vorgelaäen, selbst wenn die Vorladungszeit kurz ist. Daher tritt eine Differenz zwischen dem Potential von VIN und jenem von VR1 auf. Nach Beendigung des Ausgleichsvorgangs wird daher das Potential von VIN niedriger als jenes von VR1. Dies führt dazu, daß der erste Meßverstärker fehlerhafte Daten ausgibt. Daher arbeitet der Halbleiterspeicher fehlerhaft.
  • Unter Berücksichtigung der voranstehend geschilderten Umstände soll die nachstehend beschriebene Ausführungsform dazu dienen, einen Halbleiterspeicher zur Verfügung zu stellen, der keinen fehlerhaften Betrieb infolge von Stromversorgungsrauschen aufweist, und mit hoher Geschwindigkeit betrieben werden kann.
  • Figur 17 zeigt ein Schaltungssymbol für Inverter 11 bis 13, die bei der Ausführungsform von Figur 16 verwendet werden, und Figur 18 zeigt eine entsprechende Schaltungsausbildung. Durch Änderung der Schwellenspannung des Transistors N1, der diese Inverter bildet, oder Änderung des Verhältnisses der Größe zwischen dem P-Kanal-Transistor N2 und dem N-Kanal-Transistor N1 kann das Potential auf der Bitleitung optimiert werden. Vorzugsweise liegt beispielsweise die Schwellenspannung des Transistors N1 bei etwa 0 Volt.
  • Figur 19 zeigt eine Ausführungsform, bei welcher eine Maßnahme gegen den voranstehend geschilderten, fehlerhaften Betrieb dadurch getroffen wird, daß eine Konstantstromquelle C1 zwischen die Stromversorgung des Inverters von Figur 18 und den Transistor N2 eingefügt wird. Selbst wenn sich bei einer derartigen Anordnung die Stromversorgungsspannung Vcc durch die Ausgabe von Daten zu dem Zeitpunkt ändert, wenn Daten von dem Ausgangspuffer ausgegeben werden, ändert sich der Stromwert nicht, da die Konstantstromquelle C1 vorhanden ist. Das Ausgangssignal OUT des Inverters ändert sich daher nicht, so daß der voranstehend geschilderte, fehlerhafte Betrieb nicht hervorgerufen wird.
  • Figur 20 zeigt eine Ausführungsform, bei welcher ein Verarmungstransistor N3 als Konstantstromquelle verwendet wird. Durch Verbindung der Source mit dem Gate werden Konstantstromeigenschaften zur Verfügung gestellt.
  • Figur 21 zeigt eine Ausführungsform, bei welcher das Gate des in Figur 20 gezeigten Transistors mit Masse verbunden ist. Da der Transistor N3 im Sättigungsbereich arbeitet, werden Konstantstromeigenschaften zur Verfügung gestellt.
  • Figur 22 zeigt eine Ausführungsform, bei welcher ein P-Kanal- Transistor N4 zur Bereitstellung von Konstantstromeigenschaften verwendet wird. Bei dieser Ausführungsform ist eine Reihenschaltung aus P-Kanal- Transistoren N5 und N6 vorgesehen, bei denen die Drains und Gates jeweils verbunden sind, und ist ein Verarmungstransistor N7 zwischen die Stromversorgung Vcc und Masse geschaltet, und ist das Gate eines Transistors N4 mit dem Verbindungspunkt der Transistoren N6 und N7 verbunden. In diesem Fall läßt sich die Gatespannung des Transistors N4 als Vcc - Vthn 5 - Vthn 6 ausdrücken, so daß sich die Gatespannung des Transistors N4 entsprechend Änderungen der Stromversorgungsspannung ändert, was zu einer Konstantstromcharakteristik führt.
  • Vthn 5 bzw. Vthn 6 bezeichnet die Schwellenspannung des Transistors N5 bzw. N6.
  • Die Figuren 23 und 24 zeigen Ausführungsformen, bei welchen eine Reihenschaltung mit einem N-Kanal-Verarmungstransistor N8 vorgesehen ist, bei welchem Gate und Source verbunden sind, und drei N-Kanal-Transistoren N9, N10 und N11, bei welchen die Gates und Drains jeweils verbunden sind, zwischen Stromversorgung Vcc und Masse geschaltet sind. Indem man einen N-Kanal-Transistor N12 und einen N-Kanal-Transistor N13 mit einem Schwellenwert von jeweils 0 Volt im Sättigungsbereich arbeiten läßt, wird eine Konstantstromcharakteristik erzielt. Selbst wenn sich die Stromversorgungsspannung Vcc ändert, ändert sich aus diesem Grund der fließende Strom nicht, so daß sich keine Änderung des Ausgangssignals OUT des Inverters ergibt. Daher tritt der voranstehend geschilderte fehlerhafte Betrieb nicht auf.
  • Wie voranstehend geschildert ändert sich bei diesen Ausführungsformen selbst dann, wenn Änderungen der Stromversorgungsspannung auftreten, die Ausgangssignale der Inverter 11 bis 13 der Rückkopplungs-Vorspannungsschaltung nicht, so daß die Vorladungszeit verkürzt werden kann. Daher kann ein Haibleiterspeicher zur Verfügung gestellt werden, der mit hoher Geschwindigkeit arbeitet, und keinen fehlerhaften Betrieb zeigt.
  • Fiugr 25 ist ein Schaltbild, welches eine weitere Ausführungsform der Rückkopplungs-Vorspannungsschaltung zeigt.
  • Die Rückkopplung-Vorspannungsschaltung gemäß der vorliegenden Ausführungsform weist eine erste Inverterschaltung auf, deren Eingang an die Bitleitung BL angeschlossen ist, und deren Ausgang mit der Gateelektrode des Transistors Q21 verbunden ist, sowie eine zweite Inverterschaltung, deren Eingang mit der Bitleitung BL verbunden ist, und deren Ausgang an die Gateelektrode des ursprünglichen Ladetransistors Q60 angeschlossen ist. Im einzelnen weist die erste Inverterschaltung P-Kanal-Transistoren Q64 und Q71 auf, sowie einen N-Kanal-Transistor Q73, der eine Schwellenspannung von annähernd 0 Volt aufweist. Weiterhin weist die zweite Inverterschaltung eine Reihenschaltung mit P-Kanal- Transistoren Q63 und Q70 und einem N-Kanal-Transistor Q72 auf, der eine Schwellenspannung von annähernd 0 Volt hat. N-Kanal- Transistoren Q61 und Q62 sind zwischen die Ausgänge des zweiten und ersten Inverters und Masse geschaltet. In diesem Fall werden P-Kanal-Transistoren Q63 und Q64 sowie N-Kanal- Transistoren Q61 und Q62 deswegen verwendet, um den Stromverbrauch eines Chips zu verringern, wenn sich der Chip im Bereitschaftszustand befindet. Der ursprüngliche Ladetransistor Q60 wird zum Aufladen der Bitleitung mit hoher Geschwindigkeit verwendet. Es wird eine derartige Einstellung vorgenommen, daß das Ausgangspotential des zweiten Inverters niedriger ist als das Ausgangspotential des ersten Inverters, damit der ursprüngliche Ladetransistor Q60 ausgeschaltet werden kann, bevor der N-Kanal-Transistor Q21 ausgeschaltet wird, nachdem mit dem Laden der Bitleitung begonnen wurde. Durch Einsatz des ursprünglichen Ladetransistors Q60 in der Rückkopplungs-Vorspannungsschaltung kann wie voranstehend erwähnt die Ladezeit von 0 Volt auf ein vorbestimmtes Potential weiter verkürzt werden.
  • Figur 26 zeigt eine zehnte Ausführungsform der vorliegenden Erfindung, bei welcher gezeigt ist, wie die in Figur 25 dargestellte Bitleitungs-Vorspannungsschaltung mit dem Meßverstärker usw. in der Halbleiterspeichervorrichtung gekoppelt ist. Unter Verwendung einer Vorspannungsschaltung mit einem ähnlichen Aufbau wie in Figur 25 auch bei den ersten und zweiten Bezugsbitleitungen DBL1 und DBL2 sind das Bitleitungspotential und das Potential auf der ersten Bezugsbitleitung zum Zeitpunkt eines Auslesevorgangs von Daten "0" der Speicherzelle sowie das Bitleitungspotential und das Potential auf der zweiten Bezugsbitleitung zum Zeitpunkt eines Auslesevorgangs von Daten "1" der Speicherzelle einander gleich. Daher kann die Ausleseoperation mit hoher Geschwindigkeit durchgeführt werden.
  • Figur 27 zeigt eine weitere Ausführungsform der Bitleitungs- Vorspannungsschaltung von Figur 26, bei welcher der P-Kanal- Transistor Q71, der den ersten Inverter von Figur 25 bildet, durch einen N-Kanal-Verarmungstransistor Q75 ersetzt ist, dessen Gateelektrode mit der Sourceelektrode verbunden ist, und der P-Kanal-Transistor Q70, der den zweiten Inverter bildet, durch einen Verarmungstransistor Q74 ersetzt ist, dessen Gateelektrode mit der Sourceelektrode verbunden ist. Weiterhin zeigt Figur 28 eine weitere Ausführungsform der Vorspannungsschaltung, bei welcher der P-Kanal-Transistor Q71 von Figur 25 durch einen N-Kanal-Transistor Q79 ersetzt ist, der eine Schwellenspannung von annähernd 0 Volt aufweist, und bei welchem die Gateelektrode mit der Drainelektrode verbunden ist, und der P-Kanal-Transistor Q70 durch einen Transistor Q78 ersetzt ist, dessen Gateelektrode mit der Drainelektrode verbunden ist.
  • Wie voranstehend geschildert können als erster und zweiter Inverter verschiedene Arten von Invertern, die im Stand der Technik benutzt werden, zusätzlich zu den in den Figuren 20 bis 24 gezeigten Invertern eingesetzt werden.
  • Figur 30 zeigt Änderungen des Bitleitungspotentials BL und Änderungen des Ausgangspotentials des ersten Inverters der Rückkopplungs-Vorspannungsschaltung gemäß Figuren 25 und 26, wenn eine Bitleitung aufgeladen wird, die neu durch Umschaltung zwischen Bitleitungen ausgewählt wird. Wenn in Figur 30 die Aufladung einer neu ausgewählten Bitleitung BL zum Zeitpunkt t0 begonnen wird, steigt das Ausgangspotential des ersten Inverters entsprechend dem niedrigen Potential dieser Bitleitung BL an. Zum Zeitpunkt t1 ist die Bitleitung bis zu einem Bitleitungspotential aufgeladen, wenn eine Speicherzelle ausgewählt wird, in welcher Daten "1" gespeichert sind. Durch eine Verzögerung der Reaktionsgeschwindigkeit des Inverters ist allerdings das Ausgangspotential des ersten Inverters höher als ein vorbestimmtes stabiles Potential, beispielsweise zum Zeitpunkt t3 von Figur 30, wenn die Speicherzelle von Daten "1" ("1"-Zelle) ausgewählt wird. Aus diesem Grund wird die Bitleitung bis zu einem Wert aufgeladen, der höher als das vorbestimmte stabile Potential ist, wenn die "1"-Zelle ausgewählt wird, also zum Zeitpunkt t3 von Figur 30, und wird das Ausgangspotential des ersten Inverters verringert. Dies führt dazu, daß die Aufladung der Bitleitung unterbrochen wird. Durch die ausgewählte Speicherzelle wird die Bitleitung allmählich entladen, kehrt jedoch infolge der Tatsache, daß die Kapazität der Bitleitung hoch ist, nicht zum vorbestimmten stabilen Bitleitungspotential zurück, wenn die "1"-Zelle ausgewählt wird, bis zum Zeitpunkt t3. Wie voranstehend geschildert wird, selbst wenn das Potential auf der Bitleitung das vorbestimmte stabile Potential erreicht, eine zusätzliche Überschußladung durchgeführt (Überladung). Dies führt zu dem Problem, daß die Auslesegeschwindigkeit von Daten "1" gering wird. Aus diesem Grund wird bei der in Figur 29 dargestellten zehnten Ausführungsform ein N-Kanal-Verarmungstransistor Q50, dessen Gate an Vcc angeschlossen ist, zwischen die Drainelektrode des Spaltengatetransistors und den Eingang (BLD) der Bitleitungs-Vorspannungsschaltung eingefügt.
  • Die Spannungssignalform, die in Figur 30 durch gestrichelte Linien dargestellt ist, gibt das Potential auf der Bitleitung an, das Eingangspotential der Bitleitungs- Vorspannungsschaltung, und das Ausgangspotential des ersten Inverters. Hierbei ist das Eingangspotential der Bitleitungs- Vorspannungsschaltung durch BLD bezeichnet.
  • Da der Transistor Q50 in Figur 29 als Widerstand arbeitet, wenn eine neu ausgewählte Bitleitung BL aufgeladen wird, tritt eine Potentialdifferenz zwischen dem Drain (BLD) und der Source dieses Transistors auf.
  • Wenn eine Umschaltung zwischen Bitleitungen durchgeführt wird, so daß eine neu ausgewählte Bitleitung aufgeladen wird, wird das Potential an der Eingangsklemme der Bitleitungs- Vorspannungsschaltung höher als das Potential auf der Bitleitung (der Source-Seite des Transistors Q50).
  • Aus diesem Grund wird selbst dann, wenn die Eingangsklemme der Bitleitungs-Vorspannungsschaltung übermäßig auf einen Wert aufgeladen wird, der höher ist als das stabile Bitleitungspotential, wenn eine Speicherzelle von Daten "1" ausgewählt wird, die Bitleitung BL nicht bis zum stabilen Bitleitungspotential aufgeladen, wenn die Speicherzelle für Daten "1" ausgewählt wird.
  • Nachdem die Eingangsklemme der Bitleitungs- Vorspannungsschaltung zu hoch aufgeladen wurde, wird mit dem Aufladen der Eingangsklemme der Bitleitungs- Vorspannungsschaltung aufgehört. Da das Potential an der Eingangsklemme der Bitleitungs-Vorspannungsschaltung höher ist als jenes auf der Bitleitung BL wird zu diesem Zeitpunkt die Bitleitung BL weiter durch überschüssige Ladungen aufgeladen, mit denen die Eingangsklemme der Bitleitungs- Vorspannungsschaltung geladen wurde. Daher nehmen die Potentiale an der Eingangsklemme der Bitleitungs- Vorspannungsschaltung und der Bitleitung BL einen stabilen Wert in einem Fall an, in welchem eine Speicherzelle von Daten "1" ausgewählt wird.
  • Durch Einführen des Verarmungstransistors Q50 ist es möglich, das Potential an der Eingangsklemme der Bitleitungs- Vorspannungsschaltung mit höherer Geschwindigkeit ansteigen zu lassen, verglichen mit dem Potential an der Eingangsklemme der Bitleitungs-Vorspannungsschaltung in einem Fall, in welchem kein Verarmungstransistor Q50 eingeführt wird. Das Ausgangspotential des ersten Inverters der Bitleitungs- Vorspannungsschaltung wird daher mit höherer Geschwindigkeit verringert als jenes nach dem Stand der Technik, infolge der Tatsache, daß der Verarmungstransistor Q50 vorgesehen ist.
  • Wie beispielsweise aus Figur 30 hervorgeht, wird die Zeit, die bis zum Absinken des Ausgangspotentials des Inverters erforderlich ist, so daß keine Aufladung auf der Bitleitung über den Transistor Q21 erfolgt, um t2 - t2' verkürzt, infolge der Tatsache, daß der Verarmungstransistor QSO eingeführt ist. Eine Überladung der Bitleitung infolge einer Verzögerung der Reaktionsgeschwindigkeit des ersten Inverters der Bitleitungs- Vorspannungsschaltung wird verhindert. Daher kann die Zeit verkürzt werden, die erforderlich ist, bis das Potential auf der Bitleitung BL das stabile Bitleitungspotential erreicht, wenn eine Speicherzelle von Daten "1" ausgewählt wird.
  • Wie voranstehend geschildert wird durch Einführen eines Transistors des D-Typs, dessen Gate an die Stromversorgungsschaltung Vcc angeschlossen ist, zwischen den Eingang der Bitleitungs-Vorspannungsschaltung und die Bitleitung BL, um eine Potentialdifferenz zwischen der Bitleitung BL und dem Vorspannungsschaltungseingang BLD hervorzurufen, eine Überladung der Bitleitung verhindert. Daher läßt sich eine Ausleseoperation mit hoher Geschwindigkeit durchführen.
  • Durch Einführen von Verarmungstransistoren zwischen die Bezugsbitleitung DBL1 und die Bitleitungs- Vorspannungsschaltung 12, sowie zwischen die Bezugsbitleitung DBL2 und die Bitleitungs-Vorspannungsschaltung 13 werden bei der Ausführungsform gemäß Figur 29 die Potentiale auf der Bitleitung und der ersten Bezugsbitleitung zum Zeitpunkt einer Ausleseoperation von Daten "0" der Speicherzelle sowie die Potentiale auf der Bitleitung und der zweiten Bezugsbitleitung zum Zeitpunkt einer Ausleseoperation von Daten "1" der Speicherzelle angeglichen. Daher wird die Ausleseoperation stabilisiert.
  • Figur 31 zeigt eine Ausführungsform, bei welcher das Schreibsteuersignal an das Gate des Transistors des D-Typs bei der in Figur 29 gezeigten Ausführungsform angelegt wird. Normalerweise wird bei einem EPROM im Falle des Einschreibens von Daten "0" in die Speicherzelle eine hohe Spannung von etwa 9 Volt an die Bitleitung durch die Schreibschaltung angelegt.
  • Bei der Schaltung gemäß der vorliegenden Ausführungsform wird durch Anlegen eines Signals , welches zum Zeitpunkt der Schreiboperation den Wert 0 Volt annimmt, an die Gateelektrode des Verarmungstransistors Q50 verhindert, daß eine hohe Spannung an die Vorspannungsschaltung angelegt wird. Da dieses Signal gleich einem Potential der Stromversorgung Vcc zum Zeitpunkt einer Datenleseoperation wird, wird das Problem gelöst, daß eine Verzögerung der Datenauslesegeschwindigkeit durch übermäßige Aufladung der Bitleitung auftritt, wie dies in Bezug auf die Ausführungsform von Figur 2 erläutert wurde.
  • Figur 32 zeigt ein abgeändertes Beispiel für die in Figur 29 dargestellte Ausführungsform, bei welcher die Kondensatoren C1 und C2 der in Figur 29 dargestellten Schaltung durch Bezugsbitleitungen DBL1a und DBL2a gebildet werden. Bei dieser Ausführungsform wird durch Einstellung der Anzahl an Bezugszellen DM11a, DM21a, DM12a, DM22a, ..., die an die zusätzlichen Bezugsbitleitungen angeschlossen sind, die parasitäre Kapazität kompensiert, die an den Spaltengates CG1 und CG2 ... auf der Seite der Speicherzelle vorhanden ist. Die Lastkapazitäten der Bitleitung und der Bezugsbitleitung werden daher so eingestellt, daß sie einander gleich sind.
  • Figur 33 ist ein Schaltbild einer elften Ausführungsform der vorliegenden Erfindung, und erläutert das Ausgleichssystem in der Speichervorrichtung gemäß der Erfindung. Bei dieser Ausführungsform sind Transistoren Q200 und Q201 zur Durchführung einer Ausgleichsoperation zwischen der Bitleitung BL und der Bezugsbitleitung DBL2 hinzugefügt.
  • Bei dem in Figur 33 gezeigten Halbleiterspeicher wird nunmehr ein Fall überlegt, in welchem beispielsweise die Bitleitung BL und die erste und zweite Bezugsbitleitung DBL1 bzw. DBL2 sämtlich angeglichen sind. In diesem Fall ist der Pfad, der durch die Transistoren Q12, Q14, Q201 und Q16, Q17, Q200 verbunden wird, schematisch in Figur 34(A) gezeigt.
  • Nachstehend wird in Verbindung mit dem Fall, in welchem Daten "0" ausgelesen werden, und mit jenem Fall, in welchem Daten "1" ausgelesen werden, unter Bezugnahme auf die Figuren 34(A) bis 34(D) beschrieben, wie sich die Potentiale auf den jeweiligen Bitleitungen ändern.
  • Zuerst wird der Fall überlegt, in welchem eine ausgewählte Speicherzelle Daten "0" speichert. In diesem Fall wird diese Speicherzelle und die erste Bezugszelle abgeschaltet, und wird die zweite Bezugszelle eingeschaltet. Daher handelt es sich nur um die zweite Bezugsbitleitung der Bitleitung BL, und die erste und zweite Bezugsbitleitung DBL1 und DBL2, an welche eingeschaltete Speicherzellen angeschlossen sind. Aus diesem Grund wird ein Pfad ausgebildet, entlang welchem ein Strom von der Bitleitung und der ersten Bezugsbitleitung zur zweiten Bezugsbitleitung fließt.
  • Nachdem die Ausgleichsoperation beendet ist, ändern sich Potentiale auf der Bitleitung BL, der ersten Bezugsbitleitung DBL1 und der zweiten Bezugsbitleitung DBL2 entsprechend in der Speicherzelle und den ersten und zweiten Bezugszellen gespeicherten Daten. Weiterhin messen ein erster, zweiter und dritter Meßverstärker die Änderungen der Potentiale auf der Bitleitung BL und der ersten und zweiten Bezugsbitleitung DBL1 und DBL2, um in den Speicherzellen gespeicherte Daten zu messen.
  • Zmu Messen von in der Speicherzelle gespeicherten Daten mit höherer Geschwindigkeit ist es, wie aus der detaillierten Schaltungsausbildung des ersten, zweiten und dritten Meßverstärkers hervorgeht, wünschenswert, daß das Potential auf der Bitleitung BL höher ist als das Potential auf der ersten Bezugsbitleitung DBL1, wenn die Ausgleichsoperation im Falle der Messung von Daten "0" beendet ist, die in der Speicherzelle gespeichert sind (die Speicherzelle ist abgeschaltet). Im Gegensatz hierzu ist es im Falle der Messung von Daten "1", die in der Speicherzelle gespeichert sind (die Speicherzelle ist eingeschaltet) wünschenswert, daß das Potential auf der Bitleitung BL niedriger ist als das Potential auf der Bezugsbitleitung DBL2, wenn die Ausgleichsoperation beendet ist.
  • Wenn im Gegensatz hierzu das Potential auf der Bitleitung niedriger ist als das Potential auf der ersten Bezugsbitleitung DBL1 zum Zeitpunkt der Beendigung der Ausgleichsoperation im Falle der Messung von Daten "0", die in der Speicherzelle gespeichert sind, wird die Datenmeßgeschwindigkeit niedrig. Weiterhin wird die Datenmeßgeschwindigkeit auch dann niedrig, wenn das Potential auf der Bitleitung BL höher ist als Potential auf der zweiten Bezugsbitleitung DBL2 im Falle der Messung von Daten "1".
  • Da die Speicherzelle und die erste Bezugszelle in Figur 34(A) beide ausgeschaltet sind, bleibt wie voranstehend geschildert die elektrische Symmetrie entlang den Linien A-A' von Figur 34(A) erhalten.
  • Aus diesem Grund sind der Wert eines Stroms, der von der Bitleitung BL zur zweiten Bezugsbitleitung DBL2 fließt, und der Wert eines Stroms, der von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2 fließt, einander gleich. Jeder Strom nimmt den Wert von I1 an.
  • Da aus der Bitleitung BL und der ersten Bezugsbitleitung DBL1 herausfließende Ströme denselben Wert annehmen, ist darüber hinaus das Potential auf der Bitleitung gleich dem Potential auf der ersten Bezugsbitleitung DBL1, wenn eine Speicherzelle für Daten "0" ausgewählt wird. Wenn im Falle der Messung von Daten "0" die Ausgleichsoperation beendet ist, besteht keine Möglichkeit, daß das Potential auf der Bitleitung niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Dies führt dazu, daß die Datenmeßgeschwindigkeit nicht niedrig wird.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle Daten "1" speichert.
  • Da diese Speicherzelle und die zweite Bezugszelle eingeschaltet sind, und die erste Bezugszelle ausgeschaltet ist, bleibt in diesem Fall der elektrisch symmetrische Zustand entlang der Linie B-B' wie in Figur 34(A) gezeigt aufrechterhalten. Da der Wert eines Stroms, der in diese Bitleitungen BL fließt, und der Wert eines Stroms, der in die zweite Bezugsbitleitung DBL2 fließt, einen Wert von 12 annehmen, also den gleichen Wert, ist das Potential auf der Bitleitung und das Potential auf der zweiten Bezugsbitleitung DBL2 gleich, wenn eine Speicherzelle von Daten "1" ausgewählt wird. Dies führt dazu, daß keine Möglichkeit besteht, daß das Potential auf der Bitleitung BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2 im Falle der Messung von Daten "1". Dies führt dazu, daß die Datenmeßgeschwindigkeit nicht niedrig wird.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, infolge der Verwendung eines Ausgleichssystems, wie es in Figur 34(A) gezeigt ist, bei der Anordnung von Figur 33, selbst wenn in der Speicherzelle gespeicherte Daten entweder gleich "0" oder "1" sind.
  • Zusätzlich werden unter Verwendung der schematischen Ansichten der Figuren 34 (B) bis (D) andere Ausgleichsverfahren beschrieben.
  • Zunächst wird ein Fall überlegt, in welchem Transistoren Q200 und Q201 nicht zwischen die Bitleitung BL und die zweite Bezugsbitleitung DBL2 geschaltet sind, wie dies in Figur 34(B) dargestellt ist.
  • Wenn eine ausgewählte Speicherzelle Daten "0" speichert, wird diese Speicherzelle ausgeschaltet. Daher fließt ein Strom nur durch zweite Bezugszellen, die eingeschaltet sind. Aus diesem Grund wird der Strompfad ausgebildet. Daher fließt ein Strom in der Reihenfolge der Bitleitung BL, der ersten Bezugsbitleitung DBL1, und der zweiten Bezugsbitleitung DBL2.
  • Dies führt dazu, daß das Potential auf der Bitleitung höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Wie voranstehend geschildert ergibt sich ein weiter verbesserter Lesetoleranzbereich im Falle des Lesens der Daten "0", wenn das Potential auf der Bitleitung BL höher ist als das Potential auf der ersten Bezugsbitleitung DBL1.
  • Wenn eine ausgewählte Speicherzelle Daten "1" speichert, bleibt die elektrisch symmetrische Beziehung entlang der Linien B-B' auf dieselbe Weise bestehen wie im Falle der Figur 34(A). Daher werden dieselben Auswirkungen zur Verfügung gestellt, wie sie bereits unter Bezugnahme auf Figur 34(A) beschrieben wurden.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, wenn ein Ausgleichsverfahren verwendet wird, wie es in Figur 34(B) gezeigt ist, selbst wenn in der Speicherzelle gespeicherte Daten gleich "0" oder gleich "1" sind.
  • Nunmehr wird ein Fall überlegt, in welchem Transistoren Q16 und Q12 nicht zwischen die Bitleitung BL und die erste Bezugsbitleitung geschaltet sind, wie dies in Figur 34(C) gezeigt ist.
  • Wenn eine ausgewählte Speicherzelle Daten "0" speichert, bleibt die elektrisch symmetrische Beziehung entlang den Linien A-A' von Figur 34(A) bestehen. Es werden dieselben Auswirkungen wie in Figur 34(A) erzielt.
  • Wenn eine ausgewählte Speicherzelle Daten "1" speichert, befindet sich diese Speicherzelle im eingeschalteten Zustand. Der Strompfad wird ausgebildet. Daher fließt ein Strom in der Reihenfolge der ersten Bezugsbitleitung DBL1, der zweiten Bezugsbitleitung DBL2 und der Bitleitung BL. Aus diesem Grund wird das Potential auf der Bitleitung BL niedriger als das Potential auf der zweiten Bezugsbitleitung. Wie voranstehend geschildert ergibt sich ein weiter verbesserter Lesetoleranzbereich im Falle des Lesens von Daten "1" wenn das Potential auf der Bitleitung Bl niedriger ist als das Potential auf der zweiten Bezugsbitleitung.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, wenn ein Ausgleichsverfahren verwendet wird, wie es in Figur 34(C) gezeigt ist, selbst wenn in der Speicherzelle gespeicherte Daten gleich "0" oder gleich "1" sind.
  • Figur 34(D) zeigt einen Fall, in welchem Transistoren Q17 und Q14 nicht zwischen die erste Bezugsbitleitung DBL1 und die zweite Bezugsbitleitung DBL2 geschaltet sind.
  • In Figur 34(D) wird ein Strompfad ausgebildet, selbst wenn eine ausgewählte Speicherzelle Daten "0" oder Daten "1" speichert. In diesem Fall wird, wenn die ausgewählte Speicherzelle Daten "0" speichert, das Potential auf der Bitleitung BL niedriger als das Potential auf der ersten Bezugsbitleitung DBL1. Im Gegensatz hierzu wird, wenn die ausgewählte Speicherzelle Daten "1" speichert, das Potential auf der Bitleitung BL höher als das Potential auf der zweiten Bezugsbitleitung.
  • Im Falle der Figur 34(D) wird daher aus den voranstehend geschilderten Gründen, unabhängig davon, ob in der Speicherzelle gespeicherte Daten entweder gleich "0" oder gleich "1" sind, die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Da eine ausreichende Ausgleichszeit bei einer aktuellen Ausleseoperation eingesetzt wird, sind die Differenzen zwischen Potentialen auf jeweiligen Bitleitungen extrem klein. Aus diesem Grund tritt kein Unterschied infolge von Unterschieden zwischen den Ausgleichsverfahren der Figuren 34(A) bis (D) auf.
  • Wenn jedoch ein Betrieb mit höherer Geschwindigkeit erforderlich ist, so muß die Ausgleichszeit verkürzt werden. Da in jenem Fall Unterschiede infolge der Unterschiede zwischen Ausgleichsverfahren wie voranstehend geschildert auftreten, ist es wünschenswert, daß das Ausgleichsverfahren eines der Systeme der Figuren 34(A) bis (C) verwendet.
  • Darüber hinaus ist es nicht erforderlich, daß eine Gruppe von Transistoren Q12, Q14 und Q201 sowie eine Gruppe von Transistoren Q16, Q17 und Q200 beide auf eine der in den Figuren 34(A) bis (C) gezeigten Weisen verschaltet sind. Diese Anschlüsse können bei nur einer der voranstehend geschilderten Gruppen vorgesehen werden. Darüber hinaus können die Anschlüsse der Figuren 34(A) bis (C) kombiniert werden, so daß sie voneinander verschieden sind.
  • Nunmehr wird das Ausgleichsverfahren in einem Fall überlegt, in welchem die erste Bezugsbitleitung DBL1 und die zweite Bezugsbitleitung DBL2 jeweils in Bezug auf zwei Bits angeordnet sind, wie dies in Figur 35 gezeigt ist.
  • Figur 36 ist ein Schaltbild, welches die elfte Ausführungsform der vorliegenden Erfindung zeigt, und ein Detailschaltbild entsprechend zwei Bits in Figur 35 darstellt.
  • Bei dieser Ausführungsform sind Transistoren Q16, Q17, Q200, Q16', Q17', Q200' sowie Q12, Q14, Q201, Q12', Q14', Q201' zum Anschluß jeweiliger Leitungen vorgesehen. Durch geeigneten Betrieb dieser Transistoren können die Potentiale auf den jeweiligen Leitungen ausgeglichen werden.
  • Bei dem in Figur 36 gezeigten Halbleiterspeicher wird nunmehr ein Fall überlegt, in welchem beispielsweise die erste Bitleitung 1BL, die zweite Bitleitung 2BL, die erste Bezugsbitleitung DBL1 und die zweite Bezugsbitleitung DBL2 ausgeglichen sind. Der zu diesem Zeitpunkt angeschlossene Pfad ist in Figur 37(1) schematisch dargestellt.
  • Nachstend wird der Fall von Figur 37(1) beschrieben.
  • Zunächst wird der Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, sowie eine ausgewählte Speicherzelle, die mit der zweiten Bitleitung 2BL verbunden ist, beide Daten "0" speichern.
  • Da diese Speicherzellen ausgeschaltet sind, ist die eingeschaltete Speicherzelle nur an die zweite Bezugsbitleitung der ersten und zweiten Bitleitungen 1BL und 2BL sowie an die erste und zweite Bezugsbitleitung DBL1 und DBL2 angeschlossen. Aus diesem Grund wird ein Strompfad eines Stroms gebildet, der von der ersten und zweiten Bitleitung 1BL und 2BL und der ersten Bezugsbitleitung DBL zur zweiten Bezugsbitleitung fließt. Die Beziehung zwischen der ersten Bitleitung 1BL und der zweiten Bezugsbitleitung DBL2, die Beziehung zwischen der zweiten Bitleitung 2BL und der zweiten Bezugsbitleitung DBL2, und die Beziehung zwischen der ersten Bezugsbitleitung DBL1 und der zweiten Bezugsbitleitung DBL2 sind elektrisch einander gleich.
  • Wenn die Schaltung von Figur 37(1) abgeändert wird, um diesen Zustand zu verdeutlichen, ergibt sich das in Figur 37(1-0) dargestellt Diagramm. Folgende Ströme sind gleich: ein von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2 fließender Strom, ein von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2 fließender Strom, und ein von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung fließender Strom. Da die Ströme, die von der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 aus fließen, einander gleiche Werte aufweisen, ist das Potential auf der ersten Bitleitung 1BL gleich dem Potential auf der zweiten Bitleitung 2BL und gleich dem Potential auf der ersten Bezugsbitleitung. Wenn ausgewählte Speicherzellen, die an die erste und zweite Bitleitung 1BL und 2BL angeschlossen sind, beide Daten "0" speichern, so besteht keine Möglichkeit, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Da wie aus Figur 37(1-0) hervorgeht, die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 gleich sind, fließt kein Strom entlang den Pfaden A, B und C von Figur 37 (1-0). Da entlang der Pfade A, B und C kein Strom vorhanden ist, unterscheiden sich, wenn einer der Pfade A, B und C entfernt wird, die elektrischen Zustände der ersten und zweiten Bitleitungen 1BL und 2BL sowie der ersten Bezugsbitleitung DBL1 nicht von jenen in einem Fall, in welchem die Pfade A, B und C angeschlossen sind. Wenn in ausgewählten zwei Speicherzellen gespeicherte Daten beide den Pegel "0" aufweisen, werden dieselben elektrischen Zustände zur Verfügung gestellt, unabhängig davon, ob die Pfade A, B und C vorhanden sind oder nicht.
  • Nunmehr wird der Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Da diese Speicherzellen eingeschaltet sind, wird ein Pfad eines Stroms ausgebildet, der von der ersten Bezugsbitleitung DBL1 zur ersten und zweiten Bitleitung 1BL und 2BL und der zweiten Bezugsbitleitung DBL2 fließt. Die Beziehungen zwischen der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1, zwischen der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1, und zwischen der zweiten Bezugsbitleitung DBL2 und der ersten Bezugsbitleitung DBL1 sind elektrisch gleich. Wenn das Diagramm von Figur 37(1) abgeändert wird, um diesen Zustand zu verdeutlichen, ergibt sich das in Figur 37(1-1) gezeigte Diagramm. Aus diesem Grund sind folgende Ströme einander gleich: ein von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL fließender Strom, ein von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL fließender Strom, und ein von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2 fließender Strom. Da der in die erste Bitleitung 1BL fließende Strom, der in die zweite Bitleitung 2BL fließende Strom, und der in die zweite Bezugsbitleitung DBL2 fließende Strom den gleichen Wert aufweisen, weisen das Potential auf der ersten Bitleitung 1BL, das Potential auf der zweiten Bitleitung 2BL sowie das Potential auf der ersten Bezugsbitleitung DBL1 den gleichen Wert auf. Wenn nämlich Speicherzellen, die an die ersten und zweiten Bitleitungen 1BL und 2BL angeschlossen sind, beide Daten "1" speichern, so besteht keine Möglichkeit, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Wie aus Figur 37(1-1) hervorgeht, fließt darüber hinaus infolge der Tatsache, daß die Potentiale auf der ersten und zweiten Bitleitung 1Bl und 2BL, sowie das Potential auf der zweiten Bezugsbitleitung DBL2 gleich sind, kein Strom entlang den Pfaden D, E und F von Figur 37(1-1). Da kein Strom entlang den Pfaden D, E und F vorhanden ist, unterscheiden sich dann, wenn irgendeiner der Pfade D, E und F entfernt wird, die elektrischen Zustände der ersten und zweiten Bitleitungen 1BL und 2BL und der ersten Bezugsbitleitung DBL1 nicht von jenen in dem Fall, in welchem die Pfade D, E und F angeschlossen sind. Wenn in ausgewählten zwei Speicherzellen gespeicherte Daten beiden den Pegel "1" darstellen, werden daher dieselben elektrischen Zustände zur Verfügung gestellt, unabhängig davon, ob die Pfade D, E und F vorhanden sind oder nicht.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall sind eingeschaltete Speicherzellen nur an die erste Bitleitung 1BL und die zweite Bezugsbitleitung DBL2 angeschlossen. Aus diesem Grund wird ein Pfad eines Stroms ausgebildet, der von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2 fließt, sowie ein Pfad eines Stromes, der von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2 fließt. Die Beziehungen zwischen der zweiten Bitleitung 2BL und der ersten Bitleitung 1BL sowie der zweiten Bezugsbitleitung DBL2, und die Beziehungen zwischen der ersten Bezugsbitleitung DBL1 und der ersten Bitleitung 1BL sowie der zweiten Bezugsbitleitung DBL2 sind elektrisch gleich. Dies führt dazu, daß der Strom, der von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2 fließt, gleich dem Strom ist, der von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2 fließt. Da der in die erste Bitleitung 1BL fließende Strom gleich dem in die zweite Bezugsbitleitung DBL2 fließenden Strom ist, ist das Potential auf der ersten Bitleitung 1BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2. Da keine Möglichkeit dafür besteht, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2, wird die Datenmeßgeschwindigkeit nicht niedrig. Da der aus der zweiten Bitleitung 2BL fließende Strom gleich dem aus der ersten Bezugsbitleitung DBL1 fließenden Strom ist, ist darüber hinaus das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der ersten Bezugsbitleitung DBL1. Da keine Möglichkeit dafür besteht, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Wenn eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert, werden auf dieselbe Art und Weise die Datenmeßgeschwindigkeiten nicht niedrig.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, infolge des Einsatzes eines Ausgleichsverfahrens, wie es in Figur 37(1) gezeigt ist, unabhängig davon, ob die in der Speicherzelle gespeicherten Daten gleich "0" oder gleich "1" sind.
  • Als nächstes wird das Verfahren zur Durchführung einer Ausgleichsoperation gemäß Figur 37(2) beschrieben.
  • Zuerst wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. Dieser Fall entspricht jenem Fall, in welchem in Figur 37(1-0) der Pfad C weggelassen ist. In diesem Falle sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 einander gleich. Da keine Möglichkeit dafür besteht, daß die Potentiale auf der ersten und zweiten Bitleitung 1BL bzw. 2BL niedriger werden als das Potential auf der ersten Bezugsbitleitung DBL1, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und ein ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Diese Fall entspricht jenem Fall, in welchem in Figur 37(1-1) der Pfad F weggelassen ist. In diesem Fall sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der zweiten Bezugsbitleitung DBL2 gleich. Da keine Möglichkeit dafür besteht, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Als nächstes wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Wie voranstehend geschildert wird im Falle des Lesens von Daten "1", wenn das Potential auf der Bitleitung niedriger ist als jenes auf der zweiten Bezugsbitleitung, der Lesetoleranzbereich noch weiter verbessert. Darüber hinaus fließt ein Strom von einer zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Zusätzlich fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2 und zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welcher eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Wie voranstehend geschildert wird im Falle des Lesens von Daten "0", wenn das Potential auf der Bitleitung höher ist als jenes auf der ersten Bezugsbitleitung, der Lesetoleranzbereich noch weiter verbessert. Wenn eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert, werden die Lesetoleranzbereiche beide auf dieselbe Art und Weise verbessert.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, wenn ein Ausgleichsverfahren verwendet wird, wie es in Figur 37(2) gezeigt ist, unabhängig davon, ob die in der Speicherzelle gespeicherten Daten gleich "0" oder gleich "1" sind.
  • Nunmehr wird der Fall von Figur 37(3) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. Dieser Fall entspricht jenem Fall, in welchem aus dem Diagramm gemäß Figur 37(1-0) der Pfad A entfernt ist. In diesem Fall sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der zweiten Bezugsbitleitung DBL2 gleich. Da keine Möglichkeit dafür besteht, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der ersten Bitleitung DBL1, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, sowie eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Im Gegensatz hierzu fließt ein Strom direkt von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist, und daß das Potential auf der ersten Bitleitung 1BL niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2 und zur ersten Bitleitung 1BL. Darüber hinaus fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. In diesem Fall wird aus dem voranstehend geschilderten Grund die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" gespeichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert werden, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Darüber hinaus fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert werden, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Aus dem voranstehend genannten Grund wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Als nächstes wird der Fall von Figur 37(4) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Aus diesem Grund ist das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der ersten Bezugsbitleitung DBL1, wogegen das Potential auf der ersten Bitleitung 1BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus den voranstehend geschilderten Gründen wird daher der Lesetoleranzbereich verbessert.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Dieser Fall entspricht jenem Fall, in welchem der Pfad D in Figur 37(1-1) weggelassen ist, wobei die Potentiale auf der ersten und zweiten Bitleitung 1BL und 2BL und auf der zweiten Bezugsbitleitung DBL2 gleich sind. Da keine Möglichkeit dafür besteht, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 auch zur zweiten Bezugsbitleitung DBL2. Aus diesem Grund sind das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bezugsbitleitung DBL2 gleich. Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2, und fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein geringerer Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(5) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die ersten Bitleitung 1BL angeschlossen ist, und eine an die zweite Bitleitung 2BL angeschlossene Speicherzelle beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten und zweiten Bitleitung 1BL bzw. 2BL zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom von der ersten Bezugsbitleitung DBL1 direkt zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten und zweiten Bitleitung 1BL und 2BL, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein geringerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, jedoch fließt ein Strom von der zweiten Bezugsbitleitung DBL2 nur zur ersten Bezugsbitleitung DBL1. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2 und der ersten Bitleitung 1BL. Andererseits fließt ein Strom von der ersten Bezugsbitleitung DBL1 nur zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher in diesem Fall ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom auch von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bitleitung 1BL. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Darüber hinaus fließt ein Strom nur von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird der Fall von Figur 37(6) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der zweiten Bezugsbitleitung DBL2 zur ersten Bitleitung 1BL und zur ersten Bezugsbitleitung DBL1. Allerdings fließt kein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist, und daß das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit in diesem Fall im Zusammenhang mit der ersten und zweiten Bitleitung 1BL und 2BL nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2, und daß das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Da der Lesetoleranzbereich verbessert ist, wird aus dem voranstehend geschilderten Grund daher die Datenmeßgeschwindigkeit in diesem Fall im Zusammenhang mit der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert werden, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Darüber hinaus fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2, und fließt darüber hinaus ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten violl gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 auch zur zweiten Bezugsbitleitung DBL2. Aus diesem Grund ist das Potential auf der zweiten Bitleitung 2BL, bei welcher Daten "1" gespeichert werden, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, wenn ein Ausgleichsverfahren eingesetzt wird, wie es in Figur 37(6) gezeigt ist, unabhängig davon, ob die in der Speicherzelle gespeicherten Daten gleich "0" oder "1" sind.
  • Nunmehr wird der Fall von Figur 37(7) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern.
  • Dieser Fall entspricht jenem Fall, in welchen die Pfade B und C aus dem Diagramm von Figur 37(1-0) entfernt sind. In diesem Fall sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 gleich. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Im Gegensatz hierzu fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Daher wird das Potential auf der zweiten Bitleitung 2BL niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, so daß die Datenmeßgeschwindigkeit nicht niedrig wird. Allerdings fließt bei diesen Potentialen auf der ersten Bitleitung 1BL und der zweiten Bezugsbitleitung DBL2 ein Strom von der zweiten Bezugsbitleitung DBL2 zur zweiten Bitleitung 2BL, und fließt kein Strom direkt von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL. Daher wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Daher wird das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2, und von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2 und zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. In diesem Fall wird aus dem voranstehend geschilderten Grund die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Darüber hinaus fließt ein Strom auch von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten hoi? gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, jedoch fließt aus dem voranstehend geschilderten Grund kein Strom direkt von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung 2BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welchen Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall von Figur 37(8) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2, jedoch fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, wenn deren Potential niedriger wird. Aus diesem Grund ist das Potential auf der ersten Bitleitung 1BL höher als das Potential auf der ersten Bezugsbitleitung DBL1. Da das Potential auf der zweiten Bitleitung 2BL höher ist als das Potential auf der ersten Bitleitung 1BL, wird darüber hinaus das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL, und fließt auch ein Strom von der ersten Bezugsbitleitung zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Wie voranstehend geschildert wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Zusätzlich fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2 und zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Wie voranstehend geschildert wird der Lesetoleranzbereich noch weiter verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Darüber hinaus fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Aus diesem Grund wird das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL, und fließt auch ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall von Figur 37(9) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine an die zweite Bitleitung 2BL angeschlossene Speicherzelle beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom von der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL direkt zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Auslesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Dieser Fall entspricht jenem Fall, in welchem die Pfade D und E in Figur 37(1-1) weggelassen sind. In diesem Fall wird die Datenmeßgeschwindigkeit nicht niedrig, da die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der zweiten Bezugsbitleitung DBL2 gleich sind.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlosse ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bezugsbitleitung DBL1. Andererseits fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Auslesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(10) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine an die zweite Bitleitung 2BL angeschlossene Speicherzelle beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom von der ersten Bitleitung DBL1 und der zweiten Bitleitung 2BL direkt zur zweiten Bezugsbitleitung DBL2. Daher wird das Potential auf der ersten Bitleitung 1BL niedriger als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Da das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten und zweiten Bitleitung 1BL und 2BL, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher werden als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation sowohl auf der ersten als auch zweiten Bitleitung 1BL und 2BL in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, jedoch fließt kein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Daher wird das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher als das Potential auf der zweiten Bezugsbitleitung DBL2.
  • Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Darüber hinaus fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL. Andererseits fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert werden, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Darüber hinaus fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Darüber hinaus fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(11) beschrieben.
  • Es wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Allerdings fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bezugsbitleitung DBL1, wenn deren Potential niedrig wird. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Andererseits wird, da das Potential auf der zweiten Bitleitung 2BL höher ist als das Potential auf der ersten Bezugsbitleitung DBL1, der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Dieser Fall entspricht jenem Fall, in welchem die Pfade E und F aus Figur 37(1-1) weggelassen sind, wobei die Potentiale auf der ersten und zweiten Bitleitung 1BL und 2BL und der zweiten Bezugsbitleitung DBL2 gleich sind. In diesem Fall wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Darüber hinaus fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche die ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, und das Potential auf der zweiten Bezugsbitleitung DBL2 gleich sind, so daß die Datenmeßgeschwindigkeit nicht niedrig wird. Darüber hinaus fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom direkt von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche die ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1.
  • Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche die ausgewählte Zelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall von Figur 37(12) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, sowie eine Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten und zweiten Bitleitung 1BL und 2BL zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger werden als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher in Bezug auf sowohl die erste Bitleitung 1BL als auch die zweite Bitleitung 2BL die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten und zweiten Bitleitung 1BL und 2BL, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher sowohl in Bezug auf die erste Bitleitung 1BL und die zweite Bitleitung 2BL die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird der Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL, und fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 wird. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL, und fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Darüber hinaus fließt ein Strom auch von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert werden, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht langsam. Darüber hinaus fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht langsam.
  • Nunmehr wird der Fall von Figur 37(13) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. Dieser Fall entspricht jenem Fall, in welchem die Pfade A und B aus dem Diagramm von Figur 37(1-0) entfernt sind. In diesem Fall sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 gleich. Daher wird die Datenmeßgeschwindigkeit nicht gering.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Im Gegensatz hierzu fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und der zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bezugsbitleitung DBL2 zur ersten Bitleitung 1BL. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht gering. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2 und zur ersten Bitleitung 1BL. Zusätzlich fließt ein Strom von der ersten Bezugsbitleitung zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird in diesem Fall die Ausleseoperation aktiv in einer Richtung, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom von der ersetn Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL. Zusätzlich fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Als nächstes wird der Fall von Figur 37(14) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bit]eitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Daher wird die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Allerdings wird das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt auch ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Andererseits fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist, in diesem Fall.
  • Nunmehr wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom auch von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Darüber hinaus fließt ein Strom nur von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(15) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt kein Strom von der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Allerdings fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 in die erste Bitleitung 1BL, die zweite Bitleitung 2BL und die zweite Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 aus. Dies führt dazu, daß dieser Fall jenem Fall entspricht, in welchem die Pfade D, E und F aus Figur 37(1-1) weggelassen sind, wobei die Potentiale der ersten und zweiten Bitleitung 1BL und 2BL und der zweiten Bezugsbitleitung DBL2 gleich sind. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom direkt von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bezugsbitleitung DBL2 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit nicht niedrig, wenn ein Ausgleichsverfahren wie in Figur 37(15) gezeigt verwendet wird, unabhängig davon, ob in der Speicherzelle gespeicherte Daten gleich "0" oder gleich "1" sind.
  • Als nächstes wird der Fall von Figur 37(16) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten holt speichern. Dieser Fall entspricht jenem Fall, in welchem die Pfade A, B und C aus dem Diagramm von Figur 37(1-0) weggelassen sind. In diesem Fall sind die Potentiale auf der ersten Bitleitung 1BL, der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 gleich. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Im Gegensatz hierzu fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bitleitung 2BL. Dies führt dazu, daß die Potentiale auf der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL niedriger werden als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher der Lesetoleranzbereich verbessert, und wird die Datenmeßgeschwindigkeit nicht niedrig. Darüber hinaus fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert werden, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Aus dem voranstehend geschilderten Grund wird in diesem Fall die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der erstenm Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit nicht niedrig.
  • Wie voranstehend geschildert wird die Datenmeßgeschwindigkeit dadurch nicht niedrig, daß ein Ausgleichsverfahren wie in figur 37(16) gezeigt verwendet wird, unabhängig davon, ob in der Speicherzelle gespeicherte Daten gleich Tioll oder gleich "1" sind.
  • Als nächstes wird der Fall von Figur 37(17) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bezugsbitleitung DBL1, wenn deren Potential niedrig wird. Daher wird das Potential auf der ersten Bitleitung 1BL niedriger als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Darüber hinaus wird das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der ersten Bezugsbitleitung DBL1. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Wenn das Potential auf der zweiten Bezugsbitleitung hoch wird, fließt ein Strom von der zweiten Bezugsbitleitung DBL2 zur zweiten 2BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Das Potential auf der ersten Bitleitung 1BL wird niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten 1101V speichert. In diesem Fall wird ein Strompfad ausgebildet, in welchem Strom von der zweiten Bezugsbitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL fließt. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Daher wird die Datenmeßgeschwindigkeit nicht niedrig, da aus dem voranstehend geschilderten Grund der Lesetoleranzbereich vergrößert wird. Da die zweite Bitleitung 2BL an die erste Bezugsbitleitung angeschlossen ist, wird das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2, und von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2 und zur zweiten Bitleitung 2BL. Weiterhin fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit nicht niedrig, da der Lesetoleranzbereich vergrößert wird. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Darüber hinaus fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird infolge der Tatsache, daß der Lesetoleranzbereich vergrößert wird, die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall von Figur 37(18) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Da die ersten Bezugsbitleitung DBL1 die einzige Leitung ist, mit welcher eine ausgeschaltete Speicherzelle verbunden ist, fließt in diesem Fall ein Strom in folgender Reihenfolge: erste Bezugsbitleitung DBL1, zweite Bitleitung 2BL, zweite Bezugsbitleitung DBL2, und erste Bitleitung 1BL. Daher wird das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der zweiten Bezugsbitleitung. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Da das Potential auf der ersten Bitleitung 1BL niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2 ist, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten lilie speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall wird ein Strompfad ausgebildet, in welchem ein Strom von der ersten Bezugsbitleitung DBL1, der zweiten Bitleitung 2BL, der zweiten Bezugsbitleitung 1BL und der ersten Bezugsbitleitung 1BL aus fließt. Daher wird das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher infolge der Tatsache, daß der Lesetoleranzbereich verbessert wird, die Datenmeßgeschwindigkeit nicht niedrig.
  • Darüber hinaus wird das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger als das Potential auf der ersten Bezugsbitleitung DBL1. Da aus dem voranstehend geschilderten Grund der Lesetoleranzbereich vergrößert wird, wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, welche Daten "0" speichert, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist, und die Datenmeßgeschwindigkeit nicht niedrig wird. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Zusätzlich fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß die Datenmeßgeschwindigkeit nicht niedrig wird, da das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist.
  • Nunmehr wird ein Fall von Figur 37(19) beschrieben.
  • Es wird ein Fall überlegt, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt, da die zweite Bezugsbitleitung DBL2 die zweite einzige Leitung ist, an welche eine eingeschaltete Speicherzelle angeschlossen ist, ein Strom in folgender Reihenfolge: zweite Bitleitung, erste Bezugsbitleitung DBL1, erste Bitleitung 1BL, und zweite Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL kleiner wird als das Potential auf der ersten Bezugsbitleitung DBL1. Da aus dem voranstehend geschilderten Grund der Lesetoleranzbereich vergrößert wird, wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Da das Potential auf der zweiten Bitleitung 2BL höher ist als das Potential auf der ersten Bezugsbitleitung DBL1, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL und zur zweiten Bitleitung 2BL. Allerdings fließt kein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß die Potentiale auf der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL höher werden als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall wird ein Strompfad ausgebildet, in welchem ein Strom in folgender Reihenfolge fließt: zweite Bitleitung 2BL, erste Bezugsbitleitung DBL1, erste Bitleitung 1BL, und zweite Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Daher wird die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorgesehen ist. Weiterhin wird das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher als das Potential auf der ersten Bezugsbitleitung DBL1. Da der Lesetoleranzbereich aus dem voranstehend geschilderten Grund vergrößert wird, wird daher die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß die Datenmeßgeschwindigkeit nicht niedrig wird, da das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, sowie von der ersten Bitleitung 1BL auch zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß die Datenmeßgeschwindigkeit nicht niedrig wird, da das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist.
  • Als nächstes wird der Fall der Figur 37(20) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. Da die zweite Bezugsbitleitung die einzige Leitung ist, an welche eine eingeschaltete Speicherzelle angeschlossen ist, fließt in diesem Fall ein Strom in folgender Reihenfolge: erste Bitleitung 1BL, zweite Bitleitung 2BL, erste Bezugsbitleitung DBL1, und zweite Bezugsbitleitung DBL2. Daher wird das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher infolge der Tatsache, daß der Lesetoleranzbereich vergrößert wird, die Datenmeßgeschwindigkeit nicht niedrig
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2, und fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, wenn das Potential auf der zweiten Bitleitung ansteigt.
  • Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2 wird.
  • Da ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL über die zweite Bitleitung 2BL fließt, ist darüber hinaus das Potential auf der ersten Bitleitung 1BL niedriger als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit auf beiden Bitleitungen nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL, und fließt auch ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2.
  • Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher vergrößert sich der Lesetoleranzbereich, und wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(21) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. Da die zweite Bezugsbitleitung DBL2 die einzige Leitung ist, an welche eine eingeschaltete Speicherzelle angeschlossen ist, fließt in diesem Fall ein Strom in folgender Reihenfolge: erste Bezugsbitleitung DBL1, zweite Bitleitung 2BL, erste Bitleitung 1BL und zweite Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL niedriger werden als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Da die erste Bezugsbitleitung DBL1 die einzige Leitung ist, an welche eine ausgeschaltete Speicherzelle angeschlossen ist, wird in diesem Fall ein Strompfad ausgebildet, in welchem ein Strom in folgender Reihenfolge fließt: erste Bezugsbitleitung DBL1, zweite Bitleitung 2BL, erste Bitleitung 1BL, und zweite Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL und das Potential auf der zweiten Bitleitung 2BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall wird ein Strompfad ausgebildet, in welchem ein Strom in folgender Reihenfolge fließt: erste Bezugsbitleitung DBL1, zweite Bitleitung 2BL, erste Bitleitung 1BL, und zweite Bezugsbitleitung DBL2.
  • Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist. Da die zweite Bitleitung 2BL an die erste Bezugsbitleitung DBL1 angeschlossen ist, wird darüber hinaus das Potential auf der zweiten Bitleitung 2BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, höher als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbere ich vorhanden ist.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2.
  • Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorhanden ist.
  • Als nächstes wird der Fall von Figur 37(22) beschrieben,
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Allerdings fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, wenn sich deren Potential verringert. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL höher wird als da Potential auf der ersten Bezugsbitleitung DBL1. Darüber hinaus fließt kein Strom direkt von der zweiten Bitleitung 2BL zur zweiten Bezugsbitleitung DBL2. Daher wird das Potential auf der zweiten Bitleitung 2BL höher als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher, da der Lesetoleranzbereich vergrößert wird, die Datenmeßgeschwindigkeit im Zusammenhang mit der ersten und zweiten Bitleitung 1BL und 2BL nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. Da die erste Bezugsbitleitung die einzige Leitung ist, an welche eine ausgeschaltete Speicherzelle angeschlossen ist, fließt in diesem Fall ein Strom in folgender Reihenfolge: erste Bezugsbitleitung DBL1, zweite Bezugsbitleitung DBL2, erste Bitleitung 1BL, und zweite Bitleitung 2BL. Dies führt dazu, daß die Potentiale auf der ersten Bitleitung 1BL und der zweiten Bitleitung 2BL niedriger werden als das Potential auf der zweiten Bezugsbitleitung DBL2. Da aus dem voranstehend geschilderten Grund der Lesetoleranzbereich vergrößert wird, wird die Datenmeßgeschwindigkeit in diesem Fall im Zusammenhang sowohl mit der ersten Bitleitung 1BL als auch der zweiten Bitleitung 2BL nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, und fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Weiterhin fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher der Lesetoleranzbereich verkleinert ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL. Darüber hinaus fließt ein Strom von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, niedriger wird als das Potential auf der zweiten Bezugsbitleitung DBL2.
  • Aus dem voranstehend geschilderten Grund wird daher die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird der Fall von Figur 37(23) beschrieben.
  • Es wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "0" speichern. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2, jedoch fließt kein Strom direkt von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher ein kleinerer Lesetoleranzbereich vorgesehen ist. Da das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, beide Daten "1" speichern. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL, jedoch fließt kein Strom direkt von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Da das Potential auf der zweiten Bitleitung 2BL gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist, wird die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "1" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "0" speichert. In diesem Fall fließt ein Strom von der ersten Bezugsbitleitung DBL1 und der zweiten Bitleitung 2BL zur ersten Bitleitung 1BL, jedoch fließt kein Strom direkt von der ersten Bitleitung 1BL und der ersten Bezugsbitleitung DBL1 zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine Speicherzelle angeschlossen ist, in welcher Daten "1" -gespeichert sind, höher wird als das Potential auf der zweiten Bezugsbitleitung DBL2. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation in einer Richtung aktiv, in welcher kein Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der zweiten Bitleitung 2BL und der ersten Bezugsbitleitung DBL1 zur ersten Bitleitung 1BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "0" gespeichert sind, gleich dem Potential auf der ersten Bezugsbitleitung DBL1 ist. Daher wird in diesem Fall die Datenmeßgeschwindigkeit nicht niedrig.
  • Nunmehr wird ein Fall betrachtet, in welchem eine ausgewählte Speicherzelle, die an die erste Bitleitung 1BL angeschlossen ist, Daten "0" speichert, und eine ausgewählte Speicherzelle, die an die zweite Bitleitung 2BL angeschlossen ist, Daten "1" speichert. In diesem Fall fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Allerdings fließt kein Strom von der ersten Bezugsbitleitung DBL1 zur zweiten Bitleitung 2BL und zur zweiten Bezugsbitleitung DBL2. Dies führt dazu, daß das Potential auf der ersten Bitleitung 1BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, mit welcher Daten "0" gespeichert sind, niedriger wird als das Potential auf der ersten Bezugsbitleitung DBL1. Aus dem voranstehend geschilderten Grund wird daher die Ausleseoperation aktiv in einer Richtung, in welcher kein Lesetoleranzbereich vorhanden ist. Weiterhin fließt ein Strom von der ersten Bitleitung 1BL zur zweiten Bezugsbitleitung DBL2 und zur zweiten Bitleitung 2BL. Dies führt dazu, daß das Potential auf der zweiten Bitleitung 2BL, an welche eine ausgewählte Speicherzelle angeschlossen ist, in welcher Daten "1" gespeichert sind, gleich dem Potential auf der zweiten Bezugsbitleitung DBL2 ist. Daher wird in diesem Fall die Datenmeßgeschwindigkeit nicht niedrig.
  • Faßt man die Ergebnisse zusammen, welche infolge der Durchführung der voranstehenden Untersuchungen erhalten wurden, so wird die Datenmeßgeschwindigkeit unabhängig von der Art der Daten in den Fällen der Figuren 37(1), (2), (6), (15) und (16) nicht niedrig.
  • In Figur 37(1) wird nämlich die erste Bitleitung 1BL mit der zweiten Bitleitung 2BL und den ersten und zweiten Bezugsbitleitungen DBL1 und DBL2 ausgeglichen; die zweite Bitleitung 2BL wird mit der ersten Bitleitung 1BL und der ersten und zweiten Bezugsbitleitung ausgeglichen; die erste Bezugsbitleitung DBL1 wird mit der ersten und zweiten Bitleitung 1BL und 2BL sowie der zweiten Bezugsbitleitung DBL2 ausgeglichen; und die zweite Bezugsbitleitung DBL2 wird mit der ersten und zweiten Bitleitung 1BL und 2BL sowie der ersten Bezugsbitleitung DBL1 ausgeglichen. Allerdings ist es nicht erforderlich, die erste und zweite Bitleitung 1BL und 2BL und die erste und zweite Bezugsbitleitung DBL1 und DBL2 gleichmäßig auszugleichen, wie in Figur 37(1) gezeigt ist. Abhängig von der Art der Ausgleichsverfahren tritt eine Differenz zwischen Datenmeßgeschwindigkeiten auf. Wenn die Ausgleichszeit auf einen ausreichend hohen Wert eingestellt ist, wird in der Praxis keine Differenz auf der Grundlage des Unterschieds zwischen den Ausgleichsverfahren wie voranstehend geschildert erzeugt, da die Potentialdifferenzen zwischen den jeweiligen Bitleitungen sehr klein sind. Allerdings ist es erforderlich, die Aäsgleichszeit zu verkürzen, um einen Hochgeschwindigkeitsbetrieb zu erreichen. In diesem Fall tritt eine Differenz auf der Grundlage des Unterschieds zwischen den Ausgleichsverfahren wie voranstehend geschildert auf. Daher ist es wünschenswert, eines der Systeme (1), (2), (6), (15) und (16) als Ausgleichsverfahren einzusetzen. Selbst wenn die Anzahl an Pfaden für Ausgleichsoperationen wie bei diesen jeweiligen Fällen verringert ist, kann ein Toleranzbereich gleich jenem im Falle von Figur 37(1) sichergestellt werden. Ein derartiges Ausgleichsverfahren ist dann wirksam, wenn es erforderlich ist, die Anzahl an Transistoren für die Ausgleichsoperation zu verringern, infolge einer begrenzten Fläche, die ein Muster einnehmen darf. Darüber hinaus lassen sich abgesehen von den voranstehenden Ausgleichsverfahren weitere Verfahren überlegen. Derartige Verfahren weisen dasselbe Betriebsprinzip wie voranstehend geschildert auf.
  • Weiterhin ist es nicht erforderlich, daß eine Gruppe von Transistoren Q16, Q17, Q200, Q16', Q17' und Q200', sowie eine Gruppe von Transistoren Q12, Q14, Q201, Q12', Q14' und Q201' beide eines der Systeme der Figuren 37(1), (2), (6), (15) und (16) verwenden. Jedes der voranstehend angegebenen Systeme kann bei nur einer der voranstehenden Gruppen eingesetzt werden.
  • Darüber hinaus kann für die jeweiligen Gruppen ein System verwendet werden, welches dadurch erhalten wird, daß freiwählbare unterschiedliche Systeme unter jenen, die in den Figuren 37(1), (2), (6), (15) und (16) gezeigt sind, kombiniert werden.
  • Nachstehend wird eine Ausführungsform beschrieben, bei welcher eine Speichervorrichtung gemäß der vorliegenden Erfindung bei einem Masken-programmierbaren ROM eingesetzt wird.
  • Ein Masken-programmierbarer ROM ist eine Speichervorrichtung, die dazu ausgebildet ist, Daten unter Verwendung einer Maske in dem Waferprozess einzuschreiben. Im allgemeinen werden Masken-programmierbare ROMs in ein ROM des NOR-Typs und ein ROM des NAND-Typs unterteilt, abhängig von der Schaltungsausbildung des Speicherzellenfeldes. Der ROM des NOR-Typs ist für den Hochgeschwindigkeitsbetrieb geeignet, weist jedoch den Nachteil auf, daß die Chipabmessungen größer werden. Andererseits hat der ROM des NAND-Typs den Vorteil, daß die Chipabmessungen auf einen relativ kleinen Wert verringert werden können. Nähert sich die Speicherkapazität an die hohe Kapazität in der Größenordnung von Megabit an, so ist es in steigendem Maße erforderlich geworden, die Chipabmessungen zu verringern, angesichts Ausbeute und Kosten. Aus diesem Grund gab es zahlreiche Gelegenheiten für den Einatz von ROMs des NAND-Typs.
  • Das Aufsichtmuster bei einem Chip eines Abschnitts eines Speicherzellenfeldes eines konventionellen ROM des NAND-Typs und das zugehörige Schaltbild sind in Figur 38 bzw. 39 dargestellt. In Figur 38 und 39 ist eine gemeinsame Einzelbitleitung BL zwischen zwei Transistorketten vorgesehen, die in zwei Spalten angeordnet sind. Ein einziger Transistor Ts des Anreichungstyps (E-Typ) und ein einzelner Transistor Ts' des Verarrnungstyps (D-Typ) zur Auswahl eines NAND-Bündels (Transistoren t&sub1; bis Tn) sind in Reihe mit dem NAND-Bündel jeder Transistorkette geschaltet. Weiterhin sind zwei Wortleitungen WLs und WLs' an den Transistor Ts bzw. Ts' angeschlossen, um jedes NAND-Bündel auszuwählen. In diesem Fall sind die Transistoren zur Auswahl jedes NAND-Bündels in den Transistorketten auf beiden Seiten der Bitleitung BL so ausgewählt, daß die Betriebseigenschaften (die voranstehend erwähnten E-Typen und D-Typen) von einander entsprechenden Transistoren sich voneinander unterscheiden. Im Falle der Auswahl einer Speicherzelle zum Auslesen von dort gespeicherten Daten wird daher eine Wortleitung WLs' entsprechend dem Transistor Ts' des D-Typs von zwei NAND- Auswahltransistoren in einem NAND-Bündel, zu welcher diese Speicherzelle gehört, dazu veranlaßt, auf Massepotential zu liegen. Weiterhin wird eine Wortleitung WLs entsprechend dem Transistor Ts des E-Typs dazu veranlaßt, auf Stromversorgungspotential Vcc zu liegen (beispielsweise 5 Volt). Darüber hinaus werden Wortleitungen WL entsprechend nicht ausgewählten Transistoren von Speicherzellentransistoren T&sub1; bis Tn dazu veranlaßt, jeweils auf Stromversorgungspotential Vcc zu liegen. Darüber hinaus wird eine Wortleitung WL der Gateelektrode eines ausgewählten Speicherzellentransistors dazu veranlaßt, auf Massepotential zu liegen. Daher erscheinen auf der Bitleitung BL Daten entsprechend dem Einschalt- oder Ausschaltzustand eines ausgewählten Zellentransistors (beispielsweise T&sub1;) eines ausgewählten NAND-Bündels.
  • Da der Speicherzellentransistor aus einem Transistor des D- Typs oder des E-Typs entsprechend der Tatsache besteht, daß die Speicherdaten gleich "0" oder gleich "1" sind, werden nicht ausgewählte Zellentransistoren, an deren Gates ein Stromversorgungspotential Vcc angelegt wird, sämtlich eingeschaltet. Andererseits werden, wenn ausgewählte Zellentransistoren, an deren Gates ein Massepotential angelegt wird, vom E-Typ sind, diese ausgeschaltet, wogegen dann, wenn diese Transistoren vom D-Typ sind, sie eingeschaltet werden. Durch Messung des Einschaltens oder Ausschaltens wird eine Datenausleseoperation durchgeführt.
  • Es wird darauf hingewiesen, daß infolge der Tatsache, daß ein Transistor des E-Typs von zwei Transistoren zur Auswahl eines NAND-Bündels einer benachbarten Transistorkette entsprechend einem ausgewählten NAND-Bündel ausgeschaltet wird, von diesem NAND-Bündel keine Daten auf die Bitleitung Bl ausgelesen werden.
  • Bei dem in Figur 38 gezeigten Muster ist ein Kontaktabschnitt 32 vorgesehen, an welchem die Bitleitung BL und ein Ende der NAND-Bündeltransistorkette miteinander in Kontakt stehen, und die Schräglinienabschnitte stellen Gate- und Kanalbereiche des Transistors Ts' des D-Typs dar.
  • Da eine einzige Bitleitung für Transistorketten in zwei Spalten bei der in den Figuren 38 und 39 dargestellten Anordnung vorgesehen ist, kann die Anzahl an Bitleitung verringert werden. Dies gestattet eine Verringerung der Chipabmessungen in Richtung der Breite der Bitleitungsverdrahtung. Infolge dieses Vorteils sind Speichervorrichtungen mit diesem Aufbau momentan am beliebtesten.
  • Nunmehr wird ein Fall betrachtet, in welchem die Speicherzelle gemäß der vorliegenden Erfindung, wie in Figur 1 gezeigt, durch einen derartigen Maskierungs-ROM ersetzt wird.
  • Wenn eine Speicherzelle des E-Typs ausgewählt wird, liegt das Potential des Auslesepotentials VIN aus einer Speicherzelle auf dem Pegel "1". Wenn eine Speicherzelle des D-Typs ausgewählt wird, liegt das Potential auf dem Pegel "0". Wenn nur eine Speicherzelle des D-Typs in dem NAND-Bündel vorhanden ist, dann wird das höchste Potential auf dem Pegel "0" zur Verfügung gestellt.
  • Allgemein ist es bei Speichervorrichtungen wünschenswert, daß sie selbst bei niedriger Stromversorgungsspannung betreibbar sind. Im Falle des in Figur 1 gezeigten erfindungsgemäßen Halbleiterspeichers wird dann, wenn die Stromversorgungsspannung Vcc verringert wird, eine Differenz zwischen dem Potential des Signals A und dem Potential des Signals B verringert, und wird auch die Differenz zwischen Potentialen der Signale A und B und der Stromversorgungsspannung Vcc verringert. Wird die letztgenannte Differenz kleiner als jeweilige Schwellenspannungen der Transistoren S5 und S6 von Figur 2, werden die Transistoren S5 und S6 ausgeschaltet, und werden nicht betriebsfähig. Wie voranstehend geschildert wird in einem Fall, in welchem ein Potential VR2 schneller absinkt als jenes von VIN, eine Rate höher, die anzeigt, daß die Differenz zwischen dem Potential des Signals B und der Stromversorgungsspannung klein wird, bei absinkender Stromversorgungsspannung. Wie voranstehend erwähnt ist es wünschenswert, daß das Potential von VIN niedriger ist als jenes von VR2. Ist ersteres größer als letzteres, so tritt das Problem auf, daß der Stromversorgungstoleranzbereich kleiner wird.
  • Aus diesem Grund ist es wünschenswert, daß das Potential von VR2 in der Bezugszelle gleich einem Potential wird, wenn eine Speicherzelle des D-Typs in dem Speicher-NAND-Bündel vorhanden ist, welches das höhere Potential auf dem Pegel "0" ist.
  • Eine zwölfte Ausführungsform der vorliegenden Erfindung, die in Figur 40 gezeigt ist, wurde unter Berücksichtigung der voranstehend geschilderten Umstände entwickelt, und ist im Hinblick darauf aufgebaut, die Schaltungsanordnung von Figur 1 bei einem NAND-Maskierungs-ROM einzusetzen.
  • Entsprechend den in Figur 1 gezeigten Bezugszellen werden Bezugszellen-NAND-Bündel DMB1 bis DMBn, und DMBn+1 bis DMBn+n verwendet. Das Bezugszellen-NAND-Bündel DMB1 ist an eine gemeinsame Bezugsbitleitung angeschlossen, und ebenfalls an ein Bezugsspaltengate RGI angeschlossen. Das Bezugszelle-NAND- Bündel DMBN ist mit einer gemeinsamen Bezugszellenbitleitung verbunden, und weiterhin an ein Bezugsspaltengate RGn angeschlossen. Die entgegengesetzten Seiten der Bezugsspaltengates RG1 bis RGn sind gemeinsam miteinander verbunden, und sind ebenfalls an einen Lasttransistor L2 angeschlossen, um ein Bezugspotential VR1 zu erzeugen. Die Bezugszellen-NAND-Bündel DMB1 bis DMBn sind so aufgebaut, wie dies in Figur 41 gezeigt ist. Speicherzellentransistoren in jeweiligen Bezugszellen-NAND-Bündeln sind sämtlich vom E-Typ. Diese Bezugszellen-NAND-Bündel 1 bis n entsprechen dem Speicherzellen-NAND-Bündel in einem Fall, in welchem ein ausgewählter Speicher ein Transistor des E-Typs ist. Weiterhin sind die Verbindungen zu Wortleitungen WLs und WLs' ebenso wie beim Stand der Technik, der in Figur 39 gezeigt ist.
  • Da die Einflüsse des Stromversorgungsrauschens auf die Speicherzellen und die Bezugszellen, die Bitleitungen der Speicherzellen und die Bezugsbitleitungen dazu veranlaßt werden, daß sie gleich sind, sind bei einer derartigen Anordnung das Potential von VIN und jenes von VR1 gleich, wenn eine Speicherzelle des E-Typs ausgewählt wird, selbst in einem Fall, in welchem Stromversorgungsrauschen vorhanden ist.
  • Figur 42 zeigt eines von Bezugszellen-NAND-Bündeln DMB1 bis DMBn in einem Fall von n = 8, in welchem acht Transistoren des E-Typs in Reihe geschaltet sind. Figur 43 zeigt einen Dekodierer zur Auswahl von Wortleitungen WL1 bis WL8 im Falle von n = 8, und Figur 45 zeigt eine Ausführungsform eines Bezugsdekodierers 15. Figur 43 ist ein Schaltbild, welches eine NAND-Schaltung zeigt, bei welcher acht NAND-Schaltungen entsprechend Wortleitungen WL1 bis WL8 vorgesehen sind. Wie aus Figur 44 hervorgeht, stellen die Eingangssignale von P, Q und R eine Kombination von Adresseneingangssignalen A0 bis A2 dar, die dazu veranlaßt werden, voneinander verschieden zu sein, in Bezug auf jeweilige Wortleitungen, wodurch nur eine Wortleitung ausgewählt und auf den Pegel "0" gesetzt wird, und die anderen sieben Wortleitungen auf den Pegel "1" gesetzt werden, also nicht ausgewählt werden. Figur 45 zeigt eine Ausführungsform eines Bezugsdekodierers. Wie aus Figur 46 hervorgeht, wird nur ein Bezugsspaltengate ausgewählt, und durch die Kombination von Adresseneingangssignalen A0 bis A2 eingeschaltet. Wie aus den Figuren 43 bis 46 hervorgeht, wird RGI ausgewählt, wenn WL1 ausgewählt wird. Wenn WL8 ausgewählt wird, wird RG8 ausgewählt.
  • Im Gegensatz hierzu sind Bezugszellen-NAND-Bündel DMBn+1 bis DMBN+n wie in Figur 47 gezeigt aufgebaut. Nur einer unter den Speicherzellentransistoren, die in jeweiligen Bezugszellenbündeln vorhanden sind, ist vom D-Typ, und die übrigen Transistoren sind vom E-Typ. Beispielsweise ist nur eine Speicherzelle, die an die Wortleitung WL1 angeschlossen ist, vom D-Typ in dem Bezugszellen-NAND-Bündel DMBn+1; nur eine Speicherzelle, die an die Wortleitung WL2 angeschlossen ist, ist vom D-Typ in dem Bezugszellen-NAND-Bündel DMBn+2; und entsprechend ist nur eine Speicherzelle, die an die Wortleitung WLn angeschlossen ist, vom D-Typ in dem Bezugszellen-NAND-Bündel DMBn+n. Wie aus Figur 40 hervorgeht, ist das Bezugszellen-NAND-Bündel DMBn+1 an eine gemeinsame Bezugsbitleitung angeschlossen, und ist weiterhin mit dem Bezugsspaltengate RGn+1 verbunden. Weiterhin ist das Bezugszellen-NAND-Bündel n+n an eine gemeinsame Bezugsbitleitung angeschlossen, und ist weiterhin mit einem Bezugsspaltengate RGn+n verbunden. Die entgegengesetzten Seiten der Bezugsspaltengates RGn+1 bis RGn+n sind miteinander verbunden, um ein Bezugspotential VR2 zu erzeugen.
  • Wenn bei diesem Aufbau beispielsweise die Wortleitung WL1 ausgewählt wird, wird durch den Bezugsdekodierer das Bezugsspaltengate RGn+1 ausgewählt, so daß das RGn+1 eingeschaltet wird. Auf diese Weise wird ein Bezugspotential VR2 durch die Bezugszelle des D-Typs erzeugt, die an die Wortleitung WL1 des Bezugszellen-NAND-Bündels DMBn + 1 angeschlossen ist. Entsprechend wird, wenn die Wortleitung WLn ausgewählt wird, das Bezugsspaltengate RGn+n durch den Bezugsdekodierer ausgewählt. Auf diese Weise wird ein Bezugspotential VR2 durch die Bezugszelle des D-Typs erzeugt, die an die Wortleitung WLn des Bezugszellen-NAND-Bündels DMBn+n angeschlossen ist.
  • Durch Verwendung eines derartigen Aufbaus können Bezugszellen in dem Speicherzellenfeld zur Verfügung gestellt werden.
  • Darüber hinaus kann die Anzahl an Speicherzellen des D-Typs in dem Bezugszellen-NAND-Bündel auf nur Eins verringert werden.
  • Wenn eine derartige Anordnung eingesetzt wird, besteht darüber hinaus infolge der Tatsache, daß die Bezugszelle ebenfalls durch die Wortleitung WL gesteuert wird, keine Möglichkeit dafür, daß das Potential von VR2 niedriger wird als das Potential des Pegels "0" von VIN.
  • Wie voranstehend geschildert kann die vorliegende Ausführungsform einen Halbleiterspeicher zur Verfügung stellen, der einen breiten Stromversorgungstoleranzbereich aufweist, mit hoher Geschwindigkeit betrieben werden kann, und Stromversorgungsrauschen auch in dem Maskierungs-ROM des NAND- Typs tolerieren kann.
  • Es gibt bekannte Halbleiterspeicher, die mit Hilfsspeicherzellen versehen sind, die statt defekter Speicherzellen verwendet werden, die in dem Speicherzellenfeld vorhanden sein können.
  • Nachstehend wird eine Ausführungsform beschrieben, bei welcher die vorliegende Erfindung bei einem Halbleiterspeicher eingesetzt wird, welcher eine derartige Hilfsspeicherzelle aufweist.
  • Figur 48 zeigt einen typischen Aufbau beispielsweise eines in Bezug auf die Daten löschbaren programmierbaren nichtflüchtigen Halbleiterspeichers (nachstehend als EPROM bezeichnet). Diese Anordnung weist eine Zeilenadressenpufferschaltung 21 auf, eine Zeilendekodiererschaltung 22, ein Speicherzellenfeld 23, eine Spaltenadressenpufferschaltung 24, einen Spaltendekodierer 25, einen Spaltengatetransistor 26, eine Adressenübergangsfeststellungsschaltung (ATD-Schaltung) 27, eine Meßverstärkerschaltung 28, eine Ausgangspufferschaltung 29, eine redundante Schaltung und eine Hilfsdekoderschaltung 30, und ein Hilfsspeicherzellenfeld 31.
  • Eine unter den Wortleitungen WL0 bis WLm wird von dem Zeilendekodierer 22 ausgewählt, welchem von außen Zeilenadressensignale A0 bis Ai zugeführt werden, und eine der Bitleitungen BL0 bis BLn wird durch den Spaltendekodierer 25 ausgewählt, welchem Spaltenadresseneingangssignale B0 bis Bj von außen zugeführt werden. Auf diese Weise wird eine Speicherzelle ausgewählt, die sich am Schnittpunkt der ausgewählten Wortleitungen und Bitleitungen befindet.
  • Daten dieser Speicherzelle werden gemessen und verstärkt durch den Meßverstärker, und werden dann über die Ausgangspufferschaltung nach außerhalb des Chips ausgegeben.
  • Die Meßverstärkerschaltung 28, die in Figur 48 gezeigt ist, weist den in den Figuren 1 und 2 dargestellten Aufbau auf. Unter Verwendung eines Ausgangssignals φ von der ATD-Schaltung 27 zur Feststellung eines Übergangs der Adressensignale werden die Ausgleichs- und Vorladungsoperationen der Bitleitung durchgeführt.
  • Figur so ist ein Schaltbild der redundanten Schaltung 30. Diese Schaltung enthält Anreicherungs-MOS-Transistoren 51 bis 60, eine Stromversorgungsklemme 61, Inverter 62 bis 64 sowie 81, NAND-Schaltungen 65 und 66, und Sicherungen 70 bis 72.
  • Wenn die Sicherung 70 durchgebrannt ist, können die redundante Schaltung und der Hilfsdekodierer 30 gemäß Figur 48 verwendet werden.
  • Durch selektives Durchbrennen der Sicherungen 71 und 72, wenn eine Eingangsadresse entsprechend einer defekten Speicherzelle eingegeben wird, wird eine Hilfswortleitung durch den Hilfszeilendekodierer ausgewählt. Gleichzeitig wird die Auswahl der Wortleitungen durch den Zeilendekodierer, die normalerweise verwendet werden, gesperrt.
  • Wenn eine defekte Speicherzelle in einem Zellenfeld vorhanden ist, und eine Adresse entsprechend der defekten Speicherzelle eingegeben wird, wird das Signal auf den Logikpegel "0" geändert, durch ein Signal (EWS) zum Einrichten des Hilfsdekodierers, um die Verwendung einer Wortleitung einschließlich der defekten Speicherzelle für einen Zeitraum zu sperren, in welchem diese Adresse eingegeben wird.
  • Alle Wortleitungen werden in den nicht ausgewählten Zustand dadurch versetzt, daß das Signal den Logikpegel "0" aufweist. Zu diesem Zeitpunkt wird die Hilfswortleitung (RWL) ausgewählt. Auf diese Weise wird eine Hilfsspeicherzelle ausgewählt.
  • Wenn jedoch eine Hilfsspeicherzelle auf diese Weise ausgewählt wird, wird die Änderung eines Adressensignals von außen an die Hilfsspeicherzelle über die Zeilenadressenpufferschaltung 21 und die redundante Schaltung und Hilfsdekodiererschaltung 30 übertragen. Auf diese Weise wird die Hilfsspeicherzelle ausgewählt. Andererseits wird diese Änderung des Adressensignals auch von der Adressenpufferschaltung 21 an den Zeilendekodierer 22 übertragen. Der Zeilendekodierer 22 wird durch ein Signal von der redundanten Schaltung und Hilfsdekodiererschaltung 30 gesteuert. Da der Zeilendekodierer durch ein Signal gesteuert wird, welches über zwei Schaltungen der Adressenpufferschaltung 21 und der redundanten Schaltung und Hilfsdekodiererschaltung 30 ausgegeben wird, wird auch ein Treibersignal für Wortleitungen über zwei Schaltungen der Adressenpufferschaltung 21 und des Zeilendekodierers 22 ausgegeben. Bis das Signal von der redundanten Schaltung und der Hilfsdekodiererschaltung 30 vollständig auf den Logikpegel "0" geändert hat, wird daher die von dem Zeilendekodierer 22 ausgewählte Wortleitung auf den Logikpegel "1" gesetzt. Da Wortleitungen einschließlich defekter Speicherzellen für einen Zeitraum ausgewählt werden, bis die Auswahl der normalerweise verwendeten Wortleitung gesperrt wird, würde daher die defekte Speicherzelle ausgewählt werden.
  • Aus diesem Grund wurden, wenn irgendeine defekte Speicherzelle ausgewählt wird, zwei Speicherzellen einer Hilfsspeicherzelle ausgewählt werden, die durch die Hilfswortleitung ausgewählt wird, sowie eine defekte Speicherzelle, die durch die Wortleitung ausgewählt wird.
  • Es hat sich herausgestellt, daß bei Verwendung einer derartigen redundanten Schaltung der Einsatz der Meßverstärker gemäß der vorliegenden Erfindung, wie sie in den Figuren 1 und 2 gezeigt sind, zu folgendem Problem führt.
  • Wenn bei einem Halbleiterspeicher mit einer derartigen Hilfsspeicherzelle selbst eine Speicherzelle unter mehreren Speicherzellen defekt ist, die an die einzelne Wortleitung angeschlossen sind, wird eine Hilfsspeicherzelle statt einer defekten Speicherzelle verwendet, durch Verwendung einer Hilfswortleitung statt der Wortleitung. Aus diesem Grund wird die Speicherzelle, die in Beziehung zur Wortleitung steht, in welcher die defekte Speicherzelle enthalten ist, durch die Hilfsspeicherzelle ersetzt. Da im Fall des EPROM von Figur 1 Daten nicht in eine ordnungsgemäße Speicherzelle dr Wortleitung eingeschrieben werden, in welcher die defekte Speicherzelle enthalten ist, wird kein Elektron dem Gate mit unbestimmten Potential der ordnungsgemäßen Speicherzelle zugeführt.
  • Elektronen werden dem Gate mit unbestimmtem Potential der Hilfsspeicherzelle zugeführt, die an die Hilfswortleitung angeschlossen ist. In einem Fall, in welchem kein Elektron einer Speicherzelle zugeführt wird, die an eine Wortleitung angeschlossen ist, in welcher eine defekte Speicherzelle enthalten ist, wobei ein Ersatz durch die Hilfswortleitung erfolgt, trat das Problem auf, daß die Geschwindigkeit zum Auslesen von Daten der ausgewählten Hilfsspeicherzelle niedrig wird.
  • Wenn die Hilfsspeicherzelle auf die voranstehend geschilderte Art und Weise verwendet wird, ist nicht nur die ausgewählte Hilfsspeicherzelle, bei welcher Elektronen einem Gate mit unbestimmtem Potential zugeführt werden, sondern auch die Speicherzelle Mm, bei welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird, an die Bitleitung BL angeschlossen. Die Wortleitung WL, die eine Speicherzelle enthält, bei welcher ein nicht zufriedenstellender Betrieb erfolgt, ist an das Gate der Speicherzelle Mm angeschlossen. Wie voranstehend geschildert wird diese Wortleitung WL zeitweilig ausgewählt. Es hat sich herausgestellt, daß die Wortleitung WL 3 ns lang ausgewählt wird. Aus diesem Grund wird diese Speicherzelle Mm 3 ns lang in den eingeschalteten Zustand versetzt.
  • Über diesen Zeitraum wird die Bitleitung BL durch die Speicherzelle Mm entladen.
  • Dies führt dazu, da das Ausgangssignal A von dem ersten Meßverstärker von Figur 1 sich auf den Logikpegel "1" ändert, obwohl es die Hilfsspeicherzelle auswählt, in welcher Daten "0" gespeichert sind, daß ein Ausgangssignal D auf dem Logikpegel "0" entsprechend den Speicherzellendaten "1" von dem dritten Meßverstärker ausgegeben wird.
  • Wenn 3 ns vergangen sind, erfolgt keine Entladung der Bitleitung BL durch die Speicherzelle Mm0. Infolge der Tatsache, daß das Potential auf der Bitleitung BL bis auf dasselbe Potential aufgeladen wird wie jenes auf der ersten Bezugsbitleitung, werden die P-Kanal-Transistoren S1 und S2 des ersten Meßverstärkers in den nicht leitenden Zustand versetzt. Da das Potential auf dem Schaltungsknoten N2 im wesentlichen gleich der Schwellenspannung des N-Kanal- Transistors ist, ist die Entladungsgeschwindigkeit des Schaltungsknotens N2 durch den N-Kanal-Transistor niedrig, der zwischen Vss und den P-Kanal-Transistor S1 geschaltet ist. Das Ausgangssignal A vom ersten Meßverstärker ändert sich vom Logikpegel "1" auf den Logikpegel "0" nach beispielsweise 20 ns.
  • Aus diesem Grund wurde die Meßgeschwindigkeit für Daten "0" um etwa 20 ns verzögert.
  • Die vorliegende Ausführungsform wurde dazu entwickelt, einen Halbleiterspeicher zur Verfügung zu stellen, der mit hoher Geschwindigkeit arbeiten kann, selbst in einem Fall, in welchem eine Hilfsspeicherzelle ausgewählt wird, infolge der voranstehend geschilderten Umstände.
  • Figur 49 zeigt eine konventionelle Adressenpufferschaltung 21 und eine ATD-Schaltung 27.
  • In der Adressenpufferschaltung und der ATD-Schaltung, die in Figur 49(a) dargestellt sind, bezeichnet Ai ein Adresseneingangssignal, ein internes Chipfreischaltsignal, um den Chip der integrierten Schaltung in den Betriebszustand oder in einen Hilfszusand zu versetzen, welches durch eine Chipfreischaltpufferschaltung (nicht gezeigt) in Reaktion auf ein Chipfreischaltsignal (oder ein Chipauswahlsignal) von außen erzeugt wird, Vcc bezeichnet ein Stromversorgungspotential, und Vss ein Massepotential. Ein Ai-Eingangssignal und ein Signal werden in ein NOR-Gate NR1 mit zwei Eingängen in der Adressenpufferschaltung eingegeben. Drei Stufen von In vertern 11 bis 13 sind an die Ausgangsseite des NOR-Gates NR1 angeschlossen. Weiterhin sind drei Stufen von Invertern 11' bis 13' an die Ausgangsseite des Inverters 11 angeschlossen. Ausgangssignale von den Invertern 12 und 13 sowie Ausgangssignale von den Invertern 12' und 13' werden in die ATD-Schaltung 27 eingegeben.
  • Bei der in Figur 49(a) dargestellten ATD-Schaltung wird ein Ausgangssignal Ai von dem Inverter 13 in den Inverter 14 eingegeben. Zwei Stufen von Invertern 15 und 16 sind an die Ausgangsseite des Inverters 14 über ein Transfer-Gate TG1 angeschlossen, welches aus einer Parallelschaltung eins N-Kanal-Transistors und eines P-Kanal-Transistors besteht, wobei das Potential Vcc an das Gate des N-Kanal-Transistors angelegt wird, und das Potential Vss an das Gate des P-Kanal- Transistors angelegt wird. Ein Kondensator CP1 und ein Kondensator CN1 sind an den Ausgangsschaltungsknoten des Transfer-Gates TG1 angeschlossenc Der Kondensator CP1 besteht aus einem P-Kanal-Transistor, bei welchem das Potential Vcc an dessen Source/Drain angelegt wird, und dessen Gate mit dem Ausgangsschaltungsknoten verbunden ist. Andererseits besteht der Kondensator CN1 aus einem N-Kanal-Transistor, bei welchem das Potential Vss an dessen Source/Drain angelegt wird, und dessen Gate an den Ausgangsschaltungsknoten von TGI angeschlossen ist. Weiterhin ist ein P-Kanal-Transistor P1 zwischen den Ausgangsschaltungsknoten des Transfer-Gates TG1 und das Potential Vcc geschaltet, wobei ein Ausgangssignal Ai von dem Inverter 13 dem Gate des Transistors P1 zugeführt wird.
  • Weiterhin ist die Ausgangsklemme des Inverters 16 an das Gate eines N-Kanal-Transistors N1 angeschlossen, dessen Source mit dem Potential Vss verbunden ist, und ist die Source eines N-Kanal-Transistors N2, dessen Gate mit der Ausgangsklemme des Inverters 12' verbunden ist, an den Drain des N-Kanal- Transistors N1 angeschlossen.
  • Weiterhin wird ein Ausgangssignal von dem Inverter 13' einem Inverter 14' zugeführt. Zwei Stufen von Invertern 15' und 16' sind an die Ausgangsseite des Inverters 14' über ein Transfer-Gate TG1' angeschlossen, welches aus einer Parallelschaltung eines N-Kanal-Transistors und eines P-Kanal- Transistors besteht, wobei das Potential Vcc an das Gate des N-Kanal-Transistors angelegt wird, und das Potential Vss an das Gate des P-Kanal-Transistors. Ein Kondensator CP1' und ein Kondensator CN1' sind an den Ausgangsschaltungsknoten des Transfer-Gates TG1' angeschlossen. Der Kondensator CP1' besteht aus einem P-Kanal-Transistor, bei welchem das Potential Vcc an dessen Source/Drain angelegt wird, und dessen Gate an den Ausgangsschaltungsknoten von TG1' angeschlossen ist. Andererseits besteht der Kondensator CN1' aus einem N-Kanal-Transistor, bei welchem das Potential Vss an dessen Drain/Source angelegt wird, und dessen Gate an den Ausgangsschaltungsknoten von TG1' angeschlossen ist. Ein P-Kanal-Transistor P1' ist zwischen den Ausgangsschaltungsknoten des Transfer-Gates TG1' und das Potential Vcc geschaltet. Ein Ausgangssignal Ai von dem Inverter 13' wird dem Gate des Transistors P1' zugeführt.
  • Die Ausgangsklemme des Inverters 16' ist an das Gate eines N-Kanal-Transistors N1' angeschlossen, dessen Source mit dem Potential Vss verbunden ist, und die Source eines N-Kanal- Transistors N2', dessen Gate mit der Ausgangsklemme des Inverters 12 verbunden ist, ist an den Drain des N-Kanal- Transistors N1' angeschlossen. Die Drains des N-Kanal- Transistors N2' und des N-Kanal-Transistors N2 sind miteinander verbunden. Die Eingangsklemme eines Inverters 18 ist an die Verbindung (Schaltungsknoten ND1) angeschlossen, und der Drain eines P-Kanal-Transistors 17 ist damit verbunden, bei welchem Vcc an dessen Source angeschlossen ist, und ein Signal CE, welches eingegeben wird, an dessen Gate angelegt wird.
  • Weiterhin ist der Drain eines N-Kanal-Transistors 17' an den Schaltungsknoten ND1 angeschlossen, wird das Signal dem Gate des Transistors 17' zugeführt, und ist die Source an Masse gelegt.
  • Es wird darauf hingewiesen, daß die Schaltung von dem Inverter 14 bis zu dem N-Kanal-Transistor N1 sowie die Schaltung von dem Inverter 14' bis zu dem N-Kanal-Transistor N1' jeweils Verzögerungsschaltungen T mit vorbestimmten Verzögerungszeiten ausbilden.
  • Wenn bei der in Figur 49(a) gezeigten Adressenpufferschaltung und ATD-Schaltung das Signal sich auf den Logikpegel "0" verschiebt, so daß der Chip in einen ausgewählten Zustand versetzt wird (in den betriebsfähigen Zustand), verschiebt sich der Ausgangsschaltungsknoten ND1 des Inverters 17 auf den Pegel "1". Wenn zu diesem Zeitpunkt ein Übergang des Adresseneingangssignals Ai erfolgt, wird der entsprechende Transistor, also entweder der N-Kanal-Transistor N2' oder der N-Kanal-Transistor N2, eingeschaltet, so daß sich der Schaltungsknoten ND1 auf den Pegel "0" verschiebt. Nach einer vorbestimmten Verzögerungszeit der Verzögerungsschaltung T wird der entsprechende Transistor, also entweder der N-Kanal- Transistor N1' oder der N-Kanal-Transistor N1, ausgeschaltet, so daß sich der Knoten ND1 zum zweiten Mal auf den Pegel "1" verschiebt Dann wird ein Signal ATDi mit dem Logikpegel "0", welches eine vorbestimmte Impulsbreite aufweist, von dem Inverter 19 ausgegeben. Weiterhin werden Signale ATDi von der Adressenpufferschaltung und der ATD-Schaltung von Figur 49(a), die jeweils entsprechend Bits des Adresseneingangssignals vorgesehen sind, in die in Figur 49(b) gezeigte NAND-Schaltung eingegeben.
  • Mit diesem Ausgangssignal ATD wird eine Signalformung durchgeführt, und dann wird es durch vier Stufen von Invertern verstärkt, die in Figur 49(b) gezeigt sind. Sein Ausgangssignal φ wird dem Vorladungstransistor und dem Ausgleichstransistor der Meßschaltung zugeführt.
  • Figur 51 zeigt eine dreizehnte Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform unterscheidet sich von der in Figur 49(a) dargestellten, konventionellen Schaltung in der Hinsicht, daß Transfer-Gates TG2 und TG3 parallel an der Ausgangsseite des Inverters 14 geschaltet sind, wobei das Transfer-Gate TG2 eine Parallelschaltung aus einem N-Kanal-Transistor und einem P-Kanal-Transistor aufweist, das Potential Vcc und das Potential Vss an das Gate des N-Kanal-Transistors bzw. des P-Kanal-Transistors angelegt wird, und wobei das Transfer-Gate TG3 aus einer Parallelschaltung eines N-Kanal-Transistors und eines P-Kanal- Transistors besteht, und das Signal RDD bzw. das Signal RDD an das Gate des N-Kanal-Transistors bzw. des P-Kanal-Transistors angelegt wird. Darüber hinaus sind Transfer-Gates TG2' und TG3' entsprechend dem Transfer-Gate TG3 auf ähnliche Weise auch zur Ausgangsklemme des Inverters 14' parallel geschaltet.
  • Es wird darauf hingewiesen, daß eine derartige Einstellung durchgeführt wird, daß der sich ergebende Leitungswiderstand, wenn Transfer-Gates TG2 und TG3 parallel geschaltet sind, in jenem Fall, in welchem das Transfer-Gate TG3 eingeschaltet wird, wenn das Signal RDD auf dem Logikpegel "1" liegt, und das Signal auf dem Logikpegel "0" liegt, gleich dem Leitungswiderstand des konventionellen Transfer-Gates TG1 ist. Weiterhin sollte eine derartige Einstellung vorgenommen werden, daß der sich ergebende Leitungswiderstand, wenn Transfer-Gates TG2' und TG3' parallel geschaltet sind, in einem Fall, in welchem das Transfer-Gate TG3' eingeschaltet wird, gleich dem Leitungswiderstand des konventionellen Transfer-Gates TG1' ist.
  • Figur 52 zeigt eine redundante Schaltung zur Ausgabe von Signalen RDD und , wobei die gleichen Bezugszeichen für die gleichen Bauteile wie in Figur 50 verwendet werden.
  • Indem zugelassen wird, daß der Inverter InA ein Ausgangssignal von dem Inverter 62 empfängt, wird ein Signal RDD als Ausgangssignal von dem Inverter 62 zur Verfügung gestellt. Wird dann zugelassen, daß der Inverter InB das Signal RDD empfängt, wird ein Signal als Ausgangssignal von dem Inverter InB zur Verfügung gestellt.
  • Als nächstes wird der Betriebsablauf der voranstehend geschilderten Ausführungsform beschrieben.
  • In einem Fall, in welchem keine Hilfsspeicherzelle verwendet wird, ist der Schaltungsknoten A an die Stromversorgung Vss über die Sicherung 70 angeschlossen, und liegt daher auf dem Pegel "0". Daher liegen die Schaltungsknoten BB und CC auf dem Pegel "1" bzw. "0". Daher repräsentiert das Signal RDD bzw. das Signal den Logikpegel "1" bzw. "0".
  • In Reaktion auf diese Signale RDD bzw. wird das Transfer- Gate TG3 bzw. TG3' leitend.
  • Wie voranstehend geschildert wird die Impulsbreite eines Signals φ, welche die Ausgleichszeit bestimmt, durch die Verzögerungsschaltung T festgelegt. Aus diesem Grund ist die Impulsbreite, wenn keine Hilfsspeicherzelle verwendet wird, gleich der Impulsbreite der konventionellen Schaltung.
  • Nachstehend wird der Betriebsablauf beschrieben, wenn eine Hilfsspeicherzelle verwendet wird.
  • Wenn die Hilfsspeicherzelle verwendet wird, wird die Sicherung 70 durchtrennt. Ein Potential auf dem Schaltungsknoten A wird durch einen Kondensator 51 erhöht, der an die Stromversorgung Vcc angeschlossen ist, um den Inverter der nächsten Stufe zu invertieren. Daher verschiebt sich der Schaltungsknoten BB auf den Logikpegel "0". In Reaktion auf den Pegel "0" am Schaltungsknoten BB wird der Transistor 52 eingeschaltet. Dies führt dazu, daß der Schaltungsknoten an die Stromversorgung Vcc angeschlossen ist. Daher wird der Logikpegel "1" stabil ausgegeben. Weiterhin verschiebt sich der Schaltungsknoten CC auf den Logikpegel "1". Darüber hinaus verschieben sich die Signale RDD und auf den Logikpegel "0" bzw. "1".
  • In Reaktion auf diese Signale RDD und werden die Transfer- Gates TG3 und TG3' nicht leitend. Daher wird die Verzögerungszeit T verlängert, verglichen mit jenem Fall, in welchem keine Hilfsspeicherzelle verwendet wird.
  • Wenn die jeweiligen Leitungswiderstanswerte von TG2, TG2' und TG3' so festgelegt werden, daß die Verzögerungszeit in der Verzögerungsschaltung T um 3 ns zu dem Zeitpunkt verzögert wird, wenn sich beispielsweise TG3 und TG3' in dem nicht leitenden Zustand befinden, wird die Impulsbreite des Ausgleichssignals φ um 3 ns verlängert.
  • Daher wird die Hilfsspeicherzelle ausgewählt. Beim Auslesen von Daten aus der Hilfsspeicherzelle werden die Vorladungsund Ausgleichszeiten der Bitleitung BL und der Bezugsbitleitungen DBL1 und DBL2 um 3 ns verlängert. Eine Zeilenleitung, an welche eine defekte Speicherzelle angeschlossen ist, verschiebt sich auf den Logikpegel "1". Daher werden die Vorladungs- und Ausgleichsoperationen 3 ns lang fortgesetzt, in welchen der Logikpegel "0" durch das Signal SPE zur Verfügung gestellt wird. Aus diesem Grund besteht keine Möglichkeit, daß eine fehlerhafte Operation wie voranstehend geschildert auftreten kann.
  • Bei der voranstehend geschilderten Ausführungsform wird unter Nutzung der in Figur 51 dargestellten ATD-Schaltung die Impulsbreite verlängert, wenn die Hilfsspeicherzelle verwendet wird. Zusätzlich kann die Impulsbreite des Signals φ dadurch verlängert werden, daß Figur 49(b) verwendet wird. Diese Ausführungsform wird nunmehr unter Bezugnahme auf Figur 53 beschrieben.
  • Die in Figur 53 dargestellte Ausführungsform zielt auf die Verbesserung von Invertern der zweiten und dritten Stufe der vier Stufen von Invertern zum Empfang eines Signals ATD von Figur 49(b) des Stands der Technik ab, um einen Ausgleichsimpuls φ zu erzeugen.
  • Zwischen der Source eines N-Kanal-Transistors Tril des Inverters 1N2 der zweiten Stufe und Masse sind ein N-Kanal- Transistor Tr12 mit einem hohen Leitungswiderstand und ein N-Kanal-Transistor Tr13 mit einem kleinen Leitungswiderstand parallel geschaltet.
  • Weiterhin sind zwischen der Source eines P-Kanal-Transistors Tr14 des Inverters 1N3 der dritten Stufe und der Stromversorgung Vcc ein P-Kanal-Transistor Tr15 mit einem hohen Leitungswiderstand und ein P-Kanal-Transistor Tr16 mit einem kleinen Leitungswiderstand parallel geschaltet.
  • Das Signal RDD wird dem Gate des N-Kanal-Transistors Tr13 zugeführt, und das Signal R wird dem Gate des P-Kanal- Transistors Tr16 zugeführt. Das Gate des N-Kanal-Transistors Tr12 ist an die Ausgangsklemme des Inverters IN1 der ersten Stufe angeschlossen, und das Gate des P-Kanal-Transistors Tr15 ist an die Ausgangsklemme des Inverters IN2 angeschlossen.
  • Nachstend wird der Betriebsablauf der voranstehend geschilderten Schaltung beschrieben.
  • Es wird ein Fall betrachtet, in welchem die Hilfsspeicherzelle verwendet wird.
  • In diesem Fall befindet sich, wie voranstehend erwähnt, das Signal RDD auf dem Pegel "0", und das Signal auf dem Pegel "1". Daher werden die Transistoren Tr13 und Tr16 ausgeschaltet.
  • Aus diesem Grund wird, wenn sich das Gateeingangssignal des Inverters IN2 von dem Pegel "0" auf den Pegel "1" ändert, der Ausgang des Inverters 1N2 über die Transistoren Tr11 und Tr12 entladen.
  • Weiterhin wird, wenn sich das Gateeingangssignal des Inverters IN3 von dem Pegel "1" auf den Pegel "0" ändert, der Ausgang des Inverters IN3 über die Transistoren Tr15 und Tr14 geladen.
  • Da das Ausgangssignal von dem Inverter IN2 über den Transistor Tr12 entladen wird, der einen hohen Leitungswiderstand aufweist, ist die Entladungsgeschwindigkeit des Ausgangssignals von dem Inverter IN2 niedriger als die Geschwindigkeit im Falle der Entladung, unter Verwendung der Transistoren Tr12 und Tr13, des Ausgangssignals von dem Inverter, wenn der Transistor Tr13 eingeschaltet ist, da das Signal RDD, welches den Logikpegel "1" annimmt, wenn keine Hilfsspeicherzelle verwendet wird, an das Gate des Transistors Tr13 angelegt wird.
  • Die Geschwindigkeit im Falle der Entladung des Ausgangssignals von dem Inverter 1N2 über die Transistoren Tr11 bis Tr13 ist daher höher als die Geschwindigkeit im Falle der Entladung des Ausgangssignals von dem Inverter IN2 nur über die Transistoren Tr11 und Tr12.
  • Daher ist es ausreichend, die jeweiligen Leitungswiderstandswerte der Transistoren Tr11, Tr12, Tr13, Tr14, Tr15 und Tr16 so einzustellen, daß die Summe der Geschwindigkeit zum Entladen des Ausgangssignals von dem Inverter IN2 und der Geschwindigkeit zum Laden des Ausgangssignals von dem Inverter, wenn die Hilfsspeicherzelle verwendet wird, geringer ist als in jenem Fall, wenn keine Hilfsspeicherzelle verwendet wird.
  • Daher ist auf dieselbe Weise wie bei der in Figur 51 dargestellten Ausführungsform die Breite des Ausgleichsimpulses φ, wenn die Hilfsspeicherzelle verwendet wird, größer als in jenem Fall, wenn keine Hilfsspeicherzelle verwendet wird, so daß sich kein fehlerhafter Betrieb ergibt. Bei der voranstehend geschilderten Ausführungsform sind die Impulsbreite des Impulssignals φ, wenn die Hilfsspeicherzelle verwendet wird, und die entsprechende Impulsbreite, wenn keine Hilfsspeicherzelle verwendet wird, voneinander verschieden. Allerdings kann nicht nur die Impulsbreite des Impulssignals φ geändert werden, sondern auch die Impulsbreite anderer Taktimpulse. Da es möglich ist, jeweilige Impulsbreiten freiwählbar einzustellen, so daß die Impulsbreiten der jeweiligen Taktimpulse optimal werden, wenn die Hilfsspeicherzelle verwendet wird, werden daher selbst in einem Fall, in welchem die Hilfsspeicherzelle eingesetzt wird, die Taktimpulse optimal entsprechend dem Signalpfad für die Auswahl der Hilsspeicherzelle eingestellt. Daher ergibt sich eine schnellere Auslesegeschwindigkeit.
  • Wie voranstehend geschildert werden gemäß der vorliegenden Erfindung zwei Arten erster und zweiter Bezugszellen entsprechend dem Speicherzustand der Speicherzelle zur Verfügung gestellt, um einen Vergleich zwischen dem Speicherzustand der Speicherzelle und dem Speicherzustand der Bezugszelle durchzuführen, um hierdurch Speicherdaten in der Speicherzelle festzustellen. Daher kann eine Speichervorrichtung zur Verfügung gestellt werden, die zufriedenstellend mit einer kleineren Anzahl erforderlichen Speicherzellen arbeitet, und einen hochintegrierten Aufbau aufweist.
  • Läßt man einen sehr kleinen Strom in der ersten Bezugsbitleitung fließen, so kann verhindert werden, daß diese Bezugsbitleitung in einen Zustand mit unbestimmtem Potential versetzt wird. Daher kann ein fehlerhafter Betrieb verhindert werden.
  • Falls eine Kriechstromvorrichtung vorgesehen ist, wird die Beziehung zwischen Potentialen auf der Bitleitung und der Bezugsbitleitung vernünftig. Daher wird die Meßoperation mit hoher Geschwindigkeit durchgeführt, und wird der Toleranzbereich ausgedehnt.
  • Falls die Ausgleichsvorrichtung vorgesehen ist, so führt dies dazu, daß die Potentiale auf der Bitleitung und der Bezugsbitleitung gleich sind, was es ermöglicht, den Betrieb zu stabilisieren.
  • Falls die Vorladungsvorrichtung vorgesehen ist, können Änderungen der Potentiale auf der Bitleitung und der Bezugsbitleitung infolge von Änderungen des Ausgleichssignals verhindert werden, wenn die Ausgleichsoperation beendet ist. Daher kann das Auftreten einer fehlerhaften Operation verhindert werden.
  • Durch Speichern von Daten von einem Bit in zwei Speicherzellen, um Daten durch Bezugszellen in zwei Zuständen in Bezug auf jeweilige Speicherzellen zu entnehmen, kann eine Hochgeschwindigkeits-Datenmeßoperation durchgeführt werden. Durch geeignete Ausführung der Ausgleichsoperation kann ein Betrieb mit höher Geschwindigkeit durchgeführt werden.
  • Durch Einstellung zum Zeitpunkt einer Programmüberprüfungsleseoperation einer Ausgangsspannung von der zweiten Bitleitung auf einen Wert, der höher ist als jener zum Zeitpunkt einer üblichen Leseoperation, um hierfür einen exklusiven Meßverstärker zu verwenden, wird die Menge an Elektronen erhöht, welche der Speicherzelle zum Zeitpunkt einer Schreiboperation zugeführt werden. Daher kann der Spannungstoleranzbereich vergrößert werden.
  • Läßt man einen Strom, der in der Speicherzelle fließt, bei welcher kein Elektron dem Gate mit unbestimmtem Potential der Speicherzelle zugeführt wird, kleiner sein als einen Strom, der in der zweiten Bezugsbitleitung fließt, so erreicht ein Ausgangssignal von dem zweiten Verstärker ein mittleres Potential zwischen "0" und "1" mit höherer Geschwindigkeit. Daher wird die Datenmeßgeschwindigkeit verbessert.
  • Durch Bereitstellung der Spannungsabfallschaltung, die dazu ausgebildet ist, eine Spannung auszugeben, die niedriger als die Stromversorgungsspannung um einen vorbestimmten Wert ist, und durch Bereitstellung der dritten Bezugszelle in einem Zustand entsprechend jenem der Speicherzelle, bei welcher kein Elektron dem Gate mit unbestimmtem Potential zugeführt wird, wobei deren Drain an den Drain der ersten Bezugszelle angeschlossen ist, und deren Gate an den Ausgang der Spannungsabfallschaltung angeschlossen ist, wird der Betrieb mit höherer Geschwindigkeit durchgeführt.
  • Bildet man ein Muster aus "0" oder "1" von Binärdaten aus einem Glasmuster aus, kann ein ROM zur Verfügung gestellt werden, welcher ähnlich der Vorrichtung ist, die auf der ersten Zielrichtung beruht.
  • Bildet man die Speicherzelle als nicht-flüchtige Speicherzelle aus, die dazu ausgebildet ist, Daten in Reaktion daraufhin zu speichern, ob der MOS-Transistor vom Verarmungstyp oder vom Anreicherungstyp ist, und wird die Bezugszelle mit einer NAND- Bündeltransistorkette versehen, so kann eine nicht-flüchtige Halbleiterspeichervorrichtung zur Verfügung gestellt werden.
  • Die Hilfsspeicherzelle ist dem Speicherzellenfeld zugeordnet vorgesehen. Falls irgendeine defekte Zelle vorhanden ist, werden im Betrieb defekte Zeilenleitungen sicher in einen nicht ausgewählten Zustand versetzt, und zwar dadurch, daß man die Ausgleichszeit zum Ausgleichen der Bitleitung und der Bezugsbitleitung länger wählt als im üblichen Fall. Daher wird die Möglichkeit verringert, daß eine fehlerhafte Operation auftritt.
  • Durch Einsatz der Verlängerung der Ausgleichszeit wird die Möglichkeit des Auftretens eines fehlerhaften Betriebs verringert.

Claims (39)

1. Halbleiterspeichervorrichtung, welche aufweist:
eine Speicherzelle (Mmn) zum Speichern von Binärdaten;
eine erste Bezugszelle (DMm1), die in einen Speicherzustand entsprechend jenem eines logischen Zustands der Binärdaten versetzt wird;
eine zweite Bezugszelle (DMm2), die in einen Speicherzustand entsprechend jenem des anderen logischen Zustands der Binärdaten versetzt wird;
einen ersten Meßverstärkerabschnitt (1) zum Vergleichen von Spannungen, die in Abhängigkeit von jeweiligen Speicherzuständen der Speicherzelle und der ersten Bezugszelle geändert werden, um ein erstes Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen;
einen zweiten Meßverstärkerabschnitt (2) zum Vergleichen von Spannungen, die in Abhängigkeit von jeweiligen Speicherzuständen der Speicherzelle und der zweiten Bezugszelle geändert wertden, um ein zweites Ausgangssignal entsprechend dem Vergleichsergebnis zur Verfügung zu stellen; und
einen dritten Meßverstärkerabschnitt (3) zum Vergleichen des ersten und zweiten Ausgangssignals, um hierdurch den Speicherzustand der Speicherzelle zu messen.
2. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die Speicherzelle ein Gate mit unbestimmtem Potential aufweist, und die Speicherzelle dazu ausgebildet ist, Binärdaten in Abhängigkeit von der Tatsache zu speichern, ob Elektronen in das Gate mit unbestimmtem Potential eingegeben werden oder nicht.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, welche weiterhin aufweist:
eine Bitleitung (BL) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der Speicherzelle, wenn in der Speicherzelle gespeicherte Daten ausgelesen werden;
eine erste Bezugsbitleitung (DBL1) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Bezugszelle; und
eine zweite Bezugsbitleitung (DBL2) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle;
wobei der erste Meßverstärkerabschnitt (1) im Betrieb eine Spannung auf der Bitleitung mit jener auf der ersten Bezugsbitleitung vergleichen kann, um hierdurch ein erstes Ausgangssignal entsprechend dem Speicherzustand der Speicherzelle zur Verfügung zu stellen,
der zweite Meßverstärkerabschnitt (2) im Betrieb eine Spannung auf der Bitleitung mit jener auf der zweiten Bezugsbitleitung vergleichen kann, um hierdurch ein zweites Ausgangssignal entsprechend dem Speicherzustand der Speicherzelle zur Verfügung zu stellen,
der dritte Meßverstärkerabschnitt (3) im Betrieb das erste und das zweite Ausgangssignal vergleichen kann, um hierdurch den Speicherzustand der Speicherzelle zu messen.
4. Halbleiterspeichervorrichtung nach Anspruch 2 und 3, bei welcher die erste (DMm1) und die zweite Bezugszelle (DMm2) und die Speicherzelle (Mmn) elektrisch äquivalent angeschlossen sind, wobei die erste Bezugszelle einen hohen Schwellenwert aufweist, der im wesentlichen gleich dem Schwellenwert der Speicherzelle ist, in welche Elektronen eingegeben werden.
5. Halbleiterspeichervorrichtung nach Anspruch 3, welche weiterhin eine Bezugsbitleitungskriechstromvorrichtung (L1) aufweist, damit ein sehr kleiner Strom in der ersten Bezugsbitleitung (DBL1) fließen kann, um zu verhindern, daß sich die erste Bezugsbitleitung in einem Zustand mit unbestimmtem Potential befindet.
6. Halbleiterspeichervorrichtung nach Anspruch 2 und 3, welche weiterhin eine Bitleitungskriechstromvorrichtung aufweist, um jeweils Kriechstrompfade in der Bitleitung (BL) und der ersten und zweiten Bezugsbitleitung (DBL1, DBL2) fließen zu lassen, so daß das Potential auf der Bitleitung niedriger ist als beide Potentiale auf der ersten und zweiten Bezugsbitleitung, wenn kein Elektron in das Gate mit unbestimmtem Potential der Speicherzelle eingegeben wird.
7. Halbleiterspeichervorrichtung nach Anspruch 2 und 3, welche weiterhin eine Bitleitungskriechstromvorrichtung aufweist, um jeweils Kriechstrompfade in der Bitleitung (BL) und der ersten und zweiten Bezugsbitleitung (DBL1, DBL2) fließen zu lassen, so daß das Potential auf der Bitleitung höher ist als beide Potentiale auf der ersten und zweiten Bezugsbitleitung, wenn Elektronen in das Gate mit unbestimmtem Potential der Speicherzelle eingegeben werden.
8. Halbleiterspeichervorrichtung nach Anspruch 3, welche weiterhin Vorladungsvorrichtungen (Q11, Q13, Q15) aufweist, wobei dann, wenn sich eine Adresse zur Auswahl der Speicherzelle ändert, die Vorladungsvorrichtungen in einen leitenden Zustand für einen vorbestimmten Zeitraum entsprechend der Adressenänderung versetzt werden, und die Vorladungsvorrichtungen zwischen die Bitleitung (BL) und eine Stromversorgung, zwischen die erste Bezugsbitleitung (DBL1) und die Stromversorgung, und zwischen die zweite Bezugsbitleitung (DBL2) und die Stromversorgung geschaltet sind, um so die Bitleitung und die erste und die zweite Bezugsbitleitung so aufzuladen, daß sie jeweils ein vorbestimmtes Potential aufweisen.
9. Halbleiterspeichervorrichtung nach Anspruch 8, bei welcher die Vorladungsvorrichtung für die Bitleitung (BL), und die erste und zweite Bezugsbitleitung (DBL1, DBL2) jeweils Verarmungstransistoren (Q11, Q13, QW15) und einen P-Kanal-Transistor (Q31, Q33, Q35) aufweist, die in Reihe geschaltet sind, wobei der Verarmungstransistor in einen leitfähigen Zustand für einen vorbestimmten Zeitraum versetzt wird, und ein an die Stromversorgung angeschlossenes Gate aufweist, und der P-Kanal-Transistor im Betrieb Vorladungsspannungen der Bitleitung und der ersten und zweiten Bezugsbitleitung auf einen Wert einstellen kann, der niedriger ist als eine Stromversorgungsspannung.
10. Halbleiterspeichervorrichtung nach Anspruch 3, welche weiterhin eine Ausgleichsvorrichtung (Q12, Q14, Q16, Q17) aufweist, wobei dann, wenn sich ein Adressensignal zur Auswahl der Speicherzelle ändert, die Ausgleichsvorrichtung im Betrieb Potentiale auf der Bitleitung und der ersten und zweiten Bezugsbitleitung für einen vorbestimmten Zeitraum entsprechend dieser Änderung ausgleichen kann.
11. Halbleiterspeichervorrichtung nach Anspruch 1, welche weiterhin aufweist:
eine zweite Speicherzelle (Mmn') zum Speichern von Binärdaten,
wobei die erste und zweite Speicherzelle (Mmn, Mmn') jeweils ein Gate mit unbestimmtem Potential aufweisen, und zum Speichern von Binärdaten abhängig davon dienen, ob Elektronen in das Gate mit unbestimmtem Potential eingegeben werden oder nicht,
eine erste Bezugszellenleitung, die in einen Speicherzustand entsprechend jener Speicherzelle versetzt wird, in welcher Elektronen in das Gate mit unbestimmtem Potential eingegeben werden, sowie eine zweite Bezugszellenleitung, die in einen Speicherzustand entsprechend jener Speicherzelle versetzt wird, in welcher kein Elektron in das Gate mit unbestimmtem Potential eingegeben wird,
eine erste Bitleitung (1BL) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Speicherzelle, wenn in der ersten Speicherzelle gespeicherte Daten ausgelesen werden,
eine zweite Bitleitung (2BL) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Speicherzelle, wenn in der zweiten Speicherzelle gespeicherte Daten ausgelesen werden,
eine erste Bezugsbitleitung (DBL1) zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Bezugszellenleitung,
wobei der erste Meßverstärkerabschnitt (1) Spannungen auf der ersten Bitleitung und der ersten Bezugsbitleitung vergleicht, um hierdurch ein erstes Ausgangssignal entsprechend dem Speicherzustand der ersten Speicherzelle zu erzeugen,
einen vierten Meßverstärkerabschnitt (1) zum Vergleichen von Spannungen auf der zweiten Bitleitung und der ersten Bezugsbitleitung, um hierdurch ein viertes Ausgangssignal entsprechend dem Speicherzustand der zweiten Speicherzelle zu erzeugen,
einen fünften Meßverstärkerabschnitt (2) zum Vergleichen von Spannungen auf der zweiten Bitleitung und der zweiten Bezugsbitleitung, um hierdurch ein fünftes Ausgangssignal entsprechend dem Speicherzustand der zweiten Speicherzelle zu erzeugen, und
einen sechsten Meßverstärkerabschnitt (3) zum Vergleichen des vierten und fünften Ausgangssignals, um den Speicherzustand der zweiten Speicherzelle zu messen.
12. Halbleiterspeichervorrichtung nach Anspruch 11, welche weiterhin eine Ausgleichsvorrichtung (Q16, Q17, Q200, Q16', Q17', Q200'; Q12, Q14, Q201, Q12', Q14', Q201') aufweist, wobei dann, wenn sich ein Adressensignal zur Auswahl der Speicherzelle ändert, die Ausgleichsvorrichtung im Betrieb Potentiale auf der ersten und zweiten Bitleitung (1BL, 2BL) und der ersten und zweiten Bezugsbitleitung (DBL1, DBL2) für einen vorbestimmten Zeitraum entsprechend dieser Änderung ausgleichen kann.
13. Halbleiterspeichervorrichtung nach Anspruch 12, bei welcher die Ausgleichsvorrichtung einen ersten Ausgleichstransistor aufweist, der zwischen die erste Bitleitung (1BL) und die erste Bezugsbitleitung (DBL1) geschaltet ist, einen zweiten Ausgleichstransistor, der zwischen die zweite Bitleitung (2BL) und die erste Bezugsbitleitung (DBL1) geschaltet ist, sowie einen dritten Ausgleichstransistor, der zwischen die erste Bezugsbitleitung (DBL1) und die zweite Bitleitung (2BL) geschaltet ist.
14. Halbleiterspeichervorrichtung nach Anspruch 10, bei welcher Ausgleichstransistoren (Q200, Q201), welche über einen vorbestimmten Zeitraum entsprechend Änderungen des Adressensignals leitend werden, zwischen der Bitleitung (BL) und der ersten und zweiten Bezugsbitleitung (DBL1, DBL2) angeordnet sind, so daß ein Potential auf der Bitleitung höher liegt als ein Potential auf der ersten Bezugsbitleitung zum Zeitpunkt der Messung von Daten "0", und das Potential auf der Bitleitung unterhalb eines Potentials auf der zweiten Bezugsbitleitung zum Zeitpunkt der Messung von Daten "1" liegt.
15. Halbleiterspeichervorrichtung nach Anspruch 10, bei welcher die Ausgleichsvorrichtung einen ersten Ausgleichstransistor aufweist, der zwischen die Bitleitung und die erste Bezugsbitleitung geschaltet ist, sowie einen zweiten Ausgleichstransistor, der zwischen die erste Bezugsbitleitung und die zweite Bezugsbitleitung geschaltet ist.
16. Halbleiterspeichervorrichtung nach Anspruch 10, bei welcher die Ausgleichsvorrichtung einen ersten Ausgleichstransistor aufweist, der zwischen die Bitleitung und die zweite Bezugsbitleitung geschaltet ist, sowie einen zweiten Ausgleichstransistor, der zwischen die erste Bezugsbitleitung und die zweite Bezugsbitleitung geschaltet ist.
17. Halbleiterspeichervorrichtung nach Anspruch 15, bei welcher die Ausgleichsvorrichtung weiterhin einen dritten Ausgleichstransistor aufweist, der zwischen die Bitleitung und die zweite Bezugsbitleitung geschaltet ist.
18. Halbleiterspeichervorrichtung nach Anspruch 9, bei welcher die Vorladungsvorrichtung (Q31), welche an die Bitleitung der Vorladungsvorrichtung angeschlossen ist, einen Leitungswiderstandswert aufweist, der auf einen Wert eingestellt ist, der kleiner ist als der Leitungswiderstandswert der Vorladungsvorrichtung (Q33, Q35), die an jede der Bezugsbitleitungen angeschlossen ist.
19. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher ein Pull-up-Transistor (Q34) zwischen der Ausgangsklemme des dritten Meßverstärkerabschnitts (3) und der Spannungskiemme der Stromversorgung (Vcc) vorgesehen ist.
20. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die erste Bezugszelle eine Schwellenspannung aufweist, die auf einen Wert eingestellt ist, der niedriger als eine Schwellenspannung der Speicherzelle ist, in welcher Elektronen in das Gate mit unbestimmtem Potential eingegeben werden.
21. Halbleiterspeichervorrichtung nach Anspruch 3, welche weiterhin aufweist:
eine Lastvorrichtung (Q100, Q101, Q102), die zwischen der Klemme der Stromversorgung (Vcc) und jeweils der Bitleitung (BL), der ersten bzw. zweiten Bezugsbitleitung (DBL1, DBL2) vorgesehen ist, und
Vorspannungstransistoren (Q21, Q22, Q23), die zwischen der Lastvorrichtung und jedem Drain der Speicherzelle und der ersten und zweiten Bezugszelle vorgesehen sind, um Drainspannungen der Speicherzelle und der ersten und zweiten Bezugszelle so einzustellen, daß sie jeweils unterhalb eines vorbestimmten Pegels liegen.
22. Halbleiterspeichervorrichtung nach Anspruch 21, bei welcher eine konstante Spannung der Gateelektrode der Vorspannungstransistoren zugeführt wird.
23. Halbleiterspeichervorrichtung nach Anspruch 21, bei welcher ein Ausgang eines ersten Inverters (Ii) zur invertierenden Verstärkung eines Potentials am Drain der Speicherzelle an die Gateelektrode des Speicherzellen- Vorspannungstransistors (Q21) angeschlossen ist,
wobei ein Ausgang eines zweiten Inverters (12) zur invertierenden Verstärkung eines Potentials am Drain der ersten Bezugszellenleitung an die Gateelektrode des Vorspannungstransistors (Q22) der ersten Bezugszellenleitung angeschlossen ist, und
ein Ausgang eines dritten Inverters (13) zur invertierenden Verstärkung eines Potentials am Drain der zweiten Bezugszelle an die Gateelektrode des Vorspannungstransistors (Q23) der zweiten Bezugszellenleitung angeschlossen ist.
24. Halbleiterspeichervorrichtung nach Anspruch 23, bei welcher der Inverter einen komplementären Aufbau aufweist, der einen N-Kanal-Transistor (N1) mit einer Schwellenspannung von im wesentlichen null Volt und einen in Reihe geschalteten P-Kanal-Transistor (N2) aufweist.
25. Halbleiterspeichervorrichtung nach Anspruch 23, bei welcher die Vorspannungstransistoren einen komplementären Aufbau aufweisen, bei welchem ein N-Kanal-Transistor (N1) und ein in Reihe geschalteter P-Kanal-Transistor (N2) vorgesehen sind, und eine Konstantstromquelle (N3) zwischen den P-Kanal-Transistor und die Stromversorgungsspannungsklemme geschaltet ist.
26. Halbleiterspeichervorrichtung nach Anspruch 25, bei welcher die Konstantstromquelle einen Verarmungstransistor (N3) aufweist, dessen Source und Gate miteinander verbunden sind.
27. Halbleiterspeichervorrichtung nach Anspruch 25, bei welcher die Konstantstromquelle einen Verarmungstransistor (N3) aufweist, dessen Gate an Nasse liegt.
28. Halbleiterspeichervorrichtung nach Anspruch 25, bei welcher die Konstantstromquelle einen Transistor (N4) aufweist, zwischen dem komplementären Inverter und der Spannungsklemme der Stromversorgung (Vcc), und der Transistor als Gateeingangssignal eine Spannung aufweist, die durch Teilen einer Stromversorgungsspannung durch mehrere in Reihe geschaltete Transistoren (N5, N6) erhalten wird.
29. Halbleiterspeichervorrichtung nach Anspruch 23, welche weiterhin einen vierten Inverter zur invertierenden Verstärkung einer Änderung einer Drainspannung der Speicherzelle aufweist, um ein Rückkopplungssignal auszugeben, welches kleiner ist als jenes des erstes Inverters, und einen Transistor aufweist, der zwischen die Bitleitung und die Stromversorgung geschaltet ist, wobei ein Ausgangssignal des vierten Inverters an dessen Gateelektrode geliefert wird.
30. Halbleiterspeichervorrichtung nach Anspruch 23, bei welcher Verarmungstransistoren (Q50, Q51, Q52), bei denen das Gateeingangssignal eine Spannung der Stromversorgung (Vcc) ist, zwischen Drains der Speicherzelle und die erste und zweite Bezugsbitleitung und entsprechende Vorspannungstransistoren geschaltet sind.
31. Halbleiterspeichervorrichtung nach Anspruch 24, bei welcher ein Verarmungstransistor (Q50), dessen Gateeingangssignal ein Schreibsteuersignal ( ) ist, welches zum Zeitpunkt des Einschreibens auf einem niedrigen Logikpegel liegt, zwischen den Drain der Speicherzelle und den Vorspannungstransistor der Speicherzelle geschaltet ist.
32. Halbleiterspeichervorrichtung nach Anspruch 2 und 3, bei welcher die Anzahl an Bezugszellen (DM11a, DM21a, DM12a, DM22a, ...), die in einen Zustand entsprechend der Speicherzelle versetzt werden, in welcher Elektronen in das Gate mit unbestimmtem Potential eingegeben werden, erhöht ist, um eine. erforderliche Schaltungskapazität für Bezugsbitleitungen zur Verfügung zu stellen.
33. Halbleiterspeichervorrichtung nach Anspruch 2, welche weiterhin aufweist:
eine Bitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der Speicherzelle, wenn in der Speicherzelle gespeicherte Daten ausgelesen werden;
eine erste Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der ersten Bezugszelle;
eine zweite Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle;
wobei der erste Meßverstärkerabschnitt eine Spannung auf der Bitleitung mit einer Spannung auf der ersten Bezugsbitleitung vergleicht;
der zweite Meßverstärkerabschnitt eine Spannung auf der Bitleitung mit einer Spannung auf der zweiten Bezugsbitleitung vergleicht;
eine Vorrichtung zur Einstellung einer Spannung, die von der zweiten Bezugsbitleitung zum Zeitpunkt eines Programmüberprüfungsdatenlesevorgangs ausgegeben wird, der ausgeführt wird, nachdem Daten in die Speicherzelle eingeschrieben wurden, auf einen Wert, der höher als eine Spannung ist, die von der zweiten Bezugsbitleitung zum Zeitpunkt eines üblichen Auslesevorgangs von Daten in der Speicherzelle ausgegeben wird;
einen vierten Meßverstärkerabschnitt (36) zum Vergleichen einer Spannung, die von der zweiten Bezugsbitleitung ausgegeben wird, mit einer Spannung, die von der Bitleitung zum Zeitpunkt des Programmüberprüfungsdatenlesevorgangs ausgegeben wird, um hierdurch den Speicherzustand der Speicherzelle zu messen, und
eine Ausgangsschaltvorrichtung (32) zur Ausgabe eines Meßergebnisses von dem dritten Meßverstärkerabschnitt zum Zeitpunkt des Auslesens der Daten, und zur Ausgabe eines Meßergebnisses von dem vierten Meßverstärkerabschnitt zum Zeitpunkt des Programmüberprüfungsdatenlesevorgangs.
34. Halbleiterspeichervorrichtung nach Anspruch 2, bei welcher ein Strom, der in die Speicherzelle fließt, in welcher kein Elektron in das Gate mit unbestimmtem Potential eingegeben wird, niedriger ist als ein Strom, der in einer zweiten Bezugsbitleitung fließt.
35. Halbleiterspeichervorrichtung nach Anspruch 2, welche weiterhin aufweist:
eine Spannungsabfallschaltung (Tr1-Tr4) zur Ausgabe einer Spannung (Vout) entsprechend einer Stromversorgungsspannung (Vcc), und niedriger als die Stromversorgungsspannung um einen vorbestimmten Wert; und
eine dritte Bezugszelle (D1), die einen Drain aufweist, der an einen Drain der ersten Bezugszelle angeschlossen ist, und ein Gate, welches an eine Ausgangsklemme der Spannungsabfallschaltung angeschlossen ist, wobei die dritte Bezugszelle in einen Zustand entsprechend jenem der Speicherzelle versetzt wird, in welcher kein Elektron in das Gate mit unbestimmtem Potential eingegeben wird.
36. Halbleiterspeichervorrichtung nach Anspruch 1 oder 3, bei welcher die Speicherzelle Binärdaten in einem Herstellungsschritt dadurch speichert, daß ein Muster "0" oder "1" von Binärdaten auf einer Glasmaske erzeugt wird.
37. Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die Speicherzelle eine nicht-flüchtige Speicherzelle zum Speichern von "0" oder "1" von Binärdaten in Abhängigkeit davon ist, ob ein MOS- Transistor vom Verarmungstyp oder vom Anreicherungstyp ist, und
wobei die Vorrichtung weiterhin aufweist:
eine NAND-Bündeltransistorkette, die aus einer Anzahl n von Speicherzellen und in Reihe geschalteten Auswahltransistoren besteht,
eine Bitleitung, an welche mehrere Gruppen der NAND- Bündeltransistorketten (MB1-MBm) angeschlossen sind, wobei die Bitleitung im Betrieb eine Spannung entsprechend dem Speicherzustand der Speicherzelle ausgeben kann, wenn in der Speicherzelle gespeicherte Daten ausgelesen werden,
eine erste Bezugs-NAND-Bündeltransistorkette, welche denselben Aufbau aufweist wie die NAND- Bündeltransistorkette, und eine Reihenschaltung aufweist, die mit einer einzelnen ersten Bezugszelle entsprechend der Speicherzelle des Verarmungstyps versehen ist, mit (n-1) ersten Bezugszellen entsprechend der Speicherzelle des Anreicherungstyps, und mit NAND-Auswahltransistoren,
eine erste Bezugsbitleitung, an welche mehrere der ersten Bezugs zellen-NAND-Bündeltransistorketten angeschlossen sind, wobei die erste Bezugsbitleitung im Betrieb eine Spannung entsprechend dem Speicherzustand der ersten Bezugszelle des Verarmungstyps ausgeben kann,
eine zweite Bezugs-NAND-Bündeltransistorkette, die denselben Aufbau aufweist wie die NAND- Bündeltransistorkette, und eine Reihenschaltung aufweist, die mit einer Anzahl n an zweiten Bezugszellen entsprechend der Speicherzelle des Anreicherungstyps und den NAND-Auswahltransistoren versehen ist, und
eine zweite Bezugsbitleitung, an welche mehrere Gruppen der Bezugs-NAND-Bündeltransistorketten angeschlossen sind, wobei die zweite Bezugsbitleitung im Betrieb eine Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle des Anreicherungstyps ausgeben kann.
38. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 37, welche weiterhin aufweist:
n Arten der ersten Bezugs-NAND-Bündeltransistoren, die jeweils eine einzelne erste Bezugszelle des Verarmungstyps aufweisen, die ein Gate aufweist, welches an unterschiedliche Zeilenleitungen angeschlossen ist,
eine Anzahl n an Bezugsbitleitungen, an welche mehrere Gruppen der ersten Bezugs-NAND-Bündeltransistorketten derselben Art angeschlossen sind, und
eine Auswahlvorrichtung zur Auswahl einer Bezugsbitleitung entsprechend einem Zeilenleitungsauswahlsignal von der Anzahl n an Bezugsbitleitungsgruppen, um an die ersten Bezugsbitleitung eine Spannung auszugeben, welche dem Speicherzustand der ersten Bezugszelle des Verarmungstyps entspricht, die entsprechend dem Zeilenleitungsauswahlsignal ausgewählt wurde.
39. Halbleiterspeichervorrichtung nach Anspruch 1, welche weiterhin aufweist:
Bitleitungen (BL1-BLn),
Wortleitungen (WL0-WLm)
ein Speicherzellenfeld (23), welches Speicherzellen enthält, die auf den Schnittpunkten der Bitleitungen und der Wortleitungen angeordnet sind,
ein Hilfsspeicherzellenfeld (31), welches dem Speicherzellenfeld (23) zugeordnet vorgesehen ist,
eine Programmiervorrichtung (30) zum Speichern, daß in dem Speicherzellenfeld (23) defekte Zellen vorhanden sind,
eine Auswahlvorrichtung, bei welcher dann, wenn irgendeine defekte Zelle in dem Speicherzellenfeld vorhanden ist, die Auswahl Vorrichtung auf ein Ausgangssignal von der Programmiervorrichtung (30) so reagiert, daß eine Hilf speicherzelle aus dem Hilfsspeicherzellenfeld (31) statt der defekten Zelle ausgewählt wird,
eine erste Bezugsbitleitung zur Erzeugung einer Spannung entsprechend dem Speicherzustand der ersten Bezugszelle,
eine zweite Bezugsbitleitung zur Ausgabe einer Spannung entsprechend dem Speicherzustand der zweiten Bezugszelle, und
eine Ausgleichsvorrichtung (28) zum Ausgleichen der Bitleitung und der ersten und zweiten Bezugsbitleitung für einen vorbestimmten Zeitraum zum Zeitpunkt des Datenlesevorgangs,
wobei dann, wenn irgendeine defekte Zelle in der Speicherzelle vorhanden ist, eine Ausgleichszeit durch die Ausgleichsvorrichtung auf einen Wert eingestellt wird, der länger als der vorbestimmte Zeitraum ist, in Reaktion auf ein Ausgangssignal der Programmiervorrichtung.
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Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69031276T2 (de) * 1989-06-12 1998-01-15 Toshiba Kawasaki Kk Halbleiterspeicheranordnung
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JP3160316B2 (ja) * 1991-07-25 2001-04-25 株式会社東芝 不揮発性半導体記憶装置
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
US5450426A (en) * 1992-12-18 1995-09-12 Unisys Corporation Continuous error detection using duplicate core memory cells
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5828601A (en) * 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
JP3337578B2 (ja) * 1994-11-29 2002-10-21 三菱電機システムエル・エス・アイ・デザイン株式会社 半導体装置およびその製造方法
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
FR2728380A1 (fr) * 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
JPH08180698A (ja) * 1994-12-22 1996-07-12 Toshiba Corp 半導体記憶装置
JP3274306B2 (ja) * 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
US6292424B1 (en) 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
DE69621323T2 (de) * 1995-02-10 2002-09-05 Micron Technology, Inc. Schneller leseverstärker für einen flash-speicher
US6108237A (en) 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5511164A (en) 1995-03-01 1996-04-23 Unisys Corporation Method and apparatus for determining the source and nature of an error within a computer system
KR100197554B1 (ko) * 1995-09-30 1999-06-15 윤종용 반도체 메모리장치의 고속테스트 방법
US5726934A (en) * 1996-04-09 1998-03-10 Information Storage Devices, Inc. Method and apparatus for analog reading values stored in floating gate structures
JP3404712B2 (ja) * 1996-05-15 2003-05-12 株式会社東芝 不揮発性半導体記憶装置及びその書き込み方法
DE69702256T2 (de) * 1996-06-24 2001-01-18 Advanced Micro Devices, Inc. Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren
US5731734A (en) * 1996-10-07 1998-03-24 Atmel Corporation Zero power fuse circuit
US5764568A (en) 1996-10-24 1998-06-09 Micron Quantum Devices, Inc. Method for performing analog over-program and under-program detection for a multistate memory cell
US5790453A (en) * 1996-10-24 1998-08-04 Micron Quantum Devices, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US6078518A (en) * 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US5768287A (en) 1996-10-24 1998-06-16 Micron Quantum Devices, Inc. Apparatus and method for programming multistate memory device
US5771346A (en) 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US5953745A (en) * 1996-11-27 1999-09-14 International Business Machines Corporation Redundant memory array
TW367503B (en) * 1996-11-29 1999-08-21 Sanyo Electric Co Non-volatile semiconductor device
KR100240418B1 (ko) * 1996-12-31 2000-03-02 윤종용 반도체 독출 전용 메모리 및 그의 독출 방법
JP3532725B2 (ja) * 1997-02-27 2004-05-31 株式会社東芝 半導体集積回路
JP3001454B2 (ja) * 1997-04-23 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置
JPH10308100A (ja) * 1997-05-06 1998-11-17 Mitsubishi Electric Corp 半導体記憶装置
KR100275132B1 (ko) * 1997-06-24 2000-12-15 김영환 전류미러형 감지 증폭기
JP3730373B2 (ja) * 1997-09-02 2006-01-05 株式会社東芝 半導体記憶装置
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
DE69834313D1 (de) * 1998-02-13 2006-06-01 St Microelectronics Srl Verbesserter Leseverstärker für nichtflüchtigen Speicher mit erweitertem Versorgungsspannungsbereich
EP0936620A1 (de) * 1998-02-13 1999-08-18 STMicroelectronics S.r.l. Bitleitungspolarisationssystem für Leseverstärker eines nichtflüchtiges Speichers mit erweitertem Versorgungsspannungsbereich
US6205515B1 (en) * 1998-03-16 2001-03-20 Winbond Electronic Corporation Column redundancy circuitry with reduced time delay
JP2000090682A (ja) * 1998-09-10 2000-03-31 Toshiba Corp 半導体記憶装置
US6567302B2 (en) 1998-12-29 2003-05-20 Micron Technology, Inc. Method and apparatus for programming multi-state cells in a memory device
DE19913570C2 (de) * 1999-03-25 2001-03-08 Siemens Ag Betriebsverfahren für einen integrierten Speicher und integrierter Speicher
JP3620992B2 (ja) * 1999-04-23 2005-02-16 株式会社 沖マイクロデザイン 半導体記憶装置
JP4002710B2 (ja) * 2000-01-31 2007-11-07 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4077140B2 (ja) * 2000-06-30 2008-04-16 富士通株式会社 半導体記憶装置
JP4250325B2 (ja) * 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6396740B1 (en) * 2001-08-10 2002-05-28 Taiwan Semiconductor Manufacturing Company, Ltd Reference cell circuit for split gate flash memory
KR100454145B1 (ko) * 2001-11-23 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 장치
DE10162260B4 (de) * 2001-12-18 2006-04-06 Infineon Technologies Ag Integrierter Speicher mit einer Vorladeschaltung zur Vorladung einer Bitleitung
US6952375B2 (en) * 2001-12-24 2005-10-04 Intel Corporation Self-timed voltage-subtraction sneak current cancellation method and apparatus
US6621739B2 (en) * 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
US6903987B2 (en) * 2002-08-01 2005-06-07 T-Ram, Inc. Single data line sensing scheme for TCCT-based memory cells
KR100627087B1 (ko) * 2003-04-24 2006-09-25 후지쯔 가부시끼가이샤 비휘발성 반도체 메모리
US6845052B1 (en) * 2003-05-30 2005-01-18 Macronix International Co., Ltd. Dual reference cell sensing scheme for non-volatile memory
US6839279B2 (en) * 2003-06-06 2005-01-04 Fujitsu Limited Nonvolatile semiconductor memory device
ITMI20031619A1 (it) * 2003-08-06 2005-02-07 St Microelectronics Srl Amplificatore di rilevamento perfezionato.
JP4133692B2 (ja) * 2003-08-29 2008-08-13 メンター・グラフィクス・コーポレーション 不揮発性半導体記憶装置
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
JP2005141827A (ja) * 2003-11-06 2005-06-02 Sanyo Electric Co Ltd 半導体記憶装置およびその不揮発性メモリ検証方法、マイクロコンピュータおよびその不揮発性メモリ制御方法
DE602004018687D1 (de) * 2004-02-19 2009-02-05 Spansion Llc Strom-spannungs-umsetzungsschaltung und steuerverfahren dafür
US6972994B2 (en) * 2004-03-09 2005-12-06 Silicon Storage Technology, Inc. Circuit and a method to screen for defects in an addressable line in a non-volatile memory
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
US7315916B2 (en) 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
KR100582392B1 (ko) * 2004-12-28 2006-05-22 주식회사 하이닉스반도체 반도체메모리소자
ITMI20042538A1 (it) * 2004-12-29 2005-03-29 Atmel Corp Metodo e sistema per la riduzione del soft-writing in una memoria flash a livelli multipli
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
CN101147264B (zh) * 2005-07-04 2012-06-20 国立大学法人东北大学 测试电路、晶圆、测量装置、元件制造方法以及显示装置
KR100769796B1 (ko) * 2006-05-12 2007-10-25 주식회사 하이닉스반도체 저전압용 롬
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US20090046532A1 (en) * 2007-08-17 2009-02-19 Infineon Technologies Ag Supply Voltage for Memory Device
JP5060435B2 (ja) * 2008-09-04 2012-10-31 株式会社東芝 半導体記憶装置
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
KR101147295B1 (ko) * 2010-10-28 2012-05-18 에스케이하이닉스 주식회사 반도체 장치의 리시버 회로 및 신호 수신방법
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9288161B2 (en) * 2011-12-05 2016-03-15 International Business Machines Corporation Verifying the functionality of an integrated circuit
US9275674B2 (en) * 2014-03-11 2016-03-01 Marvell International Ltd. Spindle motor for hard disk drive and method of fabrication thereof
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
CN104112475B (zh) * 2014-07-21 2017-02-15 中国人民解放军国防科学技术大学 一种伪差分读取非易失存储器结构
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10163917B2 (en) 2016-11-01 2018-12-25 Micron Technology, Inc. Cell disturb prevention using a leaker device to reduce excess charge from an electronic device
US10650978B2 (en) * 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb
US11488658B2 (en) * 2020-04-29 2022-11-01 Qualcomm Incorporated Write assist scheme with bitline
US20230395101A1 (en) * 2022-06-02 2023-12-07 Micron Technology, Inc. Multi-level cells, and related arrays, devices, systems, and methods

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301518A (en) * 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array
WO1982002276A1 (en) 1980-12-24 1982-07-08 Jiang Ching Lin Multi-bit read only memory cell sensing circuit
JPS58137327A (ja) * 1982-02-10 1983-08-15 Toshiba Corp 半導体集積回路
DE3482724D1 (de) * 1983-04-07 1990-08-23 Toshiba Kawasaki Kk Festwertspeicher.
JPS6089899A (ja) * 1983-10-24 1985-05-20 Nec Corp メモリ回路
US4604732A (en) * 1984-05-29 1986-08-05 Thomson Components-Mostek Corporation Power supply dependent voltage reference circuit
JPS6173300A (ja) * 1984-09-17 1986-04-15 Toshiba Corp 半導体記憶装置
JPS61255597A (ja) * 1985-05-07 1986-11-13 Toshiba Corp 不揮発性半導体記憶装置
JPS63107225A (ja) * 1986-10-23 1988-05-12 Nec Ic Microcomput Syst Ltd 相補型インバ−タ回路
JPS63244494A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
JPH0673240B2 (ja) * 1987-07-20 1994-09-14 株式会社東芝 読み出し専用半導体メモリ
DE69031276T2 (de) * 1989-06-12 1998-01-15 Toshiba Kawasaki Kk Halbleiterspeicheranordnung
JP2659436B2 (ja) * 1989-08-25 1997-09-30 富士通株式会社 半導体記憶装置
JP2647527B2 (ja) * 1990-02-21 1997-08-27 シャープ株式会社 センス増幅回路
KR940006079B1 (ko) * 1991-06-14 1994-07-06 삼성전자 주식회사 반도체 메모리 장치
JPH0689899A (ja) * 1991-09-09 1994-03-29 Nippon Telegr & Teleph Corp <Ntt> 半導体ウェハ加熱装置
JPH06173300A (ja) * 1992-12-11 1994-06-21 Hitachi Constr Mach Co Ltd 油圧ショベルの流量制御装置

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